DE4307578C2 - Widerstandskette - Google Patents

Description

Die Erfindung betrifft eine Widerstandskette.

In dem Fall, daß beispielsweise ein Analog/Digitalkonverter (A/D) oder Digital/Analogkonverter (D/A) auf einer inte­ grierten Halbleiterschaltung gebildet ist, wird eine Widerstandskette in ei­ nigen Analog/Digitalkonverterabschnitten oder Digital/Analogkon­ verterabschnitten des Konverters benutzt. Das Layout einer der­ artigen herkömmlichen Widerstandskette ist in Fig. 1 gezeigt.

Widerstände 3-18 sind in Reihe zwischen einem Massean­ schluß 1 und einem Versorgungsanschluß 2 verbunden. Verbindungs­ leitungen zwischen dem Masseanschluß 1 und dem Widerstand 3, den Widerständen 10 und 9, den Widerständen 10 und 11 und den Widerständen 18 und 17 sind jeweils mit einer Ausgabeleitung 111 über entsprechende Schalt-MOS-Transi­ storen 95, 96, 97 und 98 verbunden. Verbindungsteile zwischen den Widerständen 3 und 4, 9 und 8, 11 und 12 sowie 17 und 16 sind jeweils mit einer Ausgabeleitung 112 über entspre­ chende Schalt-MOS-Transistoren 99, 100, 101 und 102 verbunden. Verbindungsteile zwischen den Widerständen 4 und 5, 8 und 7, 12 und 13 sowie 16 und 15 sind jeweils mit einer Ausgabe­ leitung 113 über entsprechende Schalt-MOS-Transistoren 103, 104, 105 sowie 106 verbunden. Ferner sind Verbindungsteile zwischen den Widerständen 5 und 6, 7 und 6, 13 und 14 sowie 14 und 15 mit einer Ausgabeleitung 114 über entsprechende Schalt- MOS-Transistoren 107, 108, 109 sowie 110 verbunden. Diese Aus­ gabeleitungen 111-114 sind mit einem Multiplexer 115 verbunden, der eine der Ausgabeleitungen auswählt. Der Ausgang (das Ausga­ besignal) der durch den Multiplexer 115 ausgewählten Leitung wird zu einem Ausgabeanschluß 116 ausgegeben, entsprechend mit einem Wert eines Multiplexsignals 117, das in den Multiplexer 115 eingegeben wird.

Wenn der Schalt-MOS-Transistor 99 in der Widerstandskette einge­ schaltet ist (ON), während die anderen Schalt-MOS-Transistoren 95-110 mit Ausnahme von 99 ausgeschaltet bleiben (OFF), wird die Spannung am Versorgungsanschluß 2 in eine Spannung konvertiert, die gleich der Summe der Spannungsabfälle an den Widerständen 4-18 ist, und in den Multiplexer 115 eingegeben. Wenn der Multiplexer 115 die Ausgabeleitung 112 entsprechend mit dem Mul­ tiplexsignal 117 auswählt, wird die Spannung der Ausgabeleitung 112 auf den Ausgabeanschluß 116 gelegt.

Die Widerstandskette des oben beschriebenen Aufbaus ist in den japanischen offengelegten Patentanmeldungen 63-156410 (1988) und 2-168708 (1990) beschrieben.

Bei der Anordnung aus Fig. 1 ist es nötig, Ausgabeleitungen mit einer Anzahl gleich der Anzahl von Widerständen, die eine Zeile der Widerstandsleiter bilden, vorzusehen. Daher ist die bemusterte Fläche (belegte Fläche) der Widerstandskette nachteilig vergrößert, wenn die Ausgabeleitungen innerhalb des Widerstandsmusters angeordnet werden. Außerdem ist die Anzahl von Widerständen, die eine Reihe der Wider­ standskette bilden, im allgemeinen größer als die Anzahl der Zeilen der Widerstandskette, wodurch viele Ausgabeleitungen benötigt werden. Daher steigt bei dem Fall, daß eine Leitung aus den obigen mehreren Ausgabeleitungen auszuwählen ist, die bemu­ sterte Fläche des Multiplexer-Layouts proportional zur Anzahl der Ausgabeleitungen, was zu einem Kostenanstieg führt.

Weiterhin wird nachteilig die belegte Fläche vergrößert, wenn die Spannung an einem Knoten durch einen MOS-Transistor abzugreifen ist, wie bei dem in den beiden Offenlegungsschriften beschriebenen Stand der Technik der Fall ist.

Aus dem US-Patent 4,398,207 ist eine Widerstandskette bekannt, bei der eine Mehrzahl von in Reihe zwischen einem Masseanschluß und einem Versorgungsanschluß verbundenen Widerständen vorgesehen ist, die an jedem Ende einen Schaltungsknoten aufweisen. Die Widerstände sind entlang eines Widerstandsmusters angeordnet. Eine Mehrzahl von MOS-Transistoren ist jeweils paarweise mit einer dazwischenliegenden Kontaktöffnung in Reihe zusammengeschaltet. Ein Paar von MOS-Transistoren ist bezüglich seiner nicht-zusammengeschalteten Source/Drain-Zonen mit den beiden Schaltungsknoten eines vorgegebenen Widerstandes verbunden. Das nächste Paar von MOS-Transistoren ist bezüglich seiner nicht zusammengeschalteten Source/Drain-Zonen mit den beiden Schaltungsknoten des in Relation zu dem vorgegebenen Widerstand übernächsten Widerstandes der Widerstandskette verbunden. Eine Ausgabeleitung ist mit der gemeinsamen Kontaktöffnung verbunden.

Aus dem US-Patent 3,812,472 ist eine Widerstandskette mit einer Mehrzahl von in Reihe zwischen einem Erdanschluß und einem Versorgungsspannungsanschluß kettenartig verbundenen Widerständen bekannt, wobei eine Spannung an einem Verbindungsknoten der Widerstände ausgewählt wird. Es wird auf jeden Verbindungsknoten über einen Schalttransistor zugegriffen.

Aufgabe der Erfindung ist es daher, die oben beschriebenen Nach­ teile zu vermeiden und eine Widerstandskette zu schaffen, die eine gute Stromführung möglich macht.

Die Aufgabe wird durch die Widerstandskette nach dem Patentan­ spruch 1 oder 2 gelöst.

Vorteilhafte Weiterbildungen sind in dem Unteranspruch be­ schrieben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.

Von den Figuren zeigen

Fig. 1 ein Schaltbild mit dem Aufbau einer herkömm­ lichen Widerstandsleiter nach dem Stand der Technik;

Fig. 2 ein Schaltbild mit dem allgemeinen Aufbau einer ersten Ausführungsform der Widerstandskette;

Fig. 3 ein vergrößertes Layoutmuster einer Basis­ schaltung aus Fig. 2;

Fig. 4 ein Schaltbild zum Durchführen eines Deco­ dierverfahrens für eine Widerstandskette;

Fig. 5 eine vergrößerte Ansicht eines Lay­ outmusters der Basisschaltung aus Fig. 2 nach einer Ausführungsform der Erfindung; und

Fig. 6 eine vergrößerte Ansicht eines weiteren Lay­ outmusters der Basisschaltung aus Fig. 2 nach einer weiteren Ausführungsform der Erfindung.

Fig. 2 ist ein Schaltbild mit dem Aufbau einer Widerstandskette. Eine in Reihe verbundene Schaltung einer Mehrzahl von Widerständen 3-18 ist zwischen einem Masseanschluß 1 und einem Versor­ gungsanschluß 2 verbunden. Eine in Reihe verbundene Schaltung von zwei Schalt-MOS-Transistoren (nachfolgend lediglich als MOS-Tran­ sistoren bezeichnet) 19 und 23 (20 und 24, 21 und 25, 22 und 26) ist zwischen benachbarten Widerstandsknoten jeweils eines Wider­ stands 3 (9, 11, 17) eingefügt. Jeweilige Verbindungs­ leitungen der MOS-Transistoren 19 und 23, 20 und 24, 21 und 25 sowie 22 und 26 sind gemeinsam mit einer Ausgabeleitung 35 verbunden, die die Widerstände 9, 11 und 17 kreuzend angeordnet ist. Eine in Reihe verbundene Schaltung (Serienschaltung) von MOS-Transistoren 27 und 31 (28 und 32, 29 und 33, 30 und 34) ist mit beiden Enden des Widerstands 5 (7, 13, 15) verbun­ den. Verbindungsteile der MOS-Transistoren 27 und 31, 28 und 32, 29 und 33 sowie 30 und 34 sind gemeinsam mit einer Ausgabelei­ tung 36 verbunden, die die Widerstände 7, 13 und 15 kreuzend angeordnet ist.

Wenn bei der wie oben aufgebauten Widerstandskette beispiels­ weise nur der MOS-Transistor 23 eingeschaltet ist (ON), wird die an einen Versorgungsanschluß 2 angelegte Spannung in eine Span­ nung konvertiert, die gleich der Summe der Spannungsabfälle der Widerstände 4-18 ist, und zur Ausgabeleitung 35 ausgege­ ben. Wenn nur der MOS-Transistor 32 eingeschaltet (ON) ist, wird entsprechend die in eine gleich der Summe der Spannungsabfälle der Widerstände 7-18 konvertierte Spannung zur Ausgabe­ leitung 36 ausgegeben.

Fig. 3 ist eine vergrößerte Ansicht eines Layoutmusters einer Basisschaltung 200, die in Fig. 2 von einer gestrichelten Linie umgeben gezeigt ist. Ein Widerstandsmuster 37 ist parallel zu einer Wanne (Well) 43 gebildet. Ein Widerstand ist zwi­ schen Kontaktöffnungen 38 und 39 im Widerstandsmuster 37 gebil­ det. In der Wanne 43 ist ein rechteckiger Diffusionsbereich 44 gebildet, wo zwei MOS-Transistoren zwischen Kontaktöffnungen 40 und 41 sowie 41 und 42 durch jeweilige Gateelektroden 45 bzw. 46 gebildet sind.

Al-Schichten 47, 48, die sich vom Widerstandsmuster 37 zur Wanne 43 erstrecken, verbinden jeweils die Kontaktöffnungen 38, 39 im Widerstandsmuster 37 mit den Kontaktöffnungen 40 bzw. 42 im Dif­ fusionsbereich 44. Daher werden die Ausgänge (Ausgangssignale) der Kontaktöffnungen 38, 39 des Widerstandsmusters 37 in die durch die Gates 45, 46 gebildeten MOS-Transistoren eingegeben. Die Ausgabeanschlüsse der MOS-Transisto­ ren benutzen die Kontaktöffnung 41 gemeinsam. Die Kontaktöffnung 41, die zwischen den Al-Schichten 47 und 48 gebildet ist, ist mit einer Al-Schicht 49 parallel zu den Al-Schichten 47, 48 verbunden. Die Al-Schicht 49 erstreckt sich folglich über den Widerstand zwischen den Kontaktöffnungen 38 und 49. Die obige Wanne 43 kann durch ein Substrat gebildet sein. Im Layoutmuster gemäß Fig. 3 benutzen die mit den zwei benachbarten Wider­ standsknoten verbundenen MOS-Transistoren den Ausgabeteil ge­ meinsam, wodurch die Anzahl von Ausgabeleitungen von den zwei herkömmlich benötigten zu einer einzelnen verringert wird. Als Ergebnis kann der Abstand der Kontaktlöcher zum Bilden des Wi­ derstands im Widerstandsmuster 37 verkürzt werden. Bei der gezeigten Ausführungsform besteht die Widerstandskette aus vier Widerständen in jeder der vier Reihen. Aber im allgemeinen ist die Anzahl von Widerständen ei­ ner Reihe der Widerstandskette größer als die Anzahl der Reihen der Widerstandskette. Daher kann die zu bemusternde Fläche der Widerstandskette deutlich vermindert werden, wenn die Widerstandskette in dem oben geschilderten Layoutmuster realisiert wird.

Fig. 4 ist ein Schaltbild zum Ermöglichen eines Decodierverfah­ rens zum Abgreifen einer Knotenspannung von einem Widerstandsknoten des Widerstands. Eine Reihenschal­ tung von Widerständen 3-18 ist zwischen dem Masseanschluß 1 und dem Versorgungsanschluß 2 verbunden. Zwischen den benach­ barten Widerstandsknoten eines Widerstands 3 (9, 11, 17) ist eine Reihenschaltung von zwei MOS-Transistoren 19 und 23 (20 und 24, 21 und 25, 22 und 26) verbunden. Verbindungsleitungen der MOS- Transistoren 19 und 23, 20 und 24, 21 und 25 sowie 22 und 26 haben jeweils gemeinsame Kontaktlöcher und sind gemeinsam mit der Ausgabeleitung 35 verbunden, die sich über die Widerstände 9, 13 und 17 erstreckt (diese kreuzt).

Andererseits ist eine Reihenschaltung von MOS-Transistoren 27 und 31 (28 und 32, 29 und 33, 30 und 34) zwischen den benachbar­ ten Widerstandsknoten des Widerstands 5 (7, 13, 15) ver­ bunden. Die Verbindungsteile zwischen den MOS-Transistoren 27 und 31, 28 und 32, 29 und 33 sowie 30 und 34 sind mit der Aus­ gabeleitung 36 verbunden, die sich über die Widerstände 7, 13, 15 erstreckt bzw. diese kreuzt. Die Ausgabeleitung 35 und 36 sind mit einem Multiplexer 50 verbunden, der ein Eingangssi­ gnal der Ausgabeleitungen 35 oder 36 auswählt. Das gewählte Aus­ gangssignal des Multiplexers 50 wird an einen Ausgabeanschluß 51 entsprechend mit dem Wert eines Multiplexsignals 201 ausgegeben, das an den Multiplexer 50 angelegt wird.

Gates der MOS-Transi­ storen 23 (19) und 31 (27) sind mit einem Decoder 52 über eine Decodersignalleitung 53 (54) verbunden, während die Gates der MOS-Transistoren 24 (20) und 32 (28) mit dem Decoder 52 über eine Decodersignalleitung 55 (56) verbunden sind. Gates der MOS- Transistoren 25 (21) und 33 (29) sind ebenfalls mit dem Decoder 32 über eine Decodersignalleitung 57 (58) verbunden, während die Gates der MOS-Transistoren 26 (22) und 34 (30) ebenfalls mit dem Decoder 52 über eine Decodersignalleitung 59 (60) verbunden sind.

Ein Signal 202 zum Bestimmen der Ausgänge der Decodersignallei­ tungen (53, 54 . . . 60) wird an den Decoder 52 angelegt.

Die Decodieroperation wird nachfolgend beschrieben. Wenn ein ON- Signal an eine der Decodersignalleitungen 53-60 durch das Signal 202 an den Decoder 52 angelegt wird, wird eines der MOS-Transi­ storenpaare, die mit den Ausgabeleitungen 35 und 36 verbunden sind, eingeschaltet (ON). Die Spannungen der mit den eingeschal­ teten MOS-Transistoren verbundenen Widerstandsknoten werden an die Ausgabeleitungen 35 und 36 angelegt, und dann in den Multi­ plexer 50 eingegeben. Wenn der Multiplexer 50 eine der Ausgabe­ leitungen 35 und 36 entsprechend mit dem Multiplexersignal 201 auswählt, wird die Spannung der ausgewählten Ausgabeleitung zum Ausgabeanschluß 51 gelegt. Folglich wählt diese Spannung die Spannung eines der Knoten der Widerstandsleiter, die mit den MOS-Transistoren 19-34 verbunden ist.

Da die mit den zwei benachbarten Widerstandsknoten verbundenen MOS-Transistoren die Ausgabeleitungen gemeinsam nutzen, wird die Anzahl von Ausgabeleitungen, die bei der herkömmlichen Decodiermethode notwendig war, von zwei auf eins reduziert, wobei die Anzahl von durch den Multiplexer auszuwählenden Ausgabeleitungen vermindert wird. Daher kann der Schaltungsumfang des Multiplexers 50 verglichen mit dem herkömm­ lichen Fall verringert werden.

Fig. 5 zeigt eine vergrößerte Ansicht eines Layoutmu­ sters der Basisschaltung 200 aus Fig. 2. Eine N-Typ Wanne 67 ist auf einer Seite eines langen Widerstandsmusters 37 gebildet. Die N-Typ Wanne 67 weist einen P-Typ Diffusionsbereich 69 auf, in welchem MOS-Transistoren zwischen Kontaktöffnungen 61 und 62 sowie 62 und 63 gebildet sind, durch Gateelektroden 71 und 72, die parallel zueinander gebildet sind. Eine P-Typ Wanne 68 ist auf der anderen Seite des Widerstandsmusters 37 gebildet, mit einem N-Typ Diffusionsbereich 70. Im N-Typ Dif­ fusionsbereich 70 sind MOS-Transistoren zwischen Kontaktöffnun­ gen 64 und 65 sowie zwischen 65 und 66 durch Gateelektroden 73 bzw. 74 gebildet. Eine Kontaktöffnung 38 ist mit den Kontaktöffnungen 61 und 64 über eine Al-Schicht 75 verbunden, die quer zum Widerstandsmuster 37 gebildet ist. Eine Kontaktöffnung 39 ist mit den Kontaktöffnungen 63 und 66 über eine Al-Schicht 76 parallel zur Al-Schicht 75 verbunden.

Genauer gesagt sind die Ausgänge der Kontaktöffnungen 38 und 39 im Widerstandsmuster 37 mit den P-Typ MOS-Transistoren verbunden, die durch die Gates 71 und 72 gebil­ det sind, und deren Ausgabeteile nutzen die Kontaktöffnung 62 gemeinsam. Entsprechend sind die Ausgänge aus den Kontaktöf­ fungen 38 und 39 mit den N-Typ MOS-Transistoren, die durch die Gates 73 und 74 gebildet werden, verbunden, und deren Ausgabeteile nutzen die Kontaktöffnung 65 gemeinsam. Wie oben beschrieben, werden durch Vorsehen des N-Typ Diffusionsbereichs 67 und des P-Typ Diffusionsbereichs 68 MOS-Transistoren ver­ schiedener Typen auf beiden Seiten des Widerstandsmuster 37 ge­ bildet. Die Kontaktöffnungen 62 und 65 sind zwischen den Al- Schichten 75 und 76 gebildet, und miteinander über eine Al- Schicht 77 verbunden, die parallel zu den Al-Schichten 75, 76 gebildet ist. Die Al-Schicht 77 erstreckt sich über den Wider­ stand zwischen den Kontaktöffnungen 38 und 39. Folglich sind verschiedene Typen von MOS-Transistoren auf beiden Seiten des Widerstandsmusters 37 gebildet.

Fig. 6 zeigt eine vergrößerte Ansicht eines weiteren Layoutmu­ sters der Basisschaltung 200 aus Fig. 2. Eine N-Typ Wanne 84 und eine P-Typ Wanne 85 sind nacheinander auf einer Seite eines langen Widerstandsmusters 37 in dieser Reihenfolge gebildet. Ein Widerstand ist zwischen den Kontaktöffnungen 38 und 39 des Widerstandsmusters 37 gebildet. Ein P-Typ Diffusionsbereich 86 ist in der N-Typ Wanne 84 gebildet. Gateelektroden 88, 89, die rechtwinklig zum Widerstandsmuster 37 im P-Typ Diffusionsbereich 86 gebildet sind, sind zum Bilden von MOS-Transistoren zwischen Kontaktöffnungen 78 und 79 bzw. 79 und 80 angeordnet.

Die P-Typ Wanne 85 weist einen N-Typ Diffusionsbereich 87 auf, wo MOS-Transistoren zwischen Kontaktöffnungen 81 und 82 bzw. 82 und 83 durch Gateelektroden 90 bzw. 91 ge­ bildet sind, die entlang einer Linie mit den Gates 88 und 89 angeordnet sind. Die Kontakt­ öffnung 38 ist mit den Kontaktöffnungen 78 und 81 durch eine Al- Schicht 92 verbunden, die senkrecht zum Widerstandsmuster 37 angeordnet ist. Ferner ist die Kontaktöffnung 39 mit den Kon­ taktlöchern 80 und 83 über eine Al-Schicht 93 verbunden, die parallel zur Al-Schicht 92 verläuft, wobei die Gates 90, 91 dazwischenliegen.

Das bedeutet, daß die Ausgänge der Kontaktlöcher 38, 39 im Wi­ derstandsmuster 37 mit den P-Typ MOS-Transistoren verbunden sind, die von den Gateschichten 88 und 89 gebildet werden, die gemeinsam die Kontaktöffnung 79 benutzen. Die Ausgänge der Kon­ taktlöcher 38, 39 sind ebenfalls mit den N-Typ MOS-Transistoren verbunden, die von den Gates 90 und 91 gebildet werden, deren Ausgabeteile das Kontaktloch 82 gemeinsam nutzen. Folglich sind die P-Typ MOS-Transistoren und die N-Typ MOS-Transistoren auf einer Seite des Widerstandsmusters 37 in dieser Reihenfolge angeordnet.

Die Kontaktöffnungen 79 und 82 sind miteinander über eine Al- Schicht 94 verbunden, die zwischen den Al-Schichten 92 und 93 angeordnet ist. Die Al-Schicht 94 erstreckt sich über den Wider­ standsbereich zwischen den Kontaktlöchern 38 und 39.

Obwohl die P-Typ MOS-Transistoren und N-Typ MOS-Transistoren in dieser Reihenfolge bezüglich des Widerstandsmusters 37 in Fig. 6 angeordnet sind, können die Art der Wannen und die Anordnungs­ folge der Transistoren umgekehrt sein.

Claims (3)

1. Widerstandskette mit:

• - einer Mehrzahl von in Reihe zwischen einem Masseanschluß (1) und einem Versorgungsanschluß (2) verbundenen Widerständen (3-18);
• - wobei an jedem Ende eines Widerstandes ein Schaltungsknoten vorgesehen ist und die Widerstände entlang eines Widerstandsmusters (37) angeordnet sind;
• - einer Mehrzahl von MOS-Transistoren (19-34), die jeweils paarweise mit einer dazwischenliegenden Kontaktöffnung (62, 65, 79, 82) in Reihe zusammengeschaltet sind;
• - wobei ein erstes Paar von MOS-Transistoren ein Paar von N-Typ- MOS-Transistoren bildet, das bezüglich seiner nicht-zusammengeschalteten Source/Drain-Zonen mit den beiden Schaltungsknoten eines vorgegebenen Widerstandes verbunden ist und sich linear angeordnet parallel zu dem Widerstandsmuster (37) des vorgegebenen Widerstandes auf einer ersten Seite des Widerstandsmusters (37) erstreckt;
• - ein zweites Paar von MOS-Transistoren ein Paar von P-Typ-MOS- Transistoren bildet, das bezüglich seiner nicht-zusammengeschalteten Source/Drain-Zonen mit den beiden Schaltungsknoten des vorgegebenen Widerstandswertes verbunden ist und sich linear angeordnet parallel zu dem Widerstandsmuster (37) des vorgegebenen Widerstandes auf der der ersten Seite gegenüberliegenden Seite des Widerstandsmusters (37) erstreckt;
• - ein drittes Paar von MOS-Transistoren ein Paar von nächsten N- Typ-MOS-Transistoren bildet, das bezüglich seiner nicht-zusammengeschalteten Source/Drain-Zonen mit den beiden Schaltungsknoten des in Relation zu dem vorgegebenen Widerstand übernächsten Widerstandes der Widerstandskette verbunden ist und sich linear angeordnet parallel zu dem Widerstandsmuster (37) auf einer zweiten Seite des Widerstandsmusters (37) erstreckt;
• - ein viertes Paar von MOS-Transistoren ein Paar von nächsten P- Typ-MOS-Transistoren bildet, das bezüglich seiner nicht-zusammengeschalteten Source/Drain-Zonen mit den beiden Schaltungsknoten des übernächsten Widerstandes der Widerstandskette verbunden ist und sich linear angeordnet parallel zu dem Widerstandsmuster (37) auf der der zweiten Seite gegenüberliegenden Seite des Widerstandsmusters (37) erstreckt;
• - und jeweils einer mit der gemeinsamen Kontaktöffnung des ersten und zweiten Paares bzw. dritten und vierten Paares verbundenen Ausgabeleitung (35, 36, 49, 77, 94), die den zugehörigen Widerstand zwischen seinem Paar von Schaltungsknoten kreuzt.

2. Widerstandskette mit:

• - einer Mehrzahl von in Reihe zwischen einem Masseanschluß (1) und einem Versorgungsanschluß (2) verbundenen Widerständen (3-18);
• - wobei an jedem Ende eines Widerstandes ein Schaltungsknoten vorgesehen ist und die Widerstände entlang eines Widerstandsmusters (37) angeordnet sind;
• - einer Mehrzahl von MOS-Transistoren (19-34), die jeweils paarweise mit einer dazwischenliegenden Kontaktöffnung (62, 65, 79, 82) in Reihe zusammengeschaltet sind;
• - wobei ein erstes Paar von MOS-Transistoren ein Paar von N-Typ- MOS-Transistoren bildet, das bezüglich seiner nicht-zusammengeschalteten Source/Drain-Zonen mit den beiden Schaltungsknoten eines vorgegebenen Widerstandes verbunden ist und sich linear angeordnet parallel zu dem Widerstandsmuster (37) des vorgegebenen Widerstandes auf einer ersten Seite des Widerstandsmusters (37) erstreckt;
• - ein zweites Paar von MOS-Transistoren ein Paar von P-Typ-MOS- Transistoren bildet, das bezüglich seiner nicht-zusammengeschalteten Source/Drain-Zonen mit den beiden Schaltungsknoten des vorgegebenen Widerstandswertes verbunden ist und sich linear angeordnet parallel zu dem Widerstandsmuster (37) des vorgegebenen Widerstandes auf der gleichen Seite wie die erste Seite des Widerstandsmusters (37) erstreckt;
• - ein drittes Paar von MOS-Transistoren ein Paar von nächsten N- Typ-MOS-Transistoren bildet, das bezüglich seiner nicht-zusammengeschalteten Source/Drain-Zonen mit den beiden Schaltungsknoten des in Relation zu dem vorgegebenen Widerstand übernächsten Widerstandes der Widerstandskette verbunden ist und sich linear angeordnet parallel zu dem Widerstandsmuster (37) auf einer zweiten Seite des Widerstandsmusters (37) erstreckt;
• - ein viertes Paar von MOS-Transistoren ein Paar von nächsten P- Typ-MOS-Transistoren bildet, das bezüglich seiner nicht-zusammengeschalteten Source/Drain-Zonen mit den beiden Schaltungsknoten des übernächsten Widerstandes der Widerstandskette verbunden ist und sich linear angeordnet parallel zu dem Widerstandsmuster (37) auf der gleichen Seite wie die zweite Seite des Widerstandsmusters (37) erstreckt;
• - und jeweils einer mit der gemeinsamen Kontaktöffnung des ersten und zweiten Paares bzw. dritten und vierten Paares verbundenen Ausgabeleitung (35, 36, 49, 77, 94), die den zugehörigen Widerstand zwischen seinem Paar von Schaltungsknoten kreuzt.

3. Widerstandskette nach Anspruch 1 oder 2, mit

• - einem Decoder (52) zum Einschalten des einen oder anderen Transistors der Paare von MOS-Transistoren, die mit einem Abschnitt von Widerständen des Widerstandsmusters (37) verbunden sind, und
• - einem Multiplexer (50) zum Auswählen einer ausgegebenen Spannung auf einer Ausgabeleitung aus einer Mehrzahl von ausgegebenen Spannungen.