DE4301690A1 - - Google Patents
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Description
Die vorliegende Erfindung bezieht sich auf die
Halbleitertechnologie und betrifft im spezielleren
Speicherzellenkondensatoren zur Verwendung in DRAM-
Anordnungen (Dynamic Random Access Memories).
Die Speicherzellen von DRAMs, die in einer Konfi
guration sich schneidender Wortleitungen und Zif
fernleitungen angeordnet sind, setzen sich aus
zwei Hauptkomponenten zusammen, nämlich einem
Feldeffekttransistor (FET) und einem Kondensator.
Bei DRAM-Zellen, die einen herkömmlichen planaren
Kondensator verwenden, wird ein viel größerer
Oberflächenbereich des Chips für den planaren
Kondensator als für den Feldeffekttransistor ver
wendet. Bei einer typischen Ausbildung werden die
Wortleitungen im allgemeinen aus einer ersten
Polysiliziumschicht geätzt. Ein dotierter Bereich
des monokristallinen Siliziumsubstrats dient als
untere Kondensatorplatte (Speicherknoten), während
eine zweite Polysiliziumschicht im allgemeinen als
obere Kondensatorplatte (Zellenplatte) wirkt.
Obwohl sich planare Kondensatoren im allgemeinen
für die Verwendung bei DRAM-Chips bis zum Niveau
von 1 Megabit als geeignet erwiesen haben, werden
sie für fortschrittlichere DRAM-Generationen als
unverwendbar erachtet. Da die Bauteildichte in
Speicherchips zugenommen hat, hat das Schrumpfen
der Zellenkondensatorgröße zu einer Anzahl von
Problemen geführt. Als erstes kann die Alphateil
chen-Komponente normaler Hintergrundstrahlung zur
Entstehung von Loch-Elektron-Paaren in dem Sili
ziumsubstrat führen, das als untere Kondensator
platte wirkt. Dieses Phänomen führt dazu, daß eine
in dem betroffenen Zellenkondensator gespeicherte
Ladung rasch verlorengeht, wodurch ein "Soft-Er
ror" entsteht. Als zweites wird das Abfrage-Ver
stärker-Differenzsignal reduziert. Dies verschlech
tert die Ansprechempfindlichkeit auf Rauschen und
erschwert die Ausbildung eines Abfrage-Verstärkers
mit einer geeigneten Signalselektivität. Drittens
muß bei der Reduzierung der Zellenkondensatorgröße
die Zellen-Auffrischzeit im allgemeinen verkürzt
werden, wodurch häufigere Unterbrechungen für all
gemeine Auffrischungen erforderlich sind. Die
schwierige Aufgabe eines DRAM-Konstrukteurs besteht
daher in der Erhöhung oder wenigstens der Beibehal
tung der Speicherzellenkapazität bei immer geringer
werdender Speicherzellengröße, ohne dabei auf
Prozesse zurückzugreifen, die die Produktausbeute
vermindern oder eine beträchtliche Erhöhung der
Anzahl von Maskier- und Niederschlagschritten in
dem Herstellungsvorgang mit sich bringen.
Einige Hersteller von 4-Megabit DRAMs verwenden
Speicherzellenausbildungen auf der Basis von nicht
planaren Kondensatoren. Derzeit werden zwei grund
legende nicht-planare Kondensatorausbildungen
verwendet: Der Grabenkondensator, der in Anlehnung
an den englischen Sprachgebrauch im folgenden auch
als Trench-Kondensator bezeichnet wird, und der
Stapelkondensator. Bei beiden Arten von nicht-pla
naren Kondensatoren ist typischerweise eine be
trächtlich größere Anzahl von Maskier-, Nieder
schlag- und Ätzschritten für ihre Herstellung als
bei einem planaren Kondensator erforderlich.
Bei einem Grabenkondensator wird Ladung in erster
Linie vertikal gespeichert, im Gegensatz zu hori
zontal, wie dies bei dem planaren Kondensator der
Fall ist. Da Grabenkondensatoren in Gräben oder
Trenches gebildet werden, die in das Substrat
geätzt werden, unterliegt der typische Grabenkon
densator ebenso wie der planare Kondensator Soft-
Errors. Außerdem besitzt das Trench-Design mehrere
andere diesem innewohnende Probleme. Ein Problem
besteht darin, daß ein Lecken von Ladung von Graben
zu Graben auftritt, wobei dies durch einen parasi
tären Transistoreffekt zwischen benachbarten Gräben
bzw. Trenches verursacht wird. Ein weiteres Problem
besteht in der Schwierigkeit, die Gräben während
des Herstellungsvorgangs vollständig zu reinigen;
falls eine vollständige Reinigung eines Grabens
nicht gelingt, führt dies im allgemeinen zu einer
fehlerhaften Speicherzelle.
Die Stapelkondensatorausbildung dagegen hat sich
als etwas zuverlässiger und leichter herstellbar
als die Trench-Ausbildung erwiesen. Da sowohl die
untere als auch die obere Platte eines typischen
Stapelkondensators aus einzelnen Polysilizium
schichten gebildet werden, ist der Stapelkonden
sator im allgemeinen viel weniger anfällig für
Soft-Errors als der planare Kondensator oder auch
der Grabenkondensator. Durch Plazieren sowohl der
Wortleitung als auch der Ziffernleitung unterhalb
der kapazitiven Schichten sowie dadurch, daß man
die untere Schicht mittels eines vergrabenen Kon
takts mit dem Substrat in Berührung treten läßt,
haben einige Hersteller Stapelkondensatorausbil
dungen geschaffen, bei denen vertikale Bereiche des
Kondensators in beträchtlichem Umfang zu der
Gesamtladungsspeicherkapazität beitragen. Da ein
Stapelkondensator im allgemeinen nicht nur die
gesamte Fläche einer Speicherzelle (einschl. des
Zugriffs-FETs der Zelle), sondern auch benachbarte
Feldoxidbereiche bedeckt, ist die Kapazität im
Vergleich zu der mit einer Speicherzelle des plana
ren Typs erhältlichen Kapazität beträchtlich ge
steigert.
Bei dem Verfahren zur Bildung des Stapelkonden
sators mit der typischen Flossen- oder Rippenkonfi
guration werden Polysilizium-/Nitridschichten zur
Erzielung der Beabstandung der Rippen verwendet.
Das Verfahren ist kompliziert und verwendet eine
Vielzahl von Niederschlägen und anschließenden
Ätzschritten zur Erzeugung dieser Stapelkonden
sator-Rippenstruktur.
Alternativen zum Erhöhen der Kapazität beinhalten
die Verwendung von Materialien mit höheren Dielek
trizitätskonstanten, die Reduzierung der Dicke des
Dielektrikums (Reduzierung der Distanz zwischen den
Kondensatorplatten) oder die Erhöhung des Kondensa
toroberflächenbereichs durch Texturieren der Ober
fläche des polykristallinen Siliziums, das hierin
auch kurz als Polysilizium bezeichnet wird.
Ein experimentelles Verfahren zum Vergrößern des
Oberflächenbereichs des Kondensators besteht in der
Herstellung eines Speicherknotenkondensators mit
einer Struktur mit einer doppelwandigen kronenför
migen unteren Kondensatorplatte, wobei die Herstel
lungen dieser Struktur mit dem Ätzen einer Öffnung
in eine Zwischenschicht aus SiO2 beginnt, um da
durch einen Kontaktbereich des Substrats freizule
gen. Eine erste Schicht aus polykristallinem Sili
zium wird dann über der Oberfläche der SiO2-Zwi
schenschicht und dem Kontaktbereich des Substrats
aufgebracht. Als nächstes wird SiO2 in Verbindung
mit einem Abstandselement-Ätzvorgang aufgebracht,
um vertikale Bereiche aus SiO2 angrenzend an das
polykristalline Silizium zu bilden und außerdem
Seitenwände der Öffnung zu bilden. Es wird dann
eine zweite Schicht aus polykristallinem Silizium
aufgebracht, die über den Bereichen aus SiO2 liegt
sowie über der nach dem Aufbringen von SiO2 noch
freiliegenden ersten Schicht aus polykristallinem
Silizium liegt. Die zweite Schicht aus polykristal
linem Silizium steht in direktem Kontakt mit der
über dem Kontaktbereich des Substrats liegenden
ersten Schicht aus polykristallinem Silizium. Der
übrige Bereich der Öffnung ist mit SiO2 gefüllt.
Die erste und die zweite Schicht aus polykristal
linem Silizium werden zum Freilegen des SiO2 ge
ätzt. Als nächstes wird das SiO2 geätzt, wodurch
die Herstellung der unteren Kondensatorplatten
struktur abgeschlossen ist, welche die nach den
Ätzvorgängen verbleibende erste und zweite Schicht
aus polykristallinem Silizium umfaßt. Somit umfaßt
die untere Kondensatorplatte einen zweischichtigen
unteren Bereich aus polykristallinem Silizium, das
mit dem Substrat in Kontakt steht und zwei sich von
dem mit dem Substrat in Kontakt stehenden zwei
schichtigen Bereich senkrecht wegerstreckende
Ringe aufweist.
Die vorliegende Erfindung schafft eine elektrische
Vorrichtung sowie ein Verfahren zur Bildung wenig
stens einer elektrischen Platte in einer elektri
schen Vorrichtung; der Begriff "Platte" ist dabei
nicht in seinem streng geometrischen Sinn sondern
als einer der Hauptteile eines Kondensators zu
verstehen. Die Erfindung schafft also ein Verfahren
zur Bildung eines Speicherkontaktkondensators einer
DRAM-Vorrichtung, bei dem wenigstens zwei Ringe und
eine vertikale Rippe aus Polysilizium in einer
selbstausgerichteten Öffnung parallel sowie in
Berührung mit dem Kontaktbereich des Substrats
gebildet werden. Der erfindungsgemäße Speicherkon
taktkondensator verwendet den vertikalen Bereich
der DRAM-Vorrichtung, indem wenigstens ein Teil
der Speicherknotenkondensatorplatte in der DRAM-
Vorrichtung vertikal ausgebildet wird. Die vertiale
Ausbildung erhöht die Kondensatorfläche unter
Maximierung des auf einer Halbleiterplatte vorhan
denen Raums für eine gegebene laterale Fläche.
Die Erfindung schafft eine Verbesserung der dop
pelwandigen kronenförmigen, unteren Kondensator
platten. Die Erfindung vergrößert die Fläche der
unteren Kondensatorplatte durch Ausbildung von
wenigstens zwei Ringen sowie einer vertikalen Rippe
aus Silizium. Abwechselnd aufeinanderfolgende
Schichten aus Polysilizium und Oxid werden in einer
einen Kontaktbereich des Substrats freilegenden
Öffnung niedergeschlagen. Die Öffnung wird durch
Ätzen einer Oxid-Zwischenschicht geschaffen. Die
erste der abwechselnd aufeinanderfolgenden
Schichten tritt mit dem freiliegenden Bereich des
Substrats in Berührung und besteht aus Polysilizi
um. Eine zentrale Siliziumrippe wird in einem Kanal
ausgebildet, der nach den abwechselnd aufeinander
folgenden Niederschlägen übriggelassen und sodann
verlängert wird. Die in den abwechselnd aufeinan
derfolgenden Niederschlägen zuletzt niedergeschla
gene Oxidschicht wirkt als Maske zum Verlängern
bzw. Weiterführen des Kanals. Die Oxidmaske wird
durch einen Abstandsätzvorgang gebildet, in dem das
Oxid nur an den Seitenwänden des Kanals erhalten
bleibt. Die abwechselnd aufeinanderfolgenden
Schichten aus Polysilizium und Oxid werden nach
Maßgabe der Oxidmaske abwechselnd und an Ort und
Stelle einem Reaktionsionenätzvorgang unterzogen,
um wenigstens die zuerst niedergeschlagene Schicht
aus Polysilizium freizulegen. Die zentrale Sili
ziumrippe wird in dem verlängerten Kanal derart
ausgebildet, daß sie alle zuvor niedergeschlagenen
Polysiliziumschichten über dem Kontaktbereich des
Substrats kontaktiert, wodurch eine zusammenhängen
den Siliziumstruktur geschaffen wird.
Die Kondensatorherstellung fährt fort mit dem
Freilegen und dann erfolgenden Ätzen der Oxid
schichten zur Schaffung von Hohlräumen, die zwi
schen den Siliziumbereichen angeordnet sind. Ein
Ätz- oder Planarisiervorgang definiert zwar die
horizontale Abmessung der unteren Kondensator
platte, doch die vertikale Dimension der unteren
Kondensatorplatte wird durch die Höhe der Oxid-Zwi
schenschicht definiert. Das Verfahren endet mit dem
Aufbringen einer dielektrischen Nitridschicht,
wonach die Aufbringung wenigstens einer Zellen-
Polysiliziumschicht erfolgt.
Die Erfindung gestattet die Verwendung des verti
kalen Bereiches einer DRAM-Vorrichtung als Spei
cherzelle, wodurch der Platz auf einer Halbleiter
platte in der horizontalen Richtung maximiert wird
und die Stapelkondensatorhöhe vor der Herstellung
von Kontakten reduziert wird. Die Bildung mehrerer
Ringe sowie einer zentralen Rippe vergrößert die
Kondensatorfläche in einer gegebenen lateralen
Fläche, wodurch die Kapazität gesteigert wird.
Obwohl der Kondensator den Bereich über der Wort
leitung übergreifen kann, sind der Zellenplatten
kontakt und die Zellenplatte in bezug aufeinander
selbstausgerichtet. Die Kondensatorzelle ist kom
pakt, da die Größe des vergrabenen Kontakts die
selbe bleibt, obwohl die Kontaktöffnung bei Über
greifen des Bereichs über der Wortleitung größer
ist.
Das erfindungsgemäße Verfahren verwendet eine mini
male Anzahl von Maskierschritten. Das Vefahren
erleichtert die effektive Verwendung einer vergra
benen Wolfram-Ziffernleitungskonfiguration. Die
Erfindung fördert die Herstellung des Kondensators
und eines Wolfram-Stopfens in einander benachbarter
Weise. Außerdem sind keine Bitleitungs-Ausläufer
vorhanden, wodurch die Ausbeute gesteigert wird.
Bevorzugte Weiterbildungen der Erfindung ergeben
sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung
werden im folgenden anhand der zeichnerischen
Darstellungen von Ausführungsbeispielen noch näher
erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Querschnittsansicht eines Ausfüh
rungsbeispiels unter Darstellung eines
erfindungsgemäßen Speicherknotenkondensa
tors;
Fig. 2 eine Querschnittsansicht eines Bereichs
eines teilweise bearbeiteten Halbleiter
wafers unter Darstellung von über einem
Siliziumsubstrat liegenden Feldeffekt
transistoren (FETs) und über Feldoxid
liegenden Wortleitungen;
Fig. 3 eine Querschnittsansicht des Wafer
bereichs der Fig. 2 nach dem Niederschla
gen einer undotierten dicken Oxidschicht
sowie der planaren Ausbildung derselben;
Fig. 4 eine Querschnittsansicht des Wafer
bereichs der Fig. 3 nach der Mustergebung
und dem Ätzen der undotierten dicken
Oxidschicht zur Bildung einer Öffnung
unter Freilegung eines Kontaktbereichs
des Substrats;
Fig. 5 eine Querschnittsansicht des Wafer
bereichs der Fig. 4 nach abwechselnd
aufeinanderfolgenden Niederschlägen von
polykristallinem Silizium und Oxid, wobei
die Niederschläge derart ausgeführt
werden, daß sie die gesamte Öffnung der
Fig. 4 mit Ausnahme eines Kanals ausfül
len;
Fig. 6A eine Querschnittsansicht des Wafer
bereichs der Fig. 5 nach an Ort und
Stelle abwechselnd aufeinanderfolgenden
Reaktionsionenätzvorgängen der ab
wechselnd aufeinanderfolgenden Schichten
aus Polysilizium und Oxid, wobei die
Ätzvorgänge zum Freilegen einer anfangs
aufgebrachten polykristallinen Schicht
ausgeführt werden;
Fig. 6B eine andere Querschnittsansicht des
Waferbereichs der Fig. 5 nach an Ort und
Stelle abwechselnd aufeinanderfolgenden
Reaktionsionenätzvorgängen der abwech
selnd aufeinanderfolgenden Niederschläge
aus Polysilizium und Oxid, wobei der an
Ort und Stelle erfolgende Ätzvorgang zum
Freilegen des Substrats ausgeführt wird;
Fig. 7A eine Querschnittsansicht des Wafer
bereichs der Fig. 6A nach einem konformen
Niederschlag von Polysilizium zum Füllen
des Kanals der Fig. 6A;
Fig. 7B eine Querschnittsansicht des Waferbe
reichs der Fig. 6B nach dem Aufwachsen
von Epitaxie-Silizium zum Füllen des
Kanals der Fig. 6B;
Fig. 8A eine Querschnittsansicht des Waferbe
reichs der Fig. 7A nach dem Entfernen des
Polysilizium-Niederschlags der Fig. 7A
zum Freilegen der Oxidschichten;
Fig. 8B eine Querschnittsansicht des Waferbe
reichs der Fig. 7B nach dem Entfernen des
Epitaxie-Siliziums der Fig. 7B; wobei
Fig. 8B alternativ eine Querschnittsan
sicht des Waferbereichs der Fig. 7B nach
der planaren Ausbildung der abwechselnd
aufeinanderfolgenden Schichten aus Poly
silizium und Oxid sowie des Polysilizium-
Niederschlags der Fig. 7B darstellen
kann.
Fig. 9A eine Querschnittsansicht des Waferbe
reichs der Fig. 8A nach dem Ätzen der
Oxidschichten und dem Niederschlagen
einer dielektrischen Schicht aus Silizi
umnitrid;
Fig. 9B eine Querschnittsansicht des Waferbe
reichs der Fig. 8B nach dem Ätzen der
Oxidschichten und dem Niederschlagen
einer dielekrischen Schicht aus Silizium
nitrid;
Fig. 10A eine Querschnittsansicht des Waferbe
reichs der Fig. 9A nach dem Niederschla
gen einer Zellen-Polysiliziumschicht
sowie dem temporären Niederschlagen von
Siliziumnitrid;
Fig. 10B eine Querschnittsansicht des Waferbe
reichs der Fig. 9B nach dem Niederschla
gen einer Zellen-Polysiliziumschicht;
Fig. 11 eine Querschnittsansicht des Waferbe
reichs der Fig. 10A nach der Mustergebung
und dem Ätzen der Speicherknotenkonden
satorplatte;
Fig. 12 eine Querschnittsansicht des Waferbe
reichs der Fig. 11 nach der Oxidation des
Speicherknoten-Polysiliziums, das während
dem Ätzen der Speicherknotenkondensator
platte freiliegt;
Fig. 13A eine Querschnittsansicht des Waferbe
reichs der Fig. 12 nach dem Ätzen der
temporären Siliziumnitridschicht, dem
Niederschlagen einer zweiten Zellen-Poly
siliziumschicht sowie der Mustergebung
einer Zellen-Polysilizium-Zwischenverbin
dung;
Fig. 13B eine Querschnittsansicht des Waferbe
reichs der Fig. 10B nach der Mustergebung
der Zellen-Polysilizium-Zwischenverbin
dung;
Fig. 14A eine Querschnittsansicht des Waferbe
reichs der Fig. 13A nach dem Ätzen der
Zellen-Polysilizium-Zwischenverbindung
und dem Entfernen der Zellen-Polysili
ziummaske;
Fig. 14B eine Querschnittsansicht des Waferbe
reichs der Fig. 13B nach dem Ätzen der
Zellen-Polysilizium-Zwischenverbindung
und dem Entfernen der Zellen-Polysili
ziummaske;
Fig. 15A eine Querschnittsansicht des Waferbe
reichs der Fig. 14A nach der Bildung
eines Wolframstopfens;
Fig. 15B eine Querschnittsansicht des Waferbe
reichs der Fig. 14B nach der Bildung
eines Wolframstopfens;
Fig. 16A eine Querschnittsansicht des Waferbe
reichs der Fig. 15A nach der Mustergebung
metallischer Zwischenverbindungsleitungen
zum Schaffen einer elektrischen Verbin
dung zwischen den Wolframstopfen und
peripheren Kontakten der DRAM-Vorrich
tung; und
Fig. 16B eine Querschnittsansicht des Waferbe
reichs der Fig. 15B nach der Mustergebung
metallischer Zwischenverbindungsleitungen
zum Schaffen einer elektrischen Verbin
dung zwischen den Wolframstopfen und
peripheren Kontakten der DRAM-Vorrich
tung.
Die vorliegende Erfindung bezieht sich auf ein
Verfahren zum Herstellen eines Speicherknotenkon
densator in einer DRAM-Vorrichtung. Die Speicher
knotenkondensatorplatte des Speicherknotenkondensa
tors besitzt mehrere parallele vertikale Seiten,
die in einer tiefen Kontaktöffnung ausgebildet
sind. Ein Ausführungsbeispiel des erfindungsgemäßen
Speicherknotenkondensators ist in Fig. 1 darge
stellt. Da die Kontakthöhe ca. 1 µm beträgt, müssen
die Transistorbildung sowie die Bildung der vergra
benen Bitleitungen vor der Ausbildung des Wolframs
topfens erfolgen. Dies erleichtert die Verbindung
des Zeilenleitungs- und des Zellen-Polysiliziums
mit Kontakten an der Peripherie der Anordnung. Das
Speicherknoten-Silizium ist gegenüber dem Zeilen
leitungs-Polysilizium und dem vergrabenen Kontakt
muster selbstausgerichtet. Der Kondensator kann
bei Erfordernis einer höher Kapazität größer ausge
bildet werden, wobei jedoch die Größe der horizon
talen Komponente minimale Auswirkungen auf die
Gesamtkapazität hat.
Unter Bezugnahme auf Fig. 2 ist eine Querschnitts
ansicht von zwei im Herstellungsverfahren befindli
chen DRAM-Zellen nach einer herkömmlichen lokalen
Oxidation von Silizium (die im folgenden auch als
LOCOS als Abkürzung für Local Oxidation of Silicon
bezeichnet wird) oder nach einer speziellen LOCOS-
Bearbeitung dargestellt, wodurch im wesentlichen
planare Feldoxidbereiche 1 (gebildet unter Verwen
dung eines modifizierten LOCOS-Verfahrens) sowie
zukünftige aktive Bereiche 2 (bei denen es sich um
die nicht von Feldoxid bedeckten Zonen des Sub
strats handelt) auf einem Siliziumsubstrat gebildet
werden. Vor der Bildung des Feldoxids läßt man eine
dielektrische Schicht 4 aus Siliziumoxid unter
Wärmeeinwirkung aufwachsen. Bei den dargestellten
Zellen handelt es sich um zwei aus einer Vielzahl
von Zellen, die gleichzeitig hergestellt werden und
eine Speicheranordnung bilden. Nach der Bildung des
Feldoxidbereichs 1 und der dielektrischen Schicht 4
werden eine erste leitfähig dotierte Polysilizium
schicht 10, eine Metallsilizidschicht (WSix) 15,
eine Oxidschicht 16 und eine dicke Nitridschicht 20
aufgebracht. Die dicke Nitridschicht 20 dient als
Ätzstopp während des Ätzens des vergrabenen Kon
takts des Speicherknotens, wodurch eine Selbstaus
richtung ermöglicht wird. Die Schichten werden zur
Bildung von Wortleitungen 21 sowie von N-Kanal-
Feldeffekttransistoren 22 in ein Muster gebracht
und geätzt. Die Polysiliziumschicht 10 bildet die
Gatebereiche der FETs und ist durch die dielektri
sche Schicht 4 von schwach dotierten Source-/Drain-
Bereichen 25 isoliert. Die schwach dotierten
Bereiche 25 werden unter Verwendung einer Phosphor-
Implantation erzeugt. Durch das Niederschlagen, die
Verdichtung und einen Reaktionsionenätzvorgang
einer Abstandsschicht aus Siliziumdioxid sind
Haupt-Abstandselemente 30 gebildet worden, die
versetzt zu einer Arsen-Implantation angeordnet
sind, welche zur Schaffung der start dotierten
Source-/Drain-Bereiche 35 verwendet worden ist. Die
Haupt-Abstandselemente 30 isolieren die Wortlei
tungen und die FETs gegenüber nachfolgenden
Ziffernleitungs- und Kondensatorherstellungs
vorgängen. Die Wortleitungen werden letztendlich
mit peripheren Kontakten verbunden. Die peripheren
Kontakte befinden sich an dem Ende der Anordnung
und sind dazu ausgelegt, eine elektrische Verbin
dung mit peripheren Schaltungsanordnungen herzu
stellen.
Nach dem Reaktionsionenätzvorgang erfolgt eine
Durchgreifverbesserungs-Implantation zum Verbessern
der Durchbruchsspannung von Drain zu Source, wenn
VGate = 0 Volt beträgt sowie zum Reduzieren des
Leckens unter dem Schwellenwert. Das Gateoxid 4
bleibt intakt, und das Feldoxid wird nicht geätzt.
Die Bildung der FETs 22 und der Wortleitungen 21
in der vorstehend erläuterten Weise ist zwar bevor
zugt, jedoch sind auch andere Herstellungsverfahren
möglich und vielleicht ebenso gut durchführbar. Die
nachfolgenden Schritte stellen das Verfahren zum
Schaffen des Kondensators gemäß dem bevorzugten
Ausführungsbeispiel der Erfindung dar.
In Fig. 3 wird eine eine Zwischenschicht 40 bilden
de, dicke, konforme, dotierte Schicht aus Borophos
phosilikatglas-(BPSG-)Oxid in einem vollflächigen
Niederschlag aufgebracht, so daß sie die Speicher
knotenbereiche füllt und über den FETs 22 und den
Wortleitungen 21 liegt. Die Oxid-Zwischenschicht 40
wird in einer zum Definieren der gewünschten Höhe
des parallelen Kondensators ausgewählten Höhe nie
dergeschlagen und ist undotiert, um ein Herausdif
fundieren von Dotierstoff aus der Oxid-Zwischen
schicht 40 zu den dotierten Bereichen des Substrats
auf ein Minimum zu reduzieren. Die Oxid-Zwischen
schicht 40 wird zur Schaffung einer gleichmäßigen
Höhe entweder auf mechanischem oder auf chemischem
Wege planar ausgebildet.
In Fig. 4 wird die Oxid-Zwischenschicht 40 der Fig.
3 mit einem Photoresist-Muster 45 maskiert, um den
vergrabenen Kontaktbereich 50 des Substrats 3 zu
definieren. Die Oxid-Zwischenschicht 40 wird dann
einem Reaktionsionenätzvorgang unterzogen, um eine
Öffnung 55 in der Oxid-Zwischenschicht 40 unter
Freilegung des vergrabenen Kontaktbereichs 50 zu
bilden. Während der nachfolgenden Verfahrensschrit
te wird die Speicherknotenkondensatorplatte des
bevorzugten Ausführungsbeispiels derart gebildet,
daß sie mit dem vergrabenen Kontaktbereich 50 in
Kontakt steht.
In Fig. 5 ist das Photoresist-Muster 45 der Fig. 4
entfernt. Fig. 5 zeigt den anfänglichen, vollflä
chigen Niederschlag einer polykristallinen Sili
ziumschicht oder Polysiliziumschicht 60, die an
Ort und Stelle mit Phosphor dotiert wird. Die
Polysiliziumschicht 60 liegt über dem vergrabenen
Kontaktbereich 50 und der Oxid-Zwischenschicht 40.
Auf diesen anfänglichen Niederschlag der Polysili
ziumschicht 60 folgen abwechselnde Niederschläge
aus Oxid 65 und Polysilizium 70, wobei an Ort und
Stelle mit Phosphor dotiert wird. Die gewählte
Gesamtanzahl der abwechselnd aufeinanderfolgenden
Niederschläge 65 und 70 wird durch den DRAM-Kon
strukteur festgelegt. Die Niederschläge füllen die
Öffnung 55 nicht vollständig aus, und in einem
letzten Niederschlag aus Oxid 80 wird ein Kanal 75
zentriert ausgebildet.
Bei dem in Fig. 6A gezeigten bevorzugten Ausfüh
rungsbeispiel werden durch abwechselnd aufeinander
folgende Reaktionsionenätzvorgänge horizontale
Bereiche der abwechselnd aufeinanderfolgenden
Schichten aus Polysilizium 70 und Oxid 65 sowie des
abschließenden Oxidniederschlags 80 entfernt. Der
abschließende Oxidniederschlag 80 bleibt über den
vertikalen Seitenwänden des letzten Polysilizium
niederschlags 70 erhalten, und zwar unter Bildung
von fadenartigen Gebilden, die als Maskiermuster
zum Erhöhen der Tiefe des Kanals 75 während der an
Ort und Stelle erfolgenden Reaktionsionenätzvor
gänge dienen. Die an Ort und Stelle erfolgenden
Reaktionsionenätzvorgänge erhöhen die Tiefe des
Kanals 75 und legen einen Teil des über dem vergra
benen Kontaktbereich liegenden Polysiliziums 60
frei. Die zuerst aufgebrachte Polysiliziumschicht
60 wird während dieser abwechselnd aufeinanderfol
genden Ätzvorgänge nicht geätzt.
Bei einem in Fig. 6B gezeigten alternativen Ausfüh
rungsbeispiel werden die abwechselnd an Ort und
Stelle erfolgenden Ätzvorgänge fortgesetzt, um
auch den zuerst aufgebrachten Niederschlag aus
Polysilizium 60 nach Maßgabe des durch den Oxid
niederschlag 80 gebildeten Maskiermusters zu ätzen,
um dadurch das Substrat 3 in dem Kontaktbereich 50
freizulegen. Bei dem Ätzen der anfangs aufge
brachten Polysiliziumschicht 60 handelt es sich
typischerweise um einen heikleren Vorgang, da das
Ätzen zu einem Durchgreifen des Kontaktbereichs 50
führen kann, wenn das Substrat 3 freiliegt.
Bei dem an Ort und Stelle abwechselnd aufeinander
folgenden Ätzvorgängen handelt es sich um eine
Mehrzahl von Ätzvorgängen innerhalb eines einzelnen
Ätzschrittes. Bei dem bevorzugten Ausführungsbei
spiel sowie bei dem alternativen Ausführungsbei
spiel wird ein erster Oxidätzvorgang solange durch
geführt, bis das zuletzt aufgebrachte Oxid durch
das Ätzen entfernt ist. Dieser Ätzvorgang wird dann
beendet. Als nächstes wird ein Siliziumätzvorgang
solange durchgeführt wird, bis die auf das Oxid
folgende Siliziumschicht entfernt ist, wonach die
ser Siliziumätzvorgang beendet wird. Diese Vorgänge
werden solange wiederholt, bis die Schichten derart
geätzt worden sind, daß die anfangs aufgebrachte
Polysiliziumschicht bei dem bevorzugten Ausfüh
rungsbeispiel bzw. das Substrat bei dem alternati
ven Ausführungsbeispiel freiliegt.
In Fig. 7A wird eine konforme Polysiliziumschicht
85 derart niedergeschlagen, daß sie den Kanal 75
der Fig. 6A vollständig füllt und mit dem während
des Ätzschrittes freigelegten ersten Polysilizium
niederschlag 60 sowie allen dabei freigelegten
nachfolgenden Polysiliziumniederschlägen 70 in
Kontakt steht, wodurch eine elektrische Verbindung
zwischen allen Polysiliziumschichten geschaffen
wird. Die Polysiliziumschicht 85 wird an Ort und
Stelle mit Phosphor dotiert.
Bei dem in Fig. 7B gezeigten alternativen Ausfüh
rungsbeispiel kann man Silizium 86 aus dem beim
Ätzen der Polysiliziumschicht 60 freigelegten
Kontaktbereich 50 aus monokristallinem Silizium
epitaktisch aufwachsen lassen. Das Epitaxie-Sili
zium 86 füllt letztendlich den Kanal 75 der Fig.
6B auf und wirkt elektrisch in derselben Weise wie
die Polysiliziumschicht 85, wodurch eine elektri
sche Verbindung zwischen dem Epitaxie-Silizium 86
und den Polysiliziumschichten 60 und 70 geschaffen
wird. Bei dem Aufwachsen von Epitaxie-Silizium
handelt es sich typischerweise um einen relativ
teuren und relativ langsamen Vorgang, so daß dies
nicht als bevorzugte, sondern nur als alternative
Ausführungsform in Betracht kommt.
In Fig. 8A wird ein Polysilizium-Naßätzvorgang zum
Freilegen der Oxidniederschläge 65 und 80 verwen
det, wobei die in der Öffnung 55 der Fig. 4 ausge
bildete erste Polysiliziumschicht 60 sowie die
darin ausgebildeten Polysiliziumniederschläge 70
und 85 erhalten bleiben.
Die Polysiliziumschichten 60, 70 und 85 sowie die
Oxidschichten 65 und 80 lassen sich wahlweise auf
chemisch-mechanischem Wege planar ausbilden, um
dadurch die Oxidschichten 65 und 80 sowie die
Zwischenschicht 40 freizulegen. Dieser Waferbereich
wäre dann dem Waferbereich der Fig. 8B ähnlich, in
dem die Schichten 60, 65, 70, 80 und 86 des alter
nativen Ausführungsbeispiels der Fig. 8B zum Frei
legen der Oxidschichten 65 und 80d planar ausgebil
det worden sind. Ein Naßätzvorgang der Silizium
schicht 86 stellt eine mögliche Alternative zu
dieser planaren Ausbildung dar und resultiert in
einer ähnlichen Querschnittsansicht sowie in einer
ähnlichen Funktionalität.
In Fig. 9A des bevorzugten Ausführungsbeispiels
sowie Fig. 9B des alternativen Ausführungsbeispiels
sind die Oxidschichten in selektiver und steuer
barer Weise entweder durch einen Naßätzvorgang oder
durch einen Dampfätzvorgang zur Bildung von Hohl
räumen 90 zwischen den Siliziumschichten geätzt
worden. Die Hohlräume 90 bilden zueinander paral
lele Ringe 95 sowie eine dazu parallele zentrale
Rippe 96. Die Ringe 95 stehen über die durch die
Siliziumschicht 85 bzw. die Siliziumschicht 86
gebildete zentrale Rippe 96 in elektrischer Verbin
dung miteinander. Diese Ringe 95 sowie die zentrale
Rippe 96 bilden letztendlich die Speicherknotenkon
densatorplatte des erfindungsgemäßen Speicherkno
tenkondensators. Die horizontale Komponente des
Oxids 65 bleibt nach dem Ätzen erhalten, um den
Ringen 95 Stabilität zu verleihen. Da die zu Beginn
aufgebrachte Polysiliziumschicht 60 während des
unter Bezugnahme auf Fig. 6A beschriebenen, an Ort
und Stelle erfolgenden Ätzschrittes nicht geätzt
worden ist, besitzen die Ringe 95 und die zentrale
Rippe 96 bei dem bevorzugten Ausführungsbeispiel
eine maximale Höhe. Diese maximale Höhe bewirkt
eine maximale Kapazität.
Wie weiterhin in den Fig. 9A und 9B zu sehen ist,
wird dann eine dünne Zellendielektrikumschicht 100
aus Nitrid über allen freiliegenden Silizium- und
Oxidflächen niedergeschlagen. Anschließend an die
Siliziumnitrid-Aufbringung kann dann wahlweise eine
Naß-Wärmebehandlung durchgeführt werden, um das
Silizium in Nadellöchern des Nitrids zu oxidieren.
Die Naß-Wärmebehandlung verbessert die dielektri
schen Durchschlageigenschaften des auf diese Weise
gebildeten Kondensators.
In Fig. 10A des bevorzugten Ausführungsbeispiels
und Fig. 10B des alternativen Ausführungsbeispiels
wird eine dicke Zellen-Polysiliziumschicht 105 über
der dünnen dielektrischen Schicht 100 aus Nitrid
der Fig. 9A bzw. 9B niedergeschlagen. Beim Nieder
schlagen der Polysiliziumschicht 105 wird diese an
Ort und Stelle mit Phosphor dotiert. Die Zellen-
Polysiliziumschicht 105 bildet die obere Konden
satorplatte des Speicherknotenkondensators. In Fig.
10A wid eine dünne oxidationsbeständige dielek
trische Schicht 110 aus Nitrid vollflächig nieder
geschlagen, so daß sie über der Zellen-Polysilizi
umschicht 105 liegt und einen Schutz gegen Oxi
dation eines Großteils der Zellen-Polysilizium
schicht 105 in nachfolgenden Verfahrensschritten
schafft.
Bei dem bevorzugten Ausführungsbeispiel, wie es in
Fig. 11 dargestellt ist, werden die Zellen-Polysi
liziumschicht 105 und die Speicherknoten-Polysili
ziumschicht 60 nur innerhalb des Speicherkondensa
tors mittels einer Photoresistmaske 120 in ein
Muster gebracht. Die Zellen-Polysiliziumschicht
105, die dielektrischen Nitridschichten 100 und 110
sowie die Speicherknoten-Polysiliziumschicht 60
werden in den unmaskierten Bereichen einem Reak
tionsionenätzvorgang unterzogen. Bei diesem Vorgang
ist es nicht notwendig, ein Naß-Polysilizium-Ätz
verfahren zu verwenden. Die nach dem Ätzen ver
bleibende Polysiliziumschicht 60 bildet die
Speicherknotenkondensatorplatte des Speicherknoten
kondensators des bevorzugten Ausführungsbeispiels.
In Fig. 12 ist die Speicherknoten-Mustergebungs
maske 120 entfernt worden, um die Enden 125 der
Speicherknoten-Polysiliziumschicht 60 und der Zel
len-Polysiliziumschicht 105 werden zum Isolieren
der Speicherknoten-Polysiliziumschicht 60 gegenüber
nachfolgenden Polysiliziumniederschlägen zu isolie
ren. Die Zellen-Polysiliziumschicht 105 wird wäh
rend dieses Schrittes zwar oxidiert, doch ist diese
Oxidation für das Verfahren irrelevant.
In Fig. 13A des bevorzugten Ausführungsbeispiels
wird die obere Nitridschicht 110 mittels eines
Reaktionsionenätzvorgangs entfernt. Eine relativ
dünne Schicht aus Polysilizium 130 wird vollflächig
niedergeschlagen, so daß sie über der Zellen-Poly
siliziumschicht 105 und der dicken Oxidschicht 40
liegt und damit in elektrischer Verbindung steht.
Die dünne Polysiliziumschicht 130 befindet sich in
Kontakt mit allen Zellen der Anordnung. Die dünne
Polysiliziumschicht 130 wird an Ort und Stelle mit
Phosphor dotiert. Die Polysiliziumschicht 130 wird
mit einem Zwischenverbindungsmuster 140 maskiert,
das die elektrische Zwischenverbindung der Zellen
der Anordnung definiert. Die dünne Polysilizium
schicht 130 wird nach Maßgabe des Zwischenverbin
dungsmusters einem Reaktionsionenätzvorgang unter
zogen.
In Fig. 13B des alternativen Ausführungsbeispiels
wird die Zellen-Polysiliziumschicht 105 mit einem
Zwischenverbindungsmuster 140 maskiert, das die
elektrische Zwischenverbindung der Zellen der
Anordnung definiert. Die Zellen-Polysiliziumschicht
105 wird dann nach Maßgabe des Zwischenverbindungs
musters einem Reaktionsionenätzvorgang unterzogen.
Fig. 14A des bevorzugten Ausführungsbeispiels und
14B des alternativen Ausführungsbeispiels zeigen
den erfindungsgemäßen Speicherknotenkondensator 150
nach dem Reaktionsionenätzvorgang der dünnen Poly
siliziumschicht 130 in Fig. 15A bzw. der Zellen-
Polysiliziumschicht 105 in Fig. 15B. Mit dem Ent
fernen des Zwischenverbindungsmusters 140 ist die
Ausbildung des Speicherknotenkondensators 150 gemäß
dem bevorzugten bzw. gemäß dem alternativen Aus
führungsbeispiel abgeschlossen.
Fig. 15A des bevorzugten Ausführungsbeispiels und
15B des alternativen Ausführungsbeispiels stellen
die abschließende Ausführung des Zwischenverbin
dungsvorgangs dar. Ein ca. 300 nm (3 KÅ) dicker
dielektrischer Niederschlag 160 wird über der dün
nen Polysiliziumschicht 130 bzw. der Zellen-Polysi
liziumschicht 105 niedergeschlagen. Anschließend
daran wird eine nicht gezeigte Kontaktmaske als
Muster zum Ätzen einer nicht gezeigten Kontaktöff
nung in den Oxidschichten 160 und 40 verwendet.
Durch einen Reaktionsionenätzvorgang wird das Sub
strat 3 freigelegt. Die Kontaktmaske wird dann
entfernt. Ein Kontaktstopfen 165 wird in der Kon
taktöffnung dadurch gebildet, daß zuerst eine TiN-
Schicht 170 niedergeschlagen wird, wonach Wolfram
175 in konformer Weise niedergeschlagen wird, so
daß die Kontaktöffnung gefüllt wird. Die letztend
liche Ausbildung des Kontaktstopfens ergibt sich
aus dem Zurückätzen des TiN 170 und des Wolframs
175 zum Freilegen der Oxidschicht 160, so daß TiN
170 und Wolfram 175 nur in der Kontaktöffnung ver
bleiben.
In Fig. 16A des bevorzugten Ausführungsbeispiels
und 16B des alternativen Ausführungsbeispiels
werden Zwischenverbindungsleitungen unter Verwen
dung eines Reaktionsionenätzvorgangs gebildet,
nachdem eine über der dielektrischen Oxidschicht
160 liegende Metallisierungsschicht 190 mittels
eines nicht gezeigten Ziffernleitungs-Zwischen
verbindungsmusters in ein Muster gebracht worden
ist. Die auf diese Weise gebildeten Ziffernleitun
gen schaffen eine elektrische Verbindung zwischen
den Zwischenverbindungs-Wolframstopfen 175 und den
nicht gezeigten peripheren Kontakten der Zellenan
ordnung. Es sind keine Passivierungsschichten ge
zeigt.
Es ist darauf hinzuweisen, daß für eine parallele
Kondensatorhöhe von ca. 1 µm der Kondensator eine
Kapazität von 30 µF bei einer Kontaktöffnung von
0,6 µm besitzt. Da eine Erhöhung der Kapazität
direkt proportional zu einer Vergrößerung der
Kondensatorfläche ist, führt eine Vergrößerung der
Kondensatorhöhe zu einer Erhöhung der Kapazität.
Zusammengefaßt ist zu sagen, daß die vorliegende
Erfindung eine Verwendung des vertikalen Bereichs
der DRAM-Vorrichtung als Speicherzelle ermöglicht,
wodurch der in horizontaler Richtung auf einer
Halbleiterplatte vorhandene Raum auf ein Maximum
gebracht wird und die Stapelkondensatorhöhe vor der
Herstellung von Kontakten reduziert wird. Die
Ausbildung von mehreren Ringen zusätzlich zu einer
zentralen Rippe erhöht die Kondensatorfläche in
einer gegebenen lateralen Fläche, wodurch die
Kapazität gesteigert wird.
Obwohl der Kondensator den Bereich über der Wort
leitung übergreifen kann, sind der Zellenplatten
kontakt sowie die Zellenplatte selbstausgerichtet.
Die Kondensatorzelle ist kompakt, da die Größe des
vergrabenen Kontakts dieselbe bleibt, selbst wenn
die Kontaktöffnung bei einem Übergreifen des Be
reichs über der Wortleitung größer ist.
Es ist zu erkennen, daß das erfindungsgemäße
Verfahren eine minimale Anzahl von Maskierschritten
verwendet und den effektiven Einsatz einer eine
vergrabene Ziffernleitung bildenden Wolframstopfen-
Konfiguration erleichtert. Die Erfindung ist der
Herstellung des Kondensators und des Wolfram
stopfens in einander benachbarter Weise förderlich.
Außerdem sind keine Bitleitungsausläufer vorhanden,
wodurch die Ausbeute gesteigert wird.
Das bevorzugte Ausführungsbeispiel wird zwar typi
scherweise in DRAM-Vorrichtungen mit DRAM-Zellen
von bis zu 256 Megabit verwendet, jedoch ist das
erfindungsgemäße Verfahren nicht auf diese Anwen
dungen beschränkt.
In dem bevorzugten und dem alternativen Ausfüh
rungsbeispiel sind zwar spezielle kristalline
Siliziumstrukturen beschrieben worden, doch es sind
auch amorphe, monokristalline sowie polykristalline
Siliziumstrukturen je nach Wunsch verwendbar.
Außerdem ist es auch vorstellbar, daß ein aus einem
anderen Material als Silizium bestehendes Ausgangs
substrat bei der vorliegenden Erfindung in ebenso
erfolgreicher Weise verwendet werden kann, wobei
das epitaktische Wachsen dieses anderen Ausgangs
substrats zum Füllen des Hohlraums notwendig wird.
Selbstverständlich können im Rahmen der vorliegen
den Erfindung auch andere leitfähige Materialien
das dotierte polykristalline Silizium ersetzen.
Claims (10)
1. Verfahren zum Herstellen wenigsten einer
elektrischen Platte in einer elektrischen Vorrich
tung, gekennzeichnet durch folgende Schritte:
- a) Bilden einer dielektrischen Isolier-Zwischen schicht (40) in über einem Substrat (3) der elektrischen Vorrichtung liegender Weise;
- b) Bilden einer Öffnung (55) in der Zwischen schicht zum Freilegen eines Kontaktbereichs (35) des Substrats (3);
- c) Niederschlagen einer ersten leitfähigen Schicht (60) in der Öffnung (55) in über der Zwischenschicht (40) und dem Kontaktbereich (35) liegender Weise;
- d) Niederschlagen abwechselnd aufeinanderfolgen der Schichten (65 und 70), die wenigstens eine isolierende Schicht (65) sowie wenigstens eine leitfähige Schicht (70) in über der ersten leitfähigen Schicht (60) liegender Weise bein halten, wobei das Niederschlagen der ab wechselnd aufeinanderfolgenden Schichten mit einer ersten isolierenden Schicht (65) beginnt und mit einer abschließenden leitfähigen Schicht (70) endet;
- e) Bilden eines Maskiermusters durch Niederschla gen einer über der abschließenden leitfähigen Schicht (70) liegenden, isolierenden Maskier maske (80) in einer derartigen Weise, daß ein Kanal (75) in der Öffnung (55) verbleibt, wobei der Kanal (75) durch Seitenwände der isolierenden Maskierschicht (80) definiert wird und die Seitenwände das Maskiermuster bilden;
- f) Verlängern des Kanals (75) in Richtung auf das Substrat durch nach Maßgabe des Maskiermusters erfolgendes Entfernen eines Bodenbereichs der isolierenden Maskierschicht (80) sowie eines Bereichs der abwechselnd aufeinanderfolgenden Schichten (65 und 70) zum Freilegen wenigstens der ersten leitfähigen Schicht (60); und
- g) Bilden einer leitfähigen Rippe (96) in dem Kanal (75) in über dem Maskiermuster liegender Weise, wobei die Rippe (96) zur Herstellung einer elektrischen Verbindung mit der ersten leitfähigen Schicht (60) und den leitfähigen Schichten (70) der abwechselnd aufeinander folgenden Schichten (65 und 70) ausgelegt ist, wodurch die erste leitfähige Schicht (60) und die leitfähigen Schichten (70) der abwechselnd aufeinanderfolgenden Schichten (65 und 70) sowie die Rippe (96) die elektrische Platte bilden.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß das Verlängern des
Kanals (75) unter Ätzung der ersten leitfähigen
Schicht (60) zum Freilegen des Substrats (3) er
folgt.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die Bildung der leitfä
higen Rippe (96) das epitaktische Aufwachsen der
Rippe (96) von dem Substrat (3) aus umfaßt.
4. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß die Bildung der leitfä
higen Rippe (96) das Niederschlagen eines leitfähi
gen Materials in dem Kanal umfaßt.
5. Verfahren nach einem der vorausgehenden An
sprüche,
gekennzeichnet durch folgende weitere Schritte:
- a) Freilegen der wenigstens einen isolierenden Schicht (65) der abwechselnd aufeinander folgenden Schichten sowie der Maskierisolier schicht (80);
- b) Ätzen wenigstens eines Teils der isolierenden Schicht (65) und der Maskierisolierschicht (80) unter Bildung von Hohlräumen (90) und Freilegung vertikaler Bereiche der ersten leitfähigen Schicht (60) und der wenigstens einen leitfähigen Schicht (70) der abwechselnd aufeinanderfolgenden Schichten (65, 70) sowie Freilegung vertikaler Bereiche der Rippe (96);
- c) vollflächiges Niederschlagen einer dielektri schen Schicht (100) in wenigstens über der ersten leitfähigen Schicht (60) und der wenig stens einen leitfähigen Schicht (70) der ab wechselnd aufeinanderfolgenden Schichten (65, 70) sowie der Rippe (96) liegender Weise; und
- d) vollflächiges Niederschlagen einer leitfähigen Zellenschicht (105) in über der dielektrischen Schicht (100) liegender Weise, wobei die di elektrische Schicht (100) zum elektrischen Isolieren der elektrischen Platte und der leitfähigen Zellenschicht voneinander ausge legt ist.
6. Verfahren nach Anspruch 5, dadurch gekenn
zeichnet, daß das Freilegen das Ätzen wenigstens
der leitfähigen Rippe (96) umfaßt.
7. Elektrische Vorrichtung mit wenigstens einer
elektrischen Platte, die von einer damit zusammen
arbeitenden elektrischen Struktur dielektrisch
isoliert ist, dadurch gekennzeichnet, daß die elek
trische Platte aufweist:
- a) einen leitfähigen Bodenbereich, der mit einem Kontaktbereich (35) eines Substrats (3) in Kontakt steht;
- b) einen leitfähigen Seitenwandbereich, der sich in bezug auf das Substrat (3) im wesentlichen in vertikaler Richtung erstreckt und sich an den leitfähigen Bodenbereich anschließt, wobei der leitfähige Bodenbereich und der leitfähige Seitenwandbereich eine erste leitfähige Schicht (60) bilden;
- c) eine zweite leitfähige Schicht (70) mit einer geringeren Längenabmessung als die erste leit fähige Schicht (60), wobei die zweite leitfä hige Schicht von der ersten leitfähigen Schicht beabstandet ist und im wesentlichen parallel zu dieser verläuft; und
- d) eine leitfähige Rippe (96), die sich im we sentlichen parallel zu dem leitfähigen Seiten wandbereich erstreckt, wobei die leitfähige Rippe (96) die zweite leitfähige Schicht schneidet und wenigstens mit dem Bodenbereich in physischem Kontakt steht, wodurch eine elektrische Verbindung zwischen der ersten leitfähigen Schicht (60), der zweiten leitfä higen Schicht (70) und der leitfähigen Rippe (96) geschaffen ist.
8. Elektrische Vorrichtung nach Anspruch 7,
gekennzeichnet durch:
- a) eine angrenzende leitfähige Zellenschicht (105), die zwischen der ersten und der zweiten leitfähigen Schicht sowie zwischen der zweiten leitfähigen Schicht und der leitfähigen Rippe (96) angeordnet ist und eine Zellenkondensa torplatte bildet; und
- b) eine zwischen der elektrischen Platte und der Zellenkondensatorplatte angeordnete dielektri sche Schicht (100), die die elektrische Platte und die Zellenkondensatorplatte elektrisch voneinander isoliert.
9. Elektrische Vorrichtung nach Anspruch 7 oder
8,
dadurch gekennzeichnet, daß die elektrische Platte
eine weitere leitfähige Schicht umfaßt, die im
Abstand zwischen der ersten und der zweiten leitfä
higen Schicht im wesentlichen parallel zu diesen
angeordnet ist, und daß die leitfähige Rippe (96)
die weitere leitfähige Schicht schneidet.
10. Elektrische Vorrichtung nach Anspruch 9,
dadurch gekennzeichnet, daß eine Mehrzahl solcher
zusätzlicher leitfähiger Schichten im Abstand
voneinander vorgesehen ist.
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