DE4226825C2 - Halbleiterspeichervorrichtung mit einer Blockauswahlfunktion mit geringem Stromverbrauch - Google Patents
Halbleiterspeichervorrichtung mit einer Blockauswahlfunktion mit geringem StromverbrauchInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine Halblei
terspeichervorrichtung mit einer Speicherzellen-Blockauswahl
funktion gemäß dem Oberbegriff des Patentanspruchs 1.
Ein dynamischer RAM (DRAM) kann in einen Speicherzellen
bereich und einen peripheren Schaltkreisbereich unterteilt
werden. In einem solchen DRAM beträgt das Verhältnis des Lei
stungsverbrauchs des Speicherzellenbereichs zum peripheren
Schaltkreisbereich normalerweise 100 zu 30. Die in den
Speicherzellen verbrauchte Leistung wird im allgemeinen durch
den Schreibvorgang beim Schreiben von Daten in eine Speicher
zelle, die von einer verschiedenen Speicherzelle ausgelesen
wird, verursacht und durch die Auffrischzyklen und die Anzahl
der Speicherzellenblöcken bestimmt. Wenn der Strom abrupt
verbraucht wird, kann Stromrauschen erzeugt werden. Daher ist
es sehr wichtig, daß der Leistungsverbrauch in einer Spei
chervorrichtung mit hoher Geschwindigkeit und hoher Dichte
verringert wird.
Aus der US-PS 4 941 129 ist eine Halbleiterspeichervorrich
tung bekannt, bei der zur Verringerung des Stromverbrauchs
die Adressdecodierer, Sensorverstärker selektiv unter
Verwendung wenigstens eines Teils der Adressignale einge
schaltet werden. Dementsprechend werden nur diejenigen
peripheren Schaltkreise eingeschaltet, die zu dem ange
sprochenen Speicherfeld gehören.
Aus der US-PS 4 788 664 ist eine Schaltkreiseinrichtung zum
Erzeugen eines Boost-Signals mittels eines Kondensators be
kannt, welches schrittweise im Ansprechen auf ein periodi
sches Taktsignal solange erhöht wird, bis es größer als die
normale Versorgungsspannung ist. Diese Schaltung stellt ge
genüber den bekannten Schaltungen insofern eine Verbesserung
dar, daß die Anstiegszeit des Boost-Signals sehr kurz ist,
wodurch die Lesegeschwindigkeit einer Halbleiterspeichervor
richtung verkürzt werden kann.
In Fig. 4A ist die Konfiguration eines bekannten Halb
leiterspeicherchips mit einer Blockauswahlfunktion gezeigt,
bei dem vier Hauptblöcke ULA, URA, LLA, LRA jeweils in zweiund
dreißig Unterblöcke unterteilt sind. Wie in Fig. 4A gezeigt,
treibt die herkömmliche Halbleiterspeichervorrichtung nur
eine bestimmte Anzahl von Unterblöcken innerhalb jedes Haupt
blocks, um den gesamten Leistungsverbrauch zu verteilen. Zum
Beispiel werden die Unterblöcke SB1 und SB17 in dem oberen
linken Block ULA; die Unterblöcke SB33 und SB49 in dem oberen
rechten Block URA; die Unterblöcke SB65 und SB77 in dem unte
ren linken Block; und die Unterblöcke SB96 und SB112 in dem
unteren rechten Block LRA ausgewählt.
Herkömmliche Halbleitervorrichtungen, die die in Fig. 4A
gezeigte teilweise Aktivierungstechnologie verwenden, sind in
den US-Patenten Nr. 4 528 646 und 4 569 036 offengelegt. In
Fig. 4B ist eine weitere herkömmliche Halbleiterspeichervor
richtung gezeigt, die in dem US-Patent Nr. 4 528 646 offenge
legt ist. In der Zeichnung ist gezeigt, daß die Vorrichtung
teilweise durch erste bis vierte Auswahlschaltkreise akti
viert wird, die durch ein Auswahlsteuerungssignal kontrol
liert werden. Der erste Auswahlschaltkreis steuert selektiv
den linken oder rechten Bitleitungs-Vorladungsschaltkreis, um
ein Bitleitungspaar entsprechend einem Unterblock des linken
oder rechten Speicherzellenfeldes zu aktivieren. Der zweite
Auswahlschaltkreis aktiviert einen Leseverstärker, der einer
Speicherzelle des ausgewählten Unterblocks entspricht. Der
dritte Auswahlschaltkreis aktiviert eine Datenbusleitung, die
dem ausgewählten Unterblock entspricht, und der vierte Aus
wahlschaltkreis aktiviert einen Eingabe/Ausgabe-Vorladungs
schaltkreis, der dem ausgewählten Unterblock entspricht.
Durch Antreiben des Bitleitungs-Vorladungsschaltkreises, des
Leseverstärkers, der Datenbusleitung und des Eingabe/Ausgabe-
Vorladungsschaltkreises, die den Unterblöcken SB1, SB17,
SB33, SB49, SB65, SB77, SB96 und SB112 entsprechen, wird das
Speicherzellenfeld (das den Unterblöcken des jeweiligen
Hauptblocks der Fig. 4 entspricht) teilweise aktiviert.
In Fig. 4C ist eine im US-Patent Nr. 4 569 036 offenge
legte Halbleiterspeichervorrichtung gezeigt. Diese Vorrich
tung unterscheidet sich nur geringfügig von der in Fig. 4B
gezeigten Vorrichtung, aber ein von einem Zeilenadresspuffer
erzeugtes Signal RSBS (zufällig ausgewähltes Bitsignal) wird
an einen Treiberschaltkreis angelegt, und Leseverstärker ent
sprechend dem jeweiligen Speicherzellenfeld werden von dem
Treiberschaltkreis gesteuert. Es wird festgestellt, daß die
Vorrichtung der Fig. 4C ebenfalls eine partielle Aktivie
rungsfunktion ähnlich der Vorrichtung der Fig. 4A besitzt.
Die Speichervorrichtung mit der partiellen Aktivierungs
funktion hat den Vorteil, das Rauschen durch Verteilen des
Gesamtstromverbrauchs des Speicherzellenfeldes zu reduzieren.
Jedoch werden in jüngster Zeit wegen der hohen Dichte der
Halbleiterspeichervorrichtung ein doppelter Anschluß und eine
doppelte Metalleitung für den Spannungsversorgungsanschluß
Vcc und/oder den Erdpotentialanschluß Vss verwendet, so daß
das Rauschen nicht beträchtlich verringert wird im Vergleich
mit einer Vorrichtung, in der der Stromverbrauch der Unter
blöcke nicht verteilt ist. Statt dessen ist in dem Fall, in
dem die Unterblöcke gleichmäßig verteilt sind, der periphere
Schaltkreis zum Steuern der Unterblöcke zusätzlich erforder
lich, und die gesamten peripheren Schaltkreise müssen freige
geben werden, selbst wenn nur einige der Unterblöcke in jedem
Hauptblock aktiviert werden, wie in Fig. 4 gezeigt. Das er
höht nicht nur den Leistungsverbrauch, sondern auch den Spit
zenstrom in den peripheren Schaltkreisen. Solche unerwünsch
ten Effekte werden schlimmer, wenn die Chipgröße zunimmt, da
die Last der Drähte eines Steuerungsschaltkreises zum Treiben
der Unterblöcke normalerweise von der zwischen dem Metall und
dem Substrat gebildeten Kapazität beeinflußt wird. Wenn also
die Chipgröße der Halbleiterspeichervorrichtung zunimmt, wird
der Übertragungsweg für Signale des Steuerungsschaltkreises
länger, und die Flächen des Metalls und des Substrats nehmen
ebenfalls zu. Das vorstehende Verhältnis kann aus der Glei
chung C=A/d verstanden werden, in der A die Fläche des Me
talls und des Substrats und d der Abstand zwischen den Dräh
ten ist. Außerdem kann aus der verwandten Gleichung
i=C(dv/dt) und p=iv verstanden werden, daß der Leistungver
brauch zunimmt.
Die Aufgabe der vorliegenden Erfindung
ist es, eine Halbleiterspeichervorrichtung mit einer Mehrzahl
von Unterblöcken zur Verfügung zu stellen, die in der Lage
ist, den Leistungsverbrauch der peripheren Schaltkreise wäh
rend der Auswahl der Unterblöcke zu reduzieren.
Diese Aufgabe wird von einer Halbleiterspeichervorrichtung mit den
Merkmalen des Patentanspruchs 1 gelöst.
Bevorzugte Ausführungsformen der Erfindung sind Gegenstand
der Unteransprüche.
Für ein besseres Verständnis der Erfindung und um zu
zeigen, wie dieselbe ausgeführt werden kann, wird nun bei
spielhaft auf die beigefügten diagrammatischen Zeichnungen
Bezug genommen.
Fig. 1 zeigt ein schematisches Diagramm der Unterblock
auswahl nach der vorliegenden Erfindung.
Fig. 2A zeigt ein Ausführungsbeispiel zur Auswahl eines
Hauptblocks nach der vorliegenden Erfindung.
Die Fig. 2B bis 2E zeigen detaillierte Ansichten der
jeweiligen Blockselektoren.
Die Fig. 3A und 3B zeigen ein Ausführungsbeispiel ei
nes Zeilenadressdekodierers und eines Boosttaktgenerators.
Fig. 4A zeigt ein schematisches Diagramm einer Unter
blockauswahl in einer herkömmlichen Halbleiterspeichervor
richtung.
Fig. 4B zeigt ein Ausführungsbeispiel der herkömmlichen
Speichervorrichtung, die die Unterblöcke wie in Fig. 4A ge
zeigt auswählt.
Fig. 4C zeigt ein weiteres Ausführungsbeispiel der her
kömmlichen Speichervorrichtung, die die Unterblöcke wie in
Fig. 4A gezeigt auswählt.
In Fig. 1 ist eine Situation gezeigt, bei der der obere
linke Hauptblock ULA ausgewählt und dessen Unterblöcke SB1,
SB5, SB9, SB13, SB17, SB21, SB25, SB29 aktiviert sind. In
Fig. 2A ist ein Ausführungsbeispiel zur Auswahl eines einzel
nen Hauptblocks aus den vier Hauptblöcken ULA, URA, LLA, LRA
gezeigt. Blockselektoren 31, 32, 33, 34 wählen entsprechende
Hauptblöcke unter Verwendung von Zeilen- und Spaltenadressig
nalen RA8-RA12 und CA11-CA12 aus. Es sollte festgestellt wer
den, daß die Zeilen und Spaltenadressignale RA8-RA12 und
CA11-CA12 (auch wenn in der Zeichnung nicht gezeigt) ihre je
weiligen komplementären Adressignale umfassen. Logische Kom
binationen der an die jeweiligen Blockselektoren 31 bis 34
angelegten Zeilenadressignale sind im Detail beispielhaft in
den Fig. 2B bis 2E gezeigt. In diesem Ausführungsbeispiel
werden die vier verschiedenen logischen Kombinationen durch
Verwenden der Zeilenadressignale RA10, RA11, erhalten.
Unter Bezugnahme auf Fig. 2B wird festgestellt, daß,
wenn die Zeilenadressignale im logisch hohen Zu
stand sind, die UND-Gatter 31a-31e alle freigegeben sind und
daher der obere linke Hauptblock ULA die 32 Unterblöcke (also
2⁵) entsprechend den Zeilen- und Spaltenadressignalen
RA8/ RA9/ RA12/ CA11/ CA12/ auswählen
kann. Es können nämlich die Ausgangssignale CA12UL, CA11UL,
RA12UL, RA9UL und RA8UL der UND-Gatter 31a-31e 32 Unterblock
auswahlsignale (also 2⁵) zur Auswahl der 32 Unterblöcke er
zeugen. Auf ähnliche Weise wird in Fig. 2C der obere rechte
Hauptblock URA durch die Zeilenadressignale RA11 ausge
wählt. Wenn die Zeilenadressignale RA11 freigegeben
sind, werden die 32 Unterblöcke in dem oberen, rechten Haupt
block URA entsprechend den Adressignalen CA12/
CA11/ RA12/ RA9/ RA8/ ausgewählt, die an den
Eingang der UND-Gatter 32a-32e angelegt werden. In Fig. 2D
wird der linke untere Block LLA durch die Zeilenadressignale
RA10, ausgewählt, und der untere rechte Block LRA in
Fig. 2 wird durch die Zeilenadressignale RA10, RA11 ausge
wählt. Ein solcher Dekodierungsvorgang kann mittels der fol
genden Tabelle 1 verstanden werden.
("SEL" steht für "ausgewählt" und "X" steht für "nicht ausgewählt".)
Es sollte natürlich festgestellt werden, daß die Zei
lenadressignale nicht auf die Signale RA10 und RA11 be
schränkt sind und daß andere Adressignale- zum Dekodieren der
Unterblockauswahlsignale verwendet werden können.
In Fig. 3A sind Ausführungsbeispiele eines Zeilendeko
dierschaltkreises und eines Boostschaltkreises beschrieben,
die ausgeführt sind, die Unterblock- und Hauptblockaktivie
rung entsprechend der vorliegenden Erfindung durchzuführen.
Die Hauptblöcke ULA, URA, LLA, LRA umfassen jeweils Boost
schaltkreise 41, 42, 43 und 44. Die Wortleitungen der linken
Hauptblöcke ULA und LLA und der rechten Hauptblöcke URA und
LRA teilen sich jeweils gemeinsame Zeilenadressdekodierer 47
und 48. Die Zeilenadressdekodierer 47 und 48 erhalten jeweils
die Ausgabesignale von Zeilenadressvordekodierern 45 und 46.
Es sollte festgestellt werden, daß die Adressignale RA0-RA11
komplementäre Signale besitzen. Die Boostschaltkreise
41 und 43 umfassen Boosttaktgeneratoren 50 und 51 und
implementieren eine NOR-Logik für die eingegebenen Zeilenadr
essignale, um die Ausgangssignale davon an einen entsprechen
den Hauptblock anzulegen. Die NOR-Gatter 41a, 42a, 43a und
44a, die in den Boostschaltkreisen 41, 42, 43 und 44 umfaßt
sind, und die UND-Gatter 45a, 45b, 45c, 46a, 46b und 46c, die
in den Zeilenadressvordekodierern 45 und 46 umfaßt sind, die
nen zum Dekodieren der Zeilenadressignale, die in einer vor
gegebenen logischen Kombination eingegeben sind. Jedoch be
stehen in der Praxis die NOR-Gatter 41a, 42a, 43a und 44a je
weils aus acht NOR-Gattern, und daher werden acht Ausgangssi
gnale von den acht NOR-Gattern als Wortleitungstreibersignale
erzeugt. Also kann, da 2⁸=256, jeder Boostschaltkreis einen
Unterblock mit zweihundertsechsundfünfzig Wortleitungen kon
trollieren oder auswählen. Die entsprechenden Boostschalt
kreise kontrollieren nämlich die entsprechenden Unterblöcke.
Zur Referenz besitzt im Falle der Speicherzellenfelder der
Fig. 4 und 1 ein einzelner Unterblock 512 Kilobits an
Speicherkapazität (1 Kilobit = 1024 Bits), da der Unterblock
512 Wortleitungen (einschließlich der stummen Wortleitungen)
und 1096 Bitleitungen (einschließlich 72 redundanter Bitlei
tungen) umfaßt. Dementsprechend besitzt ein einzelner Haupt
block 512 K×32 = 2×2×2×2 = 16 Megabits, und die Spei
chervorrichtung besitzt insgesamt 16 Megabits × 4 = 64 Mega
bits an Speicherkapazität. Da außerdem zehn Zeilenadressig
nale an die Zeilenadressvordekodierer 45 und 46 angelegt wer
den, bildet jeder Zeilenadressvordekodierer 2¹⁰ = 1024 Zah
lenkombinationen.
Als Ergebnis wählt der linke Zeilenadressvordekodierer
45 1024 Wortleitungen aus den entsprechenden Unterblöcken in
den linken Hauptblöcken ULA und LLA aus, und der rechte Zei
lenadressvordekodierer 46 wählt 1024 Wortleitungen aus den
entsprechenden Unterblöcken innerhalb der rechten Hauptblöcke
URA und LRA aus. In Fig. 3A ist gezeigt, daß die Zei
lenadressdekodierer 47 und 48 jeweils nur bei den linken und
rechten Hauptblöcken angeordnet sind. Jedoch sind in der Pra
xis 1024 Zeilenadressdekodierer mit der gleichen Struktur wie
die Zeilenadressdekodierer 47 und 48 erforderlich. Außerdem
erfordern die UND-Gatter 45a/46a, 45b/46b und 45c/46c in den
Zeilenadressvordekodierern 45 und 46 in der Praxis jeweils 8,
4 und 4 UND-Gatter. Der Boosttaktgenerator 51 erhält das Zei
lenadressignal RA10, das gemeinsam mit der Auswahl der unte
ren linken und rechten Hauptblöcke LLA und LRA verbunden ist,
um gemeinsam die NOR-Gatter 43a und 44a zu kontrollieren. Das
NOR-Gatter 43a dient zur Auswahl der Unterblöcke in dem unte
ren linken Hauptblock LLA und das NOR-Gatter 44a dient zur
Auswahl der Unterblöcke in dem unteren rechten Hauptblock
LRA. Außerdem erhalten die acht NOR-Gatter 43a die Zeilenadr
essignale RA0, RA1, RA2 und RA11, wobei das Zeilenadressignal
gemeinsam an die acht NOR-Gatter 43a angelegt ist. Die acht
NOR-Gatter 44a erhalten die Zeilenadressignale RA0, RA1, RA2
und RA11, wobei das Zeilenadressignal RA11 gemeinsam an die acht
NOR-Gatter 44a angelegt ist. In der Zwischenzeit erhalten die
UND-Gatter 45a, 45b und 45c des linken Zeilenadressvordeko
dierers 45 zur Kontrolle des Zeilenadressdekodierers 47, der
den linken Hauptblöcken ULA und LLA entspricht, Unterblock
dekodierende Zeilenadressignale (RA2, RA3, RA4), (RA5, RA6)
und (RA7, RA8), wobei das Zeilenadressignale RA11 gemeinsam
an die acht, vier und vier UND-Gatter 45a, 45b und 45c ange
legt wird.
In Fig. 3B sind im Detail die Zustände der an die Boost
schaltkreise 41, 42, 43 und 44 und an die Zeilenadressvorde
kodierer 45 und 46 angelegten Zeilenadressignale gezeigt. Der
Boosttaktgenerator 50 zum Kontrollieren der NOR-Gatter 41a
und 42a erhält das Zeilenadressignal das gemeinsam mit
der Auswahl der Hauptblöcke ULA und URA verbunden ist. Das
NOR-Gatter 41a dient zur Auswahl der Unterblöcke innerhalb
des oberen linken Hauptblocks ULA, und das NOR-Gatter 42a
dient zur Auswahl der Unterblöcke innerhalb des oberen rech
ten Hauptblocks URA. Das NOR-Gatter 41a erhält die Zeilen
adressignale RA0, RA1, RA2 und wobei das Zeilenadressignal
mit der Auswahl des oberen linken Hauptblocks ULA
verbunden ist. Auf ähnliche Weise besteht das NOR-Gatter 41a
praktisch aus acht NOR-Gattern, an die das Zeilenadressignal
gemeinsam und weitere drei Zeilenadressignale RA0, RA1
und RA2 mit einer vorgegebenen logischen Kombination angelegt
werden. Solche Kombinationen werden auch für die anderen NOR-
Gatter 42a, 43a und 44a durchgeführt. Das NOR-Gatter 42a näm
lich besteht in der Praxis aus acht NOR-Gattern, und die acht
NOR-Gatter erhalten gemeinsam das Adressignal RA11, und drei
Unterblockdekodiersignale werden mit einer
vorgegebenen logischen Kombination an die acht NOR-Gatter ange
legt, um acht logische Kombinations-Signalausgänge zu erzeu
gen. Die UND-Gatter 46a, 46b und 46c des rechten Zei
lenadressvordekodierers 46 zum Kontrollieren des Zei
lenadressdekodierers 48, der den rechten Hauptblöcken URA und
LRA entspricht, umfassen jeweils acht, vier und vier UND-Gatter,
die jeweils gemeinsam das Zeilenadressignal erhalten,
und die Unterblockdekodierzeilenadressignale (RA2, RA3,
RA4), (RA5, RA6) und (RA7, RA8) werden jeweils an die UND-
Gatter mit einer vorgegebenen logischen Kombination angelegt.
Wie aus den vorstehenden Beschreibungen entnommen werden
kann, aktiviert eine Halbleiterspeichervorrichtung mit einer
Mehrzahl von Unterblöcken entsprechend der vorliegenden Er
findung nur die Unterblöcke innerhalb eines einzelnen Haupt
blocks, um somit den Leistungsverbrauch zu reduzieren.
Claims (3)
1. Halbleiterspeichervorrichtung mit mehreren Hauptblöcken,
von denen jeder in mehrere Unterblöcke unterteilt ist, wobei
die Speichervorrichtung umfaßt:
eine Blockauswahlvorrichtung zum selektiven Auswählen der Hauptblöcke unter Verwendung von Spalten- und/oder Zeilen adressignalen,
eine Decodiereinrichtung zum Auswählen von Wortleitungen der Unterblöcke eines ausgewählten Hauptblockes,
gekennzeichnet durch jeweils eine Boost-Schaltkreiseinrichtung (41 bis 44) für jeden Hauptblock zum Erzeugen von Wortleitungs-Treibersignalen, wodurch Unterblöcke (SB) eines ausgewählten Hauptblocks (ULA, URA, LLA, LRA) unter Verwendung der Zeilenadressignale (RA1 bis RA11, bis ausgewählt werden.
eine Blockauswahlvorrichtung zum selektiven Auswählen der Hauptblöcke unter Verwendung von Spalten- und/oder Zeilen adressignalen,
eine Decodiereinrichtung zum Auswählen von Wortleitungen der Unterblöcke eines ausgewählten Hauptblockes,
gekennzeichnet durch jeweils eine Boost-Schaltkreiseinrichtung (41 bis 44) für jeden Hauptblock zum Erzeugen von Wortleitungs-Treibersignalen, wodurch Unterblöcke (SB) eines ausgewählten Hauptblocks (ULA, URA, LLA, LRA) unter Verwendung der Zeilenadressignale (RA1 bis RA11, bis ausgewählt werden.
2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Boost-Schaltkreiseinrichtung eine logische De
codiereinrichtung (41a bis 44a) zum Decodieren der Zeilen
adressignale sowie einen Taktgenerator (50, 51) umfaßt.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, da
durch gekennzeichnet, daß die Decodiereinrichtung einen Vor
decodierer (45, 46) umfaßt, der im Ansprechen auf die Zei
lenadressignale Steuersignale erzeugt, die einem Zeilen
adressdecoder (47, 48) zugeführt werden.
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