DE4211844A1

DE4211844A1 - Halbleiterspeichereinrichtung

Info

Publication number: DE4211844A1
Application number: DE4211844A
Authority: DE
Inventors: Shigeki Tomishima; Mikio Asakura; Kazutami Arimoto; Hideto Hidaka; Masanori Hayashikoshi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-04-09
Filing date: 1992-04-08
Publication date: 1992-10-15
Anticipated expiration: 2012-04-09
Also published as: DE4211844C2; JPH0562461A; US5321646A

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrich tung und speziell auf ein Layout einer Halbleiterspeicherein richtung.

Fig. 8 zeigt ein Layout des gesamten Chips eines herkömmlichen 4-Megabit-DRAM (Dynamischen Speichers mit wahlfreiem Zugriff).

Wie Fig. 8 zeigt, sind auf einem Halbleitersubstrat 1 zwei 2- MBit-Speicherarrayblöcke 2A und 2B gebildet. Jeder der Speicherarrayblöcke 2A und 2B umfaßt 8 256-kBit-Subarrays 3. Ein Spaltendekoder 4 ist zwischen den Speicherarrayblöcken 2A und 2B angeordnet. Ein Zeilendekoder 5A und ein Zeilendekoder 5B sind jeweils an den Seiten der Speicherarrayblöcke 2A und 2B angeordnet. Stromversorgungsleitungen Vcc und Vss sind an der äußeren Kante des Halbleitersubstrates 1 angeordnet.

Fig. 9 zeigt den genauen Aufbau des Gebietes A in Fig. 8. Das Subarray (Unter-Array) 3 weist eine Mehrzahl von Bitleitungen BL und , eine Mehrzahl von die Bitleitungen kreuzenden Wort leitungen WL und eine Mehrzahl von an den Kreuzungspunkten der Mehrzahl von Bitleitungen BL und und der Mehrzahl von Wort leitungen WL angeordneten Speicherzellen MC auf. Die Mehrzahl von Bitleitungen bildet eine Mehrzahl von Bitleitungspaaren BL und .

Eine Mehrzahl von Leseverstärkern 6 ist entsprechend der Mehrzahl von Bitleitungspaaren BL und vorgesehen. Jeder Leseverstärker 6 ist mit einem entsprechenden Bitleitungspaar BL und verbunden. Die Mehrzahl von Leseverstärkern 6 ist in einer Richtung senkrecht zu den Bitleitungen BL und angeordnet und bildet einen Leseverstärker-Zug (eine Lesever stärkergruppe).

Die Mehrzahl von Leseverstärkern 6 ist mit Leseverstärker-An steuerleitungen SP und SN verbunden. Die Leseverstärker- Ansteuerleitung SP ist mit der sich parallel zu den Bitleitun gen BL und erstreckenden Stromversorgungsleitung Vcc über einen durch einen PMOS-Transistor gebildeten Ansteuertransi stor 7 verbunden. Die Leseverstärker-Ansteuerleitung SN ist mit der sich parallel zu den Bitleitungen BL und erstreckenden Stromversorgungsleitung Vss über einen durch einen NMOS-Transi stor gebildeten Ansteuertransistor 8 verbunden.

Das Gate des Ansteuertransistors 7 ist mit der Signalleitung verbunden und nimmt ein Leseverstärker-Aktivierungssignal auf. Das Gate des Ansteuertransistors 8 ist mit der Signalleitung SO verbunden und nimmt ein Leseverstärker-Aktivierungssignal auf.

Fig. 10 zeigt den genauen Aufbau der Leseverstärker. Der Lese verstärker 6 enthält NMOS-Transistoren 61 und 62 und PMOS-Tran sistoren 63 und 64.

Die Drain des Transistors 61 ist mit der Bitleitung BL verbunden, und die Drain des Tranistors 62 ist mit der Bitlei tung verbunden. Beide Sources der Transistoren 61 und 62 sind mit dem Knoten n1 verbunden. Das Gate des Transistors 61 ist mit der Bitleitung BL verbunden, und das Gate des Transi stors 62 ist mit der Bitleitung verbunden. Die Drain des Transistors 63 ist mit der Bitleitung BL verbunden, und die Drain des Transistors 64 ist mit der Bitleitung verbunden. Die Sources der Transistoren 63 und 64 sind jeweils mit dem Knoten n2 verbunden. Das Gate des Transistors 63 ist mit der Bitleitung verbunden, und das Gate des Transistors 64 ist mit der Bitleitung BL verbunden. Der Knoten n1 ist mit der Leseverstärker-Ansteuerleitung SN verbunden, und der Knoten N2 ist mit der Leseverstärker-Ansteuerleitung SP verbunden.

Das Abfallen des Potentials der Leseverstärker-Ansteuerleitung SN auf niedrigen Pegel (logisch "low") bewirkt, daß das untere Potential der Bitleitungen BL und niedrigen Pegel annimmt. Ein Anstieg des Potentials der Leseverstärker-Ansteuerleitung SP auf hohen Pegel (logisch "high") bewirkt, daß das höhere Po tential der Bitleitungen BL und hohen Pegel annimmt. Damit wird die Potentialdifferenz zwischen den Bitleitungen BL und verstärkt.

Im folgenden wird der Betrieb des in den Fig. 8 und 9 gezeigten DRAM erklärt.

Die Zeilendekoder 5A und 5B wählen eine aus der Mehrzahl von Wortleitungen WL aus und ziehen das Potential jener Wortlei tung WL auf hohen Pegel. Dies schaltet die Transfergates in der Mehrzahl von mit der ausgewählten Wortleitung WL verbundenen Speicherzellen MC ein, wodurch Daten von den entsprechenden Speicherzellen MC auf die entsprechende Bitleitung BL und ausgelesen werden. Im Ergebnis dessen fließt eine Ladung auf die Bitleitungen BL oder und verändert deren Potential. Da mit wird eine Potentialdifferenz zwischen den Bitleitungen BL und jedes Paares erzeugt.

Wenn das an die Signalleitung SO angelegte Leseverstärker-Akti vierungssignal hohen Pegel annimmt, wird der Ansteuertransi stor 8 eingeschaltet. Dies bewirkt, daß das Stromversorgungspo tential auf niedrigem Pegel auf der Stromversorgungsleitung Vss an die Leseverstärker-Ansteuerleitung SN geliefert wird. Im Er gebnis dessen zieht jeder Leseverstärker 6 das untere Potential der Bitleitungen BL und auf niedrigen Pegel.

Wenn das an die Signalleitung angelegte Leseverstärker-Akti vierungssignal niedrigen Pegel annimmt, wird der Ansteuertran sistor 7 eingeschaltet. Dies bewirkt, daß das Stromversorgungs potential auf hohem Pegel auf der Stromversorgungsleitung Vcc an die Leseverstärker-Ansteuerleitung SP geliefert wird. Im Ergebnis dessen zieht jeder Leseverstärker 6 das höhere Poten tial der Bitleitungen BL und auf hohen Pegel. Damit wird ein Lesevorgang jedes Leseverstärkers 6 ausgeführt. Eine Erhöhung der Integrationsdichte und Kapazität eines DRAM führt zu einem Anwachsen der Anzahl der mit den Leseverstärker-Ansteuerlei tungen SP und SN verbundenen Leseverstärker 6 und einer Vergrößerung der Länge jeder Leseverstärker-Ansteuerleitung SP und SN.

Damit verlängert sich die Ansprech- bzw. Lesezeit der von den Ansteuertransistoren 7 und 8 entfernt gelegenen Leseverstärker 6. Eine von den Ansteuertransistoren 7 und 8 entfernte Lage hat den Nachteil, daß das Hoch- bzw. Herabziehen des Potentials der Leseverstärker-Ansteuerleitungen SP und SN nicht ausreichend ist. Dies bedeutet, daß ein entfernt von den Ansteuertransi storen 7 und 8 gelegener Leseverstärker 6 die Potentialdiffe renz auf den Bitleitungen BL und nicht hinreichend verstär ken kann. Dies kann zu einem fehlerhaften Betrieb führen.

Es ist Aufgabe der Erfindung, eine Halbleiterspeichereinrich tung anzugeben, bei der ein korrekter Betrieb der Leseverstär ker gewährleistet ist und eine Verringerung der Ansprechzeit sowie eine Verbesserung der Empfindlichkeit der Leseverstärker zu erreichen sind.

Dazu ist insbesondere das Layout einer Halbleiterspeicherein richtung so vorzusehen, daß alle Leseverstärker unabhängig von ihrer Lage hinreichend und auf vergleichbare Pegel sowie ohne Abweichung in der Ansprechzeit angesteuert werden.

Eine Halbleiterspeichereinrichtung entsprechend der Erfindung ist eine auf einem Halbleitersubstrat gebildete Halbleiterspei chereinrichtung, die ein Speicherarray, eine Mehrzahl von Lese verstärkergruppen, eine Stromversorgungsleitung und eine Mehr zahl von Treibern bzw. Ansteuereinrichtungen aufweist.

Das Speicherarray enthält eine Mehrzahl von Subarrays, die längs einer ersten Richtung angeordnet sind. Die Mehrzahl von Leseverstärkergruppen ist entsprechend der Mehrzahl von Subarrays vorgesehen. Die Stromversorgungsleitung nimmt ein vorbestimmtes Stromversorgungspotential auf. Die Mehrzahl von Treibern bzw. Ansteuereinrichtungen ist entsprechend der Mehr zahl von Subarrays vorgesehen. Jeder der Mehrzahl von Treibern empfängt das Stromversorgungspotential der Stromversorgungslei tung und steuert eine entsprechende Leseverstärkergruppe an.

Jedes der Mehrzahl von Subarrays enthält eine Mehrzahl von parallel zueinander in einer ersten Richtung angeordneten Bit leitungen, eine Mehrzahl von die Mehrzahl der Bitleitungen kreuzenden Wortleitungen und eine Mehrzahl von an Kreuzungs punkten der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen angeordneten Speicherzellen. Jede der Mehrzahl von Leseverstärkergruppen enthält eine Mehrzahl von mit der Mehrzahl von Bitleitungen in einem entsprechenden Subarray ver bundenen Leseverstärkern. Die Mehrzahl der Leseverstärker ist längs einer zweiten Richtung, senkrecht zur ersten Richtung, angeordnet.

Die Stromversorgungsleitung weist eine Mehrzahl von ersten Ver bindungsabschnitten, die entsprechend der Mehrzahl von Subarrays vorgesehen sind, auf. Jeder der Mehrzahl von ersten Verbindungsabschnitten ist parallel zur zweiten Richtung auf der Seite des entsprechenden Subarrays angeordnet. Jeder der Mehrzahl von Treibern enthält eine Mehrzahl von Treiber- bzw. Ansteuerschaltungen, die zwischen eine Mehrzahl von Lesever stärkern in einer entsprechenden Leseverstärkergruppe und einen entsprechenden ersten Verbindungsabschnitt geschaltet sind.

Jede der Mehrzahl von Treiberschaltungen kann mit einem Lese verstärker in einer entsprechenden Leseverstärkergruppe ver bunden sein.

Jede der Mehrzahl von Treiberschaltungen kann mit einer vorbe stimmten Anzahl oder allen Leseverstärkern in einer entspre chenden Leseverstärkergruppe über eine Ansteuerleitung verbun den sein.

Die Stromversorgungsleitung kann weiterhin einen zweiten, parallel zur ersten Richtung über das Speicherarray angeord neten zweiten Verbindungsabschnitt aufweisen. Der zweite Ver bindungsabschnitt ist mit der Mehrzahl erster Verbindungsab schnitte an deren Kreuzungspunkten verbunden.

Die Halbleiterspeichereinrichtung weist einen ersten Verbin dungsabschnitt einer Stromversorgungsleitung parallel zur Mehr zahl von Leseverstärkern auf der Seite jedes Subarrays und eine Mehrzahl von Treiberschaltungen, die zwischen die Mehrzahl der Leseverstärker und den ersten Verbindungsabschnitt geschaltet ist, auf. Damit wird der Abstand zwischen der Stromversorgungs leitung und jedem Leseverstärker verringert und ist gleich. Außerdem wird die effektive Anzahl der mit einer Treiber- bzw. Ansteuerschaltung verbundenen Leseverstärker verringert.

Im Ergebnis dessen werden Abweichungen in der Ansprech- bzw. Lesezeit, die von der Lage des Leseverstärkers abhängen, eliminiert, und alle Leseverstärker werden ausreichend und auf ähnlichem Pegel getrieben bzw. angesteuert. Dies gewährleistet einen korrekten Lesebetrieb der Leseverstärker. Weiterhin wird eine Verringerung der Ansprech- bzw. Lesezeit und eine Verbes serung der Empfindlichkeit erreicht.

Es ist von Vorteil, einen zweiten, die Mehrzahl der ersten Verbindungsabschnitte schneidenden zweiten Verbindungsabschnitt vorzusehen, insofern ein hinreichendes Potential der ersten Verbindung gewährleistet wird.

Eine Halbleiterspeichereinrichtung nach einem weiteren Aspekt der Erfindung ist eine auf einem Halbleitersubstrat gebildete Halbleiterspeichereinrichtung, die ein Speicherarray, eine Mehrzahl von Leseverstärkergruppen, eine Stromversorgungslei tung und eine Mehrzahl von Treibern bzw. Ansteuereinrichtungen aufweist.

Das Speicherarray enthält eine Mehrzahl von längs einer ersten Richtung angeordneten Subarrays. Die Mehrzahl von Leseverstär kergruppen ist entsprechend der Mehrzahl von Subarrays vorge sehen. Die Stromversorgungsleitung erhält ein vorbestimmtes Stromversorgungspotential. Die Mehrzahl von Treibern ist ent sprechend der Mehrzahl von Subarrays angeordnet. Jeder der Mehrzahl von Treibern empfängt das Stromversorgungspotential der Stromversorgungsleitung und treibt eine entsprechende Lese verstärkergruppe.

Jedes der Mehrzahl von Subarrays enthält eine Mehrzahl von parallel zur ersten Richtung angeordneten Bitleitungen, eine Mehrzahl von die Mehrzahl der Bitleitungen kreuzenden Wortlei tungen und eine Mehrzahl von an den Kreuzungspunkten der Mehr zahl von Bitleitungen und der Mehrzahl von Wortleitungen an geordneten Speicherzellen. Jedes der Mehrzahl von Subarrays ist in eine Mehrzahl von Speicherzellgebieten, die längs einer zweiten Richtung, senkrecht zur ersten Richtung, angeordnet sind, aufgeteilt.

Jede der Mehrzahl von Leseverstärkergruppen enthält eine Mehr zahl von mit einer Mehrzahl von Bitleitungen in einem entspre chenden Subarray verbundenen Verstärkern. Die Mehrzahl von Leseverstärkern ist längs der zweiten Richtung angeordnet. Die Stromversorgungsleitung weist einen gemeinsamen für die Mehrzahl von Subarrays vorgesehenen Verbindungsabschnitt auf. Der erste Verbindungsabschnitt ist parallel zur zweiten Rich tung auf einer Seite der Mehrzahl von Subarrays angeordnet.

Jeder der Mehrzahl von Treibern enthält eine Mehrzahl von Treiber- bzw. Ansteuerschaltungen, die entsprechend der Mehr zahl der Speicherzellgebiete in einem entsprechenden Subarray angeordnet sind.

Jede der Mehrzahl von Treiberschaltungen ist zwischen eine Mehrzahl von mit einem entsprechenden Speicherzellgebiet ver bundenen Leseverstärkern und den ersten Verbindungsabschnitt geschaltet.

Die Stromversorgungsleitung kann weiter einen zweiten Verbin dungsabschnitt aufweisen, der parallel zur ersten Richtung angeordnet ist und das Speicherarray überspannt. Der zweite Verbindungsabschnitt ist mit der Mehrzahl von ersten Verbin dungen an Kreuzungen verbunden.

Bei der Halbleiterspeichereinrichtung erstrecken sich die Ver bindungsabschnitte der Stromversorgungsleitung parallel zur Mehrzahl von Leseverstärkern auf einer Seite eines der Mehr zahl von Subarrays, und entsprechende Ansteuer- bzw. Treiber schaltungen sind zwischen die Mehrzahl von Leseverstärkern, die mit jedem Speicherzellgebiet jedes Subarrays verbunden ist, und die ersten Verbindungsabschnitte geschaltet. Damit wird der Ab stand zwischen der Stromversorgungsleitung und jedem Lesever stärker verringert und ist gleich. Daneben wird die effektive Anzahl von mit jeder Treiberschaltung verbundenen Leseverstär kern verringert. Von der Lage des Leseverstärkers abhängende Schwankungen bzw. Abweichungen in der Ansprech- bzw. Lesezeit werden eliminiert, und alle Leseverstärker werden hinreichend und auf ähnlichen Pegeln angesteuert.

Das Vorsehen eines zweiten Verbindungsabschnittes, der die ersten Verbindungsabschnitte kreuzt, erbringt den Vorteil, daß das Potential der ersten Verbindungen hinreichend ist.

Eine Halbleiterspeichereinrichtung nach einem weiteren Aspekt der Erfindung ist eine auf einem Halbleitersubstrat gebildete Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicher arrayblöcken, einer Mehrzahl von Leseverstärkergruppen, einer Stromversorgungsleitung, einer Mehrzahl von Treibern bzw. An steuereinrichtungen und einer peripheren logischen Schaltung. Die Mehrzahl von Speicherarrayblöcken ist längs einer ersten Richtung angeordnet. Jeder der Mehrzahl von Speicherarray blöcken weist eine Mehrzahl von längs der ersten Richtung an geordneten Subarrays auf. Die Mehrzahl von Leseverstärker gruppen ist entsprechend der Mehrzahl von Subarrays angeord net. Die Stromversorgungsleitung empfängt ein vorbestimmtes Stromversorgungspotential.

Die Mehrzahl von Treibern ist entsprechend der Mehrzahl von Subarrays vorgesehen. Jeder der Mehrzahl von Treibern erhält das Stromversorgungspotential der Stromversorgungsleitung und treibt eine entsprechende Leseverstärkergruppe. Die periphere logische Schaltung ist zwischen zwei benachbarten Speicherar rayblöcken angeordnet und treibt und steuert die Mehrzahl von Speicherarrayblöcken.

Jedes der Mehrzahl von Subarrays (Unter-Arrrays) enthält eine Mehrzahl von parallel zur ersten Richtung angeordneten Bitlei tungen, eine Mehrzahl von die Mehrzahl von Bitleitungen kreu zenden Wortleitungen und eine Mehrzahl von an den Kreuzungs punkten der Mehrzahl der Bitleitungen und der Mehrzahl der Wortleitungen angeordneten Speicherzellen.

Jede der Mehrzahl von Leseverstärkergruppen enthält eine Mehr zahl von mit der Mehrzahl von Bitleitungen in einem entspre chenden Subarray verbundenen Leseverstärkern. Die Mehrzahl von Leseverstärkern ist längs einer zweiten Richtung, senkrecht zur ersten Richtung, angeordnet.

Die Stromversorgungsleitung weist eine Mehrzahl von ersten Ver bindungsabschnitten, die parallel zur zweiten Richtung auf der Seite der Mehrzahl von Subarrays angeordnet sind, und einen zweiten, parallel zur ersten Richtung angeordneten und die Mehrzahl von Speicherarrays und die periphere logische Schal tung überkreuzenden zweiten Verbindungsabschnitt auf.

Jeder der Mehrzahl von Treibern enthält eine Mehrzahl von An steuerschaltungen, die zwischen die Mehrzahl von Leseverstär kern in einer entsprechenden Leseverstärkergruppe und einen der Mehrzahl erster Verbindungsabschnitte geschaltet sind.

Bei der Halbleiterspeichereinrichtung erstrecken sich die ersten Verbindungsabschnitte der Stromversorgungsleitung parallel zur Mehrzahl von Leseverstärkern auf der Seite der Mehrzahl von Subarrays, und eine Mehrzahl von Treiberschaltun gen ist zwischen die Mehrzahl von Leseverstärkern und die ersten Verbindungsabschnitte geschaltet. Damit wird der Ab stand zwischen der Stromversorgungsleitung und jedem Lesever stärker verringert und gleichgemacht. Außerdem wird die effek tive Anzahl der mit jeder Treiberschaltung verbundenen Lese verstärker verringert.

Im Ergebnis dessen werden Abweichungen in der Ansprech- bzw. Lesezeit, die sich aus einer unterschiedlichen Lage der Lese verstärker ergeben, vermieden, und alle Leseverstärker werden sicher und auf ähnlichen Pegeln angesteuert.

Der zweite Verbindungsabschnitt erstreckt sich derart, daß er die Mehrzahl von Speicherarrays und die logische periphere Schaltung überspannt bzw. -kreuzt. Damit wird die Bereitstel lung des Potentials vom ersten Verbindungsabschnitt durch den zweiten Verbindungsabschnitt gewährleistet. Weiterhin werden nicht in jedem Speicherarray Leitungsdrähte zum Anlegen des Stromversorgungspotentials an den zweiten Verbindungsabschnitt benötigt. Es ist damit möglich, den Flächenverbrauch durch die Leitungsdrähte und damit die nicht durch andere Schaltungen be legbare Fläche zu verringern.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine Darstellung eines Chip-Layouts eines DRAM nach einer Ausführungsform,

Fig. 2 eine Detail-Darstellung des Aufbaues eines Teiles des in Fig. 1 gezeigten DRAM,

Fig. 3 eine teilweise Querschnittsdarstellung eines Subarrays nach Fig. 2,

Fig. 4 eine Detail-Darstellung eines Abschnittes eines DRAM nach einer zweiten Ausführungsform,

Fig. 5 eine Detail-Darstellung eines Abschnittes eines DRAM nach einer dritten Ausführungsform,

Fig. 6 eine teilweise Querschnittsdarstellung des in Fig. 5 gezeigten Subarrays,

Fig. 7 eine Darstellung eines anderen Beispieles für ein Chip-Layout,

Fig. 8 eine Darstellung eines Chip-Layouts eines her kömmlichen DRAM,

Fig. 9 eine Detail-Darstellung des Aufbaues eines Ab schnittes des DRAM nach Fig. 8 und

Fig. 10 ein Schaltbild, das den Aufbau eines Lesever stärkers darstellt.

(1) Erste Ausführungsform

Fig. 1 zeigt ein Layout des gesamten Chips eines 16-MBit-DRAM nach einer ersten Ausführungsform.

Wie Fig. 1 zeigt, sind 4-MBit-Speicherarrayblöcke 2a, 2b, 2c und 2d auf einem Halbleitersubstrat 1 gebildet. Jeder der Spei cherarrayblöcke 2a, 2b, 2c und 2d enthält sechzehn 256-kBit- Subarrays 3. Die Subarrays 3 sind längs einer Richtung (der ersten Richtung) parallel zu den Leitungen angeordnet.

Zwischen den Speicherarrayblöcken 2a und 2b, den Speicherarray blöcken 2c und 2d, den Speicherarrayblöcken 2a und 2c und den Speicherarrayblöcken 2b und 2d sind periphere logische Schal tungen zum Treiben und Steuern der Speicherarrayblöcke 2a, 2b, 2c und 2d und andere Schaltungen auf den Halbleitersubstrat 1 angeordnet. Fig. 1 zeigt in den logischen peripheren Schaltun gen enthaltene Spaltendekoder 4a, 4b, 4c und 4d und Zeilendeko der 5A und 5B.

Die Spaltendekoder 4a und 4b sind zwischen den Speicherarray blöcken 2a und 2b angeordnet. Die Spaltendekoder 4c und 4d sind zwischen den Speicherarrayblöcken 2c und 2d angeordnet. Der Zeilendekoder 5A ist zwischen den Speicherarrayblöcken 2a und 2c angeordnet. Der Zeilendekoder 5B ist zwischen den Speicher arrayblöcken 2b und 2d angeordnet.

Eine Strom- bzw. Spannungsversorgungsleitung Vcc zur Aufnahme eines Stromversorgungspotentials entsprechend einem hohen Pegel und eine Strom- bzw. Spannungsversorgungsleitung Vss zur Auf nahme eines Stromversorgungspotentials entsprechend einem nie drigen Pegel sind im peripheren Kantenbereich auf dem Halblei tersubstrat 1 angeordnet. Eine Mehrzahl von Stromversorgungs leitungen Vcc2 und Vss2 sind so angeordnet, daß sie die Spei cherarrayblöcke 2a, 2b, 2c und 2d überspannen. Die einen Enden der Stromversorgungsleitungen Vcc2 und Vss2 sind mit den Stromversorgungsleitungen Vcc bzw. Vss verbunden. Die anderen Enden der Stromversorgungsleitungen Vcc2 und Vss2 sind mit den Stromversorgungsleitungen Vcc1 und Vss1, die die peripheren logischen Schaltungen unter Einschluß der Spaltendekoder 4a, 4b, 4c und 4d überkreuzen, verbunden.

Auf diese Weise ist eine Mehrzahl von Stromversorgungsleitungen sich durchgehend von der Stromversorgungsleitung Vcc auf der einen kürzeren Seite des Halbleitersubstrates 1 zur Stromver sorgungsleitung Vcc auf der anderen kurzen Seite des Halblei tersubstrates 1 erstreckend gebildet.

Analog ist eine Mehrzahl von sich durchgehend von der Stromver sorgungsleitung Vss auf einer der kurzen Seiten zur Stromver sorgungsleitung Vss auf der anderen kurzen Seite des Halblei tersubstrates 1 erstreckenden Stromversorgungsleitungen gebildet.

Die Stromversorgungsleitungen Vcc und Vcc1 und die Stromversor gungsleitungen Vss und Vss1 sind aus einer ersten Aluminium schicht gebildet, und die Stromversorgungsleitungen Vcc2 und Vss2 sind aus einer zweiten Aluminiumschicht gebildet.

Fig. 2 zeigt den genauen Aufbau des Gebietes B der Fig. 1.

Wie Fig. 2 zeigt, weist das Subarray 3 eine Mehrzahl von Bit leitungen BL und , eine Mehrzahl von Wortleitungen WLS, die die Mehrzahl von Bitleitungen überkreuzen, und eine Mehrzahl dynamischer Speicherzellen MCS, die an den Schnittpunkten der Mehrzahl der Bitleitungen BL und und der Mehrzahl der Wort leitungen WL vorgesehen sind, auf. Die Mehrzahl von Bitlei tungen bildet eine Mehrzahl von Bitleitungspaaren BL, .

Das Subarray 3 weist eine Mehrzahl von Nebenschluß- bzw. "Shunt"-Gebieten S, die sich parallel zu den Bitleitungen BL und BL erstrecken, auf. Das Subarray 3 ist durch diese Neben schlußgebiete S in eine Mehrzahl von Speicherzellgebieten MA geteilt.

Eine Mehrzahl von Leseverstärkern 6 ist entsprechend der Mehr zahl von Bitleitungspaaren BL und vorgesehen. Jeder Lesever stärker 6 ist mit einem Ende eines entsprechenden Bitleitungs paares BL und verbunden. Die Mehrzahl von Leseverstärkern 6 ist längs einer Richtung (zweiten Richtung) senkrecht zu den Bitleitungspaaren BL und angeordnet und bildet einen Lese verstärker-Zug bzw. eine Leseverstärkergruppe 60. Die Strom versorgungsleitungen Vcc1 und Vss1 sind längs einer Richtung senkrecht zu den Bitleitungspaaren BL und angeordnet. Die Stromversorgungsleitungen Vcc1 und Vss1 sind mit den Stromver sorgungsleitungen Vcc bzw. Vss verbunden.

Unter Nutzung der Nebenschlußgebiete S ist eine Mehrzahl von Stromversorgungsleitungen Vcc2 und eine Mehrzahl von Stromver sorgungsleitungen Vss2 abwechselnd parallel zu den Bitlei tungen BL und angeordnet. Die Stromversorgungsleitungen Vcc2 und Vss2 sind mit den entsprechenden Schnittpunkten der senk recht zu den Bitleitungen BL und angeordneten Stromversor gungsleitungen Vcc1 und Vss1 verbunden.

Zwei benachbarte Leseverstärker 6 sind miteinander durch ein Paar Leseverstärker-Ansteuerleitungen SP und SN, die in einer Richtung senkrecht zu den Bitleitungspaaren BL und ange ordnet sind, verbunden. Jedes Paar von Leseverstärker-Ansteuer leitungen SP und SN ist mit den Stromversorgungsleitungen Vcc1 bzw. Vss1 über einen durch einen PMOS-Transistor gebildeten An steuertransistor 7 bzw. einen durch einen NMOS-Transistor ge bildeten Ansteuertransistor 8 verbunden.

Das Gate jedes Ansteuertransistors 7 ist mit der Signalleitung SO verbunden und nimmt ein Leseverstärker-Aktivierungssignal auf. Das Gate jedes Ansteuertransistors 8 ist mit der Signal leitung SO verbunden und nimmt ein Leseverstärker-Aktivie rungssignal auf. Ähnlich wie die Stromversorgungsleitungen Vcc1 und Vss1 sind die Signalleitungen SO und in einer Richtung senkrecht zu den Bitleitungspaaren BL und angeordnet.

Fig. 3 zeigt eine teilweise Querschnittsdarstellung des Neben schlußgebietes S und einen Randbereich des Subarrays 3.

Wie Fig. 3 zeigt, ist in einem vorbestimmten Gebiet auf dem Halbleitersubstrat 1 eine LOCOS(Lokale Oxidation von Silizium)- Schicht gebildet. Eine Wortleitung WL aus einer Polysilizium schicht ist auf dem Halbleitersubstrat 1 gebildet. Bitleitungen BL und sind so angeordnet, daß sie die Wortleitungen WL rechtwinkelig kreuzen. Eine Nebenschlußverbindung WLS aus einer ersten Aluminiumschicht ist parallel zur Wortleitung WL angeordnet. Die Nebenschlußverbindung WLS ist mit der Wortlei tung WL an einer vorbestimmten Stelle verbunden.

Wie oben beschrieben, ist die Wortleitung WL aus einer Polysi liziumschicht mit - entsprechend der Kapazität eines Speichers - hohem Widerstand gebildet. Eine längere Wortleitung WL führt auch zu einem größeren Widerstand. Die Nebenschlußver bindung WLS aus der ersten Aluminiumschicht wird verwendet, um den Widerstand der Wortleitung WL zu verringern.

Das Gebiet zur Verbindung der Nebenschlußverbindung WLS mit der Wortleitung WL wird Nebenschlußgebiet S genannt. Das Gebiet außerhalb des Nebenschlußgebietes S wird das Speicherzellgebiet MA genannt.

Eine Mehrzahl von Spaltenauswahlleitungen CSL aus einer zweiten Aluminiumschicht ist parallel zu den Bitleitungen BL und BL über der Nebenschlußverbindung WLS angeordnet. Die Spaltenaus wahlleitungen CSL sind so angeordnet, daß sie die Mehrzahl von Subarrays 3 im Speicherarrayblock überkreuzen, so daß der Spaltendekoder (vgl. Fig. 1) eines aus der Mehrzahl der Bitleitungspaare BL und auswählen kann.

Die Stromversorgungsleitung Vcc2 (oder Vss2) aus der zweiten Aluminiumschicht ist über dem Nebenschlußgebiet S gebildet. Die Stromversorgungsleitung Vcc2 ist mit der Stromversorgungslei tung Vcc1 (vgl. Fig. 2) beispielsweise über ein Kontaktloch verbunden.

Wie in Fig. 2 gezeigt, erstrecken sich bei der Ausführungsform die Stromversorgungsleitungen Vcc1 und Vss1 parallel zum Lese verstärker-Zug 60, so daß die Entfernung zwischen den Stromver sorgungsleitungen Vcc1 und Vss1 zu jedem Verstärker verringert und gleich ist. Nur zwei Leseverstärker 6 sind mit einem Satz Steuertransistoren 7 und 8 und einem Satz Leseverstärker-An steuerleitungen SP und SN verbunden.

Damit werden Abweichungen in der Ansprechzeit in Abhängigkeit von der Lage des Leseverstärkers 6 vermieden, und das Hoch- bzw. Herabziehen der Potentiale der Leseverstärker-Ansteuer leitungen SP und SN durch die Ansteuer- bzw. Treibertransisto ren 7 und 8 kann sicher ausgeführt werden. Damit wird insgesamt ein korrekter Lesebetrieb gewährleistet.

Die Strom- bzw. Spannungsversorgungsleitungen Vcc2 und Vss2 sind unter Verwendung des Nebenschlußgebietes S angeordnet. Dies beseitigt die Notwendigkeit zusätzlicher Gebiete zum Anordnen der Stromversorgungsleitungen Vcc2 und Vss2 parallel zu den Bitleitungen BL und . Es ist auch möglich, die Breite der Stromversorgungsleitungen Vcc2 und Vss2 zu vergrößern. Dank der Stromversorgungsleitungen Vcc2 und Vss2 können die Poten tiale der Stromversorgungsleitungen Vcc1 und Vss1, die in einer Richtung senkrecht zu den Bitleitungen BL und angeordnet sind, hinreichend sicher bereitgestellt werden.

Obgleich die Stromversorgungsleitungen Vcc2 und Vss2 bei der beschriebenen Ausführungsform abwechselnd jeweils in einem Ne benschlußgebiet S angeordnet sind, ist die Anordnung der Strom versorgungsleitungen Vcc2 und Vss2 nicht auf das Nebenschluß gebiet S beschränkt. Sie können beispielsweise auch auf dem Speicherzellgebiet MA angeordnet sein. Es ist auch nicht not wendig, die Stromversorgungsleitung Vcc2 oder Vss2 in allen Ne benschlußgebieten S vorzusehen. Die Stromversorgungsleitung Vcc2 oder Vss2 kann in einem der Mehrzahl der Nebenschlußge biete angeordnet sein.

Es ist nicht erforderlich, die Stromversorgungsleitungen Vcc2 und Vss2 abwechselnd anzuordnen. Die Stromversorgungsleitungen Vcc2 und Vss2 können in beliebiger Weise kombiniert sein.

Obwohl bei der beschriebenen Ausführungsform zwei Leseverstär ker 6 mit einem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbunden sind, ist die Anzahl der mit dem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbundenen Lesever- Stärker 6 nicht auf zwei begrenzt. Mit dem Paar Leseverstärker- Ansteuerleitungen SP und SN kenn eine beliebige Anzahl von Le severstärkern 6 verbunden sein, etwa 3 oder 4 Leseverstärker.

Es ist möglich, alle Leseverstärker 6, die einem Speicherzell gebiet MA entsprechen, mit einem Paar von Leseverstärker- Ansteuerleitungen SP und SN zu verbinden. Es ist auch möglich, alle Leseverstärker 6, die einem Subarray 3 entsprechen, mit dem Paar von Leseverstärker-Ansteuerleitungen SP und SN zu ver binden.

Obgleich bei der beschriebenen Ausführungsform ein Paar von Ansteuertransistoren 7 und 8 mit einem Paar von Leseverstärker- Ansteuerleitungen SP und SN verbunden ist, ist die Anzahl der mit einem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbundenen Ansteuer- bzw. Treibertransistoren nicht beschränkt. Eine Mehrzahl von Paaren von Ansteuertransistoren 7 und 8 kann mit einem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbunden sein. Wenn alle Leseverstärker 6, die einem Speicherzellgebiet MA entsprechen, mit einem Paar von Lesever stärker-Ansteuerleitungen SP und SN verbunden sind, kann ein Paar Ansteuertransistoren 7 und 8 für jedes Speicherzellgebiet MA vorgesehen sein. Obwohl ein Paar Ansteuertransistoren 7 und 8 bei der beschriebenen Ausführungsform für jeweils zwei Lese verstärker vorgesehen ist, kann ein Paar von Ansteuertransi storen 7 und 8 direkt mit einem Leseverstärker 6 verbunden sein. In diesem Falle werden die Leseverstärker-Ansteuerlei tungen SP und SN nicht benötigt.

(2) Zweite Ausführungsform

Fig. 4 ist eine Darstellung, die genauer den Aufbau eines Ab schnittes eines 16-MBit-DRAM nach einer zweiten Ausführungsform der Erfindung zeigt. Das Layout des gesamten Chips des DRAM dieser Ausführungsform ist ähnlich zu dem in Fig. 1 gezeigten.

Wie Fig. 4 zeigt, ist der Aufbau der Subarrays 31 und 32 ähnlich zu dem des in Fig. 2 gezeigten Subarrays 3. In Fig. 4 sind die Wortleitung WL und die Speicherzelle MC nicht gezeigt.

Stromversorgungsleitungen Vcc1 und Vss1 sind gemeinsam für die Subarrays 31 und 32 vorgesehen. Die Stromversorgungsleitungen Vcc1 und Vss1 sind in einer Richtung senkrecht zu den Bitlei tungen BL und auf einer Seite des Subarrays 31 angeordnet. Die Stromversorgungsleitungen Vcc1 und Vss1 sind mit den Strom versorgungsleitungen Vcc bzw. Vss verbunden.

Ein Leseverstärker-Zug (eine Leseverstärkergruppe) 61 mit einer Mehrzahl von Leseverstärkern 6 ist in einer Richtung senkrecht zu den Bitleitungen BL und auf einer Seite des Subarrays 31 angeordnet. Ein Leseverstärker-Zug (eine Leseverstärkergruppe) 62, die aus einer Mehrzahl von Leseverstärkern 6 gebildet ist, ist längs einer Richtung senkrecht zu den Bitleitungen BL und angeordnet.

In den Leseverstärker-Zügen 61 und 62 sind alle einem Speicher zellgebiet MA entsprechenden Leseverstärker 6 durch ein Paar von Leseverstärker-Ansteuerleitungen SP und SN miteinander ver bunden. Ein Paar Ansteuertransistoren 7 und 8 ist jeweils für ein Speicherzellgebiet MA vorgesehen. Jedes Paar von Lesever stärker-Ansteuerleitungen SP und SN erstreckt sich in einer Richtung parallel zu den Bitleitungen BL und und ist über ein entsprechendes Paar Ansteuertransistoren 7 und 8 mit den Stromversorgungsleitungen Vcc1 und Vss1 verbunden.

Die Gates der Ansteuertransistoren 7 und 8, die dem Subarray 1 entsprechen, sind mit den Signalleitungen SO1 und SO1 verbun den, um jeweils Leseverstärker-Aktivierungssignale aufzunehmen. Die Gates der Ansteuertransistoren 7 und 8, die dem Subarray 32 entsprechen, sind mit den Signalleitungen SO2 und SO2 verbun den, um jeweils Leseverstärker-Aktivierungssignale aufzunehmen. Ähnlich wie die Stromversorgungsleitungen Vcc1 und Vss1 sind die Signalleitungen SO1, SO1, SO2 und SO2 längs einer Richtung senkrecht zu den Bitleitungen BL und angeordnet Obgleich dies in Fig. 4 nicht gezeigt ist, können die Stromversorgungs leitungen Vcc2 und Vss2 parallel zu den Bitleitungen BL und im Nebenschlußgebiet S angeordnet sein, wie bei der Ausfüh rungsform nach Fig. 2.

Bei der oben beschriebenen Ausführungsform erstrecken sich die Stromversorgungsleitungen Vcc1 und Vss1 parallel zur Mehrzahl der Leseverstärker 6, so daß die Entfernung von den Stromver sorgungsleitungen Vcc1 und Vss1 zu jedem der Leseverstärker 6 verringert und gleich ist. Weil nur diejenigen Leseverstärker 6, die einem Speicherzellgebiet MA entsprechen, mit einem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbunden sind, ist die Anzahl der mit einem Paar von Ansteuertransistoren 7 und 8 verbundenen Leseverstärker 6 verringert.

Damit werden von der Lage des Leseverstärkers 6 abhängende Schwankungen in der Ansprech- bzw. Lesezeit vermieden, und das Hoch- bzw. Herabziehen des Potentials der Leseverstärker-An steuerleitungen SP und SN durch die Ansteuertransistoren 7 und 8 kann sicher ausgeführt werden. Im Ergebnis dessen kann ein korrekter Auslesebetrieb gewährleistet werden.

Obwohl in der beschriebenen Ausführungsform eine Mehrzahl von Leseverstärker 6 entsprechend einem Speicherzellgebiet MA mit einem Paar von Leseverstärker-Ansteuerleitungen SP und SN ver bunden ist, ist die Anzahl der mit einem Paar von Lesever stärker-Ansteuerleitungen SP und SN verbundenen Leseverstärker 6 nicht beschränkt. Eine beliebige Anzahl von Leseverstärkern 6 kann mit dem Paar von Leseverstärker-Ansteuerleitungen SP und SN verbunden sein, etwa zwei oder drei Leseverstärker 6. In diesem Falle ist es erforderlich, die Anzahl der Ansteuertran sistoren 7 und 8 entsprechend der Zunahme der Anzahl von Lese verstärker-Ansteuerleitungen SP und SN zu erhöhen.

Bei der beschriebenen Ausführungsform sind die Leseverstärker- Ansteuerleitungen SP und SN entsprechend den Nebenschlußgebie ten S aufgeteilt. Das Nebenschlußgebiet S und das Gebiet zwi schen den Leseverstärkern 6, das dem Nebenschlußgebiet ent spricht, kann für andere Schaltungen verwendet werden. Alle in jedem Leseverstärker-Zug eingeschlossenen Leseverstärker 6, die einem Subarray entsprechen, können durch ein fortlaufendes Paar von Leseverstärker-Ansteuerleitungen SP und SN verbunden sein. In diesem Falle ist es erforderlich, mindestens einen oder mehrere Ansteuertransistoren 7 und 8 für jedes Speicherzellge biet MA vorzusehen.

(3) Dritte Ausführungsform

Fig. 5 ist eine Darstellung, die den Aufbau eines Abschnittes eines 16-MBit-DRAM nach einer dritten Ausführungsform genauer zeigt. Das Layout des gesamten Chips des DRAM nach dieser Aus führungsform ist ähnlich dem der Fig. 1.

Wie Fig. 5 zeigt, ist der Aufbau des Subarrays 3 ähnlich dem des in Fig. 2 gezeigten Subarrays 3. In Fig. 5 sind die Wort leitung WL und die Speicherzelle MC nicht gezeigt.

Der Leseverstärker-Zug (die Leseverstärkergruppe) 60, der durch eine Mehrzahl von Leseverstärkern 6 gebildet ist, ist längs einer Richtung senkrecht zum Bitleitungspaar BL und auf einer Seite des Subarrays 3 angeordnet. Längs des Leseverstär ker-Zuges 60 sind Stromversorgungsleitungen Vcc1 und Vss1 ange ordnet. Die Stromversorgungsleitungen Vcc1 und Vss1 sind mit den Stromversorgungsleitungen Vcc bzw. Vss verbunden.

Alle in dem Leseverstärker-Zug 60 enthaltenen Leseverstärker sind durch ein Paar Leseverstärker-Ansteuerleitungen SP und SN verbunden. Die Leseverstärker-Ansteuerleitungen SP und SN sind über eine Mehrzahl von Paaren von Ansteuertransistoren 7 und 8 mit den Stromversorgungsleitungen Vcc1 bzw. Vss1 verbunden.

Die Gates der Ansteuertransistoren 7 und 8 sind mit Signal leitungen SO bzw. verbunden und empfangen Leseverstärker- Aktivierungssignale. Ähnlich wie die Stromversorgungsleitungen Vcc1 und Vss1 sind die Signalleitungen SO und in einer Rich tung senkrecht zu den Bitleitungspaaren BL und angeordnet.

Eine Mehrzahl von Spaltenauswahlleitungen CSL, die mit dem Spaltendekoder 4d verbunden sind, ist parallel zu den Bitlei tungspaaren BL und so angeordnet, daß sie das Subarray über kreuzen. Zwischen den Gebieten der Mehrzahl von Spaltenauswahl leitungen CSL ist eine Mehrzahl von Stromversorgungsleitungen Vcc2 und Vss2 abwechselnd so angeordnet, daß sie das Subarray 3 überkreuzen. Die Stromversorgungsleitungen Vcc2 und Vss2 sind an den Kreuzungspunkten mit den Stromversorgungsleitungen Vcc1 und Vss1 über ein Kontaktloch, Durchgangsloch o. ä. verbunden.

Fig. 6 zeigt eine teilweise Querschnittsdarstellung des Neben schlußgebietes S und seines Randgebietes des Subarrays 3 nach Fig. 5.

Wie Fig. 6 zeigt, sind die Stromversorgungsleitungen Vcc2 und Vss2 in dem Gebiet zwischen den Spaltenauswahlleitungen CSL auf dem Speicherzellgebiet MA angeordnet. Die Nebenschlußverbindung WSL ist aus einer ersten Aluminiumschicht gebildet, und die Spaltenauswahlleitung CSL und die Stromversorgungsleitungen Vcc2 und Vss2 sind aus einer zweiten Aluminiumschicht gebildet. Die Stromversorgungsleitungen Vcc1 und Vss1, die Leseverstär ker-Ansteuerleitungen SP und SN und die Signalleitungen SO und , wie in Fig. 5 gezeigt, sind aus einer ersten Aluminium schicht gebildet.

Bei der beschriebenen Ausführungsform erstrecken sich Stromver sorgungsleitungen Vcc1 und Vss1 parallel zum Leseverstärker-Zug 60, und ein Paar fortlaufender Leseverstärker-Ansteuerleitungen SP und SN ist mit den Stromversorgungsleitungen Vcc1 und Vss1 durch eine Mehrzahl von Paaren von Ansteuertransistoren 7 und 8 verbunden. Damit wird der Abstand zwischen den Stromversor gungsleitungen Vcc1 und Vss1 und jedem Leseverstärker 6 verrin gert und gleich. Die effektive Zahl der Leseverstärker 6, die mit jedem Ansteuertransistor 7 und 8 verbunden sind, wird ver ringert.

Damit werden Abweichungen in der Ansprech- bzw. Lesezeit in Ab hängigkeit von der Lage eines Leseverstärkers 6 vermieden, und das Hoch- bzw. Herabziehen des Potentials der Leseverstärker- Ansteuerleitungen SP und SN durch die Ansteuertransistoren 7 und 8 kann zufriedenstellend ausgeführt werden. Im Ergebnis dessen wird ein korrekter Lesebetrieb gewährleistet.

Ähnlich wie die Spaltenauswahlleitung CSL sind die Stromver sorgungsleitungen Vcc2 und Vss2 aus einer zweiten Aluminium schicht im Gebiet zwischen den Spaltenauswahlleitungen CSL ge bildet. Damit ist kein zusätzliches Gebiet für die Stromver sorgungsleitungen Vcc2 und Vss2 erforderlich, und die Breite der Stromversorgungsleitungen Vcc2 und Vss2 kann vergrößert werden. Dank dieser Stromversorgungsleitungen Vcc2 und Vss2 wird das Anlegen der Potentiale der Stromversorgungsleitungen Vcc1 und Vss2 gesichert.

(4) Weitere Auführungsform des Chip-Layouts

Obgleich bei der oben beschriebenen ersten, zweiten und dritten Ausführungsform - wie Fig. 1 zeigt - auf dem Halbleitersub strat 1 vier Speicherarrayblöcke 2a, 2b, 2c und 2d angeordnet sind, ist die Anzahl der Speicherarrayblöcke nicht auf vier be grenzt, und viele Speicherarrayblöcke 2 können auf dem Halblei tersubstrat 1 angeordnet sein, wie in Fig. 7 gezeigt.

Bei der Ausführungsform nach Fig. 7 sind Stromversorgungslei tungen Vcc und Vss im Kantenbereich des Halbleitersubstrates 1 angeordnet. Eine Mehrzahl von Stromversorgungsleitungen paral lel zur Bitleitung (nicht gezeigt) überkreuzen bzw. -spannen die Mehrzahl von Speicherarrayblöcken 2 und die Mehrzahl der peripheren logischen Schaltungen und erstrecken sich durchge hend von der einen der kurzen Seiten der Stromversorgungslei tungen Vcc und Vss auf dem Halbleitersubstrat 1 zur anderen kurzen Seite der Stromversorgungsleitung Vcc und Vss auf dem Halbleitersubstrat 1.

Die aus einer zweiten Aluminiumschicht auf dem Speicherarray block 2 gebildeten Stromversorgungsleitungen Vcc2 und Vss2 sind mit den aus einer ersten Aluminiumschicht gebildeten Stromver sorgungsleitungen Vcc1 und Vss1 in der peripheren logischen Schaltung verbunden. Obgleich die sich durchgehend von der einen kurzen Seite zu der anderen kurzen Seite des Halbleiter substrates erstreckende Stromversorgungsleitung bei der Aus führungsform nach Fig. 7 aus unterschiedlichen Verbindungs materialien gebildet ist, kann diese Stromversorgungsleitung aus dem gleichen Verbindungsmaterial unter Verwendung des Rau mes auf der peripheren logischen Schaltung gebildet sein.

Bei der beschriebenen Ausführungsform wird zum Anlegen des Stromversorgungspotentials von der langen Seite der Stromver sorgungsleitungen Vcc und Vss des Halbleitersubstrates 1 an die Stromversorgungsleitung Vcc2 und Vss2, die jedes Speicherarray 2 überspannen, kein Leitungsdraht benötigt. Damit kann die für Leitungsverdrahtungen benötigte Fläche verringert werden.

Claims

1. Halbleiterspeichereinrichtung mit einem Speicherarray (2a bis 2d) aus einer Mehrzahl von Subar rays (3), die in einer ersten Richtung angeordnet sind,
einer Mehrzahl von Leseverstärkergruppen (60), die entsprechend der Mehrzahl von Subarrays (3) angeordnet sind,
einer Stromversorgungsleitung (Vcc, Vss) zur Aufnahme eines vorbestimmten Stromversorgungspotentials,
einer Mehrzahl von entsprechend der Mehrzahl von Subarrays (3) angeordneten Ansteuereinrichtungen, von denen jede das Strom versorgungspotential der Stromversorgungsleitung (Vcc, Vss) em pfängt, um eine entsprechende Leseverstärkergruppe (60) anzu steuern,
wobei jedes der Mehrzahl von Subarrays (3) eine Mehrzahl von Bitleitungen (BL, ), die parallel zur ersten Richtung ange ordnet sind, eine Mehrzahl von die Mehrzahl von Bitleitungen (BL, ) kreuzenden Wortleitungen (WL) und eine Mehrzahl von an den Kreuzungen der Mehrzahl von Bitleitungen (BL, ) und der Mehrzahl von Wortleitungen (WL) vorgesehenen Speicherzellen (MC) aufweist,
wobei jede der Mehrzahl von Leseverstärkergruppen (60) eine Mehrzahl von Leseverstärkern (6), die mit der Mehrzahl von Bit leitungen (BL, ) in einem entsprechenden Subarray (3) verbun den sind, aufweist, wobei die Mehrzahl von Leseverstärkern (6) in einer zweiten Richtung senkrecht zur ersten Richtung ange ordnet ist,
wobei die Stromversorgungsleitung eine Mehrzahl von ersten Ver bindungsabschnitten (Vcc1, Vss1), die entsprechend der Mehrzahl von Subarrays (3) angeordnet ist, aufweist, wobei jeder der Mehrzahl von ersten Verbindungsabschnitten (Vcc1, Vss1) parallel zur zweiten Richtung an der Seite eines entsprechenden Subarrays (3) angeordnet ist,
wobei jede der Mehrzahl von Ansteuereinrichtungen eine Mehrzahl von Ansteuerschaltungen (7, 8), die zwischen die Mehrzahl von Leseverstärkern (6) in einer entsprechenden Leseverstärkergrup pe (60) und einen entsprechenden ersten Verbindungsabschnitt (Vcc1, Vss1) geschaltet sind, aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Mehrzahl von Ansteuerschaltungen (7, 8) mit einem Leseverstärker (6) in einer entsprechenden Leseverstärkergruppe (60) verbunden ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß jede der Mehrzahl von Ansteuerschaltungen (7, 8) mit einer vorbestimmten Anzahl oder allen der Leseverstärker (6) in einer entsprechenden Leseverstärkergruppe (60) über eine Ansteuerleitung (SP, SN) verbunden ist.

4. Halbleiterspeichereinrichtung mit einem Speicherarray (2a bis 2d) mit einer Mehrzahl von Subarrays (31, 32), die längs einer ersten Richtung angeordnet sind,
einer Mehrzahl von Leseverstärkergrupen (61, 62), die entspre chend der Mehrzahl von Subarrays (31, 32) angeordnet sind, einer Stromversorgungsleitung zum Aufnehmen eines vorbestimmten Stromversorgungspotentials und
einer Mehrzahl von Ansteuereinrichtungen, die entsprechend der Mehrzahl von Subarrays (31, 32) angeordnet sind, und von denen jede das Stromversorgungspotential der Stromversorgungsleitung (Vcc, Vss) empfängt, und eine entsprechende Leseverstärker gruppe (61, 62) ansteuert,
wobei jedes der Mehrzahl von Subarrays (31, 32) eine Mehrzahl von Bitleitungen (BL, ), die parallel zur ersten Richtung angeordnet sind, eine Mehrzahl von die Mehrzahl von Mehrzahl von Bitleitungen (BL, ) kreuzenden Wortleitungen (WL) undeine Mehrzahl von an den Kreuzungen der Mehrzahl von Bitlei tungen (BL, ) und der Mehrzahl von Wortleitungen (WL) ange ordneten Speicherzellen (C) aufweist, wobei das Subarray in eine Mehrzahl von Speicherzellgebieten (MA) aufgeteilt ist, die längs einer zweiten Richtung senkrecht zur ersten Richtung an geordnet sind,
wobei jede der Mehrzahl von Leseverstärkergruppen (61, 62) eine Mehrzahl von Leseverstärkern (6), die mit der Mehrzahl von Bit leitungen (BL, ) in einem entsprechenden Subarray (31, 32) verbunden sind, aufweist und die Mehrzahl von Leseverstärkern (6) längs der zweiten Richtung angeordnet ist,
wobei die Stromversorgungsleitung (Vcc, Vss) einen ersten Ver bindungsabschnitt (Vcc1, Vss1), der gemeinsam für die Mehrzahl von Subarrays (31, 32) vorgesehen ist, aufweist und der erste Verbindungsabschnitt (Vcc1, Vss1) parallel zur zweiten Richtung auf einer Seite der Mehrzahl von Subarrays (31, 32) angeordnet ist,
wobei jede der Mehrzahl von Ansteuereinrichtungen eine Mehrzahl von Ansteuerschaltungen (7, 8), die entsprechend einer Mehrzahl von Speicherzellgebieten (MA) in einem entsprechenden Subarray (31, 32) angeordnet sind, aufweist,
wobei jede der Mehrzahl von Ansteuerschaltungen (7, 8) mit der Mehrzahl von mit einem entsprechenden Speicherzellgebiet (MA) verbundenen Leseverstärkern (6) und dem ersten Verbindungsab schnitt (Vcc1, Vss1) verbunden ist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Mehrzahl von Ansteuerschaltungen (7, 8) über eine Ansteuerleitung (SP, SN) mit einer vorbestimmten An zahl von oder allen Leseverstärkern (6), die mit einem entspre chenden Speicherzellgebiet (MA) verbunden sind, verbunden ist.

6. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Mehrzahl von Ansteuerschaltungen (7, 8) über eine Ansteuerleitung (SP, SN) mit einer vorbestimmten An zahl von oder allen Leseverstärkern (6), die mit einem entspre chenden Subarray (31, 32) verbunden sind, verbunden ist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Stromversorgungsleitung weiter einen zweiten Verbindungsabschnitt (Vcc2, Vss2), der parallel zur ersten Richtung angeordnet ist und das Speicherar ray (2a bis 2d) überspannt, aufweist, wobei die zweite Verbin dung (Vcc2, Vss2) an den Kreuzungen mit der Mehrzahl von ersten Verbindungsabschnitten (Vcc1, Vss1) verbunden ist.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Mehrzahl von Bitleitungen in der Mehrzahl von Subarrays (3; 31, 32) durch eine Mehrzahl von Bitleitungspaaren (BL, ) gebildet ist, wobei jeder der Mehr zahl von Leseverstärkern (6) in der Mehrzahl von Leseverstär kergruppen (60; 61, 62) mit einem Bitleitungspaar (BL, ) ver bunden ist.

9. Halbleiterspeichereinrichtung mit einer Mehrzahl von längs einer ersten Richtung angeordneten Speicherarrayblöcken (2a bis 2d),
wobei jeder der Mehrzahl von Speicherarrayblöcken (2a bis 2d) eine Mehrzahl von längs der ersten Richtung angeordneten Sub arrays (3) aufweist,
einer Mehrzahl von entsprechend der Mehrzahl von Subarrays (3) angeordneten Leseverstärkergruppen (60),
einer Stromversorgungsleitung (Vcc, Vss) zur Aufnahme eines vorbestimmten Stromversorgungspotentials einer Mehrzahl von Ansteuerschaltungen, die entsprechend der Mehrzahl von Subar rays (3) vorgesehen sind und die jede das Stromversorgungspo tential der Stromversorgungsleitung (Vcc, Vss) aufnehmen, um eine entsprechende Leseverstärkergruppe (60) anzusteuern, und
einer zwischen zwei benachbarten Speicherarrayblöcken angeord neten peripheren logischen Schaltungseinrichtung (4a bis 4d) zum Ansteuern und Steuern der Mehrzahl von Speicherarrayblöcken (2a bis 2d),
wobei jedes der Mehrzahl von Subarrays (3) eine Mehrzahl von parallel zur ersten Richtung angeordneten Bitleitungen (BL, ), eine Mehrzahl von die Mehrzahl von Bitleitungen (BL, ) kreuzenden Wortleitungen (WL) und eine Mehrzahl von an den Kreuzungen der Mehrzahl von Bitleitungen (BL, ) und der Mehr zahl von Wortleitungen (WL) angeordneten Speicherzellen (MC) aufweist,
wobei jede der Mehrzahl von Leseverstärkergruppen (60) eine Mehrzahl von Leseverstärkern (6), die mit der Mehrzahl von Bit leitungen (BL, ) in einen entsprechenden Subarray (3) verbun den ist, aufweist, wobei die Mehrzahl von Leseverstärkern (6) in einer zweiten Richtung senkrecht zur ersten Richtung angeordnet ist,
wobei die Stromversorgungsleitung (Vcc, Vss) eine Mehrzahl von ersten Verbindungsabschnitten (Vcc1, Vss1), die parallel zur zweiten Richtung an der Seite der Mehrzahl von Subarrays (3) angeordnet ist, und einen zweiten Verbindungsabschnitt (Vcc2, Vss2, Vcc1, Vss1), der parallel zur ersten Richtung so angeord net ist, daß er die Mehrzahl von Speicherarrays (2a bis 2d) und die periphere logische Schaltungseinrichtung (4a bis 4d) über spannt, aufweist,
wobei jede der Mehrzahl von Ansteuereinrichtungen eine Mehr zahl von Ansteuerschaltungen (7, 8), die zwischen eine Mehrzahl von Leseverstärkern (6) in einer entsprechenden Leseverstärker gruppe (60) und einen der Mehrzahl erster Verbindungsabschnitte (Vcc1, Vss1) geschaltet ist, aufweist.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 7 bis 9, gekennzeichnet durch
eine Mehrzahl von Nebenschlußverbindungen (WLS), die entspre chend der Mehrzahl von Wortleitungen (WL) vorgesehen sind und von denen jede entlang einer entsprechenden Wortleitung ( WL) angeordnet ist,
wobei jedes der Mehrzahl von Subarrays (3; 31, 32) in eine Mehrzahl von Speicherzellgebieten (MA), die längs der zweiten Richtung angeordnet sind, aufgeteilt ist, wodurch ein vorbe stimmtes Gebiet (S), das sich längs der ersten Richtung er streckt, zwischen der Mehrzahl von Speicherzellgebieten (MA) gebildet ist,
wobei jede der Mehrzahl von Nebenschlußverbindungen (WLS) mit einer entsprechenden Wortleitung (WL) in dem vorbestimmten Ge biet (S) verbunden ist,
wobei der zweite Verbindungsabschnitt (Vcc2, Vss2) in dem vor bestimmten Gebiet (S) angeordnet ist.

11. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Mehrzahl von Nebenschlußverbindungen (WLS) und die Mehrzahl von ersten Verbindungsabschnitten (Vcc1, Vss1) aus einer ersten Metallschicht und die zweiten Verbin dungsabschnitte (Vcc2, Vss2) aus einer zweiten Metallschicht gebildet sind.

12. Halbleiterspeichereinrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die zweiten Verbindungsabschnitte (Vcc2, Vss2, Vcc1, Vss1) aus einer ersten Metallschicht in der Mehrzahl von Speicherarrays (2a bis 2d) und aus einer ersten Metallschicht in der peripheren logischen Schaltungseinrichtung (4a bis 4d) gebildet sind.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 7 bis 12, gekennzeichnet durch
eine Mehrzahl von Spaltenauswahlleitungen (CSL), die parallel zur ersten Richtung so angeordnet sind, daß sie die Mehrzahl von Subarrays (3; 31, 32) überspannen, zum Auswählen einer aus der Mehrzahl von Bitleitungen (BL, ) in der Mehrzahl von Sub arrays (3, 31, 32),
wobei der zweite Verbindungsabschnitt (Vcc2, Vss2) zwischen der Mehrzahl von Spaltenauswahlleitungen (CSL) angeordnet ist.

14. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch ge kennzeichnet, daß die Mehrzahl von ersten Verbindungsabschnit ten (Vcc1, Vss1) aus einer ersten Metallschicht und die Mehrzahl von Spaltenauswahlleitungen (CSL) und der zweite Ver bindungsabschnitt (Vcc2, Vss2) aus einer zweiten Metallschicht gebildet sind.

15. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch ge kennzeichnet, daß der zweite Verbindungsabschnitt in der Mehr zahl von Speicherarrays (2a bis 2d) aus der zweiten Metallschicht und in der peripheren logischen Schaltungsein richtung (4a bis 4d) aus der ersten Metallschicht gebildet ist.

16. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß jede der Mehrzahl von An steuerschaltungen einen MOS-Transistor (7, 8) aufweist.