KR100268446B1 - 트리플 웰 구조를 갖는 반도체 메모리 장치 - Google Patents

트리플 웰 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시된 다이나믹 랜덤 억세스 메모리 장치는 제 1 도전형의 반도체 기판내에 형성되는 제 2 도전형의 제 1 웰 쌍과, 상기 제 1 웰 쌍 하부 및 그 사이에 형성되어, 상기 제 1 웰들을 전기적으로 연결하는 제 2 도전형의 딥웰과, 상기 딥웰과 상기 제 1 웰들에 둘러싸여 상기 반도체 기판과 격리되는 제 1 도전형의 제 2 영역과, 상기 제 1 및 제 2 웰들을 제외한 상기 반도체 기판 일부에 형성되는 제 1 도전형의 제 3 웰과, 상기 제 2 웰내에 형성되는 적어도 하나의 제 1 MOS 트랜지스터와 적어도 하나의 메모리 셀과, 그리고 상기 제 3 웰내에 형성되는 적어도 하나의 제 2 MOS 트랜지스터를 포함하되, 상기 제 1 및 제 2 MOS 트랜지스터들 중 하나는 다른 것보다 작은 게이트 채널 길이를 갖는다.

Description

트리플 웰 구조를 갖는 반도체 메모리 장치(A SEMICONDUCTOR MEMORY DEVICE WITH TRIPLE WELL STRUCTURE)
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 트리플-웰 구조를 갖는 디램에 관한 것이다.
낮은 드레솔드 전압을 갖는 NMOS 소자가 적용되고 있는 디램 소자에서 트리플-웰 스킴(triple-well scheme)이 적용될 때, 트윈-웰 구조(twin-well structure)를 갖는 소자에 비해 표에서와 같이 두 종류의 트랜지스터가 늘어나게 된다.
[표]
NMOS(VBB= 0V) LVTN(VBB= 0V) NMOS(VBB=-1V) LVTN(VBB=-1V) PMOS(VBB= 0V) Cell TR(VBB=-1V)
트윈 웰 X X O O O O
트리플 웰 O O O O O O
상기 표에 나타난 바와 같이, 트윈-웰에서는 딥 N-웰 (deep N well)에 의해 P-웰과 기판이 격리되지 않기 때문에 셀 트랜지스터와 동일한 웰 바이어스 전압(well bias voltage)이 인가된다. 도 1과 같은 트리플-웰 구조에서 외곽 웰 (기판; 100)과 포켓 P-웰 (140)이 상호 격리되어 있으므로 웰 바이어스를 달리 가져갈 수 있다. 상기 트리플-웰에서의 포켓 P-웰은 셀 트랜지스터가 형성되는 곳으로서 리프레시 특성을 개선시키며, 외곽 웰은 숏 채널 효과를 개선시켜 준다. 트리플-웰 구조에서 포켓 P-웰과 외곽 웰이 추가되므로써 모든 트랜지스터들의 드레솔드 전압을 따로 조절해야 한다. 이를 위해 이온 주입(ion implantation)을 위한 포토 공정들이 추가된다. 그러나 상기 포토 공정의 추가는 디램 제작비용을 증가시키는 한 요인이 된다.
따라서, 본 발명의 목적은 포토 공정의 추가없이 트리플-웰 구조를 갖는 디램을 제작할 수 있는 방법을 제공하기 위함이다.
도 1은 트리플 웰 구조를 갖는 디램의 단면도;
도 2는 게이트 비에 따른 NMOS 소자의 드레솔드 전압의 그래프;
도 3은 게이트 비에 따른 NMOS 소자의 펀치 쓰루 현상의 그래프;
도 4는 게이트 비에 따른 NMOS 소자의 드레인 전류 흐름의 그래프;
도 5 및 도 6은 본 발명에 따른 트리플 웰 구조를 갖는 디램의 단면도 및;
도 7a 내지 도 7c는 본 발명에 따른 디램의 제조 방법을 순차적으로 보여주는 흐름도이다.
*도면의 주요부분에 대한 부호 설명
10 : P-TYPE 기판 20 : N-TYPE 웰
30 : 딥 P-웰 40 : 포켓 P-웰
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 제 1 도전형(P-TYPE)의 반도체 기판내에 형성되는 제 2 도전형의 제 1 웰 쌍과, 상기 제 1 웰 쌍 하부 및 그 사이에 형성되어, 상기 제 1 웰들을 전기적으로 연결하는 제 2 도전형의 딥웰과, 상기 딥웰과 상기 제 1 웰들에 둘러싸여 상기 반도체 기판과 격리되는 제 1 도전형의 제 2 영역과, 상기 제 1 및 제 2 웰들을 제외한 상기 반도체 기판 일부에 형성되는 제 1 도전형의 제 3 웰과, 상기 제 2 웰내에 형성되는 적어도 하나의 제 1 MOS 트랜지스터와 적어도 하나의 메모리 셀과; 그리고 상기 제 3 웰내에 형성되는 적어도 하나의 제 2 MOS 트랜지스터를 포함하되, 상기 제 1 및 제 2 MOS 트랜지스터들 중 하나는 다른 것보다 작은 게이트 채널 길이를 갖는다.
바람직한 실시예에 있어서, 상기 적어도 하나의 메모리 셀은 트랜지스터와 커패시터를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 MOS 트랜지스터는 상기 제 2 MOS 트랜지스터보다 작은 90% 범위내에 있는 게이트 채널 길이를 갖는다.
바람직한 실시예에 있어서, 상기 제 2 MOS 트랜지스터는 상기 제 1 MOS 트랜지스터보다 작은 90% 범위내에 있는 게이트 채널 길이를 갖는다.
본 발명의 또 다른 특징에 의하면, 디램 제조 방법에 있어서, 제 1 도전형의 제 1 웰과 상기 제 1 웰에 의해 상호 격리되는 두 영역들을 갖는 상기 제 2 도전형의 제 2 웰을 갖는 반도체 기판을 제공하는 단계, 제 2 웰의 두 개의 영역에 각각 형성되는 제 1 및 제 2 패턴들을 갖고, 그리고 상기 제 1 및 제 2 패턴들 중 하나는 다른 것보다 작은 패턴 폭을 갖는 소오스/드레인 형성용 마스크층을 상기 반도체 기판상에 형성하는 단계, 소오스/드레인 영역을 형성하기 위해 마스크로서 상기 소오스/드레인 형성용 마스크층을 사용하여 이온주입하는 단계, 상기 소오스/드레인 형성용 마스크층을 제거하는 단계와; 그리고 상기 반도체 기판 상에 그리고 상기 소오스/드레인 사이에 게이트 전극을 형성하는 단계를 포함하되, 드레솔드 전압은 상기 제 1 및 제 2 패턴들의 각 패턴폭에 따라 제어된다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 패턴들 중 상기 제 1 패턴은, 상기 제 2 패턴의 90% 범위내에 있는 패턴폭을 갖는다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 패턴들 중 상기 제 2 패턴은, 상기 제 1 패턴의 90% 범위내에 있는 패턴폭을 갖는다.
이와 같은 구조에 의해서, 포토 공정의 추가없이 드레솔드 전압을 달리 조절할 수 있는 트리플 웰 구조의 디램을 제작할 수 있다.
(실시예)
도 5를 참조하면, 트리플-웰 구조를 갖는 디램에서, 딥 N-웰 (110)과 N-웰들 (120, 130)에 의해 기판 (외곽 P-웰 ; 100)과 격리된 포켓-웰 (140)이 형성된다. 상기 포켓 P-웰 (140)과 외곽 P-웰 (100)은 딥 N-웰 (110)에 의해 격리 되어 있어 상호 독립적으로 웰 바이어스 전압들 (VBB1, VBB2)을 인가할 수 있다. 웰 바이어스 전압을 발생하는 VBB발생 회로(backgate voltage generator)는 실리콘 기판 (silicon substrate)에 전압을 인가하기 위한 회로이다. 상기 포켓 웰 (140)내에 형성되는 NMOS 트랜지스터의 게이트 길이 (W2)를 외곽 P-웰에 형성되는 NMOS 트랜지스터의 게이트 길이(W1)의 90% 범위내에 있도록 조절한다.
도 6은 도 5와 동일하게 N웰 (210)에 의해 기판 (200)내에 형성되는 P 웰 (230)과 격리되는 포켓 P-웰 (220)이 형성된다. 상기 포켓 P-웰 (220)과 외곽 P-웰 (230)에 상호 독립적으로 웰 바이어스 전압이 인가된다. 이때, 상기 포켓 P-웰 (220)에 형성되는 NMOS 트랜지스터의 게이트 길이(W2)가 외곽 P-웰에 형성되는 NMOS 트랜지스터의 게이트 길이 (W1)의 90% 범위내에 있도록 조절한다.
도 7a내지 도 7d는 트리플 웰 구조를 갖는 디램의 제조를 순차적으로 보여준다.
도 7a를 참조하면, 반도체 기판(200)내에 N-웰 (210)이 형성되고, 상기 N-웰 (210)에 의해 상호 격리되는 P-웰들 (220, 230)이 기판 (200)과 상기 N-웰 (210) 내에 형성된다.
다음으로 도 7b를 참조하면, 상기 반도체 기판상에 상기 P-웰들에 MOS 트랜지스터들의 소오스 및 드레인 형성을 위한 패턴들을 갖는 마스크층이 형성된다. 이때, 상기 P-웰(220)을 위한 패턴폭 (W2)이 상기 P-웰을 위한 패턴폭 (W1)보다 작다.
도 7c를 참조하면, 마스크층을 이용하여 상기 P-웰내에 소오스 드레인 영역이 형성되고 난후, 상기 마스크층이 제거된다. 마지막으로, 상기 소오스 및 드레인 사이 및 그 상부에 게이트 전극이 형성된다.
상기와 같은 구조를 갖는 디램에 있어서, 각 웰들에 바이어스 전압 VBB를 인가하는 이유는 다음과 같은 이점들이 있기 때문이다.
먼저, 디램 칩내의 PN 접합이 부분적으로 순바이어스되는 것을 방지하여 메모리 셀의 데이터 손실이나, 래치-업(latch-up) 현상을 막을 수 있다. 또한, 몸체 효과(body ffect 또는 back gate effect)에 따른 모오스 트랜지스터의 드레솔드 전압의 변화를 줄여 회로가 안정적으로 동작할 수 있게 한다. 그리고 기생 모스 트랜지스터의 드레솔드 전압을 높혀주어 필드산화막 아래의 채널 정지 주입의 농도를 높힐 필요가 없어 접합 브레이크 다운 (junction breakdown)이 향상되어 누설 전류(leakage current)의 흐름을 막아준다. 이외에도 역바이어스(reverse voltage)를 인가하여 NMOS 트랜지스터의 드레인 및 소오스 영역(N+), P-웰 사이에 형성된 PN 접합 용량이 줄어들어 회로가 고속 동작할 수 있도록 해준다.
디램 셀은 리프레시 특성 유지를 위해 상대적으로 높은 드레솔드 전압을 갖는 셀 트랜지스터가 필요하다. 높은 드레솔드 전압은 이온 주입의 도즈(dose)만을 가지고 조절하기에는 그 한계가 있으므로 디램 셀 어레이 영역에는 -1V의 웰 바이어스 전압 (VBB, 백 바이어스 전압 : back bias voltage)을 인가해 주어야 한다. 그러므로 포켓 P-웰이 형성되는 디램에서 외곽 P-웰에 포켓 P-웰에 인가된 -1V와는 다른 레벨의 웰 바이어스 전압을 인가할 수 있다. 도 5를 참조하면, 포켓 P-웰 (140)은 N-웰 (120, 130)로 둘러싸여 있고 하부에는 딥 N-웰 (110)이 형성된다. 그리고 N-웰 (120, 130, 110) 바깥쪽에 기판의 잔여 영역에는 외곽 P-웰 (100)이 위치하고 있다.
MOS 트랜지스터는 VBB가 -1V 대 0V의 비를 이룰 때 숏 채널 효과(short channel effect)를 줄일 수 있어 포켓 P-웰에 VBB1=-1V, 외곽 P-웰에 VBB2=0V를 각각 인가한다. 상기 VBB1=-1V, VBB2=0V가 인가되는 트랜지스터의 제작을 위해서 이온 주입을 위한 포토 공정이 추가된다. 예를 들어, 목표 드레솔드 전압 0.6V를 맞추기 위해 포켓 P 웰 내에서 형성되는 NMOS 트랜지스터는 1V라는 드레솔드 전압을 위한 이온 주입 공정과, 외곽 P 웰 내에 형성되는 NMOS 트랜지스터는 1.5V라는 드레솔드 전압을 위한 이온 주입 공정을 수행해야 한다. 상기 추가된 이온 주입 공정은 레티클(reticle)의 추가를 의미하므로 디램 제작의 비용 증가를 불러오게 된다.
이하 본 발명은 동일한 이온 주입에 의해 서로 다른 웰 바이어스 전압이 인가되는 트랜지스터를 제작할 경우, 추가의 포토 공정 단계 없이 트리플-웰 구조를 갖는 디램을 만들고자 한다. 만일 VBB2=0V NMOS 트랜지스터의 드레솔드 전압을 목표 레벨로 맞춘다면, VBB1=-1V NMOS 트랜지스터의 드레솔드 전압이 상대적으로 높아지게 된다. 드레솔드 전압이 높아지면 펀치쓰루는 개선되지만 전류 구동 능력은 줄어들게 된다. 그러나 이는 포켓 P-웰내에 형성되는 VBB1=-1V NMOS 소자의 게이트 길이를 외곽 P-웰내에 형성되는 VBB2=0V NMOS 소자의 게이트 length 보다 작게 하므로써 해결할 수 있다.
도 2를 참조하면, 포켓 P-웰과 외곽 P-웰 내에 형성되는 두 NMOS 소자들의 게이트 길이를 0.52㎛로 동일하게 가져갈 경우, VBB1=-1V NMOS 트랜지스터의 드레솔드 전압이 VBB2=0V NMOS 소자의 드레솔드 전압에 비해 약 0.25V가 커지게 된다. 이와 더불어 드레인 전류도 약 15%에 해당하는 1.2㎃가 감소하게 된다. 이는 디램 제조 추세에 역행하는 것으로, 포켓 P-웰내에 형성되는 VBB1=-1V NMOS 소자의 게이트 채널 길이를 상기 0.52㎛보다 작은 0.44㎛로 한다. 그 결과, VBB1=-1V NMOS 소자의 드레솔드 전압이 VBB2=0V NMOS 소자의 드레솔드 전압보다 0.12V 증가하지만 거의 동일한 드레인 전류가 흐름을 도 4에서 확인할 수 있다. 이때, 포켓 P-웰의 VBB1=-1V NMOS 소자의 게이트 채널 길이가 작아져서 펀치쓰루의 특성이 더욱 두드러질 수 있으나, 실제 도 3에서와 같이 외곽 P-웰의 VBB2=0V NMOS 소자와 비교할 경우 펀치 쓰루 마진 (punch through margin)이 동일하거나 더욱 개선되는 방향으로 나아가게 된다. 이는 포켓 P-웰의 VBB1=-1V NMOS 소자의 드레솔드 전압이 0.12V 정도 상승하기 때문에 얻어지는 결과이다.
또 다른 경우로서, 동일한 이온 주입 공정을 수행하고, 포켓 P-웰내에 형성되는 NMOS 소자의 게이트 채널 길이를 0.29㎛로 하고 외곽 P-웰내에 형성되는 NMOS 소자의 게이트 채널 길이를 0.34㎛로 형성하면 두 소자들의 드레인 전류를 동일하지만 메모리 셀은 주변 회로영역보다 더 높은 드레솔드 전압을 갖게 되어 리프레시 특성이 개선된다. 또, 포켓 P-웰내에 형성되는 NMOS 소자의 게이트 채널 길이를 0.15㎛로 하고 외곽 P-웰내에 형성되는 NMOS 소자의 게이트 채널 길이를 0.18㎛로 형성해도 동일한 효과를 얻을 수 있다.
상술한 바와 같이, 추가의 이온 주입을 위한 포토 공정 없이도 트리플-웰 구조를 갖는 디램 은 각기 다른 웰 바이어스 전압이 인가되는 포켓 P-웰에 형성되는 NMOS 소자의 게이트 채널 길이가 외곽 P-웰에 형성되는 NMOS 소자의 게이트 채널 길이의 90% 범위내에만 있으면 추가의 포토 공정없이도 디램을 제작할 수 있다. 이와 반대로, 외곽 P-웰에 형성되는 NMOS 소자의 게이트 채널 길이를 포켓 P-웰에 형성되는 NMOS 소자의 게이트 채널 길이의 90% 범위내에 있으면 추가의 포토 공정없이도 드레솔드 전압을 달리 가져갈 수 있다.
이상과 같이, 본 발명에 따르면 트리플-웰 구조를 갖는 디램이 추가의 포토 공정없이 게이트 길이 조절만으로도 제작이 가능하다.

Claims (7)

  1. 제 1 도전형(P-TYPE)의 반도체 기판내에 형성되는 제 2 도전형의 제 1 웰 쌍과;
    상기 제 1 웰 쌍 하부 및 그 사이에 형성되어, 상기 제 1 웰들을 전기적으로 연결하는 제 2 도전형의 딥웰과;
    상기 딥웰과 상기 제 1 웰들에 둘러싸여 상기 반도체 기판과 격리되는 제 1 도전형의 제 2 영역과;
    상기 제 1 및 제 2 웰들을 제외한 상기 반도체 기판 일부에 형성되는 제 1 도전형의 제 3 웰과;
    상기 제 2 웰내에 형성되는 적어도 하나의 제 1 MOS 트랜지스터와 적어도 하나의 메모리 셀과; 그리고
    상기 제 3 웰내에 형성되는 적어도 하나의 제 2 MOS 트랜지스터를 포함하되,
    상기 제 1 및 제 2 MOS 트랜지스터들 중 하나는 다른 것보다 작은 게이트 길이를 갖는 디램.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 메모리 셀은 트랜지스터와 커패시터를 포함하는 디램.
  3. 제 1 항에 있어서,
    상기 제 1 MOS 트랜지스터는 상기 제 2 MOS 트랜지스터보다 작은 90% 범위내에 있는 게이트 길이를 갖는 디램.
  4. 제 1 항에 있어서,
    상기 제 2 MOS 트랜지스터는 상기 제 1 MOS 트랜지스터보다 작은 90% 범위내에 있는 게이트 길이를 갖는 디램.
  5. 제 1 도전형의 제 1 웰과 상기 제 1 웰에 의해 상호 격리되는 두 영역들을 갖는 상기 제 2 도전형의 제 2 웰을 갖는 반도체 기판을 제공하는 단계와;
    제 2 웰의 두 개의 영역에 각각 형성되는 제 1 및 제 2 패턴들을 갖고, 그리고 상기 제 1 및 제 2 패턴들 중 하나는 다른것보다 작은 패턴폭을 갖는 소오스/드레인 형성용 마스크층을 상기 반도체 기판상에 형성하는 단계와;
    소오스/드레인 영역을 형성하기 위해 마스크로서 상기 소오스/드레인 형성용 마스크층을 사용하여 이온주입하는 단계와;
    상기 소오스/드레인 형성용 마스크층을 제거하는 단계와; 그리고
    상기 반도체 기판 상에 그리고 상기 소오스/드레인 사이에 게이트 전극을 형성하는 단계를 포함하되,
    드레솔드 전압은 상기 제 1 및 제 2 패턴들의 각 패턴폭에 따라 제어되는 디램 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 패턴들 중 상기 제 1 패턴은, 상기 제 2 패턴의 90% 범위내에 있는 패턴폭을 갖는 디램 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 1 및 제 2 패턴들 중 상기 제 2 패턴은, 상기 제 1 패턴의 90% 범위내에 있는 패턴폭을 갖는 디램 제조 방법.
KR1019980032235A 1998-08-07 1998-08-07 트리플 웰 구조를 갖는 반도체 메모리 장치 KR100268446B1 (ko)

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