DE4127096C2

DE4127096C2 - Gleichspannungs-Kalibriereinrichtung für einen Digital/Analog-Wandler

Info

Publication number: DE4127096C2
Application number: DE4127096A
Authority: DE
Inventors: Navdeep Singh Sooch; Jeffrey William Scott; Tadashi Tanaka
Original assignee: Crystal Semiconductor Corp
Current assignee: Crystal Semiconductor Corp
Priority date: 1990-08-22
Filing date: 1991-08-16
Publication date: 1996-04-04
Anticipated expiration: 2011-08-17
Also published as: GB2247369B; GB9116734D0; DE4127096A1; US5087914A; GB2247369A; JPH04245717A; JP2994497B2

Description

Die vorliegende Erfindung betrifft einen Digital/Analog-Wandler mit integrierter Kalibriereinrichtung. Ein solcher Wandler hat üblicherweise einen Digitaleingang zur Aufnahme eines digitalen Eingangssignals und einen Analogausgang zur Ausgabe eines analo gen Ausgangssignals, das dem Wert des digitalen Eingangssignals entspricht. Ein Offset-Schaltkreis dient zur Verschiebung des Pegels des Analogausgangs um eine Offset-Spannung.

Die Erfindung betrifft ferner ein Verfahren zur Kalibrierung ei nes Digital/Analog-Wandlers, bei dem ein digitales Eingangs signal in ein entsprechendes digitales Ausgangssignal umgewan delt wird, und wobei der Pegel des analogen Ausgangssignals durch einen Offset-Wert verschoben wird.

Im Bereich der digitalen Audiotechnik und Telekommunikation ist die Technologie der hochpräzisen und hochauflösenden Digi tal/Analog-Konvertierung (DAC) eine der Schlüsseltechnologien bei Analogschaltungen geworden. Üblicherweise wurde bisher für hochauflösende Digital/Analog-Wandlung entweder die Schaltungs technik des belasteten Netzwerks mit Trimmung oder die Technik der Mehrfachschleifen-Integration benutzt. Beim belasteten Netz werk war die Trimmung des belasteten Netzwerks mittels eines La sers, dynamischer Abgleichelemente oder der Einsatz des digita len Verfahrens unter Verwendung von Nur-Lese-Speichern (ROM) er forderlich. Dies ist notwendig im Hinblick auf die Umwandlungs genauigkeit, welche zu einem großen Teil von der Anpassungsge nauigkeit des belasteten Netzwerks abhängt. Typischerweise läßt sich mit nicht abgeglichenen belasteten Netzwerken eine Genauig keit von 14 Bit erzielen, wohingegen das abgeglichene Netzwerk eine Umwandlungsgenauigkeit von über 15 Bit erreichen kann. Bei der Schaltungstechnik mit Mehrfachschleifen-Integration sind an dererseits Intearatoren Abtast- und Haltekreise und stromquel len erforderlich, welche notwendigerweise sehr schnell und mit relativ hoher Präzision arbeitende Einrichtungen sein müssen. Die Realisierung von hochauflösenden Digital/Analog-Wandlern un ter Benutzung dieser letzteren Technologie ist schwierig wegen der Abtastladung und der Abtastkapazität, die über die Basisim pedanz des typischerweise in Bipolar-Technologie ausgeführten Transistors leckt.

Eine andere Technik, die in der DAC-Technologie großen Stellen wert bekommen hat, ist die Umwandlung mit überhöhter Abtastrate (Oversampling). Bei dieser wird typischerweise ein Delta-Sigma- Modulator in Verbindung mit oversampling-Rauschunterdrückungs verfahren mittels digitaler Filter eingesetzt. Dabei wird vor zugsweise ein Interpolationsfilter benutzt, um die Abtastrate zu erhöhen und anschließend alles Abbildungs- und Quantisierungs rauschen bei Fs/2 und darüber herauszufiltern, wobei Fs die Ein gangs-Abtastfrequenz ist. Das Ausgangssignal des Interpolations filters wird anschließend in einem Abtast- und Haltekreis (Sample-and-Hold-Glied) weiterverarbeitet, um das Oversampling- Ausgangssignal zu erhalten. Wenn das Interpolationsfilter die Abtastrate um den Faktor 8 vervielfacht, kann im Abtast- und Haltekreis eine weitere, ebenfalls 8fache Überhöhung der Abta strate stattfinden, so daß sich insgesamt ein 64fach-Oversam pling ergibt. Der Delta-Sigma-Modulator nimmt das Ausgangssignal des kombinierten Interpolationsfilter- und Abtast- und Halte kreises auf und wandelt dieses Oversampling-Signal in einen 1-Bit-Datenstrom um. Dieses 1-Bit-Ausgangssignal steuert dann einen Digital/Analog-Wandler, welcher nur zwei analoge Potenti alebenen aufweist und aus diesem Grunde inhärent linear ist. Das Signal wird anschließend auf ein analoges Tiefpaßfilter gegeben.

Mit der Technik der Störgeräuschunterdrückung durch Oversamp ling bei hochauflösenden Digital/Analog-Wandlern traten zwei Probleme auf: Gleichspannungs-Offset und Phasenlinearität. Der Digitalteil des Digital/Analog-Wandlers, umfassend das Interpo lationsfilter, Sample-and-Hold-Glied und den Delta-Sigma-Modula tor, kann so ausgelegt werden, daß er im wesentlichen phasenli near arbeitet, und es kann auch ein Gleichspannungs-Offset vor gesehen werden. Wenn jedoch der Analog-Teil des Gesamt DA-Wand lersystems implementiert wird, beispielsweise das analoge Tief paßfilter, dann kann dies neben einer Nichtlinearität des Pha senverlaufs zu einem zusätzlichen Gleichspannungs-Offset führen. Es ist sehr schwierig, im Analogteil des DA-Konvertersystems einen Gleichspannungs-Offset zu unterbinden und einen linearen Phasengang zu gewährleisten. Bei Anwendungen, wie beispielsweise Digital-Audio, werden dieser Gleichspannungs-Offset und die man gelnde Linearität des Phasengangs schnell hörbar und führen dann zu einer Verminderung der angestrebten Audio-Qualität.

Angesichts dieser Nachteile liegt der Erfindung die Aufgabe zu grunde, ein Digital/Analog-Wandlersystem mit verbesserter Kali brierung des Gleichspannungs-Offsets zu schaffen, welches sich durch einen linearen Über-Alles-Phasengang des Gesamtsystems auszeichnet.

Bei der Lösung dieses technischen Problems wird ausgegangen von einem Digital/Analog-Wandler der eingangs erwähnten Art. Gelöst wird die Aufgabe durch die kennzeichnenden Merkmale des Patent anspruchs 1 bzw., was die Angabe eines Kalibrierverfahrens be trifft, durch die Verfahrensschritte des kennzeichnenden Teils des Patentanspruchs 12.

Aus der Druckschrift DAC 74 der BURR-BROWN Reserche Corporation, 1981, ist bereits ein selbstkalibrierender Digital/Analog-Wand ler bekannt. Der Kalibriervorgang wird von einem Mikrocomputer gesteuert, wie auf den Seiten 4 und 13 dieser Druckschrift im einzelnen beschrieben. Die Genauigkeit der Kalibrierung hängt von der Stabilität einer geheizten Zener-Diode als Referenz ab. Deshalb muß der D/A-Wandler vor Inbetriebnahme bzw. der ersten Kalibrierung mindestens eine halbe Stunde aufgewärmt werden, da mit die beheizte Zener-Diode ihre Betriebstemperatur erreicht und eine stabile Referenz abgeben kann.

Das US-Patent 4 943 807 des gleichen Anmelders offenbart einen Analog/Digital-Wandler, dessen Kalibrierung mittels eines Kom pensier-Algorithmus als Funktion abgespeicherter digitaler Kali brierparameter erfolgt.

Bei dem erfindungsgemäßen Digital/Analog-Wandler erfolgt die Ka librierung weder anhand einer externen Referenzspannung noch ge mäß einem Kalibrier-Algorithmus unter Zuhilfenahme abgespeicher ter Kalibrierparameter, sondern durch Addition der digitalisier ten Offset-Spannung zum digitalen Eingangssignal, Abtastung des analogen Ausgangssignals, sobald ein Kalibrier-Eingangssignal anliegt, und schließlich Einjustierung der Offset-Spannung so lange, bis das analoge Ausgangssignal mit dem aufgrund des Kali brier-Eingangssignals erwarteten, analogen Ausgangssignal über einstimmt.

Die erfindungsgemäße Kalibrierung setzt keine stabile Temperatur eines bestimmten Bauteils des Wandlers voraus. Sie kann in Bruchteilen von Sekunden ausgeführt werden und führt zu einer außerordentlich exakten Einpegelung. Der so kalibrierte DA-Wand ler zeichnet sich durch einen extrem linearen Phasengang aus.

Ein Ausführungsbeispiel der Erfindung und die damit verbun denen Vorteile werden nachstehend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 den Digitalteil und den Analogteil eines Digital/Analog-Wandlers mit Kalibrier-Steuereinrichtung und Offset-Register, in einem Block schaltbild;

Fig. 2 das Interpolationsfilter und den Abtast- und Haltekreis des DA-Wand lers, in einem Blockschaltbild;

Fig. 3 den Delta-Sigma-Modulator, in einem Blockschaltbild;

Fig. 4, 4a und 4b schematische Schaltbilder des getakteten Kondensatorfilters und kontinuierlichen Filters, welches das analoge Tiefpaßfilter umfaßt;

Fig. 5 ein Logik-Diagramm für die Kali brier-Steuereinrichtung und das Offset-Register;

Fig. 5a ein Zeitdiagramm für den Kalibrier- Schaltkreis.

In Fig. 1 ist ein Digital/Analog-Konvertersystem (DAC) darge stellt. Das DA-Wandlersystem besteht aus einem Digitalteil 10 und einem Analogteil 12. Der Digitalteil 10 umfaßt teilweise einen Interpolationskreis 14, der ein Interpolationsfilter sowie einen Abtast- und Haltekreis einschließt. Der Digital teil 10 umfaßt ferner einen Delta-Sigma-Modulator 16. Der Digitalteil 10 bewirkt eine Umwandlung des an einem Ein gang 18 anstehenden digitalen Eingangssignals in einen digi talen 1-Bit-Datenstrom an einem Ausgang 20. Der Ausgang 20 ist gleichzeitig Eingang des Analogteils 12, wobei der Analog teil 12 im allgemeinen einen 1-Bit-DA-Wandler 21 und ein analoges Tiefpaßfilter 22 umfaßt. Obwohl hier ein Delta- Sigma-Modulator 16 dargestellt ist, kann selbstverständlich auch jeder andere Typ eines 1-Bit-Quantisierers oder ein Äquivalent eingesetzt werden, um die Umwandlung in einen digitalen 1-Bit-Datenstrom durchzuführen. Der Delta-Sigma- Modulator 16 wird hier eingesetzt, da er sich durch gute Leistung bei niedrigem Niveau und differentieller Nichtli nearität auszeichnet. Die allgemeine Arbeitsweise des Digital teils 10 ist bekannt und beispielsweise beschrieben in Yasuykui Matsuya, Kuniharu Uchimura, Atsushi Awaiti und Takayo Kaneko, "A 17-Bit Oversampling D-to-A Conversion Tech nology Using Multi-Stage Noise Shaping", IEEE J. of Solid- State Circuits, Vol. 24, No. 4, August 1989. Auf diesen Auf satz wird hier ergänzend Bezug genommen.

Der Ausgang des Interpolationskreises 14 ist mit dem Eingang eines Summierers 24 verbunden, dessen Ausgang mit dem Eingang des Delta-Sigma-Modulators 16 verbunden ist. Der andere Ein gang des Summierers 24 ist mit dem Ausgang eines Offset-Regi sters 26 verbunden. Der Inhalt des Offset-Registers 26 stellt einen Gleichspannungs-Offset bereit, der ausreicht, um jedes möglicherweise in dem in Fig. 1 dargestellten System auf tre tende Gleichspannungsdrift-Problem zu korrigieren. Wie später noch erläutert werden wird, wird der Inhalt des Offset-Regi sters 26 bestimmt durch eine interne Kalibrierroutine.

Das Analogfilter 22 im Analogteil 12 ist mit einem Verstär ker 28 an seinem Ausgang versehen. Der positive Eingang des Verstärkers 28 ist an Masse angeschlossen, und sein negativer Eingang ist über ein Widerstandselement 30 mit dem Ausgang des Analogfilters 22 verbunden. Der Ausgang des Verstär kers 28 ist mit dem Eingang einer zweiten Verstärkerstufe 32 verbunden, und der Ausgang der zweiten Verstärkerstufe 32 ist verbunden mit dem einem Knotenpunkt 34 zugeordneten Pfad für den Analogausgang. Ein Widerstandselement 36 ist zwischen den negativen Eingang des Verstärkers 28 und den Knotenpunkt 34 geschaltet. Der Ausgang des Verstärkers 28 ist zu einem der Eingänge eines Gatters 38 geführt, dessen Ausgang mit dem Eingang eines Kalibrier-Steuerkreises 40 verbunden ist. Der andere Eingang des Gatters 38 ist durch den Kalibrier- Steuerkreis 40 mit einem Ausgang für ein Kalibrier/Squelch- Signal CAL/SQUELCH verbunden. Der Kalibrier-Steuerkreis 40 setzt den Inhalt des Offset-Registers 22 auf einen Offset- Wert. Der Kalibrier-Steuerkreis 40 verfügt ferner über einen Digital-Eingang 18 und einen Rücksetz-Eingang ausgangsseitig weist der Kalibrier-Steuerkreis 40 zudem eine Steuerleitung zu dem Interpolationskreis 14 auf, um dessen Ausgang auf alle Null-Werte während des Kalibrierzyklus zu zwingen. Zu Zwecken der Kalibrierung ist ein Schalter 44 am Analogausgang zwischen dem Knotenpunkt 34 und Masse vorgesehen. Steht der Knotenpunkt 34 mit Masse in Verbindung, so ist damit auch der Widerstand 36 über den Schalter 44 geerdet, wodurch der Verstärker 28 mit offenem Gegenkopplungszweig (open loop) betrieben wird und als Vergleicher arbeitet.

Im Betrieb initiiert der Kalibrier-Steuerkreis 40 eine interne Kalibrierprozedur, bei der erst der Ausgang des Interpolationskreises 14 in einen völligen Ruhezustand versetzt und dann der Inhalt des Offset-Registers 26 auf einen vorbestimmten Wert gesetzt wird. Dies ergibt das erste Eingangssignal für den Delta-Sigma-Modulator 16. Anschließend wird der Ausgang des Verstärkers 28 von dem Kalibrier- Steuerkreis 40 abgetastet, um festzustellen, ob das Signal am Ausgang des Analogfilters 22 über Null liegt. Wenn der Ausgang des Analogfilters 22 über Null liegt, so wird am Ausgang des Verstärkers 28 der Logikzustand "Null" anstehen. Wenn das Signal am Ausgang des Analogfilters 22 unter den Wert "Null" abfällt, so wird das Signal am Ausgang des Verstärkers 28 den logischen Wert "Eins" annehmen. Der Inhalt des Offset-Registers 26 wird so lange zum Durchlaufen einer Reihe von Werten veranlaßt, bis der Übergangspunkt am Ausgang des Verstärkers 28 gefunden ist; so wird der zutreffende Offset festgestellt, der am Ausgang des Analogfilters 22 einen Null-Wert und gleichzeitig einen Null-Wert am Eingang des Interpolationskreises 14 ergibt. Während des Kalibriervor gangs ist der Schalter 44 geschlossen und der ausgangsseitige Verstärker 32 hat kein Ausgangssignal. Obwohl in dieser Dar stellung der Summierer 24 zwischen dem Interpolationskreis 14 und dem Eingang des Delta-Sigma-Modulators 16 angeordnet ist, kann das Summierglied selbstverständlich auch am Digitalein gang des Interpolationskreises 14 vorgesehen sein. Jedoch hat sich herausgestellt, daß vom Schaltungsdesign her betrachtet der Abgleichvorgang zwischen dem Interpolationskreis und dem Delta-Sigma-Modulator 16 vorgenommen werden sollte.

In Fig. 2 ist nun das Blockschaltbild des Interpolations kreises 14 dargestellt, welcher das Interpolationsfilter und den Abtast- und Haltekreis (Sample-and Hold-Glied) enthält. Das Interpolationsfilter ist hier in einer dreistufigen Topo logie ausgeführt: Ein als 125 Abgriffe aufweisendes Halbband filter ausgeführtes 2fach- Interpolationsfilter 50, ein als 24 Abgriffe aufweisendes Filter ausgebildetes 2fach-Interpo lationsfilter 52 und ein als mit vier Abgriffen ausgestat tetes Filter ausgeführtes 2fach-Interpolationsfilter 54. Das Interpolationsfilter 50 arbeitet so, daß es die Abtastfre quenz für ein 18-Bit-Eingangssignal von 48 kHz auf ein 18- Bit-Signal von 96 kHz transformiert. Das Interpolations filter 52 arbeitet so, daß es die Abtastfrequenz von 96 kHz auf 192 kHz erhöht, und das 2fach-Interpolationsfilter 54 transformiert die Abtastrate von 192 kHz auf eine Abtastfre quenz von 384 kHz. Diese dreistufige Topologie wurde aus Gründen der Flächenausnutzung und im Hinblick auf effiziente Berechnung gewählt. Wie in einer parallelen Patentanmeldung des gleichen Anmelders näher beschrieben ist, hat das Interpo lationsfilter 52 die Aufgabe, den Phasen- und Frequenzgang des Analogfilters 22 im Analogteil 12 zu kompensieren. Aller dings können alle drei Interpolationsfilter 50, 52 und 54 dazu benutzt werden, diesen Phasen- und Frequenzgang auszu gleichen. Infolge der Ausstattung des Interpolations filters 50 mit einem Halbband-Filter, bei dem jeder andere Koeffizient Null ist, konnte eine wesentliche Reduzierung von Rechenvorgängen (z. B. Anzahl der Multiplikationen pro Se kunde) erzielt werden. Die Interpolationsfilter 52 und 54 sind ebenfalls mittels FIR-Filtern realisiert, wobei jedes dieser FIR-Filter die zugehörigen Filter-Koeffizienten in einem Speicher 56 abgespeichert hat.

Jedes FIR-Filter ist durch den Einsatz einer digitalen Signal verarbeitungseinheit (DSP, Digital Signal Processing) reali siert, welche im wesentlichen eine arithmetisch-logische Einheit (ALU, Arithmetic Logic Unit) ist, deren Eingänge im Multiplex-Verfahren betrieben werden, um die für die Filter funktion notwendigen Berechnungen auszuführen. Typischerweise werden digitale Filter durch eine Folge von in einer bestimm ten Reihenfolge auszuführenden Multiplikations- und Addi tions/Subtraktions-Schritten ausgeführt, wobei die Reihenfol ge sequentiell ist. Also werden die digitalen Daten des Ein gangs von jedem der FIR-Filter 50-54 gemäß dem im Speicher 56 abgespeicherten Koeffizienten verarbeitet. Dies ergibt die Filter- und Interpolationsfunktion für den Ausgang des die dritte Stufe darstellenden Interpolationsfilters 54.

Das Ausgangssignal von 384 kHz des die dritte Stufe darstel lenden Interpolationsfilters 54 ist gleichzeitig das Eingangs signal für einen 8fach-Abtast- und Haltekreis 58, der die Abtastfrequenz auf 3072 MHz erhöht. Dies ist dann das Ein gangssignal für die Summierstelle 24. Zusätzlich ist eine Steuerleitung 60 von dem Kalibrier-Steuerkreis 40 angeschlos sen. Diese Steuerleitung 60 bewirkt einen Über-Alles-Grundzu stand am Ausgang des Abtast- und Haltekreises 58 zu Zwecken des Kalibrierens, was nachstehend detailliert beschrieben wird.

Fig. 3 enthält ein Blockschaltbild des Delta-Sigma-Modula tors 16, welcher das digitale 18-Bit-Signal in einen 1-Bit- Datenstrom umwandelt. Das Signal am Ausgang des Summierers 24 wird auf den Eingang eines Summierers 62 gegeben und dann einer ersten Integrierstufe 64 zugeleitet. Das Ausgangssignal der ersten Integrierstufe 64 wird auf den Eingang einer Sum mierstelle 66 gegeben, deren Ausgangssignal dem Eingang einer zweiten Integrierstufe 68 zugeführt wird. Das Ausgangssignal der zweiten Integrierstufe 68 wird auf den Eingang einer dritten Integrierstufe 70 gegeben. Der Ausgang der dritten Integrierstufe 70 ist auf den Eingang einer Summierstelle 72 geschaltet, deren Ausgangssignal auf den Eingang einer vier ten Integrierstufe 74 gegeben wird. Der Ausgang der vierten Integrierstufe 74 ist mit dein Eingang einer fünften Integrier stufe 76 verbunden. Die Ausgänge aller Integrierstufen 64, 68, 70, 74 und 76 sind jeweils mit dem Eingang einer Summier stelle 80 über Vorwärtskopplungspfade 82, 84, 86, 88 und 90 verbunden, wobei diesen die Koeffizienten a₁, a₂, a₃, a₄ und a₅ zugeordnet sind. Das Ausgangssignal der fünften Integrier stufe 76 wird über einen negativen Rückkopplungspfad 92 auf den Eingang der Summierstelle 72 gegeben, wobei diesem der Koeffizient b₂ zugeordnet ist. Das Minuszeichen am Eingang der Summierstelle 72 deutet eine Subtraktion an. Zusätzlich wird auch das Ausgangssignal von der fünften Integrier stufe 76 über einen positiven Vorwärtskopplungspfad 94 auf den Eingang der Summierstelle 72 gegeben, wobei diesem ein Koeffizient b₃ zugeordnet ist. Ein Pluszeichen am Eingang des Rückkopplungspfades 94 zur Summierstelle 72 deutet eine Addi tion an. Der Rückkopplungspfad 96 verbindet den Ausgang der dritten Integrierstufe mit dem Eingang der Summierstelle 66 am Eingang der zweiten Integrierstufe 68, wobei der Rückkopp lungspfad 96 eine negative Gegenkopplung darstellt und einen zugehörigen Koeffizienten b₁ hat.

Das Ausgangssignal der Summierstelle 80 ist gleichzeitig das Eingangssignal für einen 1-Bit-Quantisierer, der das Ausgangs signal der Summierstelle 80 in ein Signal umwandelt, welches den Endwert mit positivem oder negativem Vorzeichen annimmt. Das Ausgangssignal des Quantisierers 98 passiert eine Verzö gerungs-Übertragungsfunktion 100 und erscheint als Ausgangs signal auf der Leitung 102. Das Ausgangssignal auf der Lei tung 102 wird gleichzeitig über ein Funktionsglied 103 mit Koeffizienten g auf den Eingang der Summierstelle 62 gegeben, so daß es zu dem digitalen Eingangssignal des Delta-Sigma- Modulators 16 hinzuaddiert wird. Die Struktur der Schaltung gemäß Fig. 3 stellt somit einen Delta-Sigma-Modulator fünf ter Ordnung dar. Die Koeffizienten dieses Modulators fünfter Ordnung, wie er in Fig. 3 dargestellt ist, sind in der nach stehenden Liste 1 aufgeführt.

Liste 1

Koeffizienten des Delta-Sigma-Modulators

In Fig. 4 ist das schematische Blockschaltbild des Analog teils 12 mit dem Analogfilter 22 dargestellt. Das Analog filter 22 besteht aus zwei Abschnitten, nämlich einem getakte ten Kondensatorfilter 106 sowie einem kontinuierlichen Filter teil 108. Das getaktete Kondensatorfilter 106 enthält ein Tiefpaßfilter vierter Ordnung vom Butterworth-Typ, während der kontinuierliche Filter 108 von einem Butterworth-Tiefpaß filter zweiter Ordnung gebildet wird.

Das getaktete Kondensatorfilter 106 wird von vier getakteten Kondensatorstufen 110, 112, 114 und 116 gebildet. Das analoge Eingangssignal wird auf den positiven Eingang einer Summier stelle 118 gegeben, deren Ausgang mit dem Eingang der ersten getakteten Kondensatorstufe 110 verbunden ist. Das Ausgangs signal der getakteten Kondensatorstufe 110 wird auf den posi tiven Eingang einer Summierstelle 120 gegeben. Das Ausgangs signal der Summierstelle 120 wird auf den Eingang der zweiten getakteten Kondensatorstufe 112 gegeben, deren Ausgang mit dem positiven Eingang einer Summierstelle 122 verbunden ist. Das Ausgangssignal der Summierstelle 122 wird auf den Eingang der dritten getakteten Kondensatorstufe 114 gegeben, deren Ausgang mit dem positiven Eingang einer Summierstelle 124 verbunden ist. Das Ausgangssignal der Summierstelle 124 wird auf den Eingang einer getakteten Kondensatorstufe 116 gege ben, deren Ausgang mit einem Knotenpunkt 126 in Verbindung steht. Der Knotenpunkt 126 ist auf alle negativen Eingänge der Summierstellen 118, 120, 122 und 124 rückgekoppelt.

Das kontinuierliche Filter 108 ist mit seinem Eingang an den Knotenpunkt 126 angeschlossen, wobei der Knotenpunkt 126 über einen Widerstand 128 mit dem Knotenpunkt 130 verbunden ist. Ein Kondensator 132 ist mit einer Elektrode mit dem Knoten punkt 130 verbunden; seine andere Elektrode ist an Masse angeschlossen. Der Knotenpunkt 130 ist über einen Wider stand 134 mit dem negativen Eingang eines Verstärkers 136 verbunden; dessen positiver Eingang ist an Masse angeschlos sen. Der Verstärker 136 ist vorzugsweise ein zur Realisierung von Filtern geeigneter Operationsverstarker. Der Ausgang des Verstärkers 136 ist mit dem Analog-Ausgang am Knotenpunkt 138 verbunden. Der Knotenpunkt 138 ist über einen in Serie ge schalteten Kondensator 140 mit dem negativen Eingang des Verstärkers 136 verbunden. Gleichzeitig ist der Knoten punkt 138 über einen Widerstand 142 mit dem Knotenpunkt 130 verbunden. Ein Schalter 144 ist zwischen den Analog-Ausgangs pfad am Knotenpunkt 138 und Masse geschaltet. Das Steuer signal CAL/SQUELCH wird über eine Steuerleitung 146 sowohl dem Verstärker 136 als auch dem Schalter 144 zugeführt. Wie unten noch beschrieben werden wird, dient die Steuerlei tung 146 dazu, das Ausgangssignal des Verstärkers 136 von dem Knotenpunkt 138 für den Analog-Ausgang verschwinden zu lassen und überdies den Schalter 144 während des Kalibriervorgangs zu schließen. Dies veranlaßt dann die erste Verstärker stufe 136, als Vergleicher zu arbeiten.

Fig. 4a dient der detaillierten Beschreibung des Verstär kers 136. Dieser Verstärker 136 besteht aus einer ersten Stufe 148 und einer Ausgangsstufe 150. Die Ausgangsstufe 150 enthält zwei CMOS-Transistoren 152, von denen der eine mit seinem Source/Drain-Pfad zwischen positiver Spannung und dem Ausgangsknotenpunkt 138 schaltet und von denen der andere Transistor mit seinem Source/Drain-Pfad zwischen den Knoten punkt und Masse geschaltet ist. Die Transistoren 152 werden durch das CAL/SQUELCH-Signal auf der Leitung 146 gesteuert, um den Knotenpunkt 138 vom Ausgang der ersten Stufe 148 zu trennen. Der Ausgang der Stufe 148 stellt die Vergleichsope ration zur Verfügung, deren Ergebnissignal auf einen Eingang des Gatters 38 (vergleiche Fig. 1) gegeben wird. Der andere Eingang des Gatters 38 ist mit der Leitung 146 verbunden. Somit wird der Schalter 144 geschlossen und der Knoten punkt 138 mit Masse verbunden, sobald der Kalibriervorgang eingeleitet wird.

Ein Detail der getakteten Kondensatorstufen 110-116 ist in Fig. 4b dargestellt. Jede dieser Stufen weist eine Verstär kerstufe 143 auf, die einen zwischen ihrem negativen Eingang und dem Ausgang angeordneten Rückkopplungs-Kondensator 145 hat. Am Eingang ist ein geschalteter bzw. getakteter Kondensa tor 147 vorgesehen, der vom Ausgang der vorangehenden Summier stelle 118-124 mit zugehörigen, in der Nähe angeordneten Schaltern geschaltet wird. Die Schalter werden durch Signale Φ 1 und Φ 2 gesteuert. In gleicher Weise hat der Rückkopp lungszweig einen damit in Serie geschalteten getakteten Kon densator 149 und Zugang zum negativen Eingang des Verstär kers 143. Gleichartige Schalter sind in einer Anordnung von getakteten Kondensatoren vorgesehen und werden durch die Zeitsignale Φ 1 und Φ 2 gesteuert. Hierbei handelt es sich um eine übliche Schaltungsstruktur.

Ein den Kalibrier-Steuerkreis 40 näher erläuterndes Block schaltbild ist in Fig. 5 enthalten. Das Offset-Register ist ein 16-Bit-Register. Es ist eine Steuereinheit 154 für fort laufende Annäherung (Approximation) vorgesehen, welche über eine Schnittstelle mit dem Offset-Register 26 zusammen arbei tet. Das Offset-Register 26 hat 16 Bits, die von einem LSB (Last Significant Bit) bis zu einem MSB (Most Significant Bit) reichen. Die Steuereinheit 154 für fortlaufende Annähe rung ist dafür ausgelegt, entweder jedes Bit im Offset-Regi ster 26 auf den logischen Wert "Null" oder jedes Bit auf den logischen Wert "Eins" zu setzen. Die Steuereinheit 154 für sukzessive Annäherung ist dafür ausgelegt, anfangs alle Regi ster im Offset-Register 26 auf den logischen Wert "Null" zu setzen und anschließend jedes Bit, beginnend mit dem MSB, zu setzen und anschließend, sofern zweckmäßig, auf ein Rücksetz signal am Ende des Zyklus zu warten, welches bei seinem Er scheinen das Bit auf "Null" zurücksetzt, und dann den Zyklus mit dem nächst tieferen Bit fortzusetzen. Das CAL/SQUELCH- Signal stellt den Eingang für die Steuereinheit 154 für suk zessive Approximation auf der Leitung 146 dar und löst die Operation aus.

Ein ferner vorgesehener 10-Bit-Zähler 156 hat zwei Eingabe eingänge EN 1 und EN 2, die eine Ingangsetzung des Zäh lers 156 bewirken. Der Freigabeeingang EN 1 ist über eine Leitung 159 mit einem Ausgang der Steuereinheit 154 für fort laufende Annäherung verbunden. Das Ausgangssignal auf der Leitung 159 wird durch einen internen Zähler 160 erzeugt. Von der Steuereinheit 154 wird ein Rücksetzsignal auf eine Lei tung 162 ausgegeben, um den 10-Bit-Zähler für jedes von der Steuereinheit 154 getestete Bit rückzusetzen. Das MSB des Zählers 156 erscheint als Ausgang auf der Leitung 164 zu einem Rücksetzeingang an der Steuereinheit 154 für fortlaufen de Annäherung. Wie später noch beschrieben wird, dient eine Leitung 164 und das daraufliegende Signal dazu, das über prüfte Bit vor einem Rücksetzen auf den logischen Wert "Null" zu schützen. Das Ausgangssignal des Vergleichers auf der Leitung 158 wird auf den Freigabeeingang EN 2 gegeben und inkrementiert den Zähler 156, wenn es mit dem Takteingang kombiniert wird. Der Takteingang ist mit einem Signal beauf schlagt, welches das 64fache der Abtastfrequenz F_S ist.

In Fig. 5a ist ein Zeitdiagramm für den Kalibriervorgang dargestellt. Das CAL/SQUELCH-Signal ist durch ein Signal 166 repräsentiert, dessen ansteigende Flanke die Kalibrierproze dur startet. Das MSB der Steuereinheit 154 wird repräsentiert durch einen zweiten Impuls 167, welcher dem Impuls 166 folgt. Ein Zählerrücksetzsignal wird gleichzeitig mit dem Impuls 167 erzeugt und über die Leitung 162 an den Zähler 156 ausgege ben, um den Zählerstand darin auf Null rückzusetzen. Der Freigabeeingang EN 1 des Zählers 156 auf der Leitung 159 wird für eine bestimmte Ruhezeit 168 auf niedrigem Spannungsniveau (low) gehalten. Diese Ruhezeit ist vorgesehen, um den Digi tal/Analog-Wandler für ein bestimmtes Zeitintervall nach Beaufschlagung des Eingangs des Digital/Analog-Wandlers mit einem neuen Eingangssignalwert zur Ruhe kommen zu lassen, wobei dieses Eingangssignal von allen logischen "Null"s am Eingang des Summierers 24 gebildet wird. Typischerweise ist das analoge Tiefpaßfilter 22 die primäre Komponente des Schaltkreises, die für dieses Erfordernis von Bedeutung ist. Die Freigabeleitung 159 ändert dann für 1.024 Takte ihr Span nungsniveau auf "Hoch", was durch einen Impuls 165 repräsen tiert wird, wobei dies der gleiche Takt ist, wie er dem Ein gang des 10-Bit-Zählers 156 zugeführt wird. Die Zählfunktion wird von einem Zähler 160 ausgeführt. Nach 1.024 Takten wird die MSB-Leitung 164 abgetastet, um ein Rücksetzsignal zu erhalten, welches dann, wenn es den Zustand "Hoch" hat, das betreffende Bit nicht rücksetzt. Die Rücksetzfunktion er scheint bei einem Impuls 163, welcher dann, wenn das MSB des Zählers niedriges Spannungsniveau (low) annimmt, zu einem Rücksetzen des Bits auf Null führt. Anschließend wird das auf das MSB nächstfolgende Bit gesetzt, kann der Digital/Analog- Wandler für die mit dem Bezugszeichen 168 versehene Offset- Ruhezeit in den Ruhezustand gehen und wird das Ausgangssignal des Vergleichers über 1.024 Takte abgetastet. Dies wird für alle 16 Bits fortgesetzt.

Die Steuereinheit für fortlaufende Annäherung kann in einem zweiten Arbeitsmodus ein Signal auf einem Preset-Eingang 161 empfangen. Der Preset-Eingang 161 bringt ein anderes Bit als das MSB dazu, das erste in der fortlaufenden Approximations- Routine zu sein. Zusätzlich setzt das CAL/SQUELCH-Signal nicht alle Bits im Offset-Register 26 auf Null, wenn das Preset-Signal 161 benutzt wird. Der Wert im Register wird festgehalten, so daß die Suche in kürzerer Zeit durchgeführt werden kann.

Der vor stehend beschriebene Kalibrier-Steuerkreis 40 ist dafür ausgelegt, daß er das CAL/SQUELCH-Signal im Ansprechen auf ein externes Rücksetzsignal generiert. Darüber hinaus ist das Kalibrier-Steuersignal dazu geschaffen, mit dem Digital- Eingang 18 verbunden zu werden und den Augenblick festzustel len, wenn alle dessen Bits für eine vorbestimmte Zeitdauer den logischen Wert "Null" haben. Sofern dieser Zustand vor liegt, erzeugt der Kalibrier-Steuerkreis 40 das CAL-SQUELCH- Signal. Auf diese Weise wird ein mit Masse verbundener Aus gang immer dann geschaffen, wenn der Ausgang des Digital/ Analog-Wandlers einen echten Null-Eingangswert annimmt. Immer dann, wenn dieser Zustand auftritt, setzt der Kalibrier- Steuerkreis 40 den Bit-Zähler 156 zurück, so daß die Kalibrie rung nicht von einem Offset-Wert von Null aus begonnen wird. Vielmehr beginnt diese mit einem Offset-Wert, der geringfügig geringer ist als der im Offset-Register 26 zuvor eingespei cherte Offset-Wert. Es ist deshalb nicht notwendig, die gesam te binäre Suche, die von der Bit-Steuereinheit 154 durchge führt wird, zu durchlaufen, sondern statt dessen einen modifi zierten Suchlauf.

Obwohl vorstehend der Kalibriervorgang hinsichtlich eines Null-Offsets beschrieben wurde, könnte der Verstärkungsfaktor des Delta-Sigma-Modulators auch eingestellt werden. Dies würde für ein bekanntes Eingangs signal die Messung von zwei Spannungen, nämlich einer niedrigen Spannung sowie einer hohen Spannung, erforderlich machen. Das bekannte Eingangs signal könnte in der summierstelle 24 durch das Offset-Regi ster 26 auf addiert werden, und es könnte dann eine Messung erfolgen. Eine Berechnung könnte durchgeführt werden, und der Verstärkungsfaktor des Delta-Sigma-Modulators könnte eingere gelt werden. Dies wäre eine ähnliche Vorgehensweise, wie sie in dem US-Patent Nr. 4 943 807 (Early) vom 24. Juli 1990 beschrieben ist.

Es soll nochmals zusammengefaßt werden, daß hier eine Gleich- Spannungs-Kalibriereinrichtung für einen Digital/Analog-Wand ler vorgeschlagen wird. Der Digital/Analog-Wandler wird in einen Kalibriermodus versetzt, und sein Eingang wird auf den logischen Zustand "low" gesetzt. Eine bekannte Offset-Span nung wird dann dem Digital/Analog-Wandler zugeführt und deren Wert wird nach einem binären Suchraster variiert. Wenn das Ausgangssignal echt zu Null geworden ist, wird der Betrag der Offset-Spannung in dem Register abgespeichert und anschlie ßend zu dem externen Eingangssignal während des normalen Betriebs hinzuaddiert. Während des Kalibriervorgangs wird das Ausgangssignal unterdrückt und auf Massepotential gehalten, um den Ausgang mit einer niedrigen Impedanz abzuschließen.

Obwohl vorstehend ein bevorzugtes Ausführungsbeispiel detail liert beschrieben ist, können darin auch verschiedene Abände rungen, Ersetzungen und Abweichungen vorgenommen werden, ohne die grundlegenden Gedanken und Prinzipien der Erfindung zu verlassen.

Bezugszeichenliste

10 Digitalteil
12 Analogteil
14 Interplationskreis
16 Delta-Sigma-Modulator
18 Digital-Eingang
20 Analog-Ausgang
21 Digital-Analog-Wandler (DAC)
22 Tiefpaßfilter
24 Summierer
26 Offset-Register
28 Verstärker
30 Widerstandselement
32 (zweite) Verstärkerstufe
34 Knotenpunkt
36 Widerstand
38 Gatter
40 Kalibriersteuerkreis
44 Schalter
50 Interpolationsfilter
52 Interpolationsfilter
54 Interpolationsfilter
56 Speicher
58 Abtast- und Haltekreis (Sample-and-Hold-Glied)
60 Steuerleitung
62 Summierstelle
64 (erste) Integrierstufe
66 Summierstelle
68 (zweite) Integrierstufe
70 (dritte) Ingetrierstufe
72 Summierstelle
74 (vierte) Integrierstufe
76 (fünfte) Integrierstufe
80 Summierstelle
82 Vorwärtskopplungspfad
84 Vorwärtskopplungspfad
86 Vorwärtskopplungspfad
88 Vorwärtskopplungspfad
90 Vorwärtskopplungspfad
92 Rückkopplungspfad
94 Rückkopplungspfad
96 Gegenkopplungszweig
98 1-Bit-Quantisierer
100 Verzögerungs-Übertragungsfunktion
102 Leitung
103 Funktionsglied
106 getaktetes Kondensatorfilter
108 kontinuierliches Filter
110 Kondensatorstufe
112 Kondensatorstufe
114 Kondensatorstufe
116 Kondensatorstufe
118 Summierstelle
120 Summierstelle
122 Summierstelle
124 Summierstelle
126 Knotenpunkt
128 Widerstand
130 Knotenpunkt
132 Kondensator
134 Widerstand
136 Verstärker
138 Knotenpunkt
140 Kondensator
142 Widerstand
143 Verstärkerstufe
144 Schalter
145 Rückkopplungs-Kondensator
146 Steuerleitung
147 Kondensator
148 (erste) Stufe
149 Kondensator
150 Ausgangsstufe
152 Transistoren
154 Steuereinheit
156 10-Bit-Zähler
159 Leitung
160 Zähler
161 Preset-Eingang
162 Leitung
164 Leitung
165 Impuls
166 Signal
167 Impuls
168 Ruhezeit
169 Rücksetzsignal

Claims

1. Digital/Analog-Wandler mit integrierter Kalibriereinrichtung, mit

- einem Digitaleingang zur Aufnahme eines digitalen Eingangs signals;
- einem Analogausgang zur Ausgabe eines analogen Ausgangs signals, das dem Wert des digitalen Eingangssignals ent spricht; und
- einem Offset-Schaltkreis zur Verschiebung des Pegels des Ana logausgangs um eine Offset-Spannung;

dadurch gekennzeichnet, daß der Offset-Schalt kreis aufweist:

- eine digitale Summierstelle (24);
- ein Offset-Register (26) zur Abspeicherung des Betrags der Offset-Spannung als digitaler Wert, wobei der Ausgang dieses Offset-Registers der Summierstelle (24) zugeführt wird, um zu dem digitalen Eingangssignal auf dem Verarbeitungspfad des Di gital/Analog-Wandlers hinzuaddiert zu werden;
- eine Abtastschaltung zum Abtasten des Pegels des analogen Aus gangssignals des Digital/Analog-Wandlers, sobald ein vorbe stimmtes digitales Kalibrier-Eingangssignal auf den Digi tal/Analog-Wandler gegeben wird; und
- eine Register-Steuerschaltung (40), die den Wert der Offset- Spannung in dem Offset-Register (26) solange variiert, bis der Pegel des analogen Ausgangssignals im wesentlichen mit einem vorbestimmten analogen Kalibrier-Ausgangssignal übereinstimmt, während das vorbestimmte digitale Kalibrier-Eingangssignal auf den Digital/Analog-Wandler gegeben wird.

2. Digital/Analog-Wandler nach Anspruch 1, dadurch gekenn zeichnet, daß das vorbestimmte digitale Kalibrier-Ein gangssignal einen Wert von ungefähr "Null" hat, und das vorbe stimmte analoge Kalibrier-Ausgangssignal ebenfalls einen Wert von ungefähr "Null" hat.

3. Digital/Analog-Wandler nach Anspruch 1 oder 2, gekenn zeichnet durch:

- einen Analog-Ausgangsanschluß (34) zur Aufnahme des analogen Ausgangssignals vom Digital/Analog-Wandler;
- einen Unterdrückungs-Schaltkreis, der das analoge Ausgangs signal vom dem Analog-Ausgangsanschluß (34) im Ansprechen auf die Erzeugung des Kalibriersignals fernhält; und
- einen Spannungs-Steuerschaltkreis, der den Analog- Ausgangsanschluß (34) auf eine vorbestimmte Spannung setzt, wenn der Analog-Ausgangsanschluß durch den Unterdrückungs- Schaltkreis vom Ausgangssignal des Digital/Analog-Wandlers isoliert wird.

4. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 3, da durch gekennzeichnet, daß er einen Delta-Sigma- Modulator (16) enthält.

5. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 4, gekennzeichnet durch:

- ein Interpolationsfilter (14) zur Erhöhung der Frequenz der Abtastung des digitalen Eingangssignals;
- einen Abtast- und Haltekreis (58), dem das Ausgangssignal des Interpolationsfilters (14) zugeführt wird;
- einen n-Bit-Quantisierer, der das Ausgangssignal des Abtast- und Haltekreises in einen digitalen n-Bit-Datenstrom umwandelt;
- einen n-Bit-Digital/Analog-Wandler (21), der das Ausgangs signal des n-Bit-Quantisierers in ein analoges Signal umwandelt;
- ein analoges Tiefpaßfilter (22), welches das Ausgangssignals des n-Bit-Digital/Analog-Wandlers (21) filtert, um dessen hochfrequente Signalanteile, die außerhalb der Bandbreite des Tiefpaßfilters liegen, auszufiltern; und
- einen Kalibrierschaltkreis zur Bestimmung des Offset-Werts im Ansprechen auf die Erzeugung eines Kalibriersignals, wobei dieser Offset-Wert durch den Kalibrierschaltkreis so bestimmt wird, daß ein vorbestimmter Wert für das digitale Eingangs signal am Digitaleingang (18) zu einem vorbestimmten Wert für das analoge Ausgangssignal am Analogausgang führt.

6. Digital/Analog-Wandler nach Anspruch 5, dadurch gekenn zeichnet, daß die digitale Summierstelle (24) zwischen dem Abtast- und Halteschaltkreis und dem Quantisierer angeordnet ist, und daß der Ausgang das Offset-Registers (26) auf die Summierstelle (24) geschaltet ist, um den Offset-Wert des digi talen Ausgangssignals des Abtast-und Halteschaltkreises auf zu summieren.

7. Digital/Analog-Wandler nach Anspruch 5 oder Anspruch 6, da durch gekennzeichnet, daß der n-bit-Quantisierer einDelta-Sigma-Modulator (16) ist.

8. Digital/Analog-Wandler nach einem der Ansprüche 5 bis 7, da durch gekennzeichnet, daß das Interpolations filter (14) ein Filter mit endlicher Impulsantwort ist und mit vorbestimmten Koeffizienten für die entsprechende Filterfunktion mit endlicher Impulsantwort arbeitet.

9. Digital/Analog-Wandler nach einem der Ansprüche 5 bis 8, da durch gekennzeichnet, daß das Analogfilter (22) umfaßt:

- ein mit Schaltkondensatoren aufgebautes Tiefpaßfilter (106); und
- ein zeitkontinuierliches Tiefpaßfilter (108), welches das Aus gangssignal des Schaltkondensator-Filters aufnimmt und dessen Ausgang mit dem Analogausgang (34) verbunden ist.

10. Digital/Analog-Wandler nach einem der Ansprüche 5 bis 9, da durch gekennzeichnet, daß der Kalibrier-Schalt kreis umfaßt:

- eine Einrichtung, die das digitale Eingangssignal auf ein vor bestimmtes digitales Kalibrier-Eingangssignal setzt; und
- eine Abtastschaltung, die den Pegel des ausgegebenen analogen Ausgangssignals abtastet.

11. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Register- Steuerschaltung (40) den Offset-Wert des Offset-Registers (26) mittels eines binären Suchalgorithmus fortlaufend verändert und den Betrag des Offset-Werts an das Offset-Register übergibt, so bald das analoge Ausgangssignal im wesentlichen dem vorbestimm ten analogen Kalibrier-Ausgangssignal entspricht.

12. Verfahren zur Kalibrierung eines Digital/Analog-Wandlers, bei dem ein digitales Eingangssignal in ein entsprechendes digi tales Ausgangssignal umgewandelt wird und der Pegel des analogen Ausgangssignals durch einen Offset-Wert verschoben wird, gekennzeichnet durch die Verfahrensschritte:

- Abspeichern des Betrags der Offset-Spannung als digitaler Wert;
- Addieren des abgespeicherten Werts der Offset-Spannung zu dem digitalen Eingangssignal;
- Abtasten des Pegels des analogen Ausgangssignals, sobald ein vorbestimmtes digitales Kalibrier-Eingangssignal auf den Digi tal/Analog-Wandler gegeben wird;
- Verändern des abgespeicherten Werts der Offset-Spannung so lange, bis der Pegel des analogen Ausgangssignals im wesentlichen mit dem vorbestimmten analogen Kalibrier-Ausgangssignal über einstimmt, wenn das vorbestimmte digitale Kalibrier-Eingangs signal auf den Digital/Analog-Wandler gegeben wird.

13. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß das vorbestimmte digitale Kalibrier-Eingangssignal einen Wert von im wesentlichen "Null" hat, und das vorbestimmte analoge Kalibrier-Ausgangssignal ebenfalls einen Wert von im we sentlichen "Null" hat.

14. Verfahren nach Anspruch 13, gekennzeichnet durch die verfahrensschritte:

- Fernhalten des analogen Ausgangssignals vom Analog-Ausgang des Digital/Analog-Wandlers im Ansprechen auf die Erzeugung eines Kalibrier-Signals; und
- Beaufschlagen des Analog-Ausgangs mit einer vorbestimmten Spannung, sobald das analoge Ausgangssignal von dem Analog- Ausgang ferngehalten wird.

15. Verfahren nach einem der Ansprüche 12 bis 14, gekenn zeichnet durch die weiteren Verfahrensschritte:

- Filtern des digitalen Eingangssignals mittels eines Interpola tionsfilters zwecks Erhöhung der Abtastfrequenz;
- Verarbeiten des Ausgangssignals des Interpolationsfilters durch einen Abtast- und Haltekreis;
- Umwandeln des Ausgangssignals des Abtast- und Haltekreises in einen digitalen n-Bit-Datenstrom;
- Umwandeln des digitalen n-Bit-Datenstroms in ein analoges Signal;
- Filtern des konvertierten analogen Signals mittels eines ana logen Tiefpaßfilters, um die darin enthaltenen Informationsan teile mit außerhalb der Bandbreite der Tiefpaß-Filterung lie genden hohen Frequenzen zu entfernen;
- Verschieben des Pegels des Analog-Ausgangs durch einen Offset- Wert; und
- Bestimmen des Offset-Werts im Ansprechen auf die Erzeugung ei nes Kalibriersignals in der Weise, daß ein vorbestimmter digi taler Eingangswert am Digitaleingang zu einem Ausgangssignal mit vorbestimmtem analogen Ausgangswert führt.

16. Verfahren nach Anspruch 15, dadurch gekenn zeichnet, daß der Verfahrens schritt der Offset-Verschie bung folgende Einzelschritte umfaßt:

- Vorsehen eines Offset-Registers;
- Abspeichern des Offset-Werts als digitaler Wert in dem Offset- Register; und
- Addieren des Ausgangssignals des Offset-Registers mit dem von dem Abtast- und Haltekreis abgegebenen digitalen Signal, wobei zuvor das Ausgangssignal des Abtast- und Haltekreises in einen digitalen n-bit-Datenstrom umgewandelt wird.

17. Verfahren nach Anspruch 16, dadurch gekenn zeichnet, daß der Verfahrensschritt des Umwandelns des Ausgangssignals des Abtast- und Haltekreises in einen digitalen n-Bit-Datenstrom die Verarbeitung des Ausgangssignals des Ab tast- und Haltekreises durch einen Delta-Sigma-Modulator umfaßt.