JPS5953727B2 - 補正回路付ｄａ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は線形性の悪いＤＡ変換器を外部補償回路により
良くし、各ビットの重みの微調整および経時変化等を自
動的に修正できる補正回路付ＤＡ変換器に関する。

従来、高精度のＤＡ変換器では高精度を保持するために
、たとえば各ビットの重み電流を微調整できるようにし
て初期精度を持たせるとともに、重み電流の経時変化に
対しては適当な期間毎に上記と同様に微調整を行なう方
法が一般的である。

しかるに最近にみられるように、ＤＡ変換器がモジュー
ルあるいはＩＣにより提供される場合には、内部回路を
調整できないため精度の経時変化等に対処できない。

またＩＣでは高精度化のため重み抵抗をトリミングして
いるが、それにも限界があり、現在１０〜１２ビット程
度のＤＡ変換器が限度であり、歩留りも良いものではな
い。

この対策として第１図に示す補償法が考えられる。

第１図の動作を以下に説明する。

対象とする線形性の悪いＤＡ変換器１の出力電流ｉ。

を増幅器３１と帰還抵抗３２から成る電流−電圧変換器
２に入力し、変換器２の出力電圧を高精度電圧計６によ
り測定する。

ＭＳＢ −ＬＳＢの各ピッ）・のみが１である信号を順
に入力し、電圧計６の測定値が期待値になるように重み
補正回路４ａ〜４ｎまたは分流器５ａ〜５ｎを順に調整
する。

重み補正回路４ａ〜４ｎおよび分流器５ａ〜５ｎの回路
例として第２図に示す回路があり、分流比を手動で変え
ることにより重み補正ができる。

以上述べた方法は、補正方法として十分であるが、補正
の自動化ができないという欠点がある。

一方、補正か韮動的に行なわれる例を第３図に示す。

同図の動作を以下に説明する。対象とする１０ピツ）Ｄ
Ａ変換器１１に適当なディジタルデータ１００をレジス
タ７１を介して入力し、その出力電流ｉ。

を電流−電圧変換器２で電圧に変換する。

この電流−電圧変換器２は第１図のものと同じものでよ
い。

この電圧ｅ。を高精度ＡＤ変換器６１でテ゛イジタル量
に変換し、この出力１００′と入力データ１００との差
分ディジタル量７４ａをディジタル加算回路７４で求め
る（出力１００′と入力１００とは符号は逆であるため
、加算により、差が求まる。

）上述の誤差の大きさの仮定からこの差分テ゛イジタル
量７４ａは符号ビットを入れて５ビツトで表わすことが
できる。

つぎに上記ディジタル入力データの上位４ビツト１００
ａを番地とし、その番地に上記符号ビット＋４ビツトの
上記差分ディジタル量７４ａをメモリー７３に記憶する
。

同様のことを上位４ビツトのディジタルデータを順に変
えて行ない、上位４ビツトで構成される番地の全てに順
次、測定した差分ディジタル量をメモリー７３に書き込
む。

ただし上記操作の期間中はメモリー７３の出力が後述す
る補正用ＤＡ変換器１２に入力されないようにし、操作
が完了した段階では上記補正用ＤＡ変換器１２が動作す
るようにする。

また、操作が完了した段階では、６１．７４は動作させ
ない。

したがって上記操作が終了した段階では、入力データに
応じて、ＤＡ変換器１１の補正テ゛−夕７３ａがメモリ
７３から出力され、レジスタ７２にセットされ、このレ
ジスタ内の補正データに基づき補正用の５ピッ１−ＤＡ
変換器１２を駆動し、補正電流ｉ。

を送出し、１０ピツ）ＤＡ変換器１１の出力ｉ。

に加算することにより下位４ビット分に相当する線形誤
差を補正した出力をうろことができる。

ここでレジスタ７１および７２は、テ゛イジタルデータ
のＤＡ変換器への入力タイミングをそろえるためである
。

またメモリー７３として不揮発生の素子を使用すれば一
旦電源を切ったのちでも上記の補正データ書き込み操作
をする必要がない。

以上述べた回路は、ディジタルメモリーおよび加算回路
等のディジタル素子のほか５ピツ）ＤＡ変換器１２が１
台で構成できるため非常に簡単である。

またディジタル素子はＩＣ化も容易であるため、線形酸
の悪いＩＣ化ＤＡ変換器内に組込んで、従来不可能であ
った高精度のＩＣ化ＤＡ変換器を構成できる利点を有す
る。

次に、補正用ＤＡ変換器を要しない、他の例について説
明する。

今、かりにＤＡ変換器の特性が第４図の実線ａ−ｂ−ｅ
−１−ｉのごとき関係にあるとする。

鎖線ａ −ｂ’〜ｅ′〜ｉ′は理想の出力特性とする。

この場合、もし、入力データが、例えばＢ点の場合、実
際の出力ｅ。

は５点にて与えられる。

一方理想の出力はｂ′点にて与えられる。従って、入カ
テ゛−タＢに対して、ｂ′点の出力と同じ出力を得るに
は、入力データＢの値を補正し、Ｃにすれば、０点の値
をうろことができる、この０点とｂ′点とを同一となる
ごとく、入カテ゛−タＣを選べば、実際の入力データＢ
に対して理想の出力点ｂ′と同じ出力をうろことかで゛
きる。

従って、この目的を達成するには、入力データＢに、入
力データＣと入力データＢの差に相当する分を加算する
ことにより実現することができる。

全く同様に、例えば人カテ゛−タＤに対しては、入力デ
ータをＥになるごとく補正すればよい。

第５図は、このような原理を実現する例である。

なお、図中、第３図と同じものには、同一符号を付しで
ある。

この図においては、入力データ１００の下位６ビツト１
００ｂと、補正データのメモリ７３の出力の加算器７５
を設けた所に特徴がある。

メモリ７３に補正テ゛−夕７４ａを書き込むところまで
は、第３図と同じである。

補正データ書き込み終了後、任意の入力データ１００を
入力すると、その上位４ビツト１００ａによりメモリ７
３の内容が読出され、レジスタ７２にセットされる。

レジスタ７２の出カフ２ａと、人カテ゛−夕１００ｂの
下位６ビツ）１００ｂとの加算を加算器７５で行い、こ
の加算結果７５ａを、補正後の下位６ビツトとしてレジ
スタ７１に入力する。

上位４ビツト１００ａは、入力データ１００より直接入
力する。

このようにすることにより、レジスタ７１には、理想出
力を得るための、補正された入力データがセットされ、
ＤＡ変換器１１より理想出力が得られる。

例えばＢの入力データを０００１００００００とする。

ｂ′点と同じ出力を与える入カテ゛−タＣと入カテ゛−
夕の差が０１１０とすると、この差が補正データとして
、メモリ７３のアドレス０００１に記憶されていること
になる。

この結果入カテ゛−タＢを入力すると、メモリ７３から
補正データ０１１０が読出され、これが加算器７５にお
いて、入力データＢの下位６ビツト００００００と加算
され、その結果、補正後の下位６ビツ） ０００１１０
が出カフ５ａとして得られる。

結局レジスタ７１には上位４ビツト０００１と合まって
、０００１０００１１０なる入カテ゛−夕がセットされ
る。

この入力データは丁度Ｃに相当する。

その結果、０点の出力が得られ、この出力は入カテ゛−
タＢに対する理想の出力点ｂ′と同一出力となることが
わかる。

以上のごとくにして、補正用のＤＡ変換器が不要でかつ
自動的にＤＡ変換器の非線形性を補正することができる
。

しかし、第５図の例にあっては、第４図の特性曲線上の
各線分の終端近傍、すなわちｄ−ｅ問およびｈ−ｉの部
分については、正しく補正することが出来ない。

たとえば入力データＦに対して理想の出力点ｆ′を得る
ために、第４図のごとき補正を行うと、第４図のｇ″点
に対する入カテ゛−タＧに、補正される。

しかしこの時の出力はｇ点で与えられ、理想点ｆ′とは
異なる。

また、入カテ゛−タＪに対しては、理想点ｊ′を与える
ための補正入力データはＭとなる。

しかし、この時は、入力データの許される最大値Ｉをこ
えるため、入力データＪに対して正当な出力は得らない
ことになる。

このような場合には第５図の構成において、加算器７５
により入力データの下位６ビツトとメモリ７３の補正デ
ータとの加算結果がオーバーフローする場合に相当する
。

従って、このようなオーバーフローが発生したときには
、何らかの補正手段を講じなければならない。

そこで、本発明はＤＡ変換器の全出力範囲にわたって出
力の補正が可能で、かつＤＡ変換器の非直線性も補正で
きる補正回路付ＤＡ変換器を提供することを目的とする
。

まず第４図を用いてその原理を説明する。

例えば入力データがＦの場合、現実の出力点ｆの出力で
なく、理想の出力点ｆ′の出力を得るには、別個に、固
定の補正用の定電流源を併用すればよい。

この定電流源の電流量としては、ｆ点とｆ′点の差に相
当する電流量であればよい。

しかし、他の点、たとえば入力データがＪのときには、
ｊ点とｊ′点の差に相当する電流量が必要となる。

従って、入力データ域ごとに異なる電流源が必要となる
。

そこで本発明ではこれらの電流源を１個の電流源でまか
なう方法を提供する。

すなわち、実際の出力点と、理想点の差の最大誤差を補
正しうるに足る最大誤差以上の電流源１個を用いる方法
を提供する。

今、入力データがＦのとき、補正用の電流源により、「
とｆ″の差に相当する電流を供給するとすれば、ＤＡ変
換器からはｆ″点と同じ出力、すなわち、ｆｏ点の出力
を与えるように、入力データをＦからＦ。

に補正すればよい。このためには、入力データ（例えば
Ｆ）を、第５図の方法により補正した結果（例えばＧに
なり）、下位６ビツトの加算結果がオーバーフローした
場合、補正後の入力データ（今の場合はＧ）から補正電
流量ｆ −ｆ”間相当量を入力データに換算した値を差
引いた値を入力データ（今の場合はＦ。

）とすればよい。

このことを別の表現で定量的に示せば次の通りである。

すなわち、入力データを一般にＸ、このときの現実の出
力に対するテ゛−タ量をＹとすると、第４図の１）−ｅ
の間のＤＡ変換器の特性は、補正すべき量をΔＸとする
と Ｙ＝Ｘ−ΔＸ ・・・・・・（１）で表わされ
る。

以下、ΔＸ〉０の場合の補正を正補正、ΔＸ〈０の場合
の補正を負補正とよぶことにする。

ＸがＢ−Ｄ間のときには、第５図の方法により ｘ’＝ｘ十ΔＸ ・・・・・・（２）という補正
データを入力するようにすれば、補正後の出力 Ｙ’−Ｘ ・・・・・・（３） が得られる。

人カテ゛−タＸかＤ−Ｅ間ではＸ十ΔＸという加算結果
が、人力データＥをこえるために正しい補正を行うこと
ができなかった。

そこで、別途、一定の電流源により入力Ｘ。

に相当する電流を流しこれをＤＡ変換器の出力に加算せ
しめ入カテ゛−夕をＸ″に補正し、このＸ／／が入力デ
ータのＢ−Ｅ間にくるようにすれば、得られる出力Ｙ″
はＹ″＝Ｘ″−ΔＸ ＋ Ｘｏ ” ” ”（
４）この値がＸに等しくなるためには Ｘ＝Ｘ”−ΔＸ ＋ Ｘｏ ’ ” ’ ”（
５）すなわち Ｘ″＝Ｘ−Ｘｏ＋ΔＸ・・・・・・（６）となるごとく
、入力データＸをＸ″に補正すればよいことになる。

このＸ／／が入力データのＢ−Ｅ間に来るようにするた
めには、入力データの誤差が上位に１ビツトごとに異な
り、下位に２ピッ１−については異ならず、かつ、この
誤差が下位に３ピツ） （ｋ３＜ｋ２）で表わされる
とすると、Ｘｏの大きさは２に２以下で（２に３−１）
以下でなければならない。

例えばに１＝４．に２＝６．に３−４のときＸ。

は６４〜１５以上でなければならない。

実施例 １ 以下、具体的に、第６図にその実施例を示す。

なお、第５図の各部と同じものには同一符号を付しであ
る。

第６図において、加算器７５からのオーバーフロー信号
線８１Ｐ、このオーバーフロー信号を記憶する１ビツト
のレジスタ７６Ｐ、このレジスタ７６Ｐが１のときに所
定の補正電流ｉ＋を流す正補正電流源１４Ｐ、加算缶出
カフ５ａを補正するためのデータ正補正回路（以下ＤＰ
Ｃと略称する）９０Ｐを設けた点が第５図と異なる。

他はすべて第５図と同じである。

ここでＤＰＣ９０Ｐはオーバーフロー信号８１Ｐがゼロ
のときには、入カフ５ａをそのまま１００ｂＰとして出
力する。

このときのこの装置全体の動作は第５図と同じである。

一方、オーバーフロー信号８１Ｐが１のときＤＰＣ９Ｑ
ｐは、式（６）に基づく補正を行うものである。

式（６）における入力データの補正は、入力データの下
位６ビツトに対して行えばよいため、ＤＰＣ９０Ｐは、
加算缶出カフ５ａのみに対して行えは゛よいので゛ある
。

このＤＰＣは具体的には第７図のように構成することが
できる。

即ち、オーバーフロー信号８１Ｐがゼロのときには第５
図と全く同じように、加算缶出カフ５ａをセレクタ８０
Ｐを介して１００ｂＰとして出力し、レジスタ７１にセ
ットする。

オーバーフロー信号８１Ｐが１のときには正補償回路７
８Ｐにより、加算缶出カフ５ａを補償した出カフ８Ｐａ
をセレクタ８０により選び、これを１００ｂＰとして出
力しレジスタ７１にセットする。

第６図の構成において、加算器７５がオーバーフローし
たときには、加算器７５の出力は次のようになる。

２進表示の人カテ゛−夕１００の上位第１〜第４ビツト
はそのままとし、下位６ビツトをすべてゼロとしたとき
の入力データの１０進表示をＸ （１，４）とし、また
、２進表示の入力データ１００の第１〜第４ビツトは０
とし、第５〜第１０位に相当する下位６ビツトのみで表
わされる２進表示の入カテ゛−夕の１０進表示をＸ （
５，１０）とすると、入力データＸは Ｘ＝Ｘ （Ｌ ４）＋Ｘ （５，１０） ・・・
・・・（７）となる。

従って、補正後の入力データは式（６）によりＸ”＝Ｘ
（Ｌ ４）＋Ｘ （５，１０）−ｘｏ十ΔＸ
・・・・・・（
８）となるべきである。

すなわち、Ｘｏ、ΔＸが５ビツト以下のときには補正後
の入力データの下位６ビツトで表わされる１０進数値は
、これをＸ” （５，１０） とするとＸ″（５，１
０） ＝Ｘ （５，１０） −Ｘ。

＋ΔＸ・・・・・・（９） 一方加算器７５においては、このＸ （５，１０）と補
正テ゛−夕７２ａ （これはΔＸである）の加算がなさ
れている。

従って、加算器７５において、オーバーフローしたとき
には、加算器７５の出カフ５ａは、これをｘ’ｐ （５
，１０） トすルトＸｐ’ （５，１０） ＝Ｘ （
５，１０）＋ΔＸ−６４・・・・・・（１０） 従って、正補償回路７８Ｐにおいては、このＸｐ’ （
５，１０）を式（９）のＸ” （５，１０）に一致させ
なければならない。

このために、この正補償回路７８Ｐは、７５ａで与えら
れるＸｐ’ （５，１０）に、式（９）と（１０）の差
分 Δｐ ＝６４−Ｘｏ −・・−
Ｉｌｌ）を加算する構成とすればよい。

具体的には、Ｘｏ ” １６ＬＳＢとすればΔｐ＝４８
ＬＳＢである。

以上のようにして、第４図の特性を有するＤＡ変換器に
対して、正確な補正を自動的に行うことができる。

以上の例において、補正テ゛−夕が４ビツトで表わしう
る場合には、加算器７５において、オーバーフローが生
じるのは、入力データの上位から第５、第６ビツト目が
ともに１であり、かつ、下位４ビツトと、補正データ４
ビツトの和の結果、桁上げ出力がでる場合である。

従って、オーバーフローしたときには、加算器７５の出
カフ５ａの第５、第６ビツト目は、ともにゼロとなる。

一方、Ｘｏ ＝ １６の例の場合、Δｐ＝４８となり、
このΔｐは２進表示では（１１００００）となり、この
Δｐで先の出カフ５ａに付加することは、７５ａのうち
のオーバーフローによりゼロとなった、もとの入力デー
タの第５、第６位のビットをともに１に変化せしめるこ
とになる。

従って、このような場合、第６図のＤＰＣ９０Ｐは第８
図のように簡単化することができる。

第８図において７５ｂは、加算器量カフ５ａのうちの、
元の入カテ゛−夕の第５、第６ビット位置に対する出力
、７５Ｃは下位４桁の信号である。

オーバーフロー信号８１Ｐが１になると、７５ｂは（０
０）となる。

これを正固定回路７９Ｐにおいて（１１）の信号に変換
して出カフ９Ｐａとして出力する。

オーバーフロー信号８１Ｐがゼロのときには、正固定回
路７９Ｐは、出カフ５ｂをそのまま、出カフ９Ｐａとし
て出力する。

加算後の下位４ビツト７５Ｃはそのまま出力される。

この出カフ９Ｐａと７５ａとが補正後の下位６ビツトの
データ１００ｂＰとして、第６図のレジスタ７１に入力
される。

以上のごとくにして、第６図の実施例において、正補正
電流源１４ＰとしてＸ。

−１６ＬＳＢなる電流源を用いたときのデータ正補正回
路を構成することができる。

しかしながら式（Ｉｌｌかられかるように、Ｘｏ ＝
６４ＬＳＢとすればΔｐ＝ｏとなる。

すなわちこのときには何らのデータの補正を必要としな
い。

従ってこのとき、データ正補正回路は不要である。

以上の実施例を用いることにより、入力データを補正し
た結果、オーバーフローする場合でも、正確な補正をし
うろことが明らかとなった。

ところで、第６図の例では、正補正電流源１４Ｐは、６
ビツトの加算器７５がオーバーフローが生じたときのみ
使用した。

しかし、この電流源は、オーバーフローを生じないとき
にも使用するように構成することも可能でありこのこと
により、装置をより簡単化することができる。

以下、この場合について説明する。

実施例 ２ 第９図は、このための実施例を示す。

第９図において、７５０は４ビツトの加算器で、メモリ
７３からの４ビツトの補正データと、入力信号１００の
下位４ビツトの信号１００ｄとの加算を行う。

８２０Ｐは、この加算のオーバーフロー信号線である。

これは第６図の８２Ｐと同様の働きをするためのもので
ある。

７５０ａは加算出力線、１００Ｃは入力データの４位６
ビツトのデータ線である。

その他の構成は、第６図と同じである。ただし、正補正
電流源１４Ｐは１６ＬＳＢに選ぶ。

補正データ７２ａと人力データ下位４ビツトの加算の結
果、オーバーフローしないときには、加算器カフ５０ａ
をそのままレジスタの下イ立４ピッ）・位にセットする
。

オーバーフローが発生したときには、オーバーフロー後
の加算器の出カフ５０ａをレジスタの下位４ビット位に
セットするとともに、オーバーフロー信号線８２０Ｐに
よりレジスタ７６Ｐをセットし、電流源１４Ｐを、ＤＡ
変換器１１と同時刻に駆動する。

この電流源１４Ｐは、加算器７５０のビット数の２倍の
ビット数に相当する容量をもたせてあり、今の場合は１
６ＬＳＢとする。

以上のごとく、補正データのビット数と、入力データの
それと同数の下位側ピッ１〜とを加算する加算器を設け
、かつ、これらのビット数の容量の補正用電流源を用い
ることにより簡単に、ＤＡ変換器を補正することができ
る。

一般には、補正データかに３ビツトで表わされる場合に
は、この加算器７５０としては、ｋ３ビットの加算器を
用い、正補正電流源としては、２に３の容量の電流源を
用いればよい。

以上のごとくして、第４図に示すごとき、特性のＤＡ変
換器の出力の補正をすることができる。

次に、第１０図のごとく、実際の特性がｎ−ｐ〜Ｓのご
とく、鎖線で示される理想特性より大きい値を出す場合
に対する補正回路を示す。

この場合勿論第３図の回路によって補正することはでき
る。

この場合は補正テ゛−夕が負の値になるだけであり、Ｄ
Ａ変換器１２として負の電流を流しうるものを設けてお
けばよい。

さらに、入力データがＲ−５の間にある場合には、第５
図の回路によって、第４図の場合と全く同様に補正する
ことができる。

たとえば、入カテ゛−タがＳのときには、現実の出力点
Ｓの代りに、理想の出力点Ｓ′と同じ出力を与えるｔ点
を出力するようにする。

このためには入カテ゛−夕をＴとするように補正すれば
よい。

しかし、入カテ゛−夕がＰ−Ｒの間の場合例えばＱの場
合には、第５図による補正後のテ゛−夕はＵとなり、目
標点Ｕ′に対する出力が得られない。

従って、この場合にも、第６図に対応した、何らかの補
正手段を必要とする。

このことは第６図〜第９図と類似の手段により容易に解
決することができる。

以下、この点について簡単に述べる。

実施例 ３ 第１０図における人力データＱに対する補正後のデータ
がＵになることは、第５図における加算器７５における
加算結果が負になる場合である。

従って、第１０図の場合も、第５図に対する第６図の構
成と類似の構成により、正しい補正をすることができる
。

この構成を第１１図に示す。第１１図において、８１Ｎ
は加算器７５からの加算結果の符号信号（加算結果が負
のときに１になる信号）の信号線、７６Ｎは、この符号
信号がセットされるレジスタ、１４Ｎは負の補正電流ｉ
−を流すための負補正電流源でレジスタ７６Ｎの内容が
１のときのみ出力する。

９ＯＮは加算器７５の出カフ５ａを補正するテ゛−タ負
補正回路（以下ＤＮＣと略す）で゛あり、出力１００ｂ
Ｎを出力する。

ＤＮＣ９ＯＮは、符号信号８１Ｎが１又は０かにより加
算器出カフ５ａを補正して、出力１００ｂＮを出力する
もので゛ある。

以下、このＤＮＣについて説明する。

メモリ７３の補正データΔＸが負であっても、また負補
正用の電流源１４Ｎが負の値であっても、符号を正しく
考慮すれば、先に述べた式（１）〜（９）はそのまま成
立する。

加算器７５において加算結果が負になった場合、加算器
の出力をＸＮ’ （５，１０） とすると、この値は
、符号ビットを除いたとき、 ＸＮ’ （５，１０） ＝Ｘ （５，１０） 十ΔＸ
＋６４・・・・・・釧 従って、このＸＮ’ （５，１０）を式（９）で与え
られる目標値Ｘ” （５，１０）に一致させるためには
、式（９）と式（１１ｆｌの差 ΔＮ＝−６４−Ｘｏ（１１５ を７５ａで与えられるＸＮ’ （５，１０）に加算す
ればよい。

但し、このΔ、は負の値である。具体的にはＤＮＣ９Ｏ
Ｎは第１２図のように構成することができる。

負補償回路７８Ｎは入カフ５ａに式（Ｉｆ）で与えられ
るΔ、を加算する構成とし、セレクタ８ＯＮは符号ビッ
ト８１Ｎが１又は０により、出カフ８Ｎａ又は７５ａを
切換えて出力するもので゛ある。

具体的には、Ｘｏ＝ −１６ＬＳＢとすれば、Δ２−−
４８ＬＳＢである。

以上のようにして、第１０図の特性を有するＤＡ変換器
に対して、正確な補正を自動的に行うことができる。

以上の例において、補正データが４ビツトで表わしうる
場合には、加算器７５において、負出力が生じるのは、
入カテ゛−夕の上位から第５、第６ビツト目がともに０
であり、かつ、以下４ビツトと、補正データ４ビツトの
和の結果により桁上げ出力かで゛ない場合で゛ある。

従って、負出力が出たときには、加算器７５の出カフ５
ａの第５、第６ビ゛ント目は、とも（こ１となる。

一方、Ｘｏ” １６の例の場合、Δ、−Δ、＝−４８
となり、このΔ、は２進表示では符号ビットを別にすれ
ば（００１１１０）となり、このΔ、を先の出カフ５ａ
に付加することは、７５ａのうちの１となった。

もとの入力データの第５、第６位のビットをもとに０に
変化せしめることになる。

従って、このような場合、第１１図のＤＮＣ９ＯＮは第
１３図のように簡単化することができる。

第１３図において７５ｂは、加算器出カフ５ａのうちの
、元の入力データの第５、第６ビツト位置に対する出力
、７５Ｃは下位４桁の信号である。

符号信号８１Ｎが１になると、７５ｂは（１１）となる
。

これを負固定回路７９Ｐにおいて（００）の信号に変換
して出カフ９Ｎａとして出力する。

符号信号８１Ｎがゼロのときには、負固定回路７９Ｎは
、出カフ５ｂをそのまま、出カフ９Ｎａとして出力する
。

加算後の下位４ピツ）７５Ｃはそのまま出力される。

この出カフ９Ｎａと７５２とが補正後の下位６ビツトの
データ１００ｂＮとして、第１１図のレジスタ７１に入
力される。

また、負補正電流源１４ＮとしてＸ。

−一６４ＬＳＢのものを用いれば、正補正の場合と全く
同じように、テ゛−タ負補正回路９ＯＮを必要としない
。

以上の実施例を用いることにより、入力データを補正し
た結果、加算器７５により負出力が出力される場合でも
、正確な補正をしうろことが明らかとなった。

ところで、第１１図の例では、負補正用の電流源１４Ｎ
は、負の加算出力が生じたときのみ使用した。

しかし、この電流源は、負の加算出力がでないときにも
使用するように構成することも可能でありこのことによ
り、装置をより簡単化することができる。

以下、この場合について説明する。実施例 ４ 第１４図は、このための実施例を示す。

第１４図において、７５０は４ビツトの加算器で、メモ
リ７３からの４ビツトの補正データと、入力信号１００
の下位４ビツトの信号１００ｄとの加算を行う。

８２ＯＮは、この加算の結果の符号信号線である。

これは、第１１図の８１Ｎと同様の働きをするためのも
ので゛ある。

７５０ａは加算出力線、１００Ｃは入力データの上位６
ビツトのデータ線である。

その他の構成は、第１１図と同じである。

ただし、負補正電流源１４Ｎは一１６ＬＳＢに選ぶ。

補正データ７２ａと入力データ下位４ビツトの加算の結
果、負出力がでないときには、加算量カフ５０ａをその
ままレジスタの下位４ピツトイ立にセットする。

負出力が出力されたときには、そのときの加算器の出カ
フ５０ａをレジスタの下位４ビット位にセットするとと
もに、符号信号線８２ＯＮによりレジスタ７６Ｎをセッ
トし、電流源１４Ｎを、ＤＡ変換器、１１と同時刻に駆
動する。

この電流源１４Ｎは、加算器７５０のビット数の２倍に
ビット数に相当する容量をもたせてあり、今の場合は１
６ＬＳＢとする。

以上のごとく、補正データのビット数と、入力データの
それと同数の下位側ビットとを加算する加算器を設計、
かつ、これらビット数の２倍の容量の補正用電流源を用
いることにより簡単に、ＤＡ変換器を補正することがで
きる。

一般には、補正データかに３ビツトの場合には、加算器
７５０もに３ビツトの加算器とし、負補正電流源１４Ｎ
としては肘°の容量のものを用いればよいことは正補正
の場合と全く同様である。

以上のごとく、第１１図、第１４図の実施例では、負の
補正データを加算器に入力して入力データの補正を行っ
た。

従って、メモリ出カフ２０ａとしては、符号ビット＋補
正データ４ビットが必要である。

以上のごとく、実施例１又は２により、任意の正補正を
行うことができ、また、実施例３又は４により任意の負
補正を行うことができる。

従って、一般のＤＡ変換器が正と負の両方の補正を要す
る場合には、上記４つの実施例を適宜組合せて、使用す
ることができる。

この場合は、負補正には負補正電流源を、正補正のため
には正電流源を用いることになる。

しかし、両者を適宜組合せることにより、負電流源およ
び正電流源の両方を同時に使用して補正することも可能
であり、このように構成することにより、より簡単な回
路とすることができる。

以下、この場合について説明する。

以上の負補正の実施例では、正補正と全く対照的に構成
したものである。

しかし、負補正を必要とするＤＡ変換器は正補正を必要
とするように特性を変換することができる。

例えば、第１５図のごと（ＤＡ変換器の特性がａ−１）
−ｅ−ｐ−ｓのごときもので゛あるとき、入力データが
Ｐ−３のときに、負の補正用電流を常時流すようにすれ
ば、特性ｐ−ｓはｐ″〜Ｓ／／のごとくにすることがで
きる。

従って、この新たな特性曲線について正補正を行えばよ
い。

以下、このための実施例を第１６図に示す。

実施例 ５ 第６図において、８３０は、メモリ７３からレジスタ７
２によみ出された補正テ゛−夕の符号ビット信号線であ
り、この符号ビットはレジスタ７６Ｎにセラされ、負補
正電流源１４Ｎを駆動する。

第１５図の入力データ域がＰ−５のとき、補正データは
負であり、このとき符号ビットは１である。

この負補正電流源１４Ｎにより、実際の特性ｐ−ｓをｐ
″〜Ｓ″のごとくに修正することになる。

この負補正電流源により特性を変化させた結果、ＤＡ変
換器１１のみかけの特性はｐ″〜Ｓ″のごとく、正補正
を必要とすることになる。

従って、正補正回路、たとえば図示するように加算器７
５０、レジスタ７６Ｐ、正補正電流源１４Ｐからなる。

すでに第９図で示した回路を用いて、特性ｐ″〜Ｓ″を
ｐ′〜Ｓ′にするように補正することができる。

このとき、補正テ゛−夕はメモリ７３の内容のうち、符
号ビットを除いた部分をあたかも正の値として考えて、
そのまま補正データとして用いることができる。

このためには符号ビットを０にリセットして加算器７５
０に送出するか、符号ピッ１〜の送出をやめればよい。

たとえば、補正データが一ΔＸとすると、メモリ７３に
記憶されている内容は、この補正データが最大４ビツト
のときまで許容するには、符号ビット１として、 （１
６−ΔＸ）である。

一方、負補正電流源の容量を−Ｘ。とすると、第１５図
の特性ｐ″〜Ｓ″に対して、正補正すべき量は、Ｘｏ−
ΔＸとなる。

従って、Ｘｏ＝１６とすれば、メモリ７３の符号ビット
以外のテ゛−タ１６−ΔＸは特性ｐＩｆ〜Ｓ”に対する
正補正のための補正データとなっていることがわかる。

一般には、負補正を必要とする補正データかに３ビツト
の場合、負補正電流源２に３の容量のものを用いればよ
い。

このようにして、第１６図を用いれは゛負補正を行うこ
とができる。

さらに望ましいことには、第１６図の回路はそのまま正
補正の回路に用いることができる。

従って、第１６図の構成は、これのみで、第１５図のご
とく正、負の補正を要するＤＡ変換器に適用できる。

以上の説明から明らかなごとく、負補正をするべき特性
部を正補正するべき特性に変換するのと丁度逆に、正補
正すべき特性を、負補正に変換した後、すべて負補正に
より処理することができる。

この場合は正負の補正電流源を入れかノ、補正テ゛−夕
が正のときに、正補正電流を流し、加算器７５０には、
符号ビットを１にセットして入力すればよい。

以上述べた本発明の実施例に示したように、本発明は入
力データの上位数ビットをアドレス信号とし、各アドレ
スに対して補正量を記憶するメモリーを準備することに
より、入力データの入力と同時に補正データも得るよう
にした点に特徴があり、これにより低精度のＤＡ変換器
を組合わせて高精度のＤＡ変換器を得ることができる利
点を有する。

また上記実施例において、補正ビットとして下位４ビツ
トの外に、さらに下位の２進の補正データを準備し、そ
れに対応して動作するＤＡ変換器を設置すれば、線形誤
差を１７２ＬＳＢ以下にすることもできる。

実際のＤＡ変換器は、ＡＤ変換器６１．電流−電圧変換
器２、テ゛イジタル加算回路７４は一度、補正量をメモ
リ７３に記憶した後は必要でない。

従って、これらの装置を補正専用に設けておき、一般の
ＤＡとしてはそれ以外の部分のみを用いればよい。

【図面の簡単な説明】

第１図はＤＡ変換器の従来の補正回路、第２図はその補
正用回路例、第３図および第５図はそれぞれ別の従来例
、第６図〜第９図、第１１図〜第１４図および第１６図
は本発明の一実施例、第４図、第１０図および゛第１５
図は本発明の実施例の回路動作を説明するための図であ
る。 １１：ＤＡ変換器、７３：メモリ、７５，７５０：加算
器、１４Ｐ ：正補正電流源、１４Ｎ：負補正電流源。

Claims (1)

1. 【特許請求の範囲】 １ テ゛イジタル入力信号をアナログ信号に変換するた
   めの第１のＤＡ変換器と、上記第１ＯＤＡ変換器に上記
   ディジタル入力信号を人力する手段と、上記第１のＤＡ
   変換器の出力を補正するための補正テ゛−夕を上記ディ
   ジタル入力信号に対応したアドレスに記憶するメモリ手
   段と、上記メモリ手段に上記ディジタル入力信号に対応
   した信号を入力する手段および上記第１のＤＡ変換器に
   結合され、上記メモリ手段から読出される補正データに
   基づいて、上記第１のＤＡ変換器の出力を調節する手段
   とからなる補正回路付ＤＡ変換器において、上記第１の
   ＤＡ変換器の出力を調節する手段は上記メモリ手段より
   読出された補正データおよび上記ディジタル入力信号が
   入力され、上記補正データに基づき上記テ゛イジタル入
   力信号を補正演算する補正演算回路と、上記補正演算回
   路により補正されたディジタル入力信号を上記第１のＤ
   Ａ変換器に入力する手段と、所定の補正電流を出力する
   補正電流発生手段と、この補正電流を上記第１のＤＡ変
   換器出力に加算する手段および上記補正演算の結果得ら
   れた値に応じて上記補正電流の流出を制御せしめる手段
   とからなることを特徴とする補正回路付ＤＡ変換器。 ２、特許請求の範囲第１項記載の補正回路付ＤＡ変換器
   において、上記補正電流発生手段は正および負の補正電
   流を出力する電流発生手段からなることを特徴とする補
   正回路付ＤＡ変換器。 ３ 特許請求の範囲第２項記載の補正回路付ＤＡ変換器
   において、上記補正電流発生手段が、上記メモリ内の補
   正データの符号に応じて、上記正または負の補正電流発
   生手段の一方の電流の流出を制御する手段を具備するこ
   とを特徴とする補正回路付ＤＡ変換器。