DE4126474A1 - Halbleiterspeichereinrichtung mit testmodus - Google Patents

Description

Die Erfindung betrifft allgemein Halbleiterspeichereinrichtungen und insbesondere Halbleiterspeichereinrichtungen mit einem Testmodus, der in Abhängigkeit von externen Steuersignalen eingestellt wird.

Durch den kürzlichen Anstieg der Kapazität von Halbleiterspeicher­ einrichtungen hat die Funktionsprüfung des Speicherzellenfeldes ei­ ner hergestellten Halbleiterspeichereinrichtung mehr Bedeutung er­ langt. Die Zeit, die für eine solche Funktionsprüfung notwendig ist, ist jedoch mit der Zahl der Speicherzellen in einem Speicherzellen­ feld nachteilig angestiegen. Um die erforderliche Zeitspanne für eine solche Funktionsprüfung einer Halbleiterspeichereinrichtung zu vermindern, ist in letzter Zeit ein sogenanntes On-Chip-Testschalt­ kreissystem gebildet worden, mit dem eine Schaltung (im weiteren als Testschaltkreis bezeichnet) für eine solche Funktionsprüfung auf demselben Chip geschaffen ist, auf dem auch die die Halbleiterspei­ chereinrichtung bildenden Schaltkreise gebildet sind. Ein solches On-Chip-Testschaltkreissystem wird beispielsweise häufig für DRAMs (dynamische Direktzugriffsspeicher) verwendet.

Fig. 13 zeigt ein Blockdiagramm der Gesamtanordnung eines DRAM mit On-Chip-Testschaltkreissystem. Bezüglich Fig. 13 weist ein Speicher­ zellenfeld 1 (nicht dargestellte) Speicherzellen, die in einer Ma­ trix aus Zeilen und Spalten angeordnet sind, (nicht dargestellte) Wortleitungen, die für jeweils eine Zeile gebildet sind, und (nicht dargestellte) Bitleitungspaare, die jeweils für eine Spalte geschaf­ fen sind, auf. Jede Speicherzelle ist mit einer Wortleitung in der entsprechenden Zeile und einem Bitleitungspaar in der entsprechenden Spalte verbunden. Ein Zeilendekoder 2 wählt eine Wortleitung und ein Spaltendekoder 3 ein Bitleitungspaar in Abhängigkeit von den Zei­ lenadreßsignalen RA0-RA9 bzw. den Spaltenadreßsignalen CA0-CA9, die jeweils von einem Adreßpuffer 4 ausgegeben werden, aus.

Der Adreßpuffer 4 empfängt entweder interne Adreßsignale Q0-Q9, die von einem Refresh-Zähler 8 ausgegeben werden, oder externe Adreßsi­ gnale A0-A10 in Abhängigkeit von einem internen Zeilenadreß-Abtast­ signal int, das von einem -Eingangsschaltkreis 10 abgegeben wird, und einem internen Spaltenadreß-Abtastsignal int, das von einem -Eingangsschaltkreis 12 ausgegeben wird. Der Adreßpuffer 4 gibt Zeilenadreßsignale RA0-RA10 und Spaltenadreßsignale CA0-CA10 in Abhängigkeit vom empfangenen Adreßsignal aus. Der Adreßpuffer 4 emp­ fängt zum Zeitpunkt normalen Datenlesens oder -schreibens externe Adreßsignale A0-A10 und zum Zeitpunkt der Auffrischung, d. h. beim erneuten Schreiben von Daten in eine Speicherzelle bevor die Speicherdaten der Speicherzelle im Speicherzellenfeld 1 verloren sind, interne Adreßsignale Q0-Q9 vom Refresh-Zähler 8.

In Abhängigkeit von einem internen Zeilenadreß-Abtastsignal int vom -Eingangsschaltkreis 10 steuert eine Refresh-Steuerung 9 den Refresh-Zähler 8, damit dieser ein internes Adreßsignal mit fester Zeitabstimmung ausgibt. In Abhängigkeit von einem Ausgangssignal von der Refresh-Steuerung 9 erzeugt der Refresh-Zähler 8 interne Adreß­ signale Q0-Q9, die die Adresse einer Speicherzelle angeben, deren Speicherdaten aufgefrischt werden sollen.

Der Zeilendekoder 2 wählt während eines Taktes des internen Zei­ lenadreß-Abtastsignals int vom -Eingangsschaltkreis 10 eine Wortleitung in Abhängigkeit von den Zeilenadreßsignalen RA0-RA9 vom Adreßpuffer 4 aus. Der Spaltendekoder 3 wählt während eines Taktes des internen Spaltenadreß-Abtastsignals int vom -Eingangs­ schaltkreis 12 ein Bitleitungspaar in Abhängigkeit von den Spal­ tenadreßsignalen CA0-CA9 vom Adreßpuffer 4 aus. Der Spaltendekoder 3 steuert genauer gesagt ein I/O-Gatter 5, um nur das Bitleitungspaar entsprechend den Spaltenadressen CA0-CA9 der Bitleitungspaare im Speicherzellenfeld 1 mit einem Eingangspuffer 6 oder einem Ausgangs­ puffer 7 elektrisch zu verbinden.

Das I/O-Gatter 5 weist (nicht dargestellte) Transfergatter auf, die jeweils entsprechend einem Bitleitungspaar gebildet sind, um das entsprechende Bitleitungspaar im Speicherzellenfeld 1 mit dem Ein­ gangspuffer 6 und Ausgangspuffer 7 zu verbinden. Der Spaltendekoder 3 wählt ein Bitleitungspaar aus, indem er von den Transfergattern, die im I/O-Gatter enthalten sind, nur das Transfergatter entspre­ chend dem Bitleitungspaar bei der Spaltenadresse, die von den Spal­ tenadreßsignalen CA0-CA9 bestimmt sind, durchschaltet.

Ein Leseverstärker 15 verstärkt Daten (Lesedaten), die beim Datenle­ sen auf das jeweilige Bitleitungspaar des Speicherzellenfeldes aus­ gelesen worden sind. Die Bitleitungs-Auswahloperation des Spaltende­ koders 3 gestattet es nur dem Bitleitungspaar von den Bitleitungs­ paaren im Speicherzellenfeld 1, das den Adreßsignalen entspricht, über das I/O-Gatter 5 mit dem Ausgangspuffer 7 verbunden zu werden. Daher werden nur die auf das entsprechende Bitleitungspaar von den Bitleitungspaaren im Speicherzellenfeld 1 ausgelesenen Daten vom Le­ severstärker 15 verstärkt und dann über den Ausgangspuffer 7 einem Datenausgabeanschluß Dout zugeführt.

Beim Datenschreiben werden die einem Dateneingabeanschluß Din extern zugeführten Daten über den Eingangspuffer 6 an das I/O-Gatter ange­ legt. Dann werden die extern angelegten Daten über ein Bitleitungs­ paar, das vom Spaltendekoder 3 aus den Bitleitungspaaren im Speicherzellenfeld 1 ausgewählt worden ist, in eine Speicherzelle geschrieben.

Zwischen dem I/O-Gatter 5 und dem Eingangspuffer 6 oder Ausgangspuf­ fer 7 werden die Daten maximal auf einer 8-Bit-Basis übertragen. Beim normalen Datenschreiben und -lesen steuert jedoch eine I/O- Steuerung 11 den Eingangspuffer 6 und den Ausgangspuffer 7, um einen Datentransfer zwischen dem I/O-Gatter 5 und dem Eingangspuffer 6 oder dem Ausgangspuffer 7 auf einer 4-Bit-Basis zu ermöglichen. Die I/O-Steuerung 11 steuert den Eingangspuffer 6 und den Ausgangspuffer 7 in Abhängigkeit von den höchstwertigen Bitsignalen RA10 und CA10 der vom Adreßpuffer 4 ausgegebenen Zeilenadreßsignale RA0-RA10 bzw. der Spaltenadreßsignale CA0-CA10 sowie einem internen Schreibakti­ vierungssignal int von einem -Eingangsschaltkreis 13. Genauer gesagt steuert die I/O-Steuerung 11 den Betrieb des Ausgangspuffers 7 in Abhängigkeit vom Zeilenadreßsignal RA10 und dem Spaltenadreßsi­ gnal CA10, um nur die 1-Bit-Daten entsprechend der Adresse, die vom Zeilenadreßsignal RA10 und dem Spaltenadreßsignal CA10 bestimmt wird, aus den 4-Bit-Daten, die der Ausgangspuffer 7 vom I/O-Gatter 5 empfangen hat, beim Datenlesen auszugeben, wenn sich das interne Schreibaktivierungssignal int auf dem "H"-Pegel (logisch hoch) be­ findet. In ähnlicher Weise steuert die I/O-Steuerung 11 beim Daten­ schreiben, wenn das interne Schreibaktivierungssignal int auf dem "L"-Pegel (logisch niedrig) ist, den Betrieb des Eingangspuffers 6 in Abhängigkeit vom Zeilenadreßsignal RA10 und dem Spaltenadreßsi­ gnal CA10, um Daten zu empfangen, die von einem Dateneingabeanschluß Din zugeführt werden und diese an eines der Transfergatter im I/O- Gatter 5 anzulegen, das einem Bitleitungspaar bei der Adresse, die durch das Zeilenadreßsignal RA10 und das Spaltenadreßsignal CA10 be­ stimmt ist, entspricht. Zum Zeitpunkt der Auffrischung werden die vom Ausgangspuffer 7 gelesenen Daten als Schreibdaten wieder an das I/O-Gatter angelegt. Beim Auffrischen empfängt der Adreßpuffer 4 in­ terne Adreßsignale Q0-Q9 vom Refresh-Zähler 8, um die Daten einer Speicherzelle bei der Adresse, die durch die internen Adreßsignale Q0-Q9 bestimmt ist, zu speichern.

In einem Testmodus für eine Funktionsprüfung der Speicherzellen im Speicherzellenfeld 1 werden Daten zwischen dem I/O-Gatter 5 und em Eingangspuffer 6 oder dem Ausgangspuffer 7 auf einer 8-Bit-Basis übertragen. Mit anderen Worten arbeiten der Eingangspuffer 6 und der Ausgangspuffer 7 in Abhängigkeit von einem Testaktivierungssignal mit "L"-Pegel von einer Testmodussteuerung 14 im Testmodus. Der Spaltendekoder 3 wählt genauer gesagt ein Bitleitungspaar aus, indem er nur die niederwertigeren Spaltenadreßsignalbits CA0-CA9 dekodiert und das höchstwertige Spaltenadreßsignalbit CA10 ignoriert, wenn er das Testaktivierungssignal mit "L"-Pegel von der Testmodussteue­ rung 14 empfängt. Damit ist die Zahl der Bitleitungspaare, die je­ weils vom Spaltendekoder 3 ausgewählt werden, doppelt so groß wie beim normalen Datenlesen und -schreiben. Der Eingangspuffer 6 wird von der I/O-Steuerung 11 gesteuert, um an den Dateneingabeanschluß Din angelegte 8-Bit-Daten parallel dem I/O-Gatter 5 zuzuführen, wäh­ rend er das Testaktivierungssignal mit "L"-Pegel von der Testmo­ dussteuerung empfängt. In ähnlicher Weise wird der Ausgangspuffer 7 von der I/O-Steuerung 11 gesteuert, um die vom I/O-Gatter zugeführ­ ten 8-Bit-Daten parallel an den Datenausgabeanschluß Dout anzulegen, während er das Testaktivierungssignal mit "L"-Pegel von der Test­ modussteuerung 14 empfängt. Daher werden im Testmodus die auf acht Paare von Bitleitungen, die vom Spaltendekoder 3 ausgewählt worden sind, ausgelesenen Daten über den Ausgangspuffer 7 extern abgegeben, während extern zugeführte 8-Bit-Schreibdaten über den Eingangspuffer 6 parallel an die acht Bitleitungspaare angelegt werden. Eine Funk­ tionsprüfung eines Speicherzellenfeldes wird ausgeführt, indem man die Übereinstimmung vorbestimmter Schreibdaten für alle oder ein paar Speicherzellen im Speicherzellenfeld mit den daraus gelesenen Daten verifiziert. Daher erlauben die oben beschriebenen Operationen des Spaltendekoders 3, des Eingangspuffers 6 und des Ausgangspuffers 7 im Testmodus automatisch eine gleichzeitige Prüfung von acht Speicherzellen. Mit anderen Worten werden im Testmodus Speicherzel­ len im Speicherzellenfeld 1 automatisch zu acht geprüft. Das Muster der Daten, das für eine Prüfung in ein Speicherzellenfeld geschrie­ ben werden soll, oder andere Größen variieren in Abhängigkeit von der Art der Prüfung.

Die Testmodussteuerung 14 ist ein Schaltkreis, um den DRAM in Abhän­ gigkeit vom internen Zeilenadreß-Abtastsignal int vom -Ein­ gangsschaltkreis 10, dem internen Spaltenadreß-Abtastsignal int vom -Eingangsschaltkreis 12 und dem internen Schreibaktivierungs­ signal int vom -Eingangsschaltkreis 13 in einen Testmodus zu versetzen oder den Betriebsmodus vom Testmodus in den normalen Modus zurückzuschalten.

Unter Bezugnahme auf die Fig. 14 und 15 wird nun der genaue Betrieb der Testmodussteuerung 14 beschrieben. Fig. 14 zeigt ein Signaldia­ gramm des internen Zeilenadreß-Abtastsignals int, des internen Spaltenadreß-Abtastsignals int und des internen Schreibaktivie­ rungssignals int für den Fall, wenn die Testmodussteuerung 14 den DRAM in einen Testmodus versetzt. Fig. 15 zeigt ein Signaldiagramm derselben Signale für den Fall, daß die Testmodussteuerung 14 den Betriebsmodus des DRAM vom Testmodus in den normalen Modus zurück­ schaltet.

Bezüglich Fig. 14 wird die Testmodussteuerung 14 aktiviert, wenn sowohl das interne Signal int (Fig. 9(b)) als auch das Signal int (Fig. 14(c)) zum Zeitpunkt tl, zu dem das interne Signal int (Fig. 14(a)) abfällt, auf dem "L"-Pegel liegen. Die aktivierte Testmodussteuerung 14 senkt das Testaktivierungssignal (Fig. 14(d)) auf den "L"-Pegel. Folglich arbeiten der Spaltendekoder 3, der Eingangspuffer 6 und der Ausgangspuffer 7 der Fig. 13 für die oben beschriebene Prüfung.

Umgekehrt (siehe Fig. 15) wird die Testmodussteuerung 14 als Reak­ tion darauf, daß das interne Signal int (Fig. 15(b)) zum Zeit­ punkt t2, wenn das interne Signal int (Fig. 15(a)) fällt, den "L"-Pegel und das interne Signal int(Fig. 15(c)) den "H"-Pegel erreicht, deaktiviert. Die deaktivierte Testmodussteuerung 14 hebt das Testaktivierungssignal (Fig. 15(d)) auf den "H"-Pegel an. Da­ mit empfangen der Spaltendekoder 3, der Eingangspuffer 6 und der Ausgangspuffer 7 der Fig. 13 kein Testaktivierungssignal mit "L"- Pegel, wodurch sie wie oben für das normale Datenlesen und -schrei­ ben arbeiten.

Der -Eingangsschaltkreis 10, der -Eingangsschaltkreis 12 und der -Eingangsschaltkreis 13 puffern ein externes Zeilenadreß-Ab­ tastsignal , ein externes Spaltenadreß-Abtastsignal bzw. ein externes Schreibaktivierungssignal als externe Steuersignale und geben diese als internes Zeilenadreß-Abtastsignal int, internes Spaltenadreß-Abtastsignal int und als internes Schreibaktivie­ rungssignal int ab. Die internen Signale int, int und int besitzen ungefähr dieselben Signalformen wie die externen Steuersi­ gnale , und . Da die Testmodussteuerung 14 wie oben be­ schrieben arbeitet, sollte das externe Steuersignal auf den "L"- Pegel gesenkt werden, während die beiden externen Steuersignale und beide auf dem "L"-Pegel sind, um den DRAM in einem Testmodus zu betreiben. Um den DRAM umgekehrt aus dem Testmodus freizugeben sollte das externe Steuersignal auf den "L"-Pegel gesenkt wer­ den, während sich das externe Steuersignal auf dem "L"-Pegel und das externe Steuersignal auf dem "H"-Pegel befinden.

Die Abstimmung des Steuersignals zum Absenken des Zeilenadreß-Ab­ tastsignals nach dem Abfall des Spaltenadreß-Abtastsignals , wie in den Fig. 14 und 15 dargestellt ist, wird auch beim Auffri­ schen benutzt.

In Fig. 13 wird einem Einschalt-Rückstellschaltkreis 18 eine Span­ nung Vcc von einer (nicht dargestellten) externen Spannungsquelle zugeführt. Der Einschalt-Rückstellschaltkreis 18 legt in Abhängig­ keit vom Anstieg der Versorgungsspannung Vcc, d. h. der Spannungsver­ sorgung des DRAM einen Einzelimpuls mit Pegel "H" an vorbestimmte Schaltkreise im DRAM an. Dieser Einzelimpuls wird im weiteren als Einschalt-Rückstellsignal POR bezeichnet. Das Einschalt-Rückstellsi­ gnal POR zwingt das Potential an einem vorbestimmten Knoten im den vorbestimmten Schaltkreisen auf einen Pegel, der in einem Anfangszu­ stand erreicht werden soll. Damit wird der vorbestimmte Schaltkreis­ abschnitt zurückgestellt, bevor der Betrieb beginnt. Das Einschalt- Rückstellsignal POR wird beispielsweise auch dem -Eingangsschalt­ kreis 10 zugeführt.

Obwohl das Ausgangssignal POR des Einschalt-Rückstellschaltkreises 13 an den -Eingangsschaltkreis 10 in Fig. 13 angelegt wird, kann das Ausgangssignal POR auch anderen Schaltkreisen zugeführt werden, wie dies in der Praxis erforderlich ist.

Fig. 16 zeigt ein Schaltbild des internen Aufbaus des -Eingangs­ schaltkreises 10. Bezüglich Fig. 16 stellt der -Eingangsschalt­ kreis 10 einen Pufferschaltkreis dar, der einen Inverter 20, der ein externes Zeilenadreß-Abtastsignal als Eingangssignal empfängt, und einen Inverter 21, der das Ausgangssignal des Inverters 20 als Eingangssignal empfängt, aufweist. Der Inverter 20 umfaßt einen P- Kanal MOS-Transistor Ql und einen N-Kanal MOS-Transistor Q2, die je­ weils das externe Zeilenadreß-Abtastsignal an ihren Gates emp­ fangen, sowie einen P-Kanal MOS-Transistor Q3 und einen N-Kanal MOS- Transistor Q4, die jeweils das Einschalt-Rückstellsignal POR an ih­ ren Gates empfangen. Die Transistoren Q1 und Q2 sind zwischen der Spannungsversorgung Vcc und Masse GND in Reihe geschaltet. Der Tran­ sistor Q3 ist zwischen dem Transistor Q1 und der Spannungsversorgung Vcc geschaffen. Der Transistor Q4 ist parallel zu Transistor Q2 ge­ schaltet. Der Ausgang des Inverters 20 wird von einem Knoten N2 zwi­ schen den Transistoren Q1 und Q2 gebildet. Der Inverter 21 weist einen P-Kanal MOS-Transistor Q5 und einen N-Kanal MOS-Transistor Q6 auf, die jeweils das Potential am Knoten N2 an ihren Gates empfan­ gen. Die Transistoren Q5 und Q6 sind zwischen der Spannungsversor­ gung Vcc und Masse GND in Reihe geschaltet. Der Ausgang des Inver­ ters 21 wird vom Knoten N4 zwischen den Transistoren Q5 und Q6 ge­ bildet. Das Potential am Knoten N4 wird als internes Zeilenadreß-Ab­ tastsignal int an einen vorbestimmten Schaltkreisabschnitt ange­ legt.

Ein Potential mit "H"-Pegel am Ausgang N2 des Inverters 20 schaltet den Transistor Q6 des Inverters 21 durch, wodurch das Potential am Knoten N4 einen "L"-Pegel erreicht. Umgekehrt schaltet ein Potential mit "L"-Pegel am Knoten N2 den Transistor Q5 des Inverters 21 durch, wodurch das Potential am Knoten N4 einen "H"-Pegel annimmt.

Ist im Inverter 20 das Transfergatter Q3 durchgeschaltet und der Transistor Q4 gesperrt, so ist die Source des Transistors Q1 elek­ trisch mit der Spannungsversorgung Vcc verbunden und der Transistor Q4 übt keinen Effekt auf das Potential am Knoten N2 aus. Daher stimmt in diesem Fall der Aufbau des Inverters 20 im Betrieb mit dem des Inverters 21 überein. Mit anderen Worten wird der Potentialpegel des externen Zeilenadreß-Abtastsignals , das dem Eingang N1 des Inverters 20 zugeführt wird, durch die Umschaltoperation der Transi­ storen Q1 und Q2 invertiert und das invertierte Potential erscheint am Ausgang N2 des Inverters 20. Daher nimmt das interne Zeilenadreß- Abtastsignal int dieselbe Signalform wie das externe Zeilenadreß- Abtastsignal an, wenn sich das Ausgangssignal POR des Einschalt- Rückstellschaltkreises 18 der Fig. 13 auf einem "L"-Pegel befindet, d. h., wenn dem -Eingangsschaltkreis 10 kein Einschalt-Rückstell­ signal zugeführt wird. Ist jedoch im Inverter 20 der Transistor Q3 gesperrt und der Transistor Q4 durchgeschaltet, so erreicht das Po­ tential am Knoten N2 in Abhängigkeit vom niedrigen Potential der Masse GND, das über den Transistor Q4 angelegt wird, unabhängig von den Leitungszuständen der Transistoren Q1 und Q2 einen "L"-Pegel. In diesem Fall nimmt das Potential am Ausgang N4 des -Eingangs­ schaltkreises unabhängig vom Potentialpegel des externen Zei­ lenadreß-Abtastsignals einen "H"-Pegel an. Mit anderen Worten erreicht das interne Zeilenadreß-Abtastsignal int unabhängig vom Potentialpegel des externen Zeilenadreß-Abtastsignals einen "H"- Pegel, wenn der -Eingangsschaltkreis 10 ein Einschalt-Rückstell­ signal empfängt. Dies bedeutet, daß der Inverter 20 deaktiviert ist, während der -Eingangsschaltkreis 10 ein Einschalt-Rückstellsignal empfängt, um die Pufferoperation des -Eingangsschaltkreises 10 zu deaktivieren.

Der -Eingangsschaltkreis 10 ist wie oben beschrieben aufgebaut, um in Abhängigkeit vom Ausgangssignal POR des Einschalt-Rückstell­ schaltkreises 18 aktiviert/deaktiviert zu werden. Das interne Zei­ lenadreß-Abtastsignal int wird daher nach dem Einschalten der Spannungsversorgung als Reaktion auf die Ausgabe des Einschalt-Rück­ stellsignals mit Pegel "H" vom Einschalt-Rückstellschaltkreis 18 einmal auf einen vorbestimmten Pegel "H" gezwungen. Anschließend än­ dert sich das Potential des internen Zeilenadreß-Abtastsignals in­ t entsprechend der Potentialänderung des externen Zeilenadreß-Ab­ tastsignals , damit ein vorbestimmter Schaltkreisbereich in Ab­ hängigkeit vom externen Zeilenadreß-Abtastsignal gesteuert wer­ den kann. Dies geschieht, um Schaltkreisbereiche wie z. B. den Zei­ lendekoder 2, den Adreßpuffer 4 und die Refresh-Steuerung 9, die in Abhängigkeit vom externen Zeilenadreß-Abtastsignal gesteuert werden sollen, in einen initialisierten Zustand zu bringen. Mit an­ deren Worten zwingt das interne Zeilenadreß-Abtastsignal int, das beim Einschalten der Spannungsversorgung einen "H"-Pegel erreicht, einen Knoten im jeweiligen Schaltkreisbereich, der ein internes Zei­ lenadreß-Abtastsignal int empfängt, auf ein Potential, das eine Initialisierung des Schaltkreisbereiches gestattet.

Wie oben beschrieben worden ist, arbeitet in einem herkömmlichen DRAM mit einem Testschaltkreis auf demselben Chip der Schaltkreisab­ schnitt (Testmodussteuerung 14 der Fig. 13), der einen Testmodus festlegt, in Abhängigkeit von internen Signalen int, int und int, die durch Pufferung externer Signale , und erhalten werden. Der Schaltkreisabschnitt, der einen Testmodus festlegt, kann beim Einschalten der Spannungsversorgung aufgrund des Aufbaus des Schaltkreisbereiches (-Eingangsschaltkreis 10 der Fig. 13), der ein externes Signal puffert, jedoch fehlerhaft arbeiten (siehe Fig. 17). Diese Erscheinung wird im folgenden unter Bezugnahme auf die Fig. 14 bis 19 genauer beschrieben. De Fig. 17 bis 19 stellen Signaldiagramme zur Erläuterung, weshalb eine solche Erscheinung auftritt, dar.

Bezüglich Fig. 13 wird der herkömmliche -Eingangsschaltkreis 10 durch das Ausgangssignal POR des Einschalt-Rückstellschaltkreises 18 gesteuert. Daher folgt auf den Anstieg der Versorgungsspannung Vcc (Fig. 17(a)) beim Einschalten der Spannungsversorgung ein Anstieg des Ausgangssignals POR (Fig. 17(b)) vom Einschalt-Rückstellschalt­ kreis 18 für eine feste Zeitspanne auf einen "H"-Pegel, wie in Fig. 17 dargestellt ist. Während das Ausgangssignal POR des Einschalt- Rückstellschaltkreises 18 auf dem "H"-Pegel liegt, d. h., während der -Eingangsschaltkreis 10 ein Einschalt-Rückstellsignal empfängt, nimmt das Ausgangssignal int (Fig. 17(d)) des -Eingangsschalt­ kreises 10 unabhängig vom externen Zeilenadreß-Abtastsignal (Fig. 17(c)) einen "H"-Pegel an.

Nachdem ein vorbestimmter Schaltkreisabschnitt in Abhängigkeit von einem Einschalt-Rückstellsignal nach dem Einschalten der Spannungs­ versorgung initialisiert worden ist, werden alle drei externen Steu­ ersignale , und , die die Testmodussteuerung 14 steuern, auf einen "H"-Pegel gebracht. Genauer gesagt werden die externen Steuersignale , und mit aktiv-niedrigem Pegel mit vorbe­ stimmter Zeitabstimmung auf einen "L"- oder "H"-Pegel gebracht, nachdem sie einmal auf einen "H"-Pegel angehoben worden sind, um da­ durch den vorbestimmten Schaltkreisabschnitt zu steuern. Daher be­ finden sich die externen Steuersignale , und , wie in den Fig. 17(c), 17(e) bzw. 17(f) dargestellt ist, während aller Zeit­ spannen, in denen das Ausgangssignal POR des Einschalt-Rückstell­ schaltkreises 18 auf dem "H"-Pegel ist, auf einem "L"-Pegel. Ande­ rerseits puffern der -Eingangsschaltkreis 12 und der -Eingangs­ schaltkreis 13, ohne ein Einschalt-Rückstellsignal zu empfangen, die externen Steuersignale und und geben diese nach dem Einschal­ ten der Spannungsversorgung aus. Damit nehmen das interne Spal­ tenadreß-Abtastsignal int und das interne Schreibaktivierungssi­ gnal int unabhängig vom Potentialpegel des Ausgangssignals POR vom Einschalt-Rückstellschaltkreis 18 ungefähr dieselbe Signalform wie die externen Signale und an. Daher befindet sich sowohl das interne Spaltenadreß-Abtastsignal int als auch das interne Schreibaktivierungssignal int zum Zeitpunkt t3, zu dem das interne Zeilenadreß-Abtastsignal int fällt, auf einem "L"-Pegel. Wie oben beschrieben worden ist, gibt die Teststeuerung 14 als Reaktion dar­ auf, daß das interne Signal int auf "L" fällt, während die beiden internen Signale int und int auf dem "L"-Pegel sind, ein Te­ staktivierungssignal mit "L"-Pegel aus, das einen Testmodus fest­ legt. Auf diese Weise wird der DRAM der Fig. 8 als Reaktion auf den Abfall des internen Signals int durch einen Abfall des Ausgangs­ signals POR vom Einschalt-Rückstellschaltkreis 18 in einen Testmodus versetzt. Mit anderen Worten wird ein herkömmlicher DRAM in einen Testmodus versetzt, bevor er externe Steuersignale , und zur Aktivierung der Schaltkreisoperationen zum Datenlesen und - schreiben empfängt. Ist der DRAM einmal in einen Testmodus eingetre­ ten, so kehrt er solange nicht mehr in den normalen Modus zurück, bis das interne Signal fällt, um das Ausgangssignal der Test­ modussteuerung 14 auf einen "H"-Pegel zu bringen, wenn sich das in­ terne Signal auf einem "L"- und das interne Signal auf einem "H"-Pegel befinden. Selbst wenn ein gewöhnliches Datenlesen und -schreiben ausgeführt werden soll, indem eines der externen Signale , und mit vorbestimmter Zeitabstimmung nach dem Einschal­ ten der Spannungsversorgung abgesenkt wird, nimmt der in den Testmo­ dus versetzte DRAM daher die angelegten externen Adreßsignale und die zu schreibenden Daten etc. nicht korrekt an, sondern arbeitet fehlerhaft.

Um ein solches Problem zu vermeiden, sollte das externe Signal während der Zeit, in der versuchsweise externe Signale , und an den DRAM vor dem Anlegen der externen Signale , und zum normalen Lesen und Schreiben von Daten an den DRAM angelegt wer­ den, d. h. in einem Blindzyklus, einmal abgesenkt werden. Mit anderen Worten wird durch Setzen eines Zeitpunktes, zu dem das interne Si­ gnal int fällt, wenn sich die internen Signale int und int auf einem "L"- bzw. "H"-Pegel befinden, der DRAM in einem initiali­ sierten Zustand zuverlässig in einen normalen Modus versetzt.

Der DRAM kann nach dem Einschalten der Spannungsversorgung verse­ hentlich nicht nur bei einem Abfall des Einschalt-Rückstellsignals automatisch in den Testmodus eintreten, wie dies oben beschrieben worden ist, sondern auch beim ersten Anstieg des externen Zei­ lenadreß-Abtastsignals nach dem Einschalten der Spannungsversor­ gung.

Beispielsweise sei angenommen, daß die erste Anstiegszeit des exter­ nen Zeilenadreß-Abtastsignals nach dem Einschalten der Span­ nungsversorgung aufgrund der großen Gesamtlast, die vom externen Zeilenadreß-Abtastsignal getrieben werden muß, lang ist. Steigt das externe Zeilenadreß-Abtastsignal nach dem Anstieg des Ver­ sorgungsspannung Vcc (Fig. 18(a)) beim Einschalten der Spannungsver­ sorgung langsam an, wie in Fig. 18(b) gezeigt ist, so steigt das Ausgangssignal int des -Eingangsschaltkreises 10 der Fig. 13 mit einer Verzögerungszeit T an, nachdem das externe Zeilenadreß-Ab­ tastsignal zu steigen beginnt, wie in Fig. 18(c) dargestellt ist. Das externe Zeilenadreß-Abtastsignal steigt an, nachdem der Einschalt-Rückstellschaltkreis 18 einen Einzelimpuls ausgegeben hat, auf den ein Potentialanstieg des Ausgangssignals int vom -Ein­ gangsschaltkreis 10 folgen soll. Wie in Fig. 16 gezeigt ist, weist der -Eingangsschaltkreis 10 jedoch einen Inverter 20 auf, der das externe Zeilenadreß-Abtastsignal invertiert. Bezüglich Fig. 16 sollte das Potential am Knoten N2 daher einen Logikpegel annehmen, der dem des Potentials des externen Zeilenadreß-Abtastsignals entgegengesetzt ist, damit das Potential des internen Zeilenadreß- Abtastsignals int, das am Knoten N4 abgegeben wird, denselben Lo­ gikpegel wie das Potential des externen Zeilenadreß-Abtastsignals , das dem Knoten N1 zugeführt wird, aufweist. Dies bedeutet, daß das Potential des externen Zeilenadreß-Abtastsignals die Schwel­ lenspannung V1 des Inverters 20 übersteigen sollte. Die Schwellen­ spannung eines CMOS-Inverters wird gewöhnlich auf einen Mittelwert zwischen dem Potential einer Quelle niedrigen Potentials und dem Po­ tential einer Quelle hohen Potentials, die mit diesem verbunden sind, eingestellt. Die Schwellenspannung V1 des Inverters 20 weist ungefähr einen mittleren Wert Vcc/2 zwischen den Potentialen der Versorgungsspannung Vcc ("H"-Pegel) und Masse GND ("L"-Pegel) auf.

Unter Bezugnahme auf die Fig. 18 zusätzlich zur Fig. 16 führt der langsame Anstieg des externen Signals zu einer längeren Zeit­ spanne, die notwendig ist, damit das Potential am Knoten N1 die Schwellenspannung V1 des Inverters in Fig. 16 übersteigt. Daher liegt der Anstieg des internen Zeilenadreßsignals int hinter dem externen Zeilenadreß-Abtastsignal um die Zeitspanne zurück, die erforderlich ist, damit sich das Potential des externen Zeilenadreß- Abtastsignals vom Massepotential bis zur Schwellenspannung V1 des Inverters 20 ändert.

Wie oben beschrieben worden ist, ist der Logikpegel des Potentials des Ausgangssignals int vom -Eingangsschaltkreis 10 nur dann niedrig, wenn das Potential des externen Signals gleich der Schwellenspannung V1 des Inverters 20 oder höher ist. Damit tritt das folgende Problem auf, wenn das externe Signal nach dem Ein­ schalten der Spannungsversorgung langsam ansteigt und Störsignale um die Schwellenspannung V1 des Inverters 20 aufweist, wie in Fig. 19(b) dargestellt ist.

Das Potential des externen Signals kann höher als die Schwellenspan­ nung V1 des Inverters und dann niedriger als sie werden, bevor es vollständig auf einen "H"-Pegel angestiegen ist (siehe Fig. 19(b)). In einem solchen Fall verarbeitet der Inverter 20 im -Eingangs­ schaltkreis 10 ein externes Signal , das gleich oder größer als die Schwellenspannung V1 ist, als "H"-Pegel und ein Signal un­ terhalb der Schwellenspannung V1 als "L"-Pegel. Wie in Fig. 19(c) dargestellt ist, erreicht das Potential des internen Signals int während der Periode T1, wenn das Potential des externen Signals die Schwellenspannung V1 übersteigt, einen "H"-Pegel und fällt auf einen "L"-Pegel ab, wenn das Potential anschließend gleich der Schwellenspannung V1 oder kleiner wird. Dann erreicht das interne Signal int erneut einen "H"-Pegel, wenn das externe Signal durch Schwankungen aufgrund von Störimpulsen einen Pegel gleich oder über der Schwellenspannung V1 annimmt. Wie oben beschrieben worden ist, bewirken Störungen im externen Signal im Bereich der Schwellenspannung V1, daß das interne Signal int falsche führende und nachlaufende Flanken aufweist.

Wenn das externe Zeilenadreß-Abtastsignal nach dem Anstieg der Versorgungsspannung Vcc (Fig. 19(a)) beim Einschalten der Spannungs­ versorgung vor dem externen Spaltenadreß-Abtastsignal und dem externen Schreibaktivierungssignal ansteigt, ist es andererseits bei einem langsam ansteigenden externen Signal möglich, daß sowohl das interne Spaltenadreß-Abtastsignal int (Fig. 19(d)) als auch das interne Schreibaktivierungssignal int (Fig. 19(e)) während ei­ ner Zeitspanne einen "L"-Pegel annehmen, in der das externe Zei­ lenadreß-Abtastsignal nicht vollständig auf einen "H"-Pegel an­ gehoben worden ist. In einem solchen Fall sind sowohl das interne Spaltenadreß-Abtastsignal int als auch das interne Schreibakti­ vierungssignal int zum Zeitpunkt t4, zu dem das interne Zei­ lenadreß-Abtastsignal int aufgrund von Störimpulsen fällt, auf einem "L"-Pegel. Daher gibt die Testmodussteuerung 14 der Fig. 13 als Reaktion auf den Abfall des internen Signals aufgrund von Störimpulsen ein Testaktivierungssignal mit "L"-Pegel aus. Damit tritt der DRAM der Fig. 13 in den Testmodus ein, bevor die externen Signale , und einmal auf einen "H"-Pegel gebracht worden sind, um den DRAM in der Praxis zu betreiben.

In den Fig. 18 und 19 ist keine Zeitspanne dargestellt, in der das interne Signal als Reaktion auf ein Einschalt-Rückstellsignal unmittelbar nach dem Einschalten der Spannungsversorgung einen "H"- Pegel erreicht.

Als Pufferschaltkreis zum Puffern externer Signale kann für die Ein­ gangsschaltkreise 10, 12 und 13 der Fig. 13 ein Schaltkreis verwen­ det werden, bei dem das Eingangspotential entsprechend einem Um­ schaltpunkt des Ausgangspotentials vom "H"- zum "L"-Pegel geringfü­ gig niedriger als die Schwellenspannung Vcc/2 eines CMOS-Inverters und das Eingangspotential entsprechend dem Umschaltpunkt des Aus­ gangspotentials vom "L"- zum "H"-Pegel gleich der Schwellenspannung Vcc/2 des CMOS-Inverters eingestellt ist. Bezüglich Fig. 6 kann ein solcher Schaltkreis durch Hinzufügen eines P-Kanal MOS-Transistors kleiner Größe implementiert werden, der zwischen den Eingang des In­ verters 21 und die Spannungsversorgung Vcc geschaltet wird und ein Gate aufweist, das das Ausgangspotential des Inverters 21 empfängt.

In der folgenden Beschreibung wird ein Pufferschaltkreis als Hy­ steresepuffer bezeichnet, der verschiedene Eingangspotentiale auf­ weist. Ein Potential entspricht dem Umschaltpunkt des Ausgangspoten­ tials vom "H"- zum "L"-Pegel und das andere dem Umschaltpunkt vom "L"- zum "H"-Pegel. Wie oben beschrieben worden ist, wird wie bei den herkömmlichen Eingangsschaltkreisen 10, 12 und 13 ein Puffer­ schaltkreis verwendet, bei dem die Differenz zwischen diesen beiden Eingangspotentialen (Schwellenspannung) klein ist, d. h. es wird ein Hysteresepuffer benutzt, bei dem die Differenz zwischen der Hy­ sterese eines Ausgangspotentials mit erhöhtem Eingangspotential und der Hysterese eines Ausgangspotentials mit reduziertem Eingangspo­ tential klein ist.

Die Rückstellung des Zeilendekoders 2, des Adreßpuffers 4, der Re­ fresh-Steuerung 9 und ähnlicher Elemente durch das Ausgangssignal des Einschalt-Rückstellschaltkreises 18 kann implementiert werden, indem das Ausgangssignal POR des Einschalt-Rückstellschaltkreises 18 nicht in den -Eingangsschaltkreis 10, sondern einen Schaltkreis eingegeben wird, der in der dem -Eingangsschaltkreis nachfolgen­ den Stufe gebildet ist, d. h. in einen Schaltkreis, der sich in der den zurückzustellenden Schaltkreisen (Zeilendekoder 2, Adreßpuffer 4, Refresh-Steuerung 9 etc.) vorangehenden Stufe befindet und diesen näher liegt. In einem solchen Fall führt der -Eingangsschaltkreis 10 nicht zu dem oben beschriebenen Problem, das vom Ausgangssignal POR des Einschalt-Rückstellschaltkreises 18 verursacht wird. Der als -Eingangsschaltkreis 10 benutzte und oben beschriebene Hysterese­ puffer führt jedoch zu folgenden Schwierigkeiten.

Der Pegel des internen Zeilenadreß-Abtastsignals int ändert sich nur dann von "H" nach "L", wenn das Potential des externen Zei­ lenadreß-Abtastsignals niedriger als die herkömmliche Schwellen­ spannung Vcc/2 wird. Daher wird der Betriebsrahmen des -Eingangs­ schaltkreises 10 bezüglich des Eingangssignals vermindert.

Ferner führt ein sich später als das externe Zeilenadreß-Abtastsi­ gnal änderndes Potential des internen Zeilenadreß-Abtastsignals int zu einer Verzögerung des Beginns von Operationen zum Daten­ schreiben und -lesen von Schaltkreisen wie Zeilendekoder 2, Adreß­ puffer 4 und Refresh-Steuerung 9, die durch das externe Zeilenadreß- Abtastsignal gesteuert werden. Daher vergrößert die Verwendung eines Hysteresepuffers als -Eingangsschaltkreis 10 die Zugriffs­ zeit der Halbleiterspeichereinrichtung.

Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrichtung zu schaffen, die nur in Abhängigkeit von einem externen Steuersignal zuverlässig in einen Testmodus eintritt. Außerdem soll eine Halblei­ terspeichereinrichtung gebildet werden, die einen Schaltkreis zum Bestimmen eines Testmodus aufweist, der nicht aufgrund von Potenti­ alschwankungen eines externen Steuersignals aufgrund von Störungen fehlerhaft arbeitet. Ferner soll eine Halbleiterspeichereinrichtung geschaffen werden, die nicht in fehlerhafter Weise in einen Testmo­ dus eintritt, wenn nach dem Einschalten der Spannungsversorgung kein Testmodus durch ein externes Steuersignal festgelegt ist. Aufgabe der Erfindung ist außerdem die Schaffung einer Halbleiterspeicher­ einrichtung mit einem Schaltkreis zum Bestimmen eines Testmodus, der von einem Einschalt-Rückstellsignal nicht beeinflußt wird. Ferner soll eine Halbleiterspeichereinrichtung gebildet werden, die in zu­ verlässiger Weise in einen Testmodus versetzt werden kann, ohne von Störungen, die in einem externen Steuersignal und einem Einschalt- Rückstellsignal enthalten sind, beeinflußt zu werden. Weiterhin soll eine Halbleiterspeichereinrichtung geschaffen werden, die zuverläs­ sig in einen Testmodus versetzt werden kann, ohne daß die Zugriffs­ zeit beim gewöhnlichen Datenlesen und Datenschreiben vergrößert wird.

Die erfindungsgemäße Halbleiterspeichereinrichtung weist ein Speicherzellenfeld, interne Schaltkreise, die mit dem Lesen von Da­ ten aus dem Speicherzellenfeld und dem Schreiben von Daten in dieses in Beziehung stehen, einen Erzeugerschaltkreis für ein Testmodus-Be­ stimmungssignal zum Bestimmen eines Testmodus in Abhängigkeit davon, daß sich der Potentialpegel eines dritten externen Steuersignals von einem ersten Logikpegel auf einen zweiten Logikpegel ändert, wenn die Potentiale sowohl des ersten als auch des zweiten externen Steu­ ersignals auf dem ersten Logikpegel sind, und einen Rückstellimpuls- Erzeugerschaltkreis, der vom Einschalten der Spannungsversorgung ab­ hängig ist, um einen Rückstellimpuls zum Initialisieren des internen Schaltkreises zu erzeugen, auf. Der interne Schaltkreis arbeitet in Abhängigkeit von den ersten, zweiten und dritten externen Steuersi­ gnalen, nachdem der Rückstellimpuls-Erzeugerschaltkreis einen Rück­ stellimpuls ausgegeben hat.

Um die oben angeführte Aufgabe zu lösen, weist die erfindungsgemäße Halbleiterspeichereinrichtung einen ersten Puffer zum Puffern des dritten externen Steuersignals und Anlegen desselben an den internen Schaltkreis, wenn der Rückstellimpuls-Erzeugerschaltkreis keinen Rückstellimpuls erzeugt, und einen zweiten Puffer zum ständigen Puf­ fern des dritten externen Steuersignals und Anlegen desselben an den Erzeugerschaltkreis für das Testmodus-Bestimmungssignal.

Wie oben beschrieben worden ist, weist die erfindungsgemäße Halblei­ terspeichereinrichtung getrennte Puffer zum Anlegen eines dritten externen Steuersignals an den Erzeugerschaltkreis für das Testmodus- Bestimmungssignal und zum Anlegen eines dritten externen Steuersi­ gnals an die anderen internen Schaltkreise auf. Dann legt der erste Puffer, der dem internen Schaltkreis ein drittes Steuersignal zu­ führt, das dritte externe Steuersignal ähnlich wie im herkömmlichen Fall nur dann an den internen Schaltkreis an, wenn der Rückstellim­ puls-Erzeugerschaltkreis keinen Rückstellimpuls erzeugt. Daher ar­ beitet der interne Schaltkreis wie im herkömmlichen Fall in Abhän­ gigkeit vom ersten, zweiten und dritten externen Steuersignal, nach­ dem er in Abhängigkeit von einem Rückstellimpuls beim Einschalten der Spannungsversorgung initialisiert worden ist. Andererseits puf­ fert der zweite Puffer, der dem Erzeugerschaltkreis für das Testmo­ dus-Bestimmungssignal ein drittes externes Steuersignal zuführt, stets das dritte externe Steuersignal und legt dieses an den Erzeu­ gerschaltkreis für das Testmodus-Bestimmungssignal an. Daher emp­ fängt der Erzeugerschaltkreis für das Testmodus-Bestimmungssignal im Unterschied zum herkömmlichen Fall das dritte externe Steuersignal mit einer Signalform, die vom Rückstellimpuls, der in Abhängigkeit vom Einschalten der Spannungsversorgung erzeugt wird, unabhängig ist. Der Erzeugerschaltkreis arbeitet daher ohne Beeinflussung durch den Rückstellimpuls.

In Übereinstimmung mit einer bevorzugten Ausführungsform weist der zweite Puffer einen ersten Inverter zum Invertieren des dritten ex­ ternen Steuersignals und einen zweiten Inverter zum Invertieren des Ausgangssignals des ersten Inverters auf. Der erste Inverter umfaßt beispielsweise einen ersten P-Kanal MOS-Transistor und einen ersten N-Kanal MOS-Transistor, die zwischen einer Quelle hohen Potentials und einer Quelle niedrigen Potentials in Reihe geschaltet sind und in Abhängigkeit vom dritten Steuersignal leitend oder nicht-leitend gemacht werden. Der zweite Inverter umfaßt einen zweiten P-Kanal MOS-Transistor und einen zweiten N-Kanal MOS-Transistor, die zwi­ schen der Quelle hohen Potentials und der Quelle niedrigen Potenti­ als in Reihe geschaltet sind und in Abhängigkeit von einem Potential an einem Knoten zwischen dem ersten P-Kanal MOS-Transistor und dem ersten N-Kanal MOS-Transistor leitend oder nicht-leitend gemacht werden.

Der erste Puffer umfaßt einen dritten Inverter, der ein drittes ex­ ternes Steuersignal invertiert, einen vierten Inverter, der das Aus­ gangssignal des dritten Inverters invertiert, und einen Treiber­ schaltkreis zum zeitweisen Treiben des Ausgangssignals des dritten Inverters auf ein vorbestimmtes Potential in Abhängigkeit von einem Rückstellimpuls. Der dritte Inverter umfaßt beispielsweise einen dritten P-Kanal MOS-Transistor und einen dritten N-Kanal MOS-Transi­ stor, die zwischen der Quelle hohen Potentials und der Quelle nied­ rigen Potentials in Reihe geschaltet sind und in Abhängigkeit vom dritten externen Steuersignal leitend oder nicht-leitend gemacht werden. Der vierte Inverter umfaßt einen vierten P-Kanal MOS-Transi­ stor und einen vierten N-Kanal MOS-Transistor, die zwischen der Quelle hohen Potentials und der Quelle niedrigen Potentials in Reihe geschaltet sind und in Abhängigkeit von einem Potential an einem Knoten zwischen dem dritten P-Kanal MOS-Transistor und dem dritten N-Kanal MOS-Transistor leitend oder nicht-leitend gemacht werden. Sowohl der dritte als auch der vierte P-Kanal MOS-Transistor ist mit der Quelle hohen Potentials und sowohl der dritte als auch der vierte N-Kanal MOS-Transistor ist mit der Quelle niedrigen Potenti­ als verbunden. In diesem Fall weist der Treiberschaltkreis bei­ spielsweise einen fünften P-Kanal MOS-Transistor, der zwischen dem dritten P-Kanal MOS-Transistor und der Quelle hohen Potentials in Reihe geschaltet ist, und einen fünften N-Kanal MOS-Transistor, der parallel zum dritten N-Kanal MOS-Transistor geschaltet ist, auf. Sowohl der fünfte N-Kanal MOS-Transistor als auch der fünfte P-Kanal MOS-Transistor empfängt am Gate einen Rückstellimpuls. Damit er­ reicht der Knoten zwischen den dritten P-Kanal und N-Kanal MOS-Tran­ sistoren in Abhängigkeit von einem Rückstellimpuls unabhängig vom dritten externen Steuersignal einen niedrigen Pegel.

In Übereinstimmung mit einer weiteren bevorzugten Ausführungsform weist der zweit Puffer zusätzlich zu den ersten und zweiten Inver­ tern einen Schwellenspannungs-Änderungsschaltkreis zum Ändern der Schwellenspannung des zweiten Inverters auf. Der Schwellenspannungs- Änderungsschaltkreis ist bevorzugterweise zwischen dem ersten Inver­ ter und dem zweiten Inverter gebildet, um eine erste Schwellenspan­ nung entsprechend einem Umschalten des Ausgangslogikpegels des zwei­ ten Inverters von einem zweiten Logikpegel zu einem ersten Logikpe­ gel zu erhöhen und eine zweite Schwellenspannung entsprechend einem Umschalten des Ausgangslogikpegels des zweiten Inverters vom ersten Logikpegel zum zweiten Logikpegel zu vermindern. Der Schwellenspan­ nungs-Anderungsschaltkreis weist beispielsweise einen P-Kanal MOS- Transistor, der zwischen dem Ausgang des ersten Inverters und der Quelle hohen Potentials gebildet ist und in Abhängigkeit vom Aus­ gangssignal des zweiten Inverters leitend oder nicht leitend gemacht wird, und einen N-Kanal MOS-Transistor, der zwischen dem Ausgang des ersten Inverters und der Quelle niedrigen Potentials gebildet ist und in Abhängigkeit vom Ausgangssignal des zweiten Inverters leitend oder nicht-leitend gemacht wird, auf. Ist der Umfang der Potential­ schwankung des dritten externen Steuersignals aufgrund von Störungen unmittelbar nach dem Einschalten der Spannungsversorgung geringer als die Differenz zwischen der ersten und der zweiten Schwellenspan­ nung, so beeinflußt die Störung in diesem Fall den Ausgangspegel des zweiten Inverters nicht.

In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfin­ dung weist die erfindungsgemäße Halbleiterspeichereinrichtung das oben beschriebene Speicherfeld, einen Rückstellimpuls-Erzeuger­ schaltkreis und interne Schaltkreise, einen Erzeugerschaltkreis für das Testmodus-Bestimmungssignal, der von einem Umschalten von einem ersten Logikpegel zu einem zweiten Logikpegel abhängig ist, wenn sich erste und zweite externe Steuersignale auf einem vorbestimmten Logikpegel befinden, um ein Testmodus-Bestimmungssignal zu erzeugen, das einen Testmodus bestimmt, einen ersten Puffer zum ständigen Puf­ fern des ersten externen Steuersignals, der nicht von einem Rück­ stellimpuls gesteuert wird und zum Anlegen des Steuersignals an den internen Schaltkreis und den Erzeugerschaltkreis für das Testmodus- Bestimmungssignal, einen zweiten Puffer zum ständigen Puffern des zweiten externen Steuersignals, der nicht von einem Rückstellimpuls gesteuert wird und zum Anlegen des Steuersignals an den internen Schaltkreis und den Erzeugerschaltkreis für das Testmodus-Bestim­ mungssignal, einen ersten Puffer für das dritte externe Steuersi­ gnal, der von einem Rückstellsignal gesteuert wird, zum Puffern des dritten externen Steuersignals und Anlegen des Steuersignals an den internen Schaltkreis, wenn der Rückstellimpuls-Erzeugerschaltkreis keinen Rückstellimpuls erzeugt, und einen zweiten Puffer für das dritte externe Steuersignal zum ständigen Puffern des dritten exter­ nen Steuersignals, der nicht vom Rückstellimpuls gesteuert wird, und zum Anlegen des Rückstellimpulses an den Erzeugerschaltkreis für das Testmodus-Bestimmungssignal, auf.

In Übereinstimmung mit der Erfindung ist daher ein Pufferschaltkreis zum Eingeben eines internen Steuersignals an einen Schaltkreisbe­ reich zum Bestimmen eines Testmodus und ein Pufferschaltkreis zum Eingeben eines internen Steuersignals an einen Schaltkreisbereich zum Ausführen gewöhnlichen Lesens und Schreibens getrennt gebildet. Daher ist es nicht nur möglich, einen Pufferschaltkreis zu bilden, der das interne Steuersignal an einen Testschaltkreis anlegt und nicht von einem Impulssignal gesteuert wird, das zum Initialisieren eines vorbestimmten Schaltkreisabschnitts einer Halbleiterspeicher­ einrichtung beim Einschalten der Spannungsversorgung erzeugt wird, sondern den Pufferschaltkreis so zu schaffen, daß er nur den Test­ schaltkreis steuert. Hierdurch wird verhindert, daß die Halbleiter­ speichereinrichtung fehlerhaft arbeitet und in einen Testmodus ein­ tritt, wenn ein externes Steuersignal beim Einschalten der Span­ nungsversorgung keinen Testmodus bestimmt. Damit kann eine in hohem Maße zuverlässige Halbleiterspeichereinrichtung geschaffen werden, die auf demselben Chip einen Testschaltkreis aufweist und kaum feh­ lerhaft arbeitet.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm des Gesamtaufbaus eines DRAM in Übereinstimmung mit einer ersten und einer zweiten Ausführungsform der Erfindung;

Fig. 2 ein Schaltbild des Aufbaus des -Eingangsschaltkreises 16 in einem DRAM in Übereinstimmung mit der ersten Ausführungsform;

Fig. 3 ein Schaltbild des Aufbaus des -Eingangsschaltkreises 17 in einem DRAM in Übereinstimmung mit der ersten und zweiten Ausführungsform;

Fig. 4 ein Schaltbild des Aufbaus des -Eingangsschaltkreises 16 in einem DRAM in Übereinstimmung mit der zweiten Ausführungsform;

Fig. 5 bis 7 Diagramme zur Erläuterung des Betriebs des - Eingangsschaltkreises der Fig. 4;

Fig. 8 ein Signaldiagramm zur Erläuterung einer detaillierten Operation des -Eingangsschaltkreises 16 in Übereinstimmung mit der zweiten Ausführungsform;

Fig. 9A bis 9D Modelldiagramme zur Erläuterung detaillierterer Operationen des -Eingangsschaltkreises 16 in Übereinstimmung mit der zweiten Ausführungsform;

Fig. 10 ein Schaltbild des Aufbaus des -Eingangsschaltkreises in einem DRAM in Übereinstimmung mit einer dritten Ausführungsform;

Fig. 11, 12 Diagramme zur Erläuterung von Operationen des in Fig. 10 dargestellten -Eingangsschaltkreises;

Fig. 13 ein Blockdiagramm des Gesamtaufbaus eines herkömmlichen DRAMs;

Fig. 14, 15 Signaldiagramme zur Erläuterung von Operationen der Testmodussteuerung von Fig. 13;

Fig. 16 ein Schaltbild des Aufbaus des -Eingangsschaltkreises 10 der Fig. 13; und

Fig. 17 bis 19 Signaldiagramme zur Erläuterung eines Problems beim herkömmlichen -Eingangsschaltkreis.

Fig. 1 zeigt ein Blockdiagramm des Gesamtaufbaus eines DRAM in Über­ einstimmung mit einer ersten Ausführungsform der Erfindung. Bezüg­ lich Fig. 1, umfaßt dieser DRAM im Gegensatz zum herkömmlichen DRAM der Fig. 13 einen -Eingangsschaltkreis 16 zum Ausgeben eines in­ ternen Zeilenadreß-Abtastsignals int2, das an eine Teststeuerung 14 angelegt werden soll, und einen -Eingangsschaltkreis 17 zum Ausgeben eines internen Zeilenadreß-Abtastsignals int1, das einem Zeilendekoder 2, einem Adreßpuffer 4 und einer Refresh-Steuerung 9 zugeführt werden soll. Die Eingangsschaltkreise sind als individu­ elle Schaltkreise gebildet. Aufbau und Betrieb der anderen Ab­ schnitte dieses DRAMs stimmen mit dem herkömmlichen DRAM der Fig. 13 überein.

Unter Bezugnahme auf die Fig. 2 und 3 werden im folgenden Aufbau und Betrieb der -Eingangsschaltkreise 16 und 17 entsprechend der vor­ liegenden Ausführungsform beschrieben. Fig. 2 zeigt ein Schaltbild des Aufbaus des -Eingangsschaltkreises 16, der für die Testmodus­ steuerung 14 gebildet ist, und Fig. 3 ein Schaltbild des Aufbaus des -Eingangsschaltkreises 17, der für den Zeilendekoder 2, den Adreßpuffer 4 und die Refresh-Steuerung 9 geschaffen ist.

Bezüglich Fig. 2 weist der -Eingangsschaltkreis 16 ähnlich wie der herkömmliche -Eingangsschaltkreis 10 aus Fig. 11 einen Inver­ ter 22, der ein externes Zeilenadreß-Abtastsignal als Eingangs­ signal empfängt, und einen Inverter 23, der das Ausgangssignal des Inverters 22 als Eingangssignal empfängt, auf. Im Gegensatz zum In­ verter 20 der Fig. 16, bei dem Transistoren Q3 und Q4 (Fig. 16) her­ kömmlicherweise zum Aktivieren/Deaktivieren einer Invertierungsope­ ration gebildet sind, weist der Inverter 22 keinen mit Masse GND verbundenen Transistor Q4 auf. Darüber hinaus ist das Gate des Tran­ sistors Q9 (entsprechend Transistor Q3 der Fig. 11) dieses Inverters 22 mit Masse GND verbunden. Der Aufbau der anderen Abschnitte des -Eingangsschaltkreises 16 stimmt mit dem der in Fig. 16 gezeigten überein. Genauer gesagt weist der Inverter 22 einen P-Kanal MOS- Transistor Q7 und einen N-Kanal MOS-Transistor Q8, die an ihren Ga­ tes ein externes Zeilenadreß-Abtastsignal empfangen, und der In­ verter 23 einen P-Kanal MOS-Transistor Q14 und einen N-Kanal MOS- Transistor Q15, die an ihren Gates das Potential am Ausgang N5 des Inverters 22 empfangen, auf. Die Transistoren Q7 und Q8 sowie die Transistoren Q14 und Q15 sind zwischen der Spannungsversorgung Vcc und Masse GND in Reihe geschaltet.

Im -Eingangsschaltkreis 16 ist der Transistor Q9, der an seinem Gate ein niedriges Potential der Masse GND empfängt, stets durchge­ schaltet. Daher bleibt der Inverter 22 unabhängig vom Potential des Ausgangssignals POR des Einschalt-Rückstellschaltkreises 18 der Fig. 1 stets aktiv, wodurch das externe Zeilenadreß-Abtastsignal in­ vertiert werden kann. Daher ist es im Gegensatz zum herkömmlichen Aufbau nicht möglich, daß ein internes Zeilenadreß-Abtastsignal in­ t2, das an die Testmodussteuerung 14 angelegt wird, als Reaktion auf ein Einschalt-Rückstellsignal vom Einschalt-Rückstellschaltkreis 18 für eine feste Zeitspanne einen "H"-Pegel (logisch hoch) er­ reicht. Mit anderen Worten wird das interne Zeilenadreß-Abtastsignal int2 bis zum Anstieg des externen Zeilenadreß-Abtastsignals nach dem Einschalten der Spannungsversorgung auf einem "L"-Pegel (logisch niedrig) gehalten. In Fig. 1 ist es daher nicht möglich, daß unmittelbar nach dem Einschalten der Spannungsversorgung das in­ terne Zeilenadreß-Abtastsignal int2 fällt, wenn das interne Spal­ tenadreß-Abtastsignal intCAS und das interne Schreibaktivierungssi­ gnal int beide auf dem "L"-Pegel sind. Damit wird das Ausgangssi­ gnal der Testmodussteuerung 14 auf einem "H"-Pegel gehalten, der einen gewöhnlichen Modus angibt, bis die externen Steuersignale , und einen Testmodus bestimmen. Dies verhindert, daß der DRAM fehlerhaft arbeitet und als Reaktion auf das Ausgangssignal POR des Einschalt-Rückstellschaltkreises 18 nach dem Einschalten der Span­ nungsversorgung in einen Testmodus eintritt.

Wie in Fig. 3 gezeigt ist weist der -Eingangsschaltkreis 17 voll­ ständig denselben Aufbau wie der herkömmliche -Eingangsschalt­ kreis 10 der Fig. 8 auf (siehe Fig. 11). Daher wird das interne Zei­ lenadreß-Abtastsignal int1, das in Fig. 1 an den Zeilendekoder 2, den Adreßpuffer 4 und die Refresh-Steuerung 9 angelegt wird, in Ab­ hängigkeit vom Ausgangssignal POR des Einschalt-Rückstellschaltkrei­ ses 18 gesteuert, um unmittelbar nach dem Einschalten der Spannungs­ versorgung unabhängig vom Potential des externen Zeilenadreß-Abtast­ signals für eine feste Zeitspanne einen "H"-Pegel zu erreichen. Damit wird der Schaltkreisbereich, der in Abhängigkeit vom externen Steuersignal gesteuert werden soll, d. h. der Zeilendekoder 2, der Adreßpuffer 4 und die Refresh-Steuerung 9, wie beim herkömmli­ chen Aufbau beim Beginn des Datenlesens und Datenschreibens initia­ lisiert.

Der -Eingangsschaltkreis 16 für die Testmodussteuerung 14 in Übereinstimmung mit der oben beschriebenen Ausführungsform verhin­ dert damit, daß die Testmodussteuerung 14 als Reaktion auf ein Ein­ schalt-Rückstellsignal vom Einschalt-Rückstellschaltkreis 18 beim Einschalten der Spannungsversorgung fehlerhaft arbeitet. Im folgen­ den wird der -Eingangsschaltkreis 16 beschrieben, der auch eine solche Fehlfunktion der Testmodussteuerung aufgrund von Störungen, die im ansteigenden Abschnitt des externen Zeilenadreß-Abtastsignals enthalten sind, verhindern kann.

Fig. 4 zeigt ein Schaltbild des Aufbaus eines -Eingangsschalt­ kreises 16 in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung, der auch verhindern kann, daß die Testmodussteuerung 14 aufgrund eines Anstiegs des Ausgangssignals POR vom Einschalt-Rück­ stellschaltkreis 18 und von Störungen im ansteigenden Bereich des externen Zeilenadreß-Abtastsignals fehlerhaft arbeitet.

Bezüglich Fig. 4 wird im Gegensatz zur ersten Ausführungsform (Fig. 2) ein Puffer mit großer Hysterese als -Eingangspuffer 16 verwen­ det, wobei sich die Pufferhysterese des Ausgangspotential, wenn das Eingangspotential angehoben wird, erheblich von der Hysterese des Ausgangspotentials, wenn das Eingangspotential vermindert wird, un­ terscheidet. Genauer gesagt weist dieser -Eingangsschaltkreis 16 einen Schwellenspannungs-Einstellabschnitt 24 auf, der zwischen dem Inverter 22, der das externe Zeilenadreß-Abtastsignal als Ein­ gangssignal empfängt, und dem Inverter 23, der das Ausgangssignal des Inverters 22 als Eingangssignal empfängt, gebildet ist. Der Schwellenspannungs-Einstellabschnitt 24 weist P-Kanal MOS-Transisto­ ren Q10 und Q11, die zwischen dem Ausgang N5 des Inverters 22 und der Spannungsversorgung Vcc in Reihe geschaltet sind, und N-Kanal MOS-Transistoren Q12 und Q13, die zwischen dem Ausgang N5 des Inver­ ters 22 und Masse GND in Reihe geschaltet sind, auf. Das Gate des Transistors Q10 ist mit Masse GND verbunden und das Gate des Transi­ stors Q13 mit der Spannungsversorgung Vcc. Daher sind die Transisto­ ren Q10 und Q13 stets durchgeschaltet. Die Gates der Transistoren Q11 und Q12 sind mit dem Ausgang N7 des Inverters 23 verbunden.

Unter Bezugnahme auf die Fig. 5 und 8 sowie die Fig. 9A bis 9D wird im folgenden der Betrieb des -Eingangsschaltkreises 16 entspre­ chend der gegenwärtigen Ausführungsform beschrieben. Fig. 5 zeigt ein Diagramm von Übertragungseigenschaften, das die Beziehung zwi­ schen einem Eingangssignal (externes Zeilenadreß-Abtastsignal ) und einem Ausgangssignal (internes Zeilenadreß-Abtastsignal int2) im -Eingangsschaltkreis 16 entsprechend der gegenwärtigen Ausfüh­ rungsform darstellt. In Fig. 5 zeigt die Abszisse das Potential des externen Zeilenadreß-Abtastsignals und die Ordinate das Poten­ tial des internen Zeilenadreß-Abtastsignals int2.

30433 00070 552 001000280000000200012000285913032200040 0002004126474 00004 30314Fig. 8 stellt ein Signaldiagramm dar, das die Potentialänderung der Knoten in diesem -Eingangsschaltkreis 16 zeigt, wenn sich das ex­ terne Zeilenadreß-Abtastsignal von einem "L"- zu einem "H"-Pegel und von diesem zu einem "L"-Pegel ändert. Die Fig. 9A bis 9D zeigen Modelldiagramme zur Erläuterung des Stromflusses im -Eingangs­ schaltkreis 16, wenn sich das externe Zeilenadreß-Abtastsignal wie oben beschrieben ändert.

In den Fig. 9A bis 9D ist den gesperrten Transistoren ein "X" und den stets durchgeschalteten Transistoren ein "O" zugeordnet. Pfeile geben den Stromfluß an.

Es wird angenommen, daß sich das externe Zeilenadreß-Abtastsignal wie in Fig. 8(a) dargestellt ändert.

Bezüglich Fig. 9C erreicht das Potential am Ausgang N5 des Inverters 22 zum Zeitpunkt t13 in Fig. 8, wenn das externe Zeilenadreß-Abtast­ signal auf dem "H"-Pegel liegt, einen "L"-Pegel und das Poten­ tial am Ausgang N7 des Inverters 23 liegt entsprechend auf einem "H"-Pegel. Daher wird von den Transistoren Q11 und Q12, die das Aus­ gangssignal des Inverters 23 an ihren Gates empfangen, zu diesem Zeitpunkt der Transistor Q12 durchgeschaltet. Die Pegeländerung des externen Zeilenadreß-Abtastsignals auf "L" zum Zeitpunkt t14 in Fig. 8 schaltet den Transistor Q7 des Inverters 22 durch und führt dem Eingang N6 des Inverters die Versorgungsspannung Vcc zu. Bezüg­ lich Fig. 9D werden jedoch elektrische Ladungen dem Knoten N6 über die Transistoren Q7 und Q9 von der Spannungsversorgung Vcc zugeführt und ferner vom Knoten N6 über die Transistoren Q12 und Q13 zur Masse entladen, da der Transistor Q12 zu diesem Zeitpunkt durchgeschaltet ist. Damit erreicht das Potential am Knoten N6 kaum einen "H"-Pegel.

Es wird nun angenommen, daß die Schwellenspannungen der Inverter 22 und 23 Zwischenpotentiale Vcc/2 zwischen den Potentialen der Span­ nungsversorgung Vcc und Masse GND sind. In diesem Fall erreicht das Potential am Knoten N6 ohne den Schwellenspannungs-Einstellabschnitt 24 als Reaktion darauf, daß das externe Zeilenadreß-Abtastsignal ein Potential Vcc/2 oder weniger annimmt, einen "H"-Pegel. Mit ande­ ren Worten ist der maximale Strom I_H, den der Transistor Q7 mit ei­ nem Gate-Potential von Vcc/2 von der Spannungsversorgung Vcc zum Knoten N6 übertragen kann, gleich dem minimalen Strom, der von der Spannungsversorgung Vcc zum Knoten N6 übertragen werden muß, um das Potential am Knoten N6 auf einen "H"-Pegel zu bringen. Bei der ge­ genwärtigen Ausführungsform, in der der Knoten N6 über die Transi­ storen Q12 und Q13 auf Masse liegt, wird jedoch ein Teil des Stroms, der von der Spannungsversorgung Vcc zum Knoten N6 fließt, auf Masse GND gezogen, wenn der Transistor Q7 leitet.

Daher erreicht das Potential am Knoten N6 selbst dann nicht den "H"- Pegel, wenn das Gate-Potential des Transistors Q7 auf Vcc/2 abge­ senkt wird. Um das Potential am Knoten N6 auf einen "H"-Pegel zu bringen, sollte das Gate-Potential des Transistors Q7 niedriger als Vcc/2 eingestellt werden, um den Transistor Q7 stärker leitend zu machen, so daß der Strom erhöht wird, den der Transistor Q7 von der Spannungsversorgung Vcc dem Koten N6 zuführt. Der Inverter 23 emp­ fängt das Potential am Knoten N6 als Eingangssignal. Daher ent­ spricht eine Verminderung des Eingangspotentials des Inverters 22, das erforderlich ist, um das Potential am Knoten N6 von einem "L"- Pegel zu einem "H"-Pegel zu ändern, einer Verminderung des Potenti­ als des externen Zeilenadreß-Abtastsignals , das es ermöglicht, daß sich das Ausgangspotential des Inverters 23 (internes Zei­ lenadreß-Abtastsignal int2) von einem "H"- zu einem "L"-Pegel än­ dert. Ist der Transistor Q12, der das Potential des Ausgangs N7 des Inverters 23 an seinem Gate empfängt, zwischen dem Knoten N6 und Masse GND gebildet, so wird mit anderen Worten die Schwellenspannung V2 dieses -Eingangsschaltkreises 16 geringer als die jeweiligen Schwellenspannungen Vcc/2 der Inverter 23 und 22. Sinkt das Poten­ tial des externen Zeilenadreß-Abtastsignals auf das Potential V2 ab, so wird daher der Strom I_H, der dem Knoten N6 von der Spannungs­ versorgung Vcc zugeführt wird, größer als der Strom I_L, der vom Kno­ ten N6 zur Masse GND gezogen wird. Folglich erreicht das Potential am kNoten N6 einen "H"-Pegel, wie in Fig. 8(b) dargestellt ist.

Daher ändert sich das Potential des internen Zeilenadreß-Abtastsi­ gnals int2 zum Zeitpunkt t15, zu dem das Potential des externen Zeilenadreß-Abtastsignals auf das Potential V2 sinkt, auf einen "L"-Pegel, wie in Fig. 8(c) dargestellt ist. Nach diesem Zeitpunkt t15 leitet daher der Transistor Q15 anstelle des Transistors Q14 und der Transistor Q11 anstelle von Transistor Q12, wie in Fig. 9A ge­ zeigt ist.

Umgekehrt wird nun ein Fall betrachtet, in dem sich der Pegel des externen Zeilenadreß-Abtastsignals von "L" nach "H" ändert. Zum Zeitpunkt t10 in Fig. 8, wenn das externe Zeilenadreß-Abtastsignal auf einem "L"-Pegel liegt, schaltet der Transistor Q7 des Inver­ ters 22 durch, um den Knoten N6 auf einen "H"-Pegel anzuheben, wäh­ rend der Transistor Q15 des Inverters 23 durchschaltet, um das Po­ tential des Knoten N7 auf einen "L"-Pegel zu bringen. Zu diesem Zeitpunkt wird von den Transistoren Q11 und Q12, die an ihren Gates das Potential des Knotens N7 empfangen, der Transistor Q11 durchge­ schaltet (siehe Fig. 9A). Eine Anderung des externen Zeilenadreß-Ab­ tastsignals auf einen "H"-Pegel zum Zeitpunkt t11 in Fig. 8 schaltet den Transistor Q8 des Inverters 22 durch, um das Potential am Knoten N6 auf einen "L"-Pegel zu bringen. Durch den Transistor Qll des Schwellenspannungs-Einstellabschnitts 24, der zu diesem Zeitpunkt leitend ist, werden jedoch bezüglich Fig. 9B elektrische Ladungen vom Knoten N6 über den Transistor Q8 zur Masse entladen und ferner von der Spannungsversorgung Vcc über die Transistoren Q10 und Q11 dem Knoten N6 zugeführt.

Damit erreicht der Knoten N6 im Vergleich zu einem Fall, in dem der Schwellenspannungs-Einstellabschnitt 24 nicht gebildet ist, weniger einfach einen "L"-Pegel.

Ohne Schwellenspannungs-Einstellabschnitt wird das Potential am Kno­ ten N6 in Abhängigkeit von einem Anstieg des Potentials des externen Zeilenadreß-Abtastsignals auf die Schwellenspannung Vcc/2 des Inverters 22 vollständig auf einen "L"-Pegel gebracht. Mit anderen Worten ist der minimale Strom, der vom Knoten N6 zur Masse GND flie­ ßen muß, um das Potential am Knoten N6 auf einen "L"-Pegel zu brin­ gen, äquivalent zum Strom, den der Transistor Q8 mit einer Gate- Spannung Vcc/2 vom Knoten N6 zur Masse GND zieht. Entsprechend der vorliegenden Ausführungsform, bei der der Knoten N6 über die Transi­ storen Q10 und Q11 mit der Spannungsversorgung Vcc verbunden ist, ist der vom Transistor Q8, dessen Gate-Potential auf Vcc/2 angestie­ gen ist, vom Knoten N6 zur Masse GND gezogene Strom etwas kleiner als der oben beschriebene minimale Strom. Daher erreicht das Poten­ tial am Knoten N6 selbst dann keinen "L"-Pegel, wenn das externe Zeilenadreß-Abtastsignal auf Vcc/2 ansteigt.

Um das Potential am Knoten N6 auf einen "L"-Pegel zu bringen, muß daher das Gate-Potential des Transistors Q8 über Vcc/2 gebracht wer­ den, um den Strom vom Transistor Q8 vom Knoten N6 zur Masse GND ge­ zogenen Strom I_L der Fig. 9B zu erhöhen. Das bedeutet, daß das Ein­ gangspotential des Inverters 22, der das Potential am Knoten N6 auf einen "L"-Pegel bringen soll, höher als Vcc/2 ist. Dies führt zu ei­ nem Anstieg des Potentials des externen Zeilenadreß-Abtastsignals , das es ermöglicht, das Potential am Knoten N7 auf einen "H"-Pe­ gel zu bringen, da der Inverter 23 das Potential am Knoten N6 als Eingangssignal empfängt. Entsprechend der gegenwärtigen Ausführungs­ form, bei der der Transistor Q11, der das Ausgangssignal des Inver­ ters 23 an seinem Gate empfängt, zwischen dem Knoten N6 und der Spannungsversorgung Vcc gebildet ist, wird mit anderen Worten die Schwellenspannung V3 des -Eingangsschaltkreises 16 höher als die jeweiligen Schwellenspannungen Vcc/2 der Inverter 23 und 22. Das be­ deutet, daß in Fig. 9B der vom Knoten N6 zur Masse GND gezogene Strom größer als der dem Knoten N6 von der Spannungsversorgung Vcc zugeführte Strom I_H ist, wenn das Potential des externen Zei­ lenadreß-Abtastsignals auf das Potential V3 ansteigt, und das Potential am Knoten N6 einen "L"-Pegel erreicht, wie in Fig. 8(b) dargestellt ist.

Daher ändert sich zum Zeitpunkt t12, zu dem das externe Zeilenadreß- Abtastsignal auf das Potential V3 ansteigt, das Potential des internen Zeilenadreß-Abtastsignals int auf einen "H"-Pegel, wie in Fig. 8(c) dargestellt ist. Damit leiten ab dem Zeitpunkt t12, zu dem das externe Zeilenadreß-Abtastsignal auf das Potential V3 ansteigt, bis zum Zeitpunkt t15, zu dem es auf das Potential V2 fällt, die Transistoren Q14 und Q12 anstelle der Transistoren Q15 bzw. Q11, wie in Fig. 9C dargestellt ist.

Wie oben beschrieben worden ist, variiert die Schwellenspannung des -Eingangsschaltkreises 16 entsprechend der vorliegenden Ausfüh­ rungsform für den Fall, daß sich der Eingangssignalpegel (externes Zeilenadreß-Abtastsignal von "H" nach "L" ändert ganz erheb­ lich, und den Fall, daß sich der Eingangssignalpegel von "L" nach "H" ändert, ganz erheblich. Genauer gesagt erreicht das interne Zei­ lenadreß-Abtastsignal int2 bei einem Anstieg des Potentials des externen Zeilenadreß-Abtastsignals von 0V einen "H"-Pegel, wenn das Potential des externen Zeilenadreß-Abtastsignals das Poten­ tial V3, das größer als beispielsweise Vcc/2 ist, annimmt. Umgekehrt erreicht das Potential des internen Zeilenadreß-Abtastsignals in­ t2 mit dem Abfall des externen Zeilenadreß-Abtastsignals vom "H"-Pegel Richtung 0V einen "L"-Pegel, wenn das Potential des exter­ nen Zeilenadreß-Abtastsignals das Potential V2 oder weniger, das kleiner als beispielsweise Vcc/2 ist, annimmt. Schwankungen im Po­ tential des externen Zeilenadreß-Abtastsignals zwischen V2 und V3 ändern daher den Logikpegel des internen Zeilenadreß-Abtastsi­ gnals int2 nicht.

Unter Bezugnahme auf die Fig. 6 und 7 erfolgt nun eine Beschreibung des Betriebs des -Eingangsschaltkreises 16 in Übereinstimmung mit der gegenwärtigen Ausführungsform, wenn das externe Zeilenadreß-Ab­ tastsignal nach dem Einschalten der Spannungsversorgung langsam ansteigt. Fig. 6 zeigt ein Signaldiagramm der Operation des -Ein­ gangsschaltkreises 16, wenn das externe Signal nach dem Ein­ schalten der Spannungsversorgung glatt und ohne Störungen ansteigt. Fig. 6 ist ein Signaldiagramm der Operation des -Eingangsschalt­ kreises 16, wenn das externe Signal nach dem Einschalten der Spannungsversorgung langsam und mit Störungen ansteigt.

Steigt das externe Signal nach dem Anstieg des Spannungsversor­ gungspotentials Vcc (Fig. 6(a)) beim Einschalten der Spannungsver­ sorgung langsam von einem "L"-Pegel zu einem "H"-Pegel an, wie in Fig. 6(b) dargestellt ist, so benötigt das Potential am Eingang des Inverters 22 der Fig. 4 einen längeren Zeitraum, um den niedrigsten Potentialpegel V3 zu übersteigen, der es ermöglicht, das Potential am Knoten N6 auf einen "L"-Pegel zu bringen. Wie in Fig. 6(c) ge­ zeigt ist, wird wie im herkömmlichen Fall der Potentialpegel am Kno­ ten N7 der Fig. 4 (das Potential des internen Zeilenadreß-Abtastsi­ gnals int2) um eine bestimmte Zeitspanne später als der Beginn des Anstiegs des externen Signals geändert.

Unter Bezugnahme auf die Fig. 7 wird nun angenommen, daß das externe Signal nicht nur spät nach einem Anstieg der Versorgungsspannung Vcc (Fig. 7(a)) beim Einschalten der Spannungsversorgung zu steigen beginnt, sondern das externe Signal bei diesem Anstieg auch Stö­ rungen enthält, wie in Fig. 7(b) dargestellt ist. In einem solchen Fall ändert sich der Potentialpegel des internen Signals int2 im Verlauf des Anstiegs des -Signals auf den "H"-Pegel, wenn das Po­ tential des externen Signals aufgrund von Störungen die niedrig­ ste Spannung V3 des Eingangspotentials des Inverters 22 erreicht, die es gestattet, das Potential des Knotens N6 in Fig. 4 auf einen "L"-Pegel zu bringen. Selbst wenn das Potential des externen Signals durch Störungen erneut unter das Potential V3 gesenkt wird, ist es nicht möglich, daß sich der Pegel des internen Signals int2 auf "L" ändert, solange nicht der Potentialabfall des externen Si­ gnals aufgrund von Störungen die Differenzspannung (V3-V2) zwi­ schen den Potentialen V2 und V3 übersteigt. Daher ist der Logikpegel des Potentials des internen Signals int2 zu dem Zeitpunkt auf "H" fixiert, wenn das Potential des externen Signals die Schwellen­ spannung V3 des -Eingangsschaltkreises 16 aufgrund von Störungen übersteigt, falls die Differenzspannung (V3-V2) ausreichend größer als die Amplitude der Störungen, die beim Anstieg des externen Si­ gnals auftreten, eingestellt wird. Selbst wenn das Potential des externen Signals um die Schwellenspannung V3 des -Eingangs­ schaltkreises 16 aufgrund von Störungen schwankt, wenn das externe Signal beim Einschalten der Spannungsversorgung das erste Mal ansteigt, besteht mit anderen Worten keine Möglichkeit, daß solche Schwankungen eine herkömmlichen fehlerhaften Abfall des internen Si­ gnals int2 verursachen (siehe Fig. 14) .

Entsprechend dem -Eingangsschaltkreis 16 der gegenwärtigen Aus­ führungsform ändert sich der Logikpegel des Potentials des internen Zeilenadreß-Abtastsignals int2 nur entsprechend der ursprüngli­ chen Potentialänderung des externen Zeilenadreß-Abtastsignals , selbst wenn das externe Zeilenadreß-Abtastsignal nach dem Ein­ schalten der Spannungsversorgung langsam mit Störungen ansteigt. Da­ mit ist es selbst wenn das Spaltenadreß-Abtastsignal und das ex­ terne Schreibaktivierungssignal nach einem Anstieg des externen Zeilenadreß-Abtastsignals beim Einschalten der Spannungsversor­ gung in Fig. 1 ansteigen, nicht möglich, daß das interne Zei­ lenadreß-Abtastsignal int2 fällt, wenn das interne Spaltenadreß- Abtastsignal int und das interne Schreibaktivierungssignal int beide auf dem "L"-Pegel liegen. Daher wird das Testaktivierungssi­ gnal , das einen Testmodus angibt, von der Testmodussteuerung 14 nicht fehlerhaft ausgegeben.

Obwohl der Schwellenspannungs-Einstellabschnitt 24 sowohl einen zwi­ schen dem Knoten N6 und der Spannungsversorgung Vcc als auch einen zwischen dem Knoten N6 und Masse GND gebildeten Transistor aufweist, kann der Abschnitt auch ohne den ersten Transistor geschaffen wer­ den. Fig. 10 zeigt ein Schaltbild des Aufbaus eines -Eingangs­ schaltkreises 16 in einem solchen Fall und stellt eine dritte Aus­ führungsform der Erfindung dar. Fig. 11 ist ein Diagramm der Über­ tragungseigenschaften des in Fig. 10 dargestellten -Eingangs­ schaltkreises.

Bezüglich Fig. 10 weist der Schwellenspannungs-Einstellabschnitt 24 im -Eingangsschaltkreis entsprechend der gegenwärtigen Ausfüh­ rungsform nur Transistoren Q12 und Q13 auf, die zwischen dem Knoten N6 und Masse GND in Reihe geschaltet sind.

Befindet sich das Potential des internen Zeilenadreß-Abtastsignals int2 auf einem "L"-Pegel, so wird entsprechend der gegenwärtigen Ausführungsform daher der Transistor Q12 gesperrt, so daß der - Eingangsschaltkreis 16 in derselben Weise wie für den Fall arbeitet, daß der -Eingangsschaltkreis 16 ohne Schwellenspannungs-Einstell­ abschnitt 24 gebildet ist. Genauer gesagt erreicht das Potential am Knoten N6 einen "H"-Pegel zum Zeitpunkt, wenn das Potential des ex­ ternen Zeilenadreß-Abtastsignals vom Massepotential 0V auf das Potential Vcc/2, das halbe Versorgungspotential Vcc, angehoben wor­ den ist. Folglich erreicht das Potential des internen Zeilenadreß- Abtastsignals int2 einen "H"-Pegel. Daher ist die Schwellenspan­ nung V3 des -Eingangsschaltkreises entsprechend der gegenwärtigen Ausführungsform gleich der Schwellenspannung Vcc/2 des Inverters 22, 23 (siehe Fig. 11), wenn das externe Zeilenadreß-Abtastsignal angehoben wird.

Befindet sich das interne Zeilenadreß-Abtastsignal int2 umgekehrt auf einem "H"-Pegel, so schaltet der Transistor Q12 durch, so daß in diesem -Eingangsschaltkreis zum Zeitpunkt, wenn das externe Zei­ lenadreß-Abtastsignal vom Versorgungspotential Vcc zur Schwel­ lenspannung Vcc/2 des Inverters 22, 23 absinkt, dieselbe Erschei­ nung wie in Fig. 9D dargestellt auftritt. Damit wird die Schwellen­ spannung V2 des -Eingangsschaltkreises bei sinkendem externem Zeilenadreß-Abtastsignal niedriger als die Schwellenspannung Vcc/2 des Inverters 22, 23 (siehe Fig. 11).

Bei der gegenwärtigen Ausführungsformen werden als Transistoren Q12 und Q13 größere Transistoren als in der vorherigen Ausführungsform verwendet. Damit wird der in Fig. 9D vom Knoten N6 zur Masse GND ge­ zogene Strom I_L größer, um die Differenz zwischen der Schwellenspan­ nung V2 und der Schwellenspannung V3 ungefähr gleich wie bei der vorherigen Ausführungsform zu machen. Ist die Amplitude der Störun­ gen, die beim Anstieg des externen Signals unsignifikant groß, so beeinflussen die Störungen den Logikpegel des Potentials des in­ ternen Signals int2 nicht.

Unter Bezugnahme auf die Fig. 12 wird dieser Effekt detaillierter beschrieben. Fig. 12 zeigt ein Signaldiagramm einer Potentialände­ rung des internen Signals int2, wenn das externe Signal mit darin enthaltenen Störungen ansteigt.

Es wird angenommen, daß das externe Signal nach dem Einschalten der Spannungsversorgung als Reaktion auf den Anstieg des Versor­ gungspotentials Vcc (Fig. 12(a)) mit darin enthaltenen Störungen langsam ansteigt, wie in Fig. 12(b) dargestellt ist. Im -Ein­ gangsschaltkreis entsprechend der gegenwärtigen Ausführungsform, steigt in einem solchen Fall das Potential des internen Signals in­ t2 (Fig. 12(c)) zu einem Zeitpunkt auf einen "H"-Pegel an, wenn das Potential des externen Signals das Potential V3 in Fig. 11, d. h. Vcc/2 übersteigt. Selbst wenn anschließend das Potential des externen Signals durch Störungen niedriger als das Potential Vcc/2 wird, ändert sich der Logikpegel des internen Signals int2 solange nicht, bis das Potential des externen Signals niedriger als das Potential V2 in Fig. 11 wird. Mit anderen Worten verhindert auch die gegenwärtige Ausführungsform die fehlerhafte Ausgabe eines Testaktivierungssignals durch die Testmodussteuerung aufgrund von Störungen bim Anstieg des externen Signals , das einen Testmodus festlegt.

Die Schwellenspannung V2 hängt vom Strom, der im Schwellenspannungs- Einstellabschnitt 24 der Fig. 4 vom Knoten N6 zur Masse GND gezogen werden kann, und die Schwellenspannung V3 vom Strom, der dem Knoten N6 im Schwellenspannungs-Einstellabschnitt 24 von der Spannungsver­ sorgung Vcc zugeführt werden kann, ab. Die Differenz zwischen den Schwellenspannungen V2 und V3 kann daher beliebig geändert werden in Abhängigkeit von der Zahl, Größe und ähnlichen Parametern der N-Ka­ nal MOS-Transistoren, die im Schwellenspannungs-Einstellabschnitt zwischen dem Knoten N6 und Masse GND gebildet sind, oder durch Ein­ stellen der Zahl, Größe und ähnlichen Parametern der P-Kanal MOS- Transistoren, die zwischen dem Knoten N6 und der Spannungsversorgung Vcc geschaffen sind.

Je größer die Differenz zwischen den zwei Schwellenspannungen V2 und V3 des -Eingangsschaltkreises 16 entsprechend der gegenwärtigen Ausführungsform ist, desto größer wird die Störimpulsamplitude, die beim Anstieg des externen Zeilenadreß-Abtastsignals erforderlich ist, um eine Fehlfunktion der Testmodussteuerung 14 auszulösen. Eine zu große Differenz zwischen den Schwellenspannungen V2 und V3, um den Betriebsrahmen der Testmodussteuerung 14 zu vergrößern, verhin­ dert jedoch, daß der Logikpegel des internen Zeilenadreß-Abtastsi­ gnals int2 der Potentialänderung des externen Zeilenadreß-Abtast­ signals schnell folgen kann. Damit ist mehr Zeit erforderlich, um die Halbleiterspeichereinrichtung in einen Testmodus zu versetzen und die Halbleiterspeichereinrichtung von einem Testmodus in einen normalen Modus zurückzuschalten. Daher sollte die Differenz zwischen den Schwellenspannungen V2 und V3 hinsichtlich einer solchen Zeit­ verzögerung auf einen adäquaten Wert eingestellt werden.

Obwohl das Ausgangssignal POR des Einschalt-Rückstellschaltkreises 18 in allen oben beschriebenen Ausführungsformen an den -Ein­ gangsschaltkreis 17 angelegt wird, wie in Fig. 1 dargestellt ist, kann das Ausgangssignal auch direkt einem Schaltkreis in der Stufe, die auf den -Eingangsschaltkreis folgt, zugeführt werden. In ei­ nem solchen Fall sollten der -Eingangsschaltkreis 16, der mit der Testmodussteuerung 14 verbunden ist, und der -Eingangsschaltkreis 17, der mit anderen Schaltkreisen als der Testmodussteuerung 14 ver­ bunden ist, getrennt gebildet sein. Beispielsweise führt ein - Eingangsschaltkreis 17 zur Pufferung des externen Zeilenadreß-Ab­ tastsignals , der wie in Fig. 4 oder Fig. 10 dargestellt aufge­ baut ist, zu folgenden Problemen, wenn er nur als Ersetzung für den -Eingangsschaltkreis 10 der Fig. 13 benutzt wird. Der Pegel des internen Zeilenadreß-Abtastsignals int ändert sich nur dann von "L" nach "H", wenn das Potential des externen Zeilenadreß-Abtastsi­ gnals viel höher als die herkömmliche Schwellenspannung V1 (im allgemeinen Vcc/2) ist, und ändert sich nur dann von "H" nach "L", wenn dessen Potential viel niedriger als die herkömmliche Schwellen­ spannung Vl ist. Daher würde wie oben beschrieben der Betriebsrahmen des -Eingangsschaltkreises 10 für das Eingangssignal redu­ ziert und die Zugriffszeit für das Lesen und Schreiben im normalen Modus vergrößert.

Die getrennte Bildung des -Eingangsschaltkreises 16 für die Test­ modussteuerung 14 und des -Eingangsschaltkreises 17 für einen Schaltkreis zum gewöhnlichen Datenlesen und -schreiben ermöglicht jedoch die Verwendung eines solchen Hysteresepuffers mit einer großen Differenzspannung zwischen den Schwellenspannungen V2 und V3, wie er in den Fig. 4 und 10 dargestellt ist, für den -Eingangs­ schaltkreis 16 und die Verwendung eines Puffers ohne oder nur klei­ ner Differenzspannung zwischen den Schwellenspannungen V2 und V3 als herkömmlichen Puffer für den -Eingangsschaltkreis 17. Daher ist es nicht möglich, daß der Betriebsrahmen eines DRAM für das externe Steuersignal beim normalen Lesen und Schreiben reduziert und die Zugriffszeit zum Lesen und Schreiben im normalen Modus vergrößert wird.

Obwohl die oben beschriebenen zwei Ausführungsformen Fälle zeigen, in denen die vorliegende Erfindung auf einen DRAM angewandt wird, ist die vorliegende Erfindung allgemein auch auf eine Halbleiter­ speichereinrichtung anwendbar, deren Testmodus in Abhängigkeit von externen Steuersignalen bestimmt wird.

Claims (40)

1. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld (1),
eine interne Schaltkreiseinrichtung (2, 4, 9), die mit dem Lesen von Daten aus dem Speicherzellenfeld (1) und dem Schreiben von Daten in dieses in Beziehung steht,
eine Rückstellimpuls-Erzeugereinrichtung (18), die vom Einschalten der Spannungsversorgung abhängig ist, zum Initialisieren der inter­ nen Schaltkreiseinrichtung (2, 4, 9), wobei die interne Schaltkreis­ einrichtung (2, 4, 9) nach der Ausgabe des Rückstellimpulses durch die Rückstellimpuls-Erzeugereinrichtung (18) in Abhängigkeit von ei­ nem externen Steuersignal (, , ) arbeitet,
eine Erzeugereinrichtung (14) für ein Testmodus-Bestimmungssignal, das vom externen Steuersignal (, , ) abhängig ist, zum Er­ zeugen eines Testmodus-Bestimmungssignals, das einen Testmodus fest­ legt,
eine erste Puffereinrichtung (17) zum Puffern des externen Steuersi­ gnals () und Anlegen desselben an die interne Schaltkreiseinrich­ tung (2, 4, 9), wenn von der Rückstellimpuls-Erzeugereinrichtung (18) kein Rückstellimpuls erzeugt wird, und
eine zweite Puffereinrichtung (16) zum ständigen Puffern des exter­ nen Steuersignals () und Anlegen desselben an die Erzeugerein­ richtung (14) für das Testmodus-Bestimmungssignal.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daßdas externe Steuersignal (, , ) erste (), zweite () und dritte () Signale umfaßt, und
die Erzeugereinrichtung (14) für das Testmodus-Bestimmungssignal das Testmodus-Bestimmungssignal () in Abhängigkeit von einer Kombina­ tion der Logikpegel der Potentiale der ersten (), zweiten () und dritten () Signale erzeugt.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Erzeugereinrichtung (14) für das Testmodus-Bestimmungssignal das Testmodus-Bestimmungssignal in Abhängigkeit von einer Änderung des Logikpegels des dritten Signals () von einem ersten Logikpegel zu einem zweiten Logikpegel erzeugt, wenn sich die ersten () und zweiten () Signale auf dem ersten Logikpegel befinden.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß die zweite Puffereinrichtung (16) eine erste Invertereinrichtung (22) zum Invertieren des dritten externen Steuersignals () und eine zweite Invertereinrichtung (23) zum Invertieren des Ausgangssi­ gnals der ersten Invertereinrichtung (22) aufweist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekenn­ zeichnet, daß die zweite Puffereinrichtung (16) ferner eine Schwellenspannung-Än­ derungseinrichtung (24) zum Ändern der Schwellenspannung der zweiten Invertereinrichtung (23) aufweist.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekenn­ zeichnet, daß die Schwellenspannung-Änderungseinrichtung (24) zwischen der ersten Invertereinrichtung (22) und der zweiten Invertereinrichtung (23) gebildet ist und eine erste Schwellenspannung (V2) entsprechend ei­ nem Umschalten des Ausgangslogikpegels der zweiten Invertereinrich­ tung (23) vom ersten Logikpegel zum zweiten Logikpegel reduziert.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß die Schwellenspannung-Änderungseinrichtung ferner eine zweite Schwellenspannung (V3) entsprechend einem Umschalten des Ausgangslo­ gikpegels der zweiten Invertereinrichtung (23) vom zweiten Logikpe­ gel zum ersten Logikpegel vergrößert.

8. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß die Schwellenspannung-Änderungseinrichtung (24) eine Schalteinrich­ tung (Q12) aufweist, die zwischen dem Ausgang der ersten Inverter­ einrichtung (22) und einer Quelle (GND) niedrigen Potentials gebil­ det ist und vom Ausgangssignal der zweiten Invertereinrichtung (23) gesteuert wird.

9. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekenn­ zeichnet, daß
die Schwellenspannung-Änderungseinrichtung (24) eine erste Schalteinrichtung (Q11), die zwischen dem Ausgang der er­ sten Invertereinrichtung (22) und einer Quelle (Vcc) hohen Potenti­ als gebildet ist und vom Ausgangssignal der zweiten Invertereinrich­ tung (23) gesteuert wird, und
eine zweite Schalteinrichtung (Q12), die zwischen dem Ausgang der ersten Invertereinrichtung (22) und einer Quelle (GND) niedrigen Po­ tentials gebildet ist und vom Ausgangssignal der zweiten Inverter­ einrichtung (23) gesteuert wird, aufweist.

10. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekenn­ zeichnet, daß die Schalteinrichtung (Q12) ein zweites Feldeffekt-Halbleiterelement (Q12) einer zweiten Polarität, die der ersten Polarität entgegenge­ setzt ist, umfaßt, das einen ersten Leitungsanschluß, der das Aus­ gangssignal der ersten Invertereinrichtung (22) empfängt, einen zweiten Leitungsanschluß, der mit der Quelle (GND) niedrigen Poten­ tials verbunden ist, und einen Steueranschluß, der das Ausgangssi­ gnal der zweiten Invertereinrichtung empfängt, aufweist.

11. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekenn­ zeichnet, daß
die erste Schalteinrichtung (Q11) ein erstes Feldeffekt-Halbleitere­ lement (Q11) einer ersten Polarität umfaßt, das einen ersten Lei­ tungsanschluß, der das Ausgangssignal der ersten Invertereinrichtung (22) empfängt, einen zweiten Leitungsanschluß, der mit der Quelle (Vcc) hohen Potentials verbunden ist, und einen Steueranschluß, der das Ausgangssignal der zweiten Invertereinrichtung empfängt, auf­ weist, und
die zweite Schalteinrichtung (Q12) ein zweites Feldeffekt-Halbleite­ relement (Q12) einer zweiten Polarität, die der ersten Polarität entgegengesetzt ist, umfaßt, das einen ersten Leitungsanschluß, der das Ausgangssignal der ersten Invertereinrichtung (22) empfängt, einen zweiten Leitungsanschluß, der mit der Quelle (GND) niedrigen Potentials verbunden ist, und einen Steueranschluß, der das Aus­ gangssignal der zweiten Invertereinrichtung empfängt, aufweist.

12. Halbleiterspeichereinrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß
die erste Puffereinrichtung (17) eine dritte Invertereinrichtung (20), die das dritte externe Steuer­ signal () invertiert,
eine vierte Invertereinrichtung (21), die das Ausgangssignal der dritten Invertereinrichtung (20) invertiert, und
eine Treibereinrichtung (Q3, Q4), die vom Rückstellimpuls abhängig ist, zum zeitweisen Treiben des Ausgangssignals der dritten Inver­ tereinrichtung (20) auf ein vorbestimmtes Potential, aufweist.

13. Halbleiterspeichereinrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß
die erste Invertereinrichtung (22) zwei Feldeffekt-Halbleiterele­ mente (Q7, Q8) aufweist, die zwischen der Quelle (Vcc) hohen Poten­ tials und der Quelle (GND) niedrigen Potentials in Reihe geschaltet sind, zueinander komplementäre Polaritäten aufweisen und vom dritten externen Steuersignal () gesteuert werden, und
die zweite Invertereinrichtung (23) zwei Feldeffekt-Halbleiterele­ mente (Q14, Q15) aufweist, die zwischen der Quelle (Vcc) hohen Po­ tentials und der Quelle (GND) niedrigen Potentials in Reihe geschal­ tet sind, zueinander komplementäre Polaritäten aufweisen und vom Po­ tential an einem Knoten zwischen den zwei Feldeffekt-Halbleiterele­ menten (Q7, Q8) der ersten Invertereinrichtung gesteuert werden.

14. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekenn­ zeichnet, daß
die dritte Invertereinrichtung (20) zwei Feldeffekt-Halbleiterele­ mente (Q1, Q2) aufweist, die zwischen einer Quelle (Vcc) hohen Po­ tentials und einer Quelle (GND) niedrigen Potentials in Reihe ge­ schaltet sind, zueinander komplementäre Polaritäten aufweisen und vom dritten externen Steuersignal () gesteuert werden, und
die vierte Invertereinrichtung (21) zwei Feldeffekt-Halbleiterele­ mente (Q5, Q6) aufweist, die zwischen der Quelle (Vcc) hohen Poten­ tials und der Quelle (GND) niedrigen Potentials in Reihe geschaltet sind, zueinander komplementäre Polaritäten aufweisen und vom Poten­ tial an einem Knoten zwischen den zwei Feldeffekt-Halbleiterelemen­ ten (Q1, Q2) gesteuert werden, und
die Treibereinrichtung (Q3, Q4) ein Feldeffekt-Halbleiterelement (Q4), das parallel zu einem (Q2) der zwei Feldeffekt-Halbleiterele­ mente (Q1, Q2) in der dritten Invertereinrichtung (20) geschaltet ist, vom Rückstellimpuls abhängig ist, um zu leiten und dieselbe Po­ larität wie das eine Element (Q2) besitzt, und ein Feldeffekt-Halb­ leiterelement (Q3), das parallel zum anderen (Q1) der zwei Feldef­ fekt-Halbleiterelemente (Q1, Q2) in der dritten Invertereinrichtung (20) geschaltet ist, vom Rückstellimpuls zum abhängig ist, um in einen nicht-leitenden Zustand einzutreten und dieselbe Polarität wie das andere Element (Q1) besitzt, aufweist.

15. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß die Differenz zwischen der ersten Schwellenspannung (V2) und der zweiten Schwellenspannung (V3) entsprechend dem Umschalten des Aus­ gangspegels der zweiten Invertereinrichtung vom zweiten Logikpegel zum ersten Logikpegel größer als der Umfang der Potentialschwankung des dritten externen Steuersignals durch Störungen unmittelbar nach dem Einschalten der Spannungsversorgung ist.

16. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekenn­ zeichnet, daß die Differenz zwischen der ersten Schwellenspannung (V2) und der zweiten Schwellenspannung (V3) größer als der Umfang der Potential­ schwankung des dritten externen Steuersignals () durch Störungen unmittelbar nach dem Einschalten der Spannungsversorgung ist.

17. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld (1),
eine Steuereinrichtung (17, 18) zum Steuern der normalen Lese- und Schreiboperationen des Speicherzellenfeldes (1) in Abhängigkeit von einem externen Steuersignal, wobei die Steuereinrichtung (17, 18) eine erste Puffereinrichtung (17) zum Puffern des externen Signals und eine Rückstelleinrichtung (18), die vom Einschalten der Span­ nungsversorgung abhängig ist, zum Initialisieren der ersten Puffer­ einrichtung umfaßt,
eine Testmodus-Bestimmungseinrichtung (14) zum Steuern des Beginns und der Beendigung einer Testoperation des Speicherzellenfeldes (1) in Abhängigkeit vom externen Steuersignal, und
eine zweite Puffereinrichtung (16) zum Puffern des externen Steuer­ signals, wobei die Testmodus-Bestimmungseinrichtung (14) mit einem Ausgang der zweiten Puffereinrichtung (16) verbunden ist.

18. Halbleiterspeichereinrichtung nach Anspruch 17, dadurch gekenn­ zeichnet, daß die zweite Puffereinrichtung (16) eine erste Invertereinrichtung (22) zum Invertieren des externen Steuersignals und eine zweite In­ vertereinrichtung (23) zum Invertieren des Ausgangssignals der er­ sten Invertereinrichtung (22) aufweist und ein Ausgang der zweiten Invertereinrichtung (23) mit der Testmodus-Bestimmungseinrichtung (14) verbunden ist.

19. Halbleiterspeichereinrichtung nach Anspruch 18, dadurch gekenn­ zeichnet, daß die zweite Puffereinrichtung (16) ferner eine Schwellenspannung-Ein­ stelleinrichtung (24) zum Einstellen der Schwellenspannung der zwei­ ten Invertereinrichtung (23) auf einem ersten Pegel für ansteigende Änderung der in die zweite Invertereinrichtung (23) eingegebenen Spannung und auf einem zweiten Pegel für sinkende Anderung der in die zweite Invertereinrichtung (23) eingegebenen Spannung aufweist.

20. Halbleiterspeichereinrichtung nach Anspruch 198, dadurch gekenn­ zeichnet, daß der erste Pegel höher als der zweite Pegel ist.

21. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld (1) eine Steuereinrichtung (16, 17, 18) zum Steuern der normalen Lese­ und Schreiboperationen des Speicherzellenfeldes (1) in Abhängigkeit von einem externen Steuersignal,
eine Testmodus-Bestimmungseinrichtung (14) zum Einstellen und Rück­ stellen der Testmodusoperation des Speicherzellenfeldes (1) in Ab­ hängigkeit von der Steuereinrichtung (16, 17, 18),
wobei die Steuereinrichtung (16, 17, 18) eine erste Puffereinrich­ tung (17) mit einer Mehrzahl von Invertern (20, 21) zum Puffern des externen Signals und eine zweite Puffereinrichtung (16) mit einer Mehrzahl von Invertern (22, 23) zum Puffern des externen Steuersi­ gnals aufweist, die zweite Puffereinrichtung (16) einen höheren Hy­ steresespannungs-Schwellenpegel als die erste Puffereinrichtung (17) besitzt und
die Testmodus-Bestimmungseinrichtung (14) mit einem Ausgang der zweiten Puffereinrichtung (16) verbunden ist.

22. Halbleiterspeichereinrichtung nach Anspruch 21, dadurch gekenn­ zeichnet, daßdas externe Steuersignal (, , ) erste (), zweite () und dritte () Signale umfaßt, und
die Testmodus-Bestimmungseinrichtung (14) das Testmodus-Bestimmungs­ signal () in Abhängigkeit von einer Kombination der Logikpegel der Potentiale der ersten (), zweiten () und dritten () Signale erzeugt.

23. Halbleiterspeichereinrichtung nach Anspruch 22, dadurch gekenn­ zeichnet, daß die Testmodus-Bestimmungseinrichtung (14) das Testmodus-Bestimmungs­ signal in Abhängigkeit von einer Änderung des Logikpegels des drit­ ten Signals () von einem ersten Logikpegel zu einem zweiten Lo­ gikpegel erzeugt, wenn sich die ersten () und zweiten () Si­ gnale auf dem ersten Logikpegel befinden.

24. Halbleiterspeichereinrichtung nach Anspruch 23, dadurch gekenn­ zeichnet, daß die zweite Puffereinrichtung (16) eine erste Invertereinrichtung (22) zum Invertieren des dritten externen Steuersignals () und eine zweite Invertereinrichtung (23) zum Invertieren des Ausgangssi­ gnals der ersten Invertereinrichtung (22) aufweist.

25. Halbleiterspeichereinrichtung nach Anspruch 24, dadurch gekenn­ zeichnet, daß die zweite Puffereinrichtung (16) ferner eine Schwellenspannung-Än­ derungseinrichtung (24) zum Ändern der Schwellenspannung der zweiten Invertereinrichtung (23) aufweist.

26. Halbleiterspeichereinrichtung nach Anspruch 25, dadurch gekenn­ zeichnet, daß die Schwellenspannung-Änderungseinrichtung (24) zwischen der ersten Invertereinrichtung (22) und der zweiten Invertereinrichtung (23) gebildet ist und eine erste Schwellenspannung (V2) entsprechend ei­ nem Umschalten des Ausgangslogikpegels der zweiten Invertereinrich­ tung (23) vom ersten Logikpegel zum zweiten Logikpegel reduziert.

27. Halbleiterspeichereinrichtung nach Anspruch 26, dadurch gekenn­ zeichnet, daß die Schwellenspannung-Änderungseinrichtung ferner eine zweite Schwellenspannung (V3) entsprechend einem Umschalten des Ausgangslo­ gikpegels der zweiten Invertereinrichtung (23) vom zweiten Logikpe­ gel zum ersten Logikpegel vergrößert.

28. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld, das auf einem Halbleitersubstrat gebildet ist und eine Mehrzahl von Speicherzellen umfaßt, die in Zeilen und Spalten angeordnet sind,
eine Mehrzahl von Wortleitungen, die auf dem Substrat gebildet sind und den Zeilen von Speicherzellen entsprechen,
einen Zeilendekoder (2), der auf dem Substrat gebildet ist, zum De­ kodieren eines angelegten Adreßsignals entsprechend einer ausgewähl­ ten Wortleitung
eine Testmodus-Steuereinrichtung (14), die auf dem Substrat gebildet ist, zum Erzeugen eines Testmodussignals zum Versetzen der Einrich­ tung in den Testmodusbetrieb,
eine erste Eingangspuffereinrichtung (17), die auf dem Substrat ge­ bildet ist, zum Anlegen eines ersten internen Adreßabtastsignals an den Zeilendekoder in Abhängigkeit von einem externen Zeilenadreß-Ab­ tastsignal und dem Spannungspegel eines Einschalt-Rückstellsignals, eine zweite Eingangspuffereinrichtung (16), die auf dem Substrat ge­ bildet ist, zum Erzeugen eines zweiten internen Zeilenadreß-Abtast­ signals in Abhängigkeit vom externen Zeilenadreß-Abtastsignal, und
eine Einrichtung zum Anlegen des zweiten internen Zeilenadreß-Ab­ tastsignals an die Testmodus-Steuereinrichtung (14).

29. Halbleiterspeichereinrichtung nach Anspruch 28, dadurch gekenn­ zeichnet, daß die zweite Eingangspuffereinrichtung (16) eine erste Inverterein­ richtung (22) zum Invertieren des externen Adreßabtastsignals () und eine zweite Invertereinrichtung (23) zum Invertieren des Aus­ gangssignals der ersten Invertereinrichtung (22) aufweist.

30. Halbleiterspeichereinrichtung nach Anspruch 29, dadurch gekenn­ zeichnet, daß die zweite Eingangspuffereinrichtung (16) ferner eine Schwellenspan­ nung-Änderungseinrichtung (24) zum Ändern der Schwellenspannung der zweiten Invertereinrichtung (23) aufweist.

31. Halbleiterspeichereinrichtung nach Anspruch 30, dadurch gekenn­ zeichnet, daß die Schwellenspannung-Änderungseinrichtung (24) zwischen der ersten Invertereinrichtung (22) und der zweiten Invertereinrichtung (23) gebildet ist und eine erste Schwellenspannung (V2) entsprechend ei­ nem Umschalten des Ausgangslogikpegels der zweiten Invertereinrich­ tung (23) vom ersten Logikpegel zum zweiten Logikpegel reduziert.

32. Halbleiterspeichereinrichtung nach Anspruch 31, dadurch gekenn­ zeichnet, daß die Schwellenspannung-Änderungseinrichtung ferner eine zweite Schwellenspannung (V3) entsprechend einem Umschalten des Ausgangslo­ gikpegels der zweiten Invertereinrichtung (23) vom zweiten Logikpe­ gel zum ersten Logikpegel vergrößert.

33. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld (1), das auf einem Halbleitersubstrat gebil­ det ist und eine Mehrzahl von Speicherzellen umfaßt, die in Zeilen und Spalten angeordnet sind,
eine Mehrzahl von Wortleitungen, die auf dem Substrat gebildet sind und den Zeilen von Speicherzellen entsprechen,
einen Zeilendekoder (2), der auf dem Substrat gebildet ist, zum De­ kodieren eines angelegten Adreßsignals entsprechend einer ausgewähl­ ten Wortleitung,
eine Testmodus-Steuereinrichtung (14), die auf dem Substrat gebildet ist, zum Erzeugen eines Testmodussignals zum Versetzen der Einrich­ tung in den Testmodusbetrieb,
eine erste Eingangspuffereinrichtung (17), die auf dem Substrat ge­ bildet ist, zum Anlegen eines ersten internen Adreßabtastsignals mit zwei Pegeln an den Zeilendekoder (2) in Abhängigkeit von einem ex­ ternen Zeilenadreß-Abtastsignal mit zwei Pegeln, und
eine zweite Eingangspuffereinrichtung (16), die auf dem Substrat ge­ bildet ist, zum Erzeugen eines zweiten internen Zeilenadreß-Abtast­ signals mit zwei Pegeln in Abhängigkeit vom externen Zeilenadreß-Ab­ tastsignal, wobei
sich das zweite interne Zeilenadreß-Abtastsignal mit zwei Pegeln zwischen einem ersten Pegel und einem zweiten Pegel im Vergleich mit dem ersten internen Adreßabtastsignal auf einer verzögerten Basis ändert.

34. Halbleiterspeichereinrichtung nach Anspruch 33, dadurch gekenn­ zeichnet, daß die zweite Eingangspuffereinrichtung (16) eine erste Inverterein­ richtung (22) zum Invertieren des externen Adreßabtastsignals () und eine zweite Invertereinrichtung (23) zum Invertieren des Aus­ gangssignals der ersten Invertereinrichtung (22) aufweist.

35. Halbleiterspeichereinrichtung nach Anspruch 34, dadurch gekenn­ zeichnet, daß die zweite Eingangspuffereinrichtung (16) ferner eine Schwellenspan­ nung-Änderungseinrichtung (24) zum Andern der Schwellenspannung der zweiten Invertereinrichtung (23) aufweist.

36. Halbleiterspeichereinrichtung nach Anspruch 35, dadurch gekenn­ zeichnet, daß die Schwellenspannung-Änderungseinrichtung (24) zwischen der ersten Invertereinrichtung (22) und der zweiten Invertereinrichtung (23) gebildet ist und eine erste Schwellenspannung (V2) entsprechend ei­ nem Umschalten des Ausgangslogikpegels der zweiten Invertereinrich­ tung (23) vom ersten Logikpegel zum zweiten Logikpegel reduziert.

37. Halbleiterspeichereinrichtung nach Anspruch 36, dadurch gekenn­ zeichnet, daß die Schwellenspannung-Änderungseinrichtung ferner eine zweite Schwellenspannung (V3) entsprechend einem Umschalten des Ausgangslo­ gikpegels der zweiten Invertereinrichtung (23) vom zweiten Logikpe­ gel zum ersten Logikpegel vergrößert.

38. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld (1), das auf einem Halbleitersubstrat gebil­ det ist und eine Mehrzahl von Speicherzellen umfaßt, die in Zeilen und Spalten angeordnet sind,
eine Mehrzahl von Wortleitungen, die auf dem Substrat gebildet sind und den Zeilen von Speicherzellen entsprechen,
einen Zeilendekoder (2), der auf dem Substrat gebildet ist, zum De­ kodieren eines angelegten Adreßsignals entsprechend einer ausgewähl­ ten Wortleitung,
eine Testmodus-Steuereinrichtung (14), die auf dem Substrat gebildet ist, zum Erzeugen eines Testmodussignals zum Versetzen der Einrich­ tung in den Testmodusbetrieb,
eine erste Eingangspuffereinrichtung (17), die auf dem Substrat ge­ bildet ist, zum Anlegen eines ersten internen Adreßabtastsignals mit zwei Pegeln an den Zeilendekoder in Abhängigkeit von einem externen Zeilenadreß-Abtastsignal mit zwei Pegeln, und
eine zweite Eingangspuffereinrichtung (16), die auf dem Substrat ge­ bildet ist, zum Erzeugen eines zweiten internen Zeilenadreß-Abtast­ signals mit zwei Pegeln in Abhängigkeit vom externen Zeilenadreß-Ab­ tastsignal, wobei
die Schwellenspannung, die für eine Änderung von einem niedrigen Pe­ gel zu einem hohen Pegel in der zweiten Eingangspuffereinrichtung notwendig ist, größer ist als die Schwellenspannung ist, die für eine Änderung von einem niedrigen Pegel zu einem hohen Pegel in der ersten Eingangspuffereinrichtung erforderlich ist.

39. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld (1), das auf einem Halbleitersubstrat gebil­ det ist und eine Mehrzahl von Speicherzellen umfaßt, die in Zeilen und Spalten angeordnet sind,
eine Mehrzahl von Wortleitungen, die auf dem Substrat gebildet sind und den Zeilen von Speicherzellen entsprechen,
einen Zeilendekoder (2), der auf dem Substrat gebildet ist, zum De­ kodieren eines angelegten Adreßsignals entsprechend einer ausgewähl­ ten Wortleitung,
eine Testmodus-Steuereinrichtung (14), die auf dem Substrat gebildet ist, zum Erzeugen eines Testmodussignals zum Versetzen der Einrich­ tung in den Testmodusbetrieb,
eine erste Eingangspuffereinrichtung (17), die auf dem Substrat ge­ bildet ist, zum Anlegen eines ersten internen Adreßabtastsignals mit zwei Pegeln an den Zeilendekoder in Abhängigkeit von einem externen Zeilenadreß-Abtastsignal mit zwei Pegeln, und
eine zweite Eingangspuffereinrichtung (16), die auf dem Substrat ge­ bildet ist, zum Erzeugen eines zweiten internen Zeilenadreß-Abtast­ signals mit zwei Pegeln in Abhängigkeit vom externen Zeilenadreß-Ab­ tastsignal, wobei
die zweite Eingangspuffereinrichtung (16) eine vorbestimmte Span­ nungsdifferenz zwischen einer Schwellenspannung, die für eine Ände­ rung des zweiten internen Zeilenadreß-Abtastsignals mit zwei Pegeln von einem niedrigen Pegel zu einem hohen Pegel notwendig ist, und
einer Schwellenspannung, die für eine Änderung des zweiten internen Zeilenadreß-Abtastsignals von einem hohen Pegel zu einem niedrigen Pegel erforderlich ist, aufweist.

40. Halbleiterspeichereinrichtung, aufweisend
ein Speicherzellenfeld (1),
eine interne Schaltkreiseinrichtung (2, 3, 4, 9, 11), die mit dem Lesen von Daten aus dem Speicherzellenfeld (1) und dem Schreiben von Daten in dieses in Beziehung steht,
eine Rückstellimpuls-Erzeugereinrichtung (18), die vom Einschalten der Spannungsversorgung abhängig ist, zum Erzeugen eines Rückstel­ limpulses, der die interne Schaltkreiseinrichtung (2, 4, 9) initia­ lisiert,
wobei die interne Schaltkreiseinrichtung (2, 4, 9) in Abhängigkeit von ersten, zweiten und dritten externen Steuersignalen (, , ) arbeitet, nachdem der Rückstellimpuls von der Rückstellimpuls- Erzeugereinrichtung ausgegeben worden ist,
eine Erzeugereinrichtung (14) für ein Testmodus-Bestimmungssignal, die von einer Änderung des Logikpegels des dritten Signals () von einem ersten Logikpegel zu einem zweiten Logikpegel abhängig ist, wenn sich die ersten und zweiten Steuersignale (, ) auf einem vorbestimmten Logikpegel befinden, zum Erzeugen eines Testmodus-Be­ stimmungssignals, das einen Testmodus festlegt,
eine erste Puffereinrichtung (12) zum ständigen Puffern des ersten externen Steuersignals (), ohne daß sie vom Rückstellimpuls ge­ steuert wird, und zum Anlegen desselben an die interne Schaltkreis­ einrichtung (3, 4) und die Erzeugereinrichtung (14) für das Testmo­ dus-Bestimmungssignal,
eine zweite Puffereinrichtung (13) zum ständigen Puffern des zweiten externen Steuersignals (), ohne daß sie vom Rückstellimpuls ge­ steuert wird, und zum Anlegen desselben an die interne Schaltkreis­ einrichtung (11) und die Erzeugereinrichtung (14) für das Testmodus- Bestimmungssignal,
eine erste Einrichtung (17) zum Puffern des dritten externen Steuer­ signals () und Anlegen desselben an die interne Schaltkreisein­ richtung (2, 4, 9), wenn von der Rückstellimpuls-Erzeugereinrichtung (18) kein Rückstellimpuls erzeugt wird, und
eine zweite Einrichtung (16) zum ständigen Puffern des dritten ex­ ternen Steuersignals (), ohne daß sie vom Rückstellimpuls gesteu­ ert wird, und zum Anlegen desselben an die Erzeugereinrichtung (14) für das Testmodus-Bestimmungssignal.