JP2982920B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、より特定的には、メモリセルのデータを入出力する
ビット線を有する半導体記憶装置の改良に関する。

【０００２】

【従来の技術】図３７は、従来のスタチックＲＡＭ（以
下、ＳＲＡＭと称する）の一例を示すブロック図であ
る。図３７において、行アドレス入力端子群１には、行
アドレスデータが外部から入力され、入力された行アド
レスデータは行アドレスバッファ２によって増幅または
反転された後、行デコーダ３に与えられる。この行デコ
ーダ３は入力端子群１を介して与えられた行アドレスデ
ータをデコードする。

【０００３】一方、列アドレス入力端子群４には列アド
レスデータが外部から入力され、この入力された列アド
レスデータは列アドレスバッファ５によって増幅または
反転された後、列デコーダ６に与えられる。この列デコ
ーダ６は入力端子群４を介して与えられた列アドレスデ
ータをデコードする。メモリセルアレイ７は情報を記憶
するための複数のメモリセルがマトリクス状に配列され
て構成されている。メモリセルアレイ７から読出された
小振幅の読出電圧はマルチプレクサ８を介してセンスア
ンプ９に与えられ、増幅される。センスアンプ９の出力
は出力データバッファ１０によってさらに半導体記憶装
置の外部に取出すのに必要なレベルまで増幅され、読出
データ出力端子１１を介して外部へ出力される。

【０００４】一方、書込データ入出力端子１２には書込
データが与えられる。この与えられた書込データは入力
データバッファ１３によって増幅される。さらに、端子
１４にはチップセレクト信号が入力され、端子１５には
読出／書込制御信号が入力される。読出／書込制御回路
１６はこれらのチップセレクト信号および読出／書込制
御信号によって決定される、チップの選択／非選択と、
データの読出／書込モードとに応じて、センスアンプ９
と出力データバッファ１０と入力データバッファ１３と
を制御する。

【０００５】図３８は図３７に示したＳＲＡＭのメモリ
セルアレイ７の周辺部の構成を示す図である。この図３
８においては、簡単のために、メモリセルアレイ７とし
て、２行２列の構成のものを示している。図３８を参照
して、ビット線対２０ａ，２０ｂおよびビット線対２１
ａ，２１ｂと、行デコーダ３の出力端子に接続されたワ
ード線２２および２３との各交点には、メモリセル２４
ａ〜２４ｄがそれぞれ配置される。各ビット線２０ａ，
２０ｂ，２１ａ，および２１ｂのそれぞれの一端には、
ビット線負荷２５ａ，２５ｂ，２６ａおよび２６ｂが設
けられる。これらビット線負荷２５ａ，２５ｂ，２６ａ
および２６ｂは、それぞれの一方導通端子およびゲート
が電源１８に接続され、かつそれぞれの他方導通端子が
対応するビット線に接続されたトランジスタによって構
成されている。

【０００６】また、図３７に示したマルチプレクサ８を
構成するトランスファゲート２７ａ，２７ｂ，２８ａお
よび２８ｂが各ビット線２０ａ，２０ｂ，２１ａおよび
２１ｂの他端に設けられている。各トランスファゲート
のゲートには図３７に示した列デコーダ６の出力信号が
与えられ、そのドレインまたはソースは対応するビット
線に接続され、そのソースまたはドレインは入出力（以
下、入出力をＩＯと略記する）線対２９ａ，２９ｂのう
ちの対応するＩＯ線に接続されている。そして、ＩＯ線
２９ａ，２９ｂ間の電位差は、センスアンプ９により検
出される。センスアンプ９の出力は出力バッファ１０に
よって増幅される。

【０００７】図３８における各メモリセル２４として
は、たとえば図３９に示すような高抵抗負荷型のＭＯＳ
メモリセルや図４０に示すようなＣＭＯＳ型メモリセル
が用いられる。

【０００８】図３９に示したメモリセルは、ドライバト
ランジスタ４１ａおよび４１ｂを含んでいる。トランジ
スタ４１ａのドレインは記憶ノード４５ａに接続され、
ゲートは記憶ノード４５ｂに接続され、ソースは接地さ
れている。トランジスタ４１ｂのドレインは記憶ノード
４５ｂに接続され、ゲートは記憶ノード４５ａに接続さ
れ、ソースは接地されている。さらに、メモリセル２４
は、アクセストランジスタ４２ａおよび４２ｂを含んで
いる。トランジスタ４２ａのドレインまたはソースは記
憶ノード４５ａに接続され、ゲートはワード線２２また
は２３に接続され、ソースまたはドレインはビット線２
０ａまたは２１ａに接続されている。トランジスタ４２
ｂのドレインまたはソースは記憶ノード４５ｂに接続さ
れ、ゲートはワード線２２または２３に接続され、ソー
スまたはドレインはビット線２０ｂまたは２１ｂに接続
されている。さらに、メモリセル２４は、負荷抵抗４３
ａ，４３ｂを含む。負荷抵抗４３ａ，４３ｂは、それぞ
れの一端が電源１８に接続され、それぞれの他端が記憶
ノード４５ａ，４５ｂに接続されている。

【０００９】一方、図４０に示したメモリセル２４は、
図３９に示したメモリセル２４の負荷抵抗４３ａおよび
４３ｂに代えて、ｐチャネルトランジスタ４４ａおよび
４４ｂを備えている。トランジスタ４４ａのドレインは
記憶ノード４５ａに接続され、ゲートは記憶ノード４５
ｂに接続され、ソースは電源１８に接続されている。ト
ランジスタ４４ｂのドレインは記憶ノード４５ｂに接続
され、ゲートは記憶ノード４５ａに接続され、ソースは
電源１８に接続されている。

【００１０】次に、図３７，図３８，図３９および図４
０に示した従来の半導体記憶装置の動作について説明す
る。今、メモリセルアレイ７中のメモリセル２４ａを選
択する場合を考える。この場合には、行アドレス入力端
子群１からは選択すべきメモリセル２４ａが接続された
行に対応する行アドレス信号が入力され、行アドレスバ
ッファ２を介して行デコーダ３に与えられる。応じて、
行デコーダ３は、メモリセル２４ａの接続されたワード
線２２を選択レベル（たとえばＨレベル）にし、他のワ
ード線２３を非選択レベル（たとえばＬレベル）にす
る。

【００１１】一方、列アドレス入力端子群４からは、選
択すべきメモリセル２４ａが接続されたビット線対２０
ａ，２０ｂに対応する列を選択する列アドレス信号が入
力され、列アドレスバッファ５を介して列デコーダ６に
与えられる。応じて、列デコーダ６はビット線対２０
ａ，２０ｂに接続されたトランスファゲート２７ａ，２
７ｂのみを導通させる。その結果、選択されたビット線
２０ａ，２０ｂのみが、それぞれ、ＩＯ線２９ａ，２９
ｂに接続される。一方、他の非選択ビット線対２１ａ，
２１ｂは、ＩＯ線対２９ａ，２９ｂと切離されている。

【００１２】次に、選択されたメモリセル２４ａの読出
動作について説明する。今、メモリセル２４ａの記憶ノ
ード４５ａがＨレベルであり、記憶ノード４５ｂがＬレ
ベルであるとする。このとき、メモリセルの一方のドラ
イバトランジスタ４１ａは非導通状態にあり、他方のド
ライバトランジスタ４１ｂは導通状態にある。さらに、
ワード線２２がＬレベルで選択された状態にあるので、
メモリセル２４ａのアクセストランジスタ４２ａ，４２
ｂはともに導通状態にある。したがって、電源１８→ビ
ット線負荷２５ｂ→ビット線２０ｂ→アクセストランジ
スタ４２ｂ→ドライバトランジスタ４１ｂ→接地という
経路で直流電流が流れる。

【００１３】しかしながら、もう一方の経路、すなわち
電源１８→ビット線負荷２５ａ→ビット線２０ａ→アク
セストランジスタ４２ａ→ドライバトランジスタ４１ａ
→接地という経路においては、ドライバトランジスタ４
１ａが非導通状態であるので、直流電流は流れない。こ
のとき、直流電流の流れない方のビット線２０ａの電位
は、（電源電位−Ｖｔｈ）となる。なお、Ｖｔｈはビッ
ト線負荷トランジスタ２５ａ，２５ｂ，２６ａおよび２
６ｂのしきい値電圧である。

【００１４】また、直流電流の流れる方のビット線２０
ｂの電位は、ドライバトランジスタ４１ｂ，アクセスト
ランジスタ４２ｂおよびビット線負荷２５ｂの導通抵抗
によって電源電圧が分割される結果、（電源電位−Ｖｔ
ｈ）からΔＶだけ電位が低下し、（電源電位−Ｖｔｈ−
ΔＶ）になる。ここで、ΔＶは、ビット線振幅と呼ば
れ、通常５０ｍＶ〜５００ｍＶ程度でありビット線負荷
の大きさによって調整される。

【００１５】このビット線振幅は、導通状態のトランス
ファゲート２７ａ，２７ｂを介して、ＩＯ線２９ａ，２
９ｂに現われ、これはセンスアンプ９により増幅され
る。そして、センスアンプ９の出力は出力バッファ１０
で増幅された後、データ出力として出力端子１１から読
出される。なお、読出しの場合には、入力データバッフ
ァ１３は、ＩＯ線対２９ａ，２９ｂを駆動しないよう
に、読出／書込制御回路１６により制御される。

【００１６】一方、書込の場合には、Ｌレベルのデータ
を書込むべき側のビット線電位を強制的に低電位に引下
げ、他方のビット線の電位を高電位に引上げることによ
り、メモリセルへのデータの書込が行なわれる。たとえ
ば、メモリセル２４ａに反転データを書込むには、デー
タ入力バッファ１３によって一方のＩＯ線２９ａをＬレ
ベルに、他方のＩＯ線２９ｂをＨレベルにすることによ
り、一方のビット線２０ａはＬレベルになり、他方のビ
ット線２０ｂはＨレベルになり、データが書込まれる。

【００１７】図４１はセンスアンプおよびＩＯ線駆動回
路を示す電気回路図である。図４１を参照して、ｎチャ
ネルＭＯＳＦＥＴ５９，６０は差動入力回路を構成して
おり、それぞれのゲートには差動入力信号Ｖｉｎ，／Ｖ
ｉｎが与えられる。ｎチャネルＭＯＳＦＥＴ５９，６０
のソースは共通接続され、パワーダウン用ｎチャネルＭ
ＯＳＦＥＴ６１を介して接地されている。このｎチャネ
ルＭＯＳＦＥＴ６１は入力端子６２に入力されたチップ
イネーブル信号（ＣＥ）に応じて導通する。ｎチャネル
ＭＯＳＦＥＴ５９，６０のドレインには、カレントミラ
ー回路を構成するｐチャネルＭＯＳＦＥＴ５７，５８の
ドレインが接続されている。ｐチャネルＭＯＳＦＥＴ５
７，５８のそれぞれのソースには電源Ｖｃｃが接続さ
れ、それぞれのゲートは共通接続されている。ｎチャネ
ルＭＯＳＦＥＴ６０とｐチャネルＭＯＳＦＥＴ５８との
接続点から出力端子６３を介して増幅出力が得られる。

【００１８】ＩＯ線負荷回路５０は、ｎチャネルＭＯＳ
ＦＥＴ５５，５６を含み、それぞれのソースには能動負
荷となる１対のＩＯ線２９ａおよびＩＯ線２９ｂが接続
される。これらのＩＯ線２９ａおよびＩＯ線２９ｂは端
子５１，５２を介して図３８に示したトランスファゲー
ト２７ａ，２８ａのソースおよびトランスファゲート２
７ｂ，２８ｂのソースに接続される。ｎチャネルＭＯＳ
ＦＥＴ５５，５６の各ゲートおよび各ドレインはそれぞ
れ電源Ｖｃｃに共通接続される。

【００１９】

【発明が解決しようとする課題】以上説明したように、
ＳＲＡＭ等の半導体記憶装置においては、ビット線に関
連して種々の回路（ビット線負荷，マルチプレクサ，列
デコーダ，センスアンプ等）がメモリセルアレイの周辺
に設けられている。以下、ビット線に直接関連するこれ
らの回路を、ビット線周辺回路と総称することにする。

【００２０】ところで、従来の半導体記憶装置では、各
ビット線とビット線周辺回路との結合は、各ビット線の
上下終端部においてのみ可能である。そのため、ビット
線周辺回路の大部分は各ビット線の上下終端部付近に集
中して配置されている。このことは、ＩＥＥＥ ＪＯＵ
ＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵ
ＩＴＳ，ＶＯＬ．２３，ＮＯ．５，ｐｐ．１０６０−１
０６６，ＯＣＴＯＢＥＲ １９８８“Ａ １４−ｎｓ
１−Ｍｂｉｔ ＣＭＯＳ ＳＲＡＭ ｗｉｔｈＶａｒｉ
ａｂｌｅ Ｂｉｔ Ｏｒｇａｎｉｚａｔｉｏｎ”や、Ｉ
ＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２２，ＮＯ．５，ｐ
ｐ．７２７−７３２，ＯＣＴＯＢＥＲ １９８７“Ａ
３４−ｎｓ １−Ｍｂｉｔ ＣＭＯＳ ＳＲＡＭ Ｕｓ
ｉｎｇ Ｔｒｉｐｌｅ Ｐｏｌｙｓｉｌｉｃｏｎ”に示
されたＳＲＡＭチップのレイアウト構成からも明らかで
ある。したがって、従来の半導体記憶装置では、ビット
線周辺回路のサイズはビット線ピッチに大きく依存する
ことになる。すなわち、ビット線ピッチが広い場合は大
規模あるいは大駆動能力のビット線周辺回路（大きなチ
ャネル長やチャネル幅を持つトランジスタや、多数のト
ランジスタを有するビット線周辺回路）を配置すること
ができるが、ビット線ピッチが狭い場合は小規模あるい
は小駆動能力のビット線周辺回路しか配置することがで
きない。ビット線ピッチはメモリセルのサイズにより決
定されるが、近年の高集積化の進展により、ビット線ピ
ッチはますます狭くなる傾向にある。したがって、従来
の半導体記憶装置では、ビット線周辺回路として大面積
のものを配置することができず、所望の性能を得ること
が困難であるという問題点があった。たとえば、冗長回
路を有し、そのプログラムヒューズが各行ごとに配置さ
れるデバイスでは、メモリセルサイズの縮小がプログラ
ム技術の向上により実現しても、ヒューズを切断する装
置の関係で、ある程度以上微細化できないという問題が
ある。そのため、各行ごとに、ヒューズをレイアウトす
ることが不可能となったり、またそれが原因でメモリセ
ルサイズをある程度以上小さくできずチップサイズの縮
小化が図れないという問題点があった。

【００２１】なお、以上の問題点は、ＳＲＡＭに限ら
ず、ダイナミックＲＡＭ（以下、ＤＲＡＭと称す）等に
おいても生じる。

【００２２】この発明の目的は、チップサイズを大きく
することなく、より大規模なビット線周辺回路を設ける
ことが可能な半導体記憶装置を提供することである。

【００２３】この発明の他の目的は、チップサイズを大
きくすることなく、ビット線周辺回路と入出力回路とを
配線し得るような半導体記憶装置を提供することであ
る。

【００２４】

【課題を解決するための手段】請求項１にかかるこの発
明の半導体記憶装置は、複数のワード線、前記複数のワ
ード線と交差して配置された複数のビット線、および前
記複数のワード線と前記複数のビット線との交点に対応
して設けられる複数のメモリセルを含むメモリセルアレ
イ、複数のビット線信号入出力線、および複数のビット
線信号入出力線を備えている。複数のビット線信号入出
力線は、メモリセルアレイ上に複数のビット線を横切る
方向に延びて配置され、複数のビット線に対応して設け
られると共に対応するビット線に接続され、メモリセル
アレイの端部まで延びて配置される。ビット線周辺回路
は、メモリセルアレイの端部に配置され、複数のビット
線信号入出力線に接続される。

【００２５】請求項２にかかるこの発明の半導体記憶装
置は、請求項１に記載の発明にかかる半導体記憶装置に
おいて、複数のメモリセルのそれぞれは、スタチック型
メモリセルであり、複数のビット線信号入出力線のそれ
ぞれは、対応するビット線に直接接続される。

【００２６】請求項３にかかるこの発明の半導体記憶装
置は、複数のワード線、前記ワード線と交差して配置さ
れた複数のビット線、および前記ワード線と前記ビット
線との交点に配置された複数のメモリセルを有するメモ
リセルアレイと、複数のビット線信号入出力線と、ビッ
ト線周辺回路と、入出力回路と、複数の入出力線とを備
えている。複数のビット線信号入出力線は、ビット線と
交差して配置され、かつそれぞれが対応するビット線と
接続され、少なくともそれぞれの一端がメモリセルアレ
イの端部まで延在するように形成されている。ビット線
周辺回路は、メモリセルアレイの端部に配置され、ビッ
ト線信号入出力線と結合されている。入出力回路は、半
導体記憶装置の外部からの信号およびデータを半導体記
憶装置に入力し、半導体記憶装置からの信号およびデー
タを半導体記憶装置の外部へ出力する。複数の入出力線
は、メモリセルアレイ上を通過するように配置され、か
つビット線周辺回路と入出力回路とを結合する。

【００２７】

【作用】請求項１の発明にかかる半導体記憶装置におい
ては、メモリセルアレイ上にビット線を横切る方向に配
置されたビット線信号入出力線により、複数のビット線
とビット線周辺回路とが接続される。その結果、メモリ
セルアレイの、ビット線と平行な辺上にもビット線周辺
回路を配置することが可能になり、ビット線周辺回路の
配置の柔軟性が高まる。

【００２８】請求項２の発明にかかる半導体記憶装置に
おいては、ビット線信号入出力線のそれぞれがビット線
に直接接続されており、簡単な回路構成でＳＲＡＭのチ
ップサイズの縮小化を図ることができる。

【００２９】請求項３の発明にかかる半導体記憶装置に
おいては、ビット線とビット線周辺回路とをビット線信
号入出力線により相互に接続し、かつメモリセルアレイ
上を通過するように配置された複数の入出力線によりビ
ット線周辺回路と入出力回路とを接続する。その結果、
メモリセルアレイの、ビット線と平行な辺上にもビット
線周辺回路を配置することが可能になり、ビット線周辺
回路の配置の柔軟性が高まるとともに、これらビット線
周辺回路を入出力回路に接続するための入出力線をメモ
リセルアレイ外を引き回す必要がなく、チップサイズの
縮小化を図ることができる。

【００３０】

【実施例】第１の実施例 図１は、この発明の第１の実施例にかかるＳＲＡＭのメ
モリセルアレイおよびその周辺部の構成を示すブロック
図である。図において、ワード線ＷＬ１〜ＷＬｍと交差
（好ましくは直交）して複数のビット線ＢＬ１，／ＢＬ
１，ＢＬ２，／ＢＬ２，…ＢＬｎ，／ＢＬｎが設けられ
ている。各ビット線は隣接するもの同士がビット線対を
構成している。たとえば、ビット線ＢＬ１と／ＢＬ１と
で１組のビット線対を構成し、ビット線ＢＬ２と／ＢＬ
２とで１組のビット線対を構成している。これらビット
線対とワード線との各交点には、スタチックメモリセル
ＳＭＣが配置され、メモリセルアレイを構成している。
スタチックメモリセルＳＭＣとしては、たとえば図３９
に示すメモリセルや図４０に示すメモリセルが用いられ
る。各ワード線ＷＬ１〜ＷＬｍは、行デコーダＲＤの出
力信号を受ける。この行デコーダＲＤは、図示しないア
ドレスバッファを介して与えられる行アドレス信号をデ
コードして、ワード線ＷＬ１〜ＷＬｍのうちの１本を選
択する。各ビット線対ＢＬ１，／ＢＬ１，…ＢＬｎ，／
ＢＬｎの一端には、ビット線周辺回路１０１が設けられ
る。また、各ビット線対ＢＬ１，／ＢＬ１，…ＢＬｎ，
／ＢＬｎの他端には、ビット線周辺回路１０２が設けら
れる。ここまでの構成は、従来のＳＲＡＭと何ら変わり
はない。

【００３１】この第１の実施例の特徴は、ビット線ＢＬ
１，／ＢＬ１，…ＢＬｎ，／ＢＬｎと交差してビット線
信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎを設けたこと
である。ビット線信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／
Ｌｎは、それぞれ、対応するビット線ＢＬ１，／ＢＬ
１，…ＢＬｎ，／ＢＬｎと接続されており、それぞれ対
応するビット線に所定の信号を入力し、または対応する
ビット線から得られる信号をメモリセルアレイの外部へ
出力する。図１の実施例では、ビット線信号ＩＯ線Ｌ
１，／Ｌ１，…Ｌｎ，／Ｌｎの各左端が対応するビット
線と接続され、各右端がメモリセルアレイの右側すなわ
ち行デコーダＲＤが配置された側と反対側に引出されて
いる。なお、各ビット線信号ＩＯ線Ｌ１，／Ｌ１，…Ｌ
ｎ，／Ｌｎは、ワード線ＷＬ１，ＷＬ２，…ＷＬｍと平
行になるように配置されている。

【００３２】メモリセルアレイ外に引出されたビット線
信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎの各右端に
は、ビット線周辺回路１０３が結合される。前述したよ
うに、従来のＳＲＡＭでは、ビット線の上下終端部（ビ
ット線周辺回路１０１，１０２の部分）にしかビット線
周辺回路を配置できなかった。しかし、図１の実施例で
は、ビット線と直交する方向におけるメモリセルアレイ
の端部にもビット線周辺回路１０３を配置できる。この
ことは、ビット線周辺回路を配置し得る面積が増えたこ
とを意味している。その結果、ビット線周辺回路をより
広い面積に分散して配置できるので、ビット線ピッチを
広げることなくビット線周辺回路として従来よりも大規
模なものをレイアウトすることができる。

【００３３】図２および図３に、図１の実施例における
ビット線周辺回路の分散配置例を示す。図２では、ビッ
ト線周辺回路１０１がビット線負荷回路を含み、ビット
線周辺回路１０２が書込回路を含み、ビット線周辺回路
１０３がマルチプレクサとセンスアンプ群と列デコーダ
とを含む。図３では、ビット線周辺回路１０１がビット
線負荷回路を含み、ビット線周辺回路１０２がビット線
負荷回路を含み、ビット線周辺回路１０３がマルチプレ
クサとセンスアンプ群と列デコーダと書込回路とを含ん
でいる。なお、図２および図３は一例にすぎず、各ビッ
ト線周辺回路としてどのような回路を配置するかは任意
に決められる。

【００３４】さらに、図４は図２に示す実施例のより詳
細な回路構成例を示し、図５は図３に示す実施例のより
詳細な回路構成例を示す。

【００３５】上記のようなビット線信号ＩＯ線Ｌ１，／
Ｌ１，…Ｌｎ，／Ｌｎのピッチは、メモリセルアレイの
上下方向のサイズに依存し、各ビット線のピッチには依
存しない。したがって、メモリセルアレイの左右方向の
サイズよりも上下方向のサイズが大きくなるようにＳＲ
ＡＭを設計すれば、ビット線信号ＩＯ線ピッチをビット
線ピッチよりも広くすることができる。この場合、ビッ
ト線周辺回路１０３には通常のビット線ピッチでは配置
できないような大規模なビット線周辺回路を配置するこ
とが可能となる。

【００３６】ビット線信号ＩＯ線ピッチとビット線ピッ
チとの比較を、１ＭビットＳＲＡＭの典型的なモデルを
例にして以下に説明する。図６に示すように、１Ｍビッ
トＳＲＡＭは、０から３１までの３２のブロックに分割
されている。各ブロックは、図７に示すように、スタチ
ックメモリセルＳＭＣが５１２行×６４列に配置されて
いる。各スタチックメモリセルＳＭＣには２本のビット
線が接続されているので、１ブロック当たりビット線の
本数は、６４×２＝１２８本である。同様に、ビット線
信号ＩＯ線の本数も、１ブロック当たり１２８本とな
る。ここで、各スタチックメモリセルＳＭＣのワード線
方向の幅をａ，ビット線方向の幅をｂとすると、ビット
線信号ＩＯ線ピッチＰ１は、 Ｐ１＝（５１２×ｂ）／１２８＝４ｂ で表わされ、ビット線ピッチＰ２は、 Ｐ２＝（６４×ａ）／１２８＝ａ／２ で表わされる。一般に、ｂ＞ａに選ばれている。たとえ
ば、ａ＝５．８μｍ，ｂ＝８．５μｍ，（ｂ／ａ＝１．
４７）とすると、 Ｐ１＝３４．０μｍ Ｐ２＝２．９０μｍ となる。したがって、ビット線ＩＯ線ピッチの方がビッ
ト線ピッチよりも広いことがわかる。

【００３７】第２の実施例 図８は、この発明の第２の実施例にかかるＳＲＡＭのメ
モリセルアレイおよびその周辺部の構成を示すブロック
図である。図において、この第２の実施例では、ビット
線信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎの各右端が
それぞれ対応するビット線ＢＬ１，／ＢＬ１，…ＢＬ
ｎ，／ＢＬｎに接続され、各左端がメモリセルアレイ外
に引出されてビット線周辺回路１０４に結合されてい
る。したがって、ビット線周辺回路１０４はメモリセル
アレイの左側すなわち行デコーダＲＤとメモリセルアレ
イとの間に配置されている。その他の構成は、前述の第
１の実施例（図１）と同様である。

【００３８】図９に、図８に示す実施例のより詳細な具
体例を示す。 第３の実施例 図１０は、この発明の第３の実施例にかかるＳＲＡＭの
メモリセルおよびその周辺部の構成を示すブロック図で
ある。図において、この第３の実施例では、ビット線信
号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎの端部にのみビ
ット線周辺回路１０３が設けられている。前述したよう
に、ビット線信号ＩＯ線ピッチはビット線ピッチよりも
広くすることができるため、このような配置が可能とな
ったものである。その他の構成は、前述の第１の実施例
（図１）と同様である。

【００３９】図１１に、図１０に示す実施例のより詳細
な具体例を示す。 第４の実施例 図１２は、この発明の第４の実施例にかかるＳＲＡＭの
全体構成を示すブロック図である。図において、この第
４の実施例では、３つのビット線周辺回路１０１〜１０
３が設けられている。ビット線周辺回路１０１はビット
線負荷回路を含む。ビット線周辺回路１０２は、マルチ
プレクサと、センスアンプ群と、列デコーダとを含む。
ビット線周辺回路１０３は書込回路を含む。ＳＲＡＭチ
ップの一端にはアドレス信号入力ピン群ＡＰが設けら
れ、他端にはデータ信号ＩＯピン群ＤＰが設けられる。
アドレス信号入力ピン群ＡＰには外部からアドレス信号
が与えられる。アドレス信号入力ピン群ＡＰから入力さ
れたアドレス信号は、アドレスバッファ２０１に与えら
れる。アドレスバッファ２０１は、与えられたアドレス
信号のうち行アドレス信号を行デコーダＲＤに与え、列
アドレス信号をビット線周辺回路１０２内の列デコーダ
に与える。データ信号ＩＯピン群ＤＰには、外部から書
込データおよびコントロールデータが与えられる。デー
タ信号ＩＯピン群ＤＰから入力された書込データはデー
タＩＯ回路／コントロール回路２０２を介してビット線
周辺回路１０３に与えられる。また、データ信号ＩＯピ
ン群ＤＰから入力されたコントロールデータは、データ
ＩＯ回路／コントロール回路２０２を介してＳＲＡＭの
各回路に与えられる。ビット線周辺回路１０２内のセン
スアンプ群から得られる読出データは、データＩＯ回路
／コントロール回路２０２を介してデータ信号ＩＯピン
群ＤＰに与えられ、ＳＲＡＭのチップの外部へと出力さ
れる。

【００４０】上記のごとく、図１２の実施例では、ＳＲ
ＡＭのチップの一端にアドレス信号入力ピンを、他端に
データ信号ＩＯピンをかためて配置できるので、たとえ
ば図１３に示すようなスィン・スモール・アウトライン
・パッケージＴＳＯＰにＳＲＡＭチップを収納すること
が容易となる。

【００４１】図１４に、図１２に示す実施例のより詳細
な具体例を示す。 第５の実施例 図１５は、この発明の第５の実施例にかかるＳＲＡＭの
全体構成を示すブロック図である。図において、この第
５の実施例では、ビット線周辺回路１０１はビット線負
荷回路と書込回路とを含む。ビット線周辺回路１０４は
マルチプレクサとセンスアンプ群と列デコーダとを含
む。また、ＳＲＡＭチップの一端には信号ＩＯピン群Ｓ
Ｐが設けられている。この信号ＩＯピン群ＳＰには、ア
ドレス信号，書込データおよびコントロールデータが外
部から与えられる。信号ＩＯピン群ＳＰから入力された
信号およびデータは、信号ＩＯ回路２０３およびデータ
ＩＯバスＩＯＢを介して行デコーダＲＤ，ビット線周辺
回路１０１および１０４に与えられる。また、ビット線
周辺回路１０４内のセンスアンプ群から得られる読出デ
ータは、データＩＯバスＩＯＢおよび信号ＩＯ回路２０
３を介して信号ＩＯピン群ＳＰに与えられ、ＳＲＡＭチ
ップの外部へ出力される。

【００４２】以上のごとく、図１５の実施例では、すべ
ての信号ＩＯピンをＳＲＡＭチップの片側に配置するこ
とができる。そのため、ＳＲＡＭチップを、たとえば図
１６に示すようなシングル・インライン・パッケージＳ
ＩＰに収納することが容易となる。

【００４３】図１７に、図１５に示す実施例のより詳細
な具体例を示す。 第６の実施例 図１８は、この発明の第６の実施例にかかるＳＲＡＭの
メモリセルアレイおよびその周辺部の構成を示すブロッ
ク図である。図において、この第６の実施例では、各ビ
ット線ＢＬ１，／ＢＬ１，…ＢＬｎ，／ＢＬｎに対して
２組のビット線信号ＩＯ線が設けられている。すなわ
ち、ビット線信号ＩＯ線Ｌ１ａ，／Ｌ１ａ，…Ｌｎａ，
／Ｌｎａと、ビット線信号ＩＯ線Ｌ１ｂ，／Ｌ１ｂ，…
Ｌｎｂ，／Ｌｎｂとである。そして、ビット線信号ＩＯ
線Ｌ１ａ，／Ｌ１ａ，…Ｌｎａ，／Ｌｎａの右端にはビ
ット線周辺回路１０３ａが配置され、ビット線信号ＩＯ
線Ｌ１ｂ，／Ｌ１ｂ，…Ｌｎｂ，／Ｌｎｂの右端にはビ
ット線周辺回路１０３ｂが配置されている。

【００４４】上記のような構成によれば、たとえば図１
９に示すようにビット線周辺回路１０３ａを第１の入出
力ポート、ビット線周辺回路１０３ｂを第２の入出力ポ
ートとすることにより、複数の入出力ポートを有するＳ
ＲＡＭが実現できる。

【００４５】図２０に、図１９に示す実施例のより詳細
な具体例を示す。 第７の実施例 図２１は、この発明の第７の実施例にかかるＳＲＡＭの
メモリセルアレイおよびその周辺部分の構成を示すブロ
ック図である。図において、この第７の実施例では、前
述の第１の実施例（図１）におけるメモリセルアレイが
上側メモリセルアレイＵＭＣＡと下側メモリセルアレイ
ＬＭＣＡとに分割されている。したがって、上側メモリ
セルアレイＵＭＣＡおよび下側メモリセルアレイＬＭＣ
Ａは、それぞれｉ本のワード線ＷＬ１〜ＷＬｉ（ｉ＝ｎ
／２）を含んでいる。上側メモリセルアレイＵＭＣＡに
は、各ビット線ＢＬ１，／ＢＬ１，…ＢＬｎ，／ＢＬｎ
に対してビット線信号ＩＯ線Ｌ１ａ，／Ｌ１ａ，…Ｌｎ
ａ，／Ｌｎａが設けられている。これらビット線信号Ｉ
Ｏ線Ｌ１ａ，／Ｌ１ａ，…Ｌｎａ，／Ｌｎａはビット線
周辺回路１０３ａに結合されている。また、下側メモリ
セルアレイＬＭＣＡには、各ビット線ＢＬ１，／ＢＬ
１，…ＢＬｎ，／ＢＬｎに対してビット線信号ＩＯ線Ｌ
１ｂ，／Ｌ１ｂ，…Ｌｎｂ，／Ｌｎｂが設けられてい
る。これらビット線信号ＩＯ線Ｌ１ｂ，／Ｌ１ｂ，…Ｌ
ｎｂ，／Ｌｎｂはビット線周辺回路１０３ｂに結合され
ている。その他の構成は、前述の第１の実施例（図１）
と同様である。

【００４６】上記のような構成によれば、各ビット線が
２分割されているため、ビット線容量が半分に軽減さ
れ、メモリの動作を高速化し得るという効果を奏する。

【００４７】図２２に、図２１に示す実施例のより詳細
な具体例を示す。 第８の実施例 図２３は、この発明の第８の実施例にかかるＳＲＡＭの
メモリセルアレイおよびその周辺部の構成を示すブロッ
ク図である。図において、この第８の実施例は、第７の
実施例（図２１）における各ビット線の分割された部分
にビット線周辺回路１０５ａおよび１０５ｂが設けられ
ている。この場合、ビット線周辺回路を、図２１に示す
実施例に比べてより広いスペースに分散配置できるた
め、ビット線周辺回路をより大規模な回路構成とするこ
とができる。

【００４８】図２４に、図２３に示す実施例のより詳細
な具体例を示す。第９ の実施例図２５ は、この発明の第９の実施例にかかるＳＲＡＭの
メモリセルアレイおよびその周辺部の構成を示すブロッ
ク図である。図において、この第９の実施例では、第１
および第２のメモリブロックＭ１およびＭ２がワード線
方向に沿って隣接して配置されている。各メモリブロッ
クＭ１およびＭ２は、それぞれ同一の構成を有するメモ
リセルアレイを含む。第１のメモリブロックＭ１のメモ
リセルアレイに対しては、行デコーダＲＤのビット線周
辺回路１０１とビット線周辺回路１０２とが設けられ
る。第２のメモリブロックＭ２のメモリセルアレイに対
しては、行デコーダＲＤとビット線周辺回路１０１′と
ビット線周辺回路１０２′とが設けられる。ビット線周
辺回路１０１と１０１′は同一の回路であってもよい
し、異なる回路であってもよい。同様に、ビット線周辺
回路１０２と１０２′は同一の回路であってもよいし、
異なる回路であってもよい。第１のメモリブロックＭ１
におけるビット線ＢＬ１，／ＢＬ１，…ＢＬｎ，／ＢＬ
ｎと第２のメモリブロックＭ２におけるビット線ＢＬ
１，／ＢＬ１，…ＢＬｎ，／ＢＬｎとは、それぞれ対応
するもの同士が、ビット線信号ＩＯ線Ｌ１，／Ｌ１，…
Ｌｎ，／Ｌｎを介して接続されており、第１のメモリブ
ロックＭ１と第２のメモリブロックＭ２との間にビット
線周辺回路１０６が配置されている。

【００４９】上記第９の実施例によれば、ビット線信号
ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎによって第１およ
び第２のメモリブロックＭ１およびＭ２の対応するビッ
ト線同士が接続されているため、第１のメモリブロック
Ｍ１のために設けられたビット線周辺回路１０１，１０
２を第２のメモリブロックＭ２にも共用でき、また第２
のメモリブロックＭ２のために設けられたビット線周辺
回路１０１′，１０２′を第１のメモリブロックＭ１の
ためにも共用することができる。したがって、実質的に
各メモリブロックＭ１，Ｍ２に対するビット線周辺回路
の配置スペースが広がり、大規模なビット線周辺回路の
レイアウトを容易化することができる。さらに、ビット
線周辺回路の配置スペースが増し、より大規模なビット
線周辺回路のレイアウトが可能となる。また、ビット線
周辺回路１０６は、第１のメモリブロックＭ１と第２の
メモリブロックＭ２とのビット線周辺回路を兼ねている
ため、チップサイズの縮小化を図ることもできる。

【００５０】図２６に、図２５に示す実施例のより詳細
な具体例を示す。第１０ の実施例図２７ は、この発明の第１０の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１０の実施例は、前
述の第９の実施例（図２５）のメモリ回路３００がワー
ド線方向に沿って２組隣接して配置されている。さら
に、左側に配置されたメモリ回路３００における各メモ
リブロックＭ１，Ｍ２のビット線ＢＬ１，／ＢＬ１，…
ＢＬｎ，／ＢＬｎと、右側に配置されたメモリ回路３０
０における各メモリブロックＭ１，Ｍ２のビット線ＢＬ
１，／ＢＬ１，…ＢＬｎ，／ＢＬｎとが、それぞれ、ビ
ット線信号ＩＯ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎによっ
て接続されている。

【００５１】上記第１０の実施例によれば、４つのメモ
リブロックにおける各ビット線の対応するもの同士がビ
ット線信号ＩＯ線によって接続されているので、各メモ
リブロックで使用し得るビット線周辺回路の数が図２５
の実施例に比べてさらに増えるため、ビット線周辺回路
のレイアウトをさらに容易化することができる。

【００５２】なお、図２７におけるビット線周辺回路１
０６の内部構成は、たとえば図２６に示すビット線周辺
回路１０６と同様であってよい。

【００５３】第１１の実施例図２８ は、この発明の第１１の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１１の実施例は、前
述の第８の実施例（図２３）と第９の実施例（図２５）
とを組合わせた構成となっている。すなわち、それぞれ
が上側メモリセルアレイＵＭＣＡと下側メモリセルアレ
イＬＭＣＡとに分割された２つのメモリブロックＭ１，
Ｍ２がワード線方向に沿って隣接して配置され、２つの
メモリブロック間で対応するビット線同士がビット線信
号ＩＯ線を介して接続されている。

【００５４】第１２の実施例図２９ は、この発明の第１２の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１２の実施例は、前
述の第１１の実施例（図２８）に示すメモリ回路４００
をワード線方向に沿って２つ並べ、かつ２つのメモリセ
ル回路４００間で対応するビット線同士をビット線信号
ＩＯ線で接続した構成となっている。

【００５５】第１３の実施例図３０ は、この発明の第１３の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。この第１３の実施例は、いわゆる分割ワ
ードライン構成のメモリにこの発明を適用した例を示し
ている。図において、このＳＲＡＭは、分割された複数
の（図３０では８つの）メモリセルアレイＭＣＡ１〜Ｍ
ＣＡ８を有している。各メモリセルアレイＭＣＡ１〜Ｍ
ＣＡ８に対してそれぞれローカル行デコーダＲＤ１〜Ｒ
Ｄ８が設けられている。また、メモリセルアレイＭＣＡ
１〜ＭＣＡ８の全体に対して共通のグローバル行デコー
ダＧＲＤが１つ設けられている。外部から入力される行
アドレスデータのうち、上位から数ビットの信号がグロ
ーバル行デコーダＧＲＤに与えられ、残りのビットの信
号が各ローカル行デコーダＲＤ１〜ＲＤ８に与えられ
る。さらに、各ローカル行デコーダＲＤ１〜ＲＤ８には
外部からローカル行デコーダ選択信号が与えられる。各
メモリセルアレイＭＣＡ１〜ＭＣＡ８におけるワード線
ＷＬ１〜ＷＬｍは、所定本ずつ複数の行グループに分け
られている。グローバル行デコーダＧＲＤは与えられる
行アドレス信号をデコードすることにより、上記複数の
行グループの中からいずれか１つの行グループを選択す
る信号を出力する。グローバル行デコーダＧＲＤから出
力される行グループ選択信号は、行グループ選択信号線
ＲＧＳ１〜ＲＧＳｊを介して各ローカル行デコーダＲＤ
１〜ＲＤ８に与えられる。ローカル行デコーダＲＤ１〜
ＲＤ８は、与えられる行アドレス信号と行グループ選択
信号とをデコードすることにより、グローバル行デコー
ダＧＲＤによって選択された行グループにおける１本の
ワード線を選択する。なお、ローカル行デコーダＲＤ１
〜ＲＤ８は、ローカル行デコーダ選択信号によりいずれ
か１つが選択的に能動化されるため、実際はある１つの
メモリセルアレイにおける１本のワード線のみが選択さ
れることになる。ここまでの構成は、従来の一般的な分
割ワード線構成のメモリと同様である。分割ワード線構
成のメモリのさらに詳細な説明は、下記の文献に示され
ている。すなわち、一般的な分割ワード線構成は、Ｕ．
Ｓ．Ｐａｔｅｎｔ ４，５４２，４８６や、ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲ
ＣＵＩＴＳ，ＶＯＬ．ＳＣ−１８，Ｎｏ．５，ｐｐ．４
７９−４８５ ＯＣＴＯＢＥＲ １９８３ “Ａ Ｄｉ
ｖｉｄｅｄ Ｗｏｒｄ−Ｌｉｎｅ Ｓｔｒｕｃｔｕｒｅ
ｉｎ ｔｈｅ Ｓｔａｔｉｃ ＲＡＭａｎｄ Ｉｔｓ
Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ａ ６４Ｋ Ｆｕｌ
ｌ ＣＭＯＳ ＲＡＭ”に示されている。また、行グル
ープ選択方式を用いたモディファイド分割ワード線構成
は、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−Ｓ
ＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２３，ＮＯ．
５，ｐｐ．１０６０−１０６６，ＯＣＴＯＢＥＲ １９
８８ “Ａ １４−ｎｓ １Ｍｂｉｔ ＣＭＯＳＳＲＡ
Ｍ ｗｉｔｈ Ｖａｒｉａｂｌｅ Ｂｉｔ Ｏｒｇａｎ
ｉｚａｔｉｏｎ”に示されている。さらに、分割ワード
線構成を階層化したＨｉｅｒａｒｃｈｉｃａｌ ｗｏｒ
ｄ ｄｅｃｏｒｄｉｎｇ ａｒｃｈｉｔｅｃｔｕｒｅ
（ＨＷＤ）は、１９９０ ＩＥＥＥ Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．１３２ “Ａ ２
０ｎｓ ４Ｍｂ ＣＭＯＳＳＲＡＭ ｗｉｔｈ Ｈｉｅ
ｒａｒｃｈｉｃａｌ Ｗｏｒｄ ＤｅｃｏｄｉｎｇＡｒ
ｃｈｉｔｅｃｔｕｒｅ”に示されている。

【００５６】図３０において、さらに各メモリセルアレ
イＭＣＡ１〜ＭＣＡ８には、各ビット線ＢＬ１，／ＢＬ
１，…ＢＬｎ，／ＢＬｎに対して、ビット線信号ＩＯ線
Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎが設けられている。ま
た、各メモリセルアレイＭＣＡ１〜ＭＣＡ８の間には、
１つおきにビット線周辺回路１０６が配置されている。
各ビット線周辺回路１０６は、それに隣接する左右のメ
モリセルアレイにおけるビット線信号ＩＯ線Ｌ１，／Ｌ
１，…Ｌｎ，／Ｌｎと結合されている。すなわち、各ビ
ット線周辺回路１０６は、それに隣接する左右のメモリ
セルアレイによって共用されている。さらに、各ビット
線周辺回路１０６は、ＩＯ線ＩＯ１〜ＩＯｋを介してＩ
Ｏ回路５００と接続されている。ＩＯ回路５００は、Ｉ
Ｏバッファ等を含み、外部から入力される書込データや
コントロールデータを各ビット線周辺回路１０６に入力
し、または各ビット線周辺回路１０６からの読出データ
等をＳＲＡＭチップの外部へ出力する。各ＩＯ線ＩＯ１
〜ＩＯｋは、ワード線ＷＬ１〜ＷＬｍ，ビット線信号Ｉ
Ｏ線Ｌ１，／Ｌ１，…Ｌｎ，／Ｌｎおよび行グループ選
択信号線ＲＧＳ１〜ＲＧＳｊと平行に配置されている。
したがって、ＩＯ線ＩＯ１〜ＩＯｋは、ワード線やビッ
ト線信号ＩＯ線や行グループ選択信号線と交差しないの
で、それらと同じ配線層で形成することができる。その
ため、ＩＯ線ＩＯ１〜ＩＯｋの配線工程が簡素化でき
る。しかも、各ＩＯ線ＩＯ１〜ＩＯｋはメモリセルアレ
イＭＣＡ１〜ＭＣＡ８上を通過するように配線できるた
め、従来はメモリセルアレイ外を引回して配線していた
のに比べて、チップサイズの縮小化を図ることができ
る。

【００５７】なお、図３０の実施例において、さらに各
ビット線の上下終端部にビット線周辺回路を設けるよう
にしてもよい。

【００５８】図３１に、図３０におけるビット線周辺回
路の一具体例を示す。第１４ の実施例図３２ は、この発明の第１４の実施例にかかるＳＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１４の実施例では、
図３０に示す分割ワード線構成のメモリがビット線方向
に沿って複数個（図３２では４個）設けられている。各
メモリのＩＯ回路５００は、入出力データバスＩＯＢを
介して図示しないＩＯピンと接続されている。

【００５９】第１５の実施例図３３ は、この発明の第１５の実施例にかかるＤＲＡＭ
のメモリセルアレイおよびその周辺部の構成を示すブロ
ック図である。図において、この第１５の実施例では、
ワード線ＷＬ１〜ＷＬｍとビット線対ＢＬ１，／ＢＬ
１，…ＢＬｎ，／ＢＬｎとの交点に、図３４に示すよう
なダイナミックメモリセルＤＭＣが配置されている。ダ
イナミックメモリセルＤＭＣは、図３４に示すように、
メモリキャパシタＣとトランスファゲートトランジスタ
ＴＧとによって構成されている。図３３に示すＤＲＡＭ
のその他の構成は、前述した第１の実施例（図１）と同
様である。

【００６０】図３５は、図３３の実施例における各ビッ
ト線周辺回路の分散配置例を示している。この図３５に
おいて、ビット線周辺回路１０１および１０２は、それ
ぞれプリチャージ回路を含んでいる。また、ビット線周
辺回路１０３はセンスアンプ群と列デコーダとを含んで
いる。

【００６１】図３６に、図３５に示す実施例のより詳細
な具体例を示す。図３３および図３５に示すように、Ｄ
ＲＡＭにおいてもこの発明を適用することが可能であ
り、ＳＲＡＭの場合と同様の効果を奏する。なお、図３
３および図３５においては、前述した第１の実施例（図
１）に対応する構成のＤＲＡＭを示したが、その他、前
述の第２〜第１４の実施例と同様の構成をＤＲＡＭで実
現することももちろん可能である。

【００６２】

【発明の効果】以上のようにこの発明によれば、メモリ
セルアレイ上を通過するビット線信号入出力線により、
複数のビット線とビット線周辺回路とを接続するように
したので、メモリセルアレイ外を配線を引き回さずにビ
ット線とビット線周辺回路とを接続することができる。
ビット線周辺回路を、メモリセルアレイのビット線と平
行な端部にも配置することが可能となり、ビット線周辺
回路の配置の柔軟性が高まる。その結果、メモリセルア
レイの集積度が高くなってもチップサイズをより縮小化
することができる。

【００６３】また、ビット線信号入出力線をビット線に
直接接続するようにしたので、簡単な回路構成でＳＲＡ
Ｍのチップサイズをより縮小化することができる。

【００６４】さらに、この発明によれば、ビット線とビ
ット線周辺回路とをビット線信号入出力線により相互に
接続するようにしたので、メモリセルアレイの、ビット
線と平行な端部にもビット線周辺回路を配置でき、ビッ
ト線周辺回路の配置の柔軟性が高まる。そのためメモリ
セルアレイがさらに高集積化されてもチップサイズを大
きくすることなくビット線周辺回路を容易に配置するこ
とができる。また、メモリセルアレイ上を通過する入出
力線によってビット線周辺回路と入出力回路とを接続す
るようにしたので、従来はメモリセルアレイ外に配線さ
れていた入出力線の配線スペースを節約することがで
き、チップサイズをより縮小化することができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例の構成を示すブロッ
ク図である。

【図２】 図１に示す実施例における各ビット線周辺回
路の分散配置例を示したブロック図である。

【図３】 図１に示す実施例における各ビット線周辺回
路の他の分散配置例を示したブロック図である。

【図４】 図２に示す実施例のより詳細な具体例を示す
図である。

【図５】 図３に示す実施例のより詳細な具体例を示す
図である。

【図６】 １ＭビットＳＲＡＭの典型的な構成を示す図
である。

【図７】 図６に示すＳＲＡＭの１ブロック分の構成を
示す図である。

【図８】 この発明の第２の実施例の構成を示すブロッ
ク図である。

【図９】 図８に示す実施例のより詳細な具体例を示す
図である。

【図１０】 この発明の第３の実施例の構成を示すブロ
ック図である。

【図１１】 図１０に示す実施例のより詳細な具体例を
示す図である。

【図１２】 この発明の第４の実施例の構成を示すブロ
ック図である。

【図１３】 図１２に示すＳＲＡＭを収納するパッケー
ジの一例を示す図である。

【図１４】 図１２に示す実施例のより詳細な具体例を
示す図である。

【図１５】 この発明の第５の実施例の構成を示すブロ
ック図である。

【図１６】 図１５に示すＳＲＡＭを収納するパッケー
ジの一例を示す斜視図である。

【図１７】 図１５に示す実施例のより詳細な具体例を
示す図である。

【図１８】 この発明の第６の実施例の構成を示すブロ
ック図である。

【図１９】 図１８に示す実施例におけるビット線周辺
回路の分散配置例を示したブロック図である。

【図２０】 図１９に示す実施例のより詳細な具体例を
示す図である。

【図２１】 この発明の第７の実施例の構成を示すブロ
ック図である。

【図２２】 図２１に示す実施例のより詳細な具体例を
示す図である。

【図２３】 この発明の第８の実施例の構成を示すブロ
ック図である。

【図２４】 図２３に示す実施例のより詳細な具体例を
示す図である。

【図２５】 この発明の第９の実施例の構成を示すブロ
ック図である。

【図２６】 図２５に示す実施例のより詳細な具体例を
示す図である。

【図２７】 この発明の第１０の実施例の構成を示すブ
ロック図である。

【図２８】 この発明の第１１の実施例の構成を示すブ
ロック図である。

【図２９】 この発明の第１２の実施例の構成を示すブ
ロック図である。

【図３０】 この発明の第１３の実施例の構成を示すブ
ロック図である。

【図３１】図３０に示す実施例におけるビット線周辺回
路の構成の一例を示す図である。

【図３２】 この発明の第１４の実施例の構成を示すブ
ロック図である。

【図３３】 この発明の第１５の実施例の構成を示すブ
ロック図である。

【図３４】 図３３に示す実施例において用いられるダ
イナミックメモリセルの構成の一例を示す回路図であ
る。

【図３５】 図３３に示す実施例における各ビット線周
辺回路の分散配置例を示すブロック図である。

【図３６】 図３５に示す実施例のより詳細な具体例を
示す図である。

【図３７】 従来のＳＲＡＭの構成を示すブロック図で
ある。

【図３８】 図３７に示したＳＲＡＭのメモリセルアレ
イの周辺部の構成を示す図である。

【図３９】 図３８に示すメモリセルの構成の一例を示
す回路図である。

【図４０】 図３８に示すメモリセルの構成の他の例を
示す回路図である。

【図４１】 図３７に示すＳＲＡＭにおけるセンスアン
プおよびＩＯ線駆動回路の構成を示す回路図である。

【符号の説明】

ＷＬ１〜ＷＬｍ：ワード線、ＢＬ１，／ＢＬ１，…ＢＬ
ｎ，／ＢＬｎ：ビット線、Ｌ１，／Ｌ１，…Ｌｎ，／Ｌ
ｎ：ビット線信号ＩＯ線、Ｌ１ａ，／Ｌ１ａ，…Ｌｎ
ａ，／Ｌｎａ：ビット線信号ＩＯ線、Ｌ１ｂ，／Ｌ１
ｂ，…Ｌｎｂ，／Ｌｎｂ：ビット線信号ＩＯ線、ＳＭ
Ｃ：スタチックメモリセル、ＤＭＣ：ダイナミックメモ
リセル、ＲＤ：行デコーダ、１０１〜１０６：ビット線
周辺回路、ＡＰ：アドレス信号ＩＯピン群、ＤＰ：デー
タ信号ＩＯピン群、ＴＳＯＰおよびＳＩＰ：半導体記憶
装置を収納するパッケージ、Ｍ１およびＭ２：メモリブ
ロック、ＧＲＤ：グローバル行デコーダ、ＲＤ１〜ＲＤ
８：ローカル行デコーダ、ＭＣＡ１〜ＭＣＡ８：分割さ
れたメモリセルアレイ、５００：ＩＯ回路、ＩＯ１〜Ｉ
Ｏｋ：ＩＯ線、ＲＧＳ１〜ＲＧＳｊ：行グループ選択信
号線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 修二 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 平２−246090（ＪＰ，Ａ) 特開 平１−308070（ＪＰ，Ａ) 特開 平２−148763（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数のワード線、前記複数のワード線と
   交差して配置された複数のビット線、および前記複数の
   ワード線と前記複数のビット線との交点に対応して設け
   られる複数のメモリセルを含むメモリセルアレイ、 前記メモリセルアレイ上に前記複数のビット線を横切る
   方向に延びて配置され、それぞれが前記複数のビット線
   の各々に対応して設けられると共に対応するビット線に
   接続され、前記メモリセルアレイの端部まで延びて配置
   される、複数のビット線信号入出力線、および前記メモ
   リセルアレイの前記端部に配置され、前記複数のビット
   線信号入出力線に接続されるビット線周辺回路を備える
   半導体記憶装置。
2. 【請求項２】 前記複数のメモリセルのそれぞれは、ス
   タチック型メモリセルであり、 前記複数のビット線信号入出力線のそれぞれは、対応す
   るビット線に直接接続される請求項１記載の半導体記憶
   装置。
3. 【請求項３】 複数のワード線と、前記ワード線と交差
   して配置された複数のビット線と、前記ワード線と前記
   ビット線との交点に配置された複数のメモリセルとを有
   するメモリセルアレイを備えた半導体記憶装置であっ
   て、 前記ビット線と交差して配置されて、前記ビット線と対
   応して設けられ、かつそれぞれが対応するビット線と接
   続され、少なくともそれぞれの一端が前記メモリセルア
   レイの端部まで延在するように形成された複数のビット
   線信号入出力線、 前記メモリセルアレイの端部に配置され、前記ビット線
   信号入出力線と結合されたビット線周辺回路、 前記半導体記憶装置の外部からの信号およびデータを前
   記半導体記憶装置に入力し、前記半導体記憶装置からの
   信号およびデータを前記半導体記憶装置の外部へ出力す
   るための入出力回路、および 前記メモリセルアレイ上を
   通過するように配置され、かつ前記ビット線周辺回 路と
   前記入出力回路とを結合するための複数の入出力線を備
   える、半導体記憶装置。