DE4118847A1 - Halbleiterspeicheranordnung mit ferroelektrischem kondensator - Google Patents
Halbleiterspeicheranordnung mit ferroelektrischem kondensatorInfo
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Description
Die Erfindung betrifft eine nichtflüchtige Halbleiterspeicheranordnung
sowie ein Verfahren für Auslese- und
Einschreibzugriff zur Speicheranordnung und zum Betreiben
derselben.
Mit zunehmender Kapazität und Packungsdichte einer Halbleiterspeicheranordnung,
wie eines dynamischen Randomspeichers
(DRAMs), hat sich das Verhältnis der Belegungsfläche
eines Kondensators zur restlichen Fläche in einer
Speicherzelle vergrößert. Aus diesem Grund wird bei z. B.
einem 4-Mbit-DRAM ein Kondensator eines dreidimensionalen
Aufbaus, wie ein Stapelkondensator (stacked capacitor)
oder ein Grabenkondensator (trench capacitor), als Kondensator
in einer Speicherzelle verwendet. Da eine weitere
Erhöhung der Packungsdichte einer Speicheranordnung zu
erwarten ist, wird der Aufbau einer Speicherzelle zunehmend
kompliziert.
Aufgrund dieser Umstände ist die Verwendung ferroelektrischer
Materialien einer großen Dielektrizitätskonstante
anstelle herkömmlicher dielektrischer Materialien, wie
Siliziumoxide und -nitride, mit dem Ziel der Vereinfachung
des Aufbaus eines Kondensators ins Auge gefaßt worden.
Beispielsweise besitzt Bleizirconattitanat (PZT), ein
typisches ferroelektrisches Material, eine Dielektrizitätskonstante
von 1000 oder mehr. Theoretisch kann daher
ein aus einem solchen Material bestehender Kondensator
eine große Ladungsmenge bei einer kleinen (Ober-)Fläche
speichern, auch wenn er eine sogenannte Planarstruktur
aufweist. Aus diesem Grund ist zu erwarten, daß eine unter
Verwendung eines ferroelektrischen Materials als
Kondensatormaterial aufgebaute Halbleiterspeicheranordnung
einer hohen Packungsdichte bei einfachem Aufbau zugänglich
ist. Ein ferroelektrischer Kondensator mit Planarstruktur
läßt sich nach einem vergleichsweise einfachen Verfahren
herstellen, d. h. durch schichtweises Einfügen
(sandwiching) der Ober- und Unterseiten eines durch Zerstäubung
oder nach einem CVD-Verfahren abgelagerten ferroelektrischen
Films zwischen Elektroden aus Polysilizium
oder Metall.
Die Herstellung eines nichtflüchtigen RAMs unter Verwendung
von ferroelektrischen Kondensatoren ist z. B. in der
JP-OS (Published Unexamined Japanese Patent Application)
63-2 01 998 beschrieben. Dieser Speicher beruht auf der
Tatsache, daß eine Beziehung zwischen dem dielektrischen
Feld und der Polarisation (Polung) eines ferroelektrischen
Materials durch Hysteresecharakteristika bzw.
-kennlinien repräsentiert ist. In einem ferroelektrischen
Kondensator bleibt auch dann, wenn eine angelegte Spannung
zu Null wird, eine remanente Polarisation entsprechend der
Richtung der angelegten Spannung erhalten. Wenn daher die
Richtung der remanenten Ladung in einer Elektrode entsprechend
z. B. "0" oder "1" eingestellt wird, kann
digitale Information im ferroelektrischen Kondensator
gespeichert werden.
Bei einem ferroelektrischen Kondensator besitzen eine
angelegte Spannung V und gespeicherte Ladung Q die
Beziehung gemäß den Fig. 1A und 1B. Fig. 1A zeigt eine
Q-V-Kurve oder -Kennlinie, die bei über der Curie-
Temperatur liegenden Temperaturen (ferroelektrische Phase)
zu beobachten ist. Fig. 1B zeigt eine Q-V-Kennlinie, die
bei einer unterhalb der Curie-Temperatur liegenden Temperatur
(normale dielektrische Phase) zu beobachten ist.
Fig. 2 veranschaulicht eine herkömmliche, durch
Kombinieren eines ferroelektrischen Kondensators mit einem
MOS-Transistors 117 gebildete Speicherzelle. Fig. 3 ist ein
Teilschaltbild einer Halbleiterspeicheranordnung zum
Einschreiben (Einlesen) und Auslesen von Information von
1 Bit in diese bzw. aus dieser Speicherzelle.
Bei der Speicherzelle nach Fig. 2 ist eine Wortleitung
(WL) 104 mit der Gateelektrode eines MOS-Transistors 117
verbunden, dessen Source- und Drainelektroden jeweils mit
einer Bitleitung (BL) 116 bzw. einer Elektrode eines
ferroelektrischen Kondensators 118 verbunden sind, wobei
die andere Elektrode des ferroelektrischen Kondensators
118 an eine Plattenleitung (PL) 113 angeschlossen ist. Die
Plattenleitung 113 und die Wortleitung 104 sind parallel
zueinander augebildet. Außerdem bilden bei der Halbleiterspeicheranordnung
nach Fig. 3 zwei mit einem Meß-
oder Leseverstärker (S/A) 120 verbundenen Bitleitungen (BL)
116-1 und () 116-2 ein Bitleitungspaar, und sie sind auf
beiden Seiten des Leseverstärkers 120 ausgebildet.
Die in Fig. 3 dargestellte Anordnung wird als eine Spalte
angesehen. Eine Vielzahl von Spalten mit jeweils der
gleichen Ausgestaltung wie in Fig. 3 sind in Y-Richtung
angeordnet und bilden ein Speicherzellenarray. Fig. 4 ist
ein Schaltbild dieses Speicherzellenarrays. Eine Wortleitung
104 ist mit den Gateelektroden von MOS-Transistoren
117 einer Anzahl von in derselben Zeile angeordneten
Speicherzellen, die in Y-Richtung angeordnet sind,
verbunden. Die Wortleitung 104 ist auch mit einem Wortleitungsdecodierer
119 verbunden. Die Plattenleitung 113
ist mit den Elektroden von ferroelektrischen Kondensatoren
118 der Speicherzellen in der gleichen Zeile und auch mit
einem Plattenleitungsdecodierer 128 verbunden.
In einem Auslese- oder Einschreibzyklus in jedem Speicherzellenarray
werden die Wortleitung 104 und die Plattenleitung
113 der gleichen Zeile jeweils durch den Wortleitungsdecodierer
119 bzw. den Plattenleitungsdecodierer
128 angewählt. Wenn beispielsweise eine Wortleitung WL2
angewählt ist, wird im betreffenden Zyklus eine Plattenleitung
PL2 der gleichen Zeile angewählt.
Wenn die einzelne Wortleitung WL2 und die entsprechende
Plattenleitung PL2 angewählt oder gewählt sind, werden die
Speicherzellen aller mit diesen Leitungen verbundender
Spalten gleichzeitig angewählt. Die digitalen Informationseinheiten
aus diesen Speicherzellen werden über die
Bitleitungen 116-1 oder 116-2 ausgezogen bzw. abgenommen.
Sobald in der Halbleiterspeicheranordnung eine Information
ausgelesen ist, wird oder ist die in einer betreffenden
Speicherzelle gespeicherte Information gelöscht. Wenn
daher die Information in einer Speicherzelle nach einer
Ausleseoperation erhalten bleiben soll, muß eine der
ausgelesenen digitalen Information identische Information
wieder in die Speicherzelle eingeschrieben bzw. eingelesen
werden. Dies bedeutet, daß eine Wiedereinschreiboperation
durchgeführt werden muß.
Aus diesem Grund wird als Leseverstärker normalerweise ein
Flipflop-Verstärker benutzt. Fig. 5 veranschaulicht einen
typischen, durch einen CMOS gebildeten Leseverstärker. Ein
Leseverstärker 120 diese Art wird entsprechend einem
Leseverstärker-Aktiviersignal aktiviert, das über eine
Leseverstärker-Aktivierleitung (ACT) 149-1 oder ()
149-2 eingegeben wird, um eine kleine Potentialdifferenz
zwischen den Bitleitungen 116-1 und 116-2 zu verstärken.
Bei dieser Operation sind oder werden die Potentiale auf
den Bitleitungen so bestimmt, daß ein Potential der
Stromversorungsspannungen des Leseverstärkers, zum
Beispiel VSS und VCC, zur einen Bitleitung übertragen
wird, während das andere Potential zur anderen Bitleitung
übertragen wird.
Sobald bei der Halbleiterspeicheranordnung des herkömmlichen
Aufbaus gemäß Fig. 4 eine Wortleitung und eine
Plattenleitung angewählt sind, werden digitale Informationseinheiten
aus allen mit diesen Leitungen verbundenen
Speicherzellen über Bitleitungen ausgezogen oder
abgenommen (extracted), wobei alle Leseverstärker
aktiviert sind. Sobald ein Leseverstärker angewählt ist,
werden die Potentiale eines entsprechenden Bitleitungspaares
geändert. Nach Abschluß eines Zyklus müssen die
Bitleitungen innerhalb einer Vorbereitungsperiode vor
einer Zugriffsoperation voraufgeladen werden. Aus diesem
Grund erhöht sich bei der herkömmlichen Halbleiterspeicheranordnung
gemäß Fig. 4 unweigerlich der Strombedarf
für das Aktivieren der Leseverstärker und das
Aufladen/Entladen der Bitleitungen. Da sich weiterhin
bezüglich einer Voraufladeoperation an Bitleitungen die
für die Auflade/Entladeoperationen erforderlichen Ladungsmenge
mit einer Vergrößerung der Zahl von Bits erhöht,
verlängert sich unvermeidbar die für das Aufladen und
Entladen der Bitleitungen erforderliche Zeitspanne.
Anordnung und Operation bzw. Arbeitsweise, wie oben
beschrieben, sind ähnlich wie bei einem dynamischen
Random-Speicher (DRAM). Wenn in einem DRAM eine
Wortleitung mittels einer Zeilenadresse angewählt ist,
werden die in allen mit der Wortleitung verbundenen
Speicherzellen gespeicherten Informationseinheiten über an
die betreffenden Speicherzellen angeschlossene Bitleitungen
ausgezogen oder abgenommen. Aus diesem Grund werden
alle Leseverstärker, die mit den Bitleitungen verbunden
sind, über welche die Informationseinheiten aus den
Speicherzellen ausgezogen bzw. abgenommen werden, unabhängig
davon aktiviert, ob sie durch Spaltenadressen
angewählt sind oder nicht. Mit dieser Operation werden
Leseoperationen der (an den) Bitleitungen durchgeführt.
Als Ergebnis wird eine Wiedereinschreiboperation bezüglich
der gespeicherten Information in den Speicherzellen
durchgeführt. Diese Wiedereinschreiboperation wird
durchgeführt, weil ein DRAM im Gegensatz zu einem SRAM
durch beim Auslesen löschende Speicherzellen bzw. Ausleselöschtyp-
Speicherzellen gebildet ist.
Im folgenden sind anhand eines DRAMs drei Probleme
erläutert, nämlich eine Verringerung der Betriebsgeschwindigkeit,
ein Anstieg des Strombedarfs und die Entstehung
von Rauschen oder Störsignalen aufgrund einer
Auflade/Entladeoperation für Ladung an allen Bitleitungen.
Beispielsweise sei ein 1-Mbit-DRAM mit einer Gang- oder
Zykluszeit von 200 ns und einem mittleren Strom von 60 mA
in einer aktiven Periode betrachtet. Bei diesem 1-Mbit-
DRAM beträgt die Kapazität einer Bitleitung etwa 0,6 pF.
Bei einem derartigen DRAM werden 2048 Bitleitungen in
einer Zugriffsoperation mit einer Amplitude von 5 V aufgeladen
bzw. entladen. In diesem Fall bestimmt sich eine
erforderliche Ladungsmenge Q zu:
Q = ncV
= 2048 (Leitungen) × 0,6 (pF) × 5 (V)
= 6,1 (nC).
= 2048 (Leitungen) × 0,6 (pF) × 5 (V)
= 6,1 (nC).
Wenn die resultierende Größe durch eine Gangzeit von 200 ns
dividiert wird, ergibt sich
I = Q/T
= 6,1 (Nc)/200 (ns)
= 31 (mA).
= 6,1 (Nc)/200 (ns)
= 31 (mA).
Hierdurch wird aufgezeigt, daß etwa 50% des mittleren oder
durchschnittlichen Stroms in einer aktiven Periode für
eine Bitleitungs-Auflade/Entladeoperation verbraucht
werden. Von dem mittleren Strom in einer aktiven Periode
steigt der Anteil eines Bitleitungs-Auflade/Entladestroms
mit einer Vergrößerung der Kapazität des DRAMs zu einer
Vergrößerung, z. B. von 1 Mbit auf 4 und 16 Mbit.
Beim 1-Mbit-DRAM beträgt die Gesamtkapazität der Bitleitungen,
die in jeder Zugriffsoperation aufgeladen/entladen
werden müssen, 0,6 (pF)×2,048 (Leitungen)=1,2 (nF),
wobei eine große Stromspritze auftritt, wenn eine Auflade/
Entladeoperation der Kapazität auf einmal durchgeführt
wird. Dies bedeutet, daß ein Strom von 60 mA in
einer aktiven Periode nicht konstant fließt, sondern sich
praktisch in einer Periode konzentriert, in welcher eine
Bitleitungs-Auflade/Entladeoperation erfolgt. Eine abrupte
bzw. plötzliche Änderung dI/dt dieses Stroms ruft
Änderungen in den Stromversorgungsspannungen, z. B. VCC und
VSS, zusammen mit Induktivitäten innerhalb/außerhalb eines
Chips hervor. Ein dabei entstehendes Stromversorgungsstörsignal
führt zu fehlerhaften Operationen der Schaltkreise
im Chip oder dazu, daß der Massepegel einer logischen
"0" der Ausgangsinformation freischwebend wird (to
float), wodurch unerwünschte Operationen herbeigeführt
werden.
Für die Durchführung einer Wiedereinschreib- oder
Voraufladeoperation an allen Bitleitungen in jedem
Zugriffsvorgang muß eine große Kapazität von 1,2 (nF)
aufgeladen/entladen werden. Die für eine solche Auflade/
Entladeoperation erforderliche Zeitspanne bestimmt sich
durch diese Kapazität, die Verdrahtungs- oder Leitungswiderstände
von Aluminiumdrähten und die Durchschaltwiderstände
der Transistoren. Bei einem 1-Mbit-DRAM mit
einer Zyklus- oder Gangzeit von z. B. 200 ns werden etwa
100 ns, das heißt etwa 50% der Gangzeit, für eine Bitleitungs-
Auflade/Entladeoperation benötigt.
Da bei der herkömmlichen Halbleiterspeicheranordnung gemäß
Fig. 4 alle Bitleitungen in einer Zugriffsoperation aufgeladen
bzw. entladen werden, ergeben sich, ähnlich wie
beim oben beschriebenen DRAM, die Probleme einer Verringerung
der Betriebsgeschwindigkeit, einer Erhöhung des
Strombedarfs und der Entstehung von Rauschen bzw. Störsignalen.
Wenn bei der Halbleiterspeicheranordnung gemäß
Fig. 4 eine gegebene Plattenanleitung angewählt und ihr
Potential geändert wird oder ist, wird stets eine entsprechende
Wortleitung angewählt. Es sei angenommen, daß
sich der Pegel einer Plattenleitung vom (niedrigen) Pegel
L auf den (hohen) Pegel H ändert. Wenn dabei die in ferroelektrischen
Kondensatoren in Zeilenrichtung gespeicherten
Ladungen zu den Bitleitungen entladen werden, wirken die
ferroelektrischen Kondensatoren als Lasten für die Plattenleitung.
Dies bedeutet, daß die Kapazität aller an die
Plattenleitung angeschlossenen ferroelektrischen Kondensatoren
als Last für die Plattenleitungsdekodierer wirkt.
Diese Kapazität ist im Vergleich zur Gate-Kapazität eines
als Hauptlast für eine Wortleitung wirkenden MOS-Transistors
groß. Aus diesem Grund erfordert der Plattenleitungsdecodierer
eine Ansteuerkapazität, die größer ist
als diejenige des Wortleitungsdecodierers. Anderenfalls
nimmt die Aufladung einer Plattenleitungskapazität viel
Zeit in Anspruch, wodurch sich die für eine Zugriffsoperation
erforderliche Zeit weiter verlängert.
Wenn außerdem bei der beschriebenen herkömmlichen Halbleiterspeicheranordnung
gemäß Fig. 4 ein Zugriff zu einer
Speicherzelle erfolgen soll, wird gleichzeitig ein Zugriff
zu allen Speicherzellen der gleichen Zeile hergestellt.
Die Ladungen der Speicherzellen werden sodann auf Bitleitungen
ausgezogen, und es muß eine Wiedereinschreiboperation
durchgeführt werden. Bei einem ferroelektrischen
Kondensator bedeutet das Auslesen und Einschreiben von
Information, daß eine Polarisationsumkehrung mit einer
Wahrscheinlichkeit von 50% auftritt. Dies bedeutet, daß
eine der gespeicherten Informationen von "1" und "0" einer
Polarisationsumkehrung in einer Zugriffsoperation
unterliegt. Für einen ferroelektrischen Kondensator ist es
bekannt, daß sich mit einer Wiederholung der Polarisationsumkehrung
die Restpolarisation, das heißt die Menge
der in der Elektrode nichtflüchtig gespeicherten Ladung,
verringert. Bei beispielsweise einer Halbleiterspeicheranordnung
mit 1024 Speicherzellen, die an eine Wortleitung
angeschlossen sind, wird beim jedesmaligen Herstellen
eines Auslesezugriffs zu einer Speicherzelle jede der
restlichen 1023 Speicherzellen in einen Zustand versetzt,
in welchem die Polarisation eines entsprechenden (zugeordneten)
ferroelektrischen Kondensators umgekehrt bzw.
reversiert werden kann und mit einer Wahrscheinlichkeit
von 50% umgekehrt wird. Im ungünstigsten Fall werden die
Polarisationen aller 1023 ferroelektrischen Kondensatoren
umgekehrt (reversed). Wie erwähnt, besteht somit bei einer
mit solchen herkömmlichen ferroelektrischen Kondensatoren
aufgebauten Halbleiterspeicheranordnung die Möglichkeit,
daß die Polarisationen der ferroelektrischen Kondensatoren
aller Speicherzellen in der gleichen Zeile umgekehrt,
d. h. umgepolt werden. Dieser Umstand beschleunigt eine
Verschlechterung der dieelektrischen Eigenschaften jedes
ferroelektrischen Kondensators und führt zu einer Verkürzung
der Betriebslebensdauer der Halbleiterspeichervorrichtung.
Bei der in Fig. 4 dargestellten Halbleiterspeicheranordnung
mit ferroelektrischen Kondensatoren kann eine
Speicherzelle durch einen MOS-Transistor und einen ferroelektrischen
Kondensator gebildet sein. Diese Ausgestaltung
eignet sich somit für eine Halbleiterspeicheranordnung
großer Kapazität. Außerdem ist das Verfahren zum
Betreiben der Speicheranordnung mit ferroelektrischen Kondensatoren
in mancher Hinsicht ähnlich wie bei einem DRAM,
z. B. bezüglich des Wiedereinschreibens von Information in
den ferroelektrischen Kondensator einer Speicherzelle
durch Verstärkung des Potentials einer entsprechenden
Bitleitung mittels eines Flipflop-Leseverstärkers. Aus
diesem Grund können zahlreiche Schaltungstechniken für
DRAMs unmittelbar auf die Halbleiterspeicheranordnung mit
ferroelektrischen Kondensatoren angewandt werden. Darüber
hinaus ist diese Halbleiterspeicheranordnung einem DRAM
insofern überlegen, als sie theoretisch keine Auffrischoperation
erfordert und außerdem nichtflüchtig ist.
Bei der Halbleiterspeicheranordnung mit ferroelektrischen
Kondensatoren ergibt sich mit den Auffrischcharakteristika
oder -eigenschaften (noch näher zu erläutern)
zusammenhängendes Problem, auch wenn, wie oben erwähnt,
eine Auffrischoperation theoretisch nicht nötig ist. In
der Praxis sind demzufolge Auffrischoperationen erforderlich,
wenn auch nicht mit der gleichen Häufigkeit wie
bei einem DRAM.
Bei DRAMs besteht ein Problem bezüglich der Ableitungsströme,
die zu einer zeitabhängigen Verringerung der im
Kondensator jeder Speicherzelle gespeicherten Ladung
führen. Diese Ableitungsströme umfassen z. B. einen
zwischen einem Speicherknotenpunkt und einem Halbleitersubstrat
fließenden p-n-Übergangs-Ableitungsstrom, einen
unterhalb eines Schwellenwerts liegenden Strom (subthreshold
current) von einem Zugriffstransistor, einen
Ableitungsstrom von einem parasitären Feldtransistor und
einen Ableitungsstrom von einem dielektrischen Film eines
Kondensators. Von diesen Ableitungsströmen ist besonders
das mit dem p-n-Übergangs-Ableitungsstrom zusammenhängende
Problem von Bedeutung. Eine solche Ableitung tritt auf,
wenn (Ladungs-)Träger, wie Elektronen und Löcher (Elektronenmangelstellen)
thermisch in einer Verarmungsschicht
eines p-n-Übergangs zwischen Source und Drain eines MOS-
Transistors und einem Halbleitersubstrat erzeugt werden
und die Träger sich bei Anlegung eines elektrischen Felds
an die Verarmungsschicht verlagern. Bei einem DRAM werden
unterschiedliche Potentiale von z. B. 5 V und 0 V an einen
Speicherknotenpunkt angelegt, unabhängig davon, ob Ladung im
Kondensator einer Speicherzelle gespeicher ist. Da sich
bei einem DRAM dieses Potential aufgrund der Ableitungsströme
im Zeitablauf auf einen thermischen Gleichgewichtszustand
verringert, benötigt der DRAM eine Auffrischoperation.
Wenn im Gegensatz dazu bei der Halbleiterspeicheranordnung
mit ferroelektrischen Kondensatoren die beiden Enden oder
Seiten eines ferroelektrischen Kondensators auf dem gleichen
Potential gehalten werden können, bleibt die in der
Speicherzelle gespeicherte Information erhalten, und es
ist keine Auffrischoperation erforderlich. Falls jedoch
- ähnlich wie bei einem DRAM - ein Vorspannungspotential
an ein Halbleitersubstrat angelegt wird, um die Kapazität
jeder Bitleitung zu reduzieren, und eine Gegenvorspannung
an eine Verarmungsschicht zwischen Sourceelektrode oder
Drainelektrode eines Transistors und das Halbleitersubstrat
angelegt wird, nähert sich das Potential des
Speicherknotenpunkts einer entsprechenden Speicherzelle
im Zeitablauf dem Substratpotential, so daß sich eine
Potentialdifferenz zwischen den beiden Seiten des
betreffenden ferroelektrischen Kondensators ergibt. Dies
ist deshalb der Fall, weil Elektronen und Löcher, die
thermisch in der Verarmungsschicht erzeugt werden, einer
elektrostatischen Kraft aufgrund eines elektrischen Felds
in der Verarmungsschicht unterworfen und an Source oder
Drain des Transistors und das Substrat angezogen werden.
Bei der diese ferroelektrischen Kondensatoren verwendenden
Halbleiterspeicheranordnung sind daher Auffrischoperationen
nötig, obgleich nicht mit der gleichen Häufigkeit
wie bei einem DRAM.
Ähnlich wie bei einem DRAM ergibt sich bei einer solchen
Halbleiterspeicheranordnung das Problem von Fehloperationen
aufgrund von "weichen Fehlern". Ein weicher Fehler
bedeutet, daß der in einer Speicherzelle gespeicherte
Inhalt durch von radioaktiven Elementen, wie Uran und
Thorium, die in einer Halbleiter-Packung in kleinen Mengen
enthalten sind, emittierte Alphateilchen zerstört bzw.
gelöscht wird. Ein Alphateilchen tritt in das Halbleitersubstrat
über eine Strecke entsprechend etwa einem Mehrfachen
von 10 µm ein, wobei Elektron-Loch-Paare von etwa
200 fC längs der Strecke des Alphateilchens entstehen.
Wenn die auf diese Weise entstehende Ladung bei Diffusion
und Verschiebung in den Speicherknotenpunkt einer Speicherzelle
oder eine Bitleitung fließt, wird die gespeicherte
Information zerstört bzw. gelöscht. Wie
erwähnt, bewirkt ein weicher Fehler die Zerstörung oder
Löschung der in einer Speicherzelle gespeicherten
Information unter Herbeiführung einer Fehloperation.
Infolgedessen wird hierdurch die Zuverlässigkeit der
Halbleiterspeicheranordnung erheblich verschlechtert. Bei
einem herkömmlichen DRAM besteht jedoch keine Möglichkeit
für die vollständige Ausschaltung solcher weichen Fehler.
Für eine Halbleiterspeicheranordnung mit ferroelektrischen
Kondensatoren ist ebenfalls noch keine Methode oder Möglichkeit
entwickelt worden, mit welcher weiche Fehler ausgeschaltet
werden könnten.
Wie oben beschrieben, bestehen bei der Halbleiterspeicheranordnung
mit ferroelektrischen Kondensatoren verschiedene
Probleme, z. B. Verringerung der Betriebsgeschwindigkeit,
Erhöhung des Strombedarfs, Entstehung von Störsignalen und
Verkürzung der Betriebslebensdauer. Aus diesem Grund ist
eine derartige Speicheranordnung bisher noch praktisch
eingesetzt worden.
Ähnlich wie ein DRAM, erfordert die Halbleiterspeicheranordnung
mit ferroelektrischen Kondensatoren Auffrischoperationen,
wobei Fehloperationen durch weiche
Fehler hervorgerufen werden. Außerdem können sich bei
einer solchen Halbleiterspeicheranordnung die Auffrischcharakteristika
oder -eigenschaften und die Zuverlässigkeit
mit einer Verringerung der in jedem ferroelektrischen
Kondensator gespeicherten Ladungsmenge verschlechtern.
Dies bedeutet, daß die oben erwähnten Probleme mit
abnehmender Kapazität jedes ferroelektrischen Kondensators
noch deutlicher zu Tage treten. Diese Probleme laufen
somit einer Erhöung der Packungsdichte (Integrationsdichte)
einer Halbleiterspeicheranordnung zuwider.
Aufgabe der Erfindung ist damit die Schaffung einer
Halbleiterspeicheranordnung, bei welcher eine für eine
Zugriffsoperation erforderliche Zyklus- oder Gangzeit kurz
ist, die für eine Zugriffsoperation verbrauchte Strommenge
klein ist, in einer Zugriffsoperation nur ein kleines
Störsignal erzeugt wird und die eine lange Betriebslebensdauer
besitzt.
Die Erfindung bezweckt auch die Schaffung eines Verfahrens
zum Auslesen von Informationen aus der Halbleiterspeicheranordnung
und zum Einschreiben von Informationen in diese.
Außerdem bezweckt die Erfindung die Schaffung eines
Verfahrens zum Betreiben einer Halbleiterspeicheranordnung
mit ausgezeichneten Auffrischcharakteristika bzw. -eigenschaften
(refresh characteristics).
Mit diesem Verfahren soll die Halbleiterspeicheranordnung
mit geringer Wahrscheinlichkeit für Fehloperationen und
mit geringem Strom- bzw. Energiebedarf oder -verbrauch
betreibbar sein.
Darüber hinaus soll dieses Verfahren das Betreiben der
Halbleiterspeicheranordnung mit hoher Zuverlässigkeit
erlauben.
Die obige Aufgabe wird durch die in den Patentansprüchen
1 und 19 gekennzeichneten Merkmale bzw. Maßnahmen gelöst.
Gegenstand der Erfindung ist eine Halbleiterspeicheranordnung,
umfassend eine Speicherzellengruppe, gebildet
durch eine Vielzahl von in Form einer Matrix unter Bildung
von Zeilen und Spalten angeordneten Speicherzellen, eine
Vielzahl erster und zweiter Ansteuer- oder Treiberleitungen,
die mit den Speicherzellen verbunden sind und
zum Übertragen von den Speicherzellen einzuspeisenden
Ansteuer- oder Treibersignalen dienen, eine Vielzahl von
mit den Speicherzellen verbundenen Auslese/Einschreibleitungen
zur Durchführung von Auslese/Einschreiboperationen
an den Speicherzellen und eine Vielzahl von mit den
Auslese/Einschreibleitungen verbundenen Leseverstärkern,
wobei die Speicherzellen in der gleichen Spalte über die
Auslese/Einschreibleitungen mit dem gleichen Leseverstärker
verbunden sind und wobei die Vielzahl erster
Treiberleitungen sowie die Vielzahl zweiter Treiberleitungen
jeweils mittels Zeilen- bzw. Spaltenadressen
anwählbar sind. Diese Halbleiterspeicheranordnung gemäß
der Erfindung kennzeichnet sich dadurch, daß jede
Speicherzelle durch einen MOS-Transistor und einen ferroelektrischen
Kondensator gebildet ist, die erste
Treiberleitung, die zweite Treiberleitung und die
Auslese/Einschreibleitung jeweils eine Wortleitung, eine
Plattenleitung bzw. eine Bitleitung sind, die Gateelektrode
des MOS-Transistors mit der Wortleitung verbunden
ist, während Source und Drain des MOS-Transistors jeweils
mit der Bitleitung bzw. einer der Elektroden des ferroelektrischen
Kondensators verbunden sind, und die andere
Elektrode des ferroelektrischen Kondensators an die
Plattenleitung angeschlossen ist.
Die erfindungsgemäße Halbleiterspeicheranordnung kennzeichnet
sich ferner dadurch, daß die mit einer der
Speicherzellen verbundenen ersten und zweiten Treiberleitungen
jeweils durch verschiedene Adressen angewählt
werden und einer der Leseverstärker durch eine
Spaltenadresse angewählt wird.
Gegenstand der Erfindung ist auch ein Verfahren zur
Durchführung einer Ausleseoperation bei der erfindungsgemäßen
Halbleiterspeicheranordnung, umfassend die
folgenden Schritte: Wählen oder Anwählen einer Wortleitung
und einer Plattenleitung mittels Zeilen- und Spaltenadressen,
Aktivieren der angewählten Wort- und Plattenleitungen
zum Eingeben von Ansteuer- oder Treibersignalen
in eine an die Wort- und Plattenleitungen angeschlossene
Speicherzelle zwecks Ansteuerung derselben und zum
Abnehmen eines entsprechend der in der Speicherzelle gespeicherten
Information erzeugten Signals auf eine mit der
Speicherzelle verbundene Bitleitung, Anwählen eines mit
der Bitleitung verbundenen Leseverstärkers mittels einer
Spaltenadresse nach dem ersten Schritt und Aktivieren des
Leseverstärkers, um diesen das auf die Bitleitung abgenommene
(extracted) Signal verstärken zu lassen, sowie Ausgeben
des verstärkten Signals nach dem zweiten Schritt, Detektieren
oder Erfassen einer Größe des Ausgabesignals und
Auslesen der in der Speicherzelle gespeicherten Information.
Gegenstand der Erfindung ist ferner ein Verfahren zur
Durchführung einer Einschreiboperation bei einer Halbleiterspeicheranordnung,
umfassend einen ersten Schritt
des Eingebens eines der Einschreibinformation entsprechenden
Signals auf einer mit einer vorbestimmten Speicherzelle
verbundenen Bitleitung und einen zweiten Schritt des
Wählens von mit der Speicherzelle verbundenen Wort- und
Plattenleitungen mittels Zeilen- und Spaltenadressen nach
dem ersten Schritt, des Aktivierens der Wort- und Plattenleitungen
zum Eingeben von Ansteuer- oder Treibersignalen
in die Speicherzelle zwecks Ansteuerung derselben, und des
Einschreibens des auf der Bitleitung eingegebenen Signals
in die Speicherzelle.
Bei der erfindungsgemäßen Halbleiterspeicheranordnung mit
dem beschriebenen Aufbau werden in einer Zugriffsoperation
eine erste Ansteuerleitung und eine zweite Ansteuerleitung
jeweils durch Zeilen- bzw. Spaltenadressen angewählt.
Infolgedessen wird nur eine durch das Produkt aus Zeilen-
und Spaltenadressen angewählte Speicherzelle angesteuert,
und die Information wird nur auf die mit der Speicherzelle
verbundene Auslese/Einschreibleitung ausgezogen bzw. abgenommen.
Wenn daher in einer Ausleseoperation ein mit der
Auslese/Einschreibleitung verbundener Leseverstärker durch
eine Spaltenadresse angewählt und nur der angewählte
Leseverstärker aktiviert ist, wird keine Information auf
die mit nicht-angewählten Speicherzellen verbundenen
Auslese/Einschreibleitungen abgenommen, so daß nur die
Information in der angewählten Speicherzelle ausgelesen
werden kann. Da auf ähnliche Weise in einer Einschreiboperation
keine Information auf die mit nicht-angewählten
Speicherzellen verbundenen Auslese/Einschreibleitungen
abgenommen wird, kann die Information ausschließlich in
die angewählte Speicherzelle eingeschrieben oder eingelesen
werden, ohne daß die Leseverstärker aktiviert
werden, die an die mit den nicht-angewählten Speicherzellen
verbundenen Auslese/Einschreibleitungen angeschlossen
sind.
Gegenstand der Erfindung ist darüber hinaus ein Verfahren
zum Betreiben einer Halbleiterspeicheranordnung, bei
welcher Speicherzellen, jeweils bestehend aus einem
ferroelektrischen Kondensator und einem Umschalt- oder
Schalttransistor, die auf einem Halbleitersubstrat geformt
sind, in Form einer Matrix angeordnet sind, eine
Elektrode jedes der ferroelektrischen Kondensatoren mit
einer Bitleitung über eine entsprechende Source- und
Drainelektrode der Schalttransistoren verbunden ist, die
andere Elektrode des ferroelektrischen Kondensators an
eine Plattenleitung angeschlossen ist und eine Gateelektrode
des Schalttransistors mit einer Wortleitung
verbunden ist. Dieses Verfahren umfaßt folgende Schritte:
Übertragen eines Ansteuer- oder Treibersignals über die
Wortleitung zum Durchschalten des Schalttransistors,
Übertragen eines Treibersignals über die Plattenleitung
zur Herstellung eines Zugriffs zur Speicherzelle und
anschließendes Deaktivieren (disabling) des über die
Wortleitung übertragenen Treibersignals, während die
Potentiale der Bit- und Plattenleitungen gleich dem
Substratpotential eines Halbleitersubstrats gesetzt oder
eingestellt werden, um damit den Schalttransistor zum
Sperren zu bringen.
Das Verfahren zum Betreiben der Halbleiterspeicheranordnung,
gemäß der Erfindung kennzeichnet sich dadurch,
daß dann, wenn ein über eine Wortleitung übertragenes
Ansteuer- oder Treibersignal zum Sperren des Schalttransistors
einer Speicherzelle nach Herstellung eines
Zugriffs zur Speicherzelle deaktiviert wird, die Potentiale
der betreffenden Bit- und Plattenleitungen gleich
dem Substratpotential des Halbleitersubstrats eingestellt
werden.
Darüber hinaus wird bei diesem Verfahren das Voraufladepotential
einer Bitleitung gleich dem des Halbleitersubstrats
eingestellt.
Das Substratpotential wird vorzugsweise auf VSS oder VCC,
d. h. 0 V oder 5 V, durch eine Stromversorgungsspannung-
Erzeugungseinheit zum Anlegen einer Stromversorgungsspannung
oder Speisespannung an eine Bitleitung, eine
Plattenleitung und dergleichen von der Außenseite des
Halbleiterelements her eingestellt. Wenn zusätzlich eine
Bitleitung voraufgeladen werden soll und dabei eine
Spannung von der genannten Erzeugungseinheit an einen
Voraufladekreis für die Bitleitung angelegt wird, kann das
Voraufladepotential der Bitleitung gleich dem Substratpotential
des Halbleitersubstrats eingestellt werden.
Während einer von einer Zugriffsperiode verschiedenen
Periode wird auch nach dem Sperren des Schalttransistors
einer Speicherzelle das Potential einer entsprechenden
Plattenleitung vorzugsweise auf dem Substratpotential des
Halbleitersubstrats gehalten, um ein Löschen der in der
Speicherzelle gespeicherten Information bei Umkehrung oder
Umpolung der im ferroelektrischen Kondensator der Speicherzelle
gespeicherten Ladung zu verhindern.
Wenn erfindungsgemäß ein Ansteuer- oder Treibersignal, das
über eine Wortleitung übertragen wird, deaktiviert wird,
um nach Herstellung eines Zugriffs zur Speicherzelle den
Schalttransistor, zum Beispiel einen MOS-Transistor, einer
Speicherzelle sperren zu lassen, werden die Potentiale der
betreffenden Bit- und Plattenleitungen gleich dem Substratpotential
des Halbleitersubstrats eingestellt. Unter
Erhaltung der in der Speicherzelle gespeicherten Information
wird daher das Potential eines Speicherknotenpunkts
zwischen dem ferroelektrischen Kondensator und dem
Schalttransistor gleich dem Substratpotential des Halbleitersubstrats
gehalten. Genauer gesagt: da kein elektrisches
Feld an einer Verarmungsschicht im p-n-Übergang
zwischen dem Speicherknotenpunkt und dem Halbleitersubstrat
anliegt, wird die Entstehung eines die Hauptursache
für eine Verschlechterung der Auffrischcharakteristika
der Halbleiterspeicheranordnung darstellenden
p-n-Übergangs-Ableitungsstroms unterdrückt. Wenn bei der
erfindungsgemäßen Anordnung der Schalttransistor einer
Speicherzelle ein CMOS-Transistor ist, müssen zur
Unterdrückung der Entstehung eines derartigen p-n-
Übergangs-Ableitungsstroms Potentiale der Bit- und
Plattenleitungen gleich dem Potential einer Wanne (well)
im Halbleitersubstrat eingestellt werden. Erfindungsgemäß
beinhaltet in diesem Fall das Substratpotential das
Potential einer Wanne.
Darüber hinaus können erfindungsgemäß weiche Fehler
unterdrückt werden, um die Möglichkeit für eine Fehloperation
in der Halbleiterspeicheranordnung weitgehend zu
unterdrücken. Genauer gesagt: ein weicher Fehler wird
hervorgerufen, wenn eine im Halbleitersubstrat beim Eindringen
eines Alphateilchens erzeugte Ladung in einen
Speicherknotenpunkt oder eine Bitleitung fließt. Da
erfindungsgemäß der Speicherknotenpunkt und das Halbleitersubstrat
auf dem gleichen Potential gehalten werden
bzw. bleiben, wird die Zahl der in den Speicherknotenpunkt
fließenden Ladungsträger unter Unterdrückung des
Auftretens von weichen Fehlern verkleinert. Da weiterhin
erfindungsgemäß das Voraufladepotential einer Bitleitung
gleich dem Substratpotential des Halbleitersubstrats
eingestellt ist oder wird, um damit die Zahl der in die
Bitleitung fließenden Ladungsträger zu reduzieren, wird
das Auftreten von weichen Fehlern weiter unterdrückt. In
einem Fall, in welchem der Schalttransistor einer
Speicherzelle ein CMOS-Transistor ist, beinhaltet ersichtlicherweise
das Substratpotential das Potential einer
Wanne. Diese Tatsache gilt auch für die gesamte folgende
Beschreibung.
Wenn ein Substratpotential an das Halbleitersubstrat
mittels einer Stromversorgungsspannung- oder Speisespannung-
Erzeugungseinheit zum Anlegen einer Stromversorgungsspannung
bzw. Speisespannung von der Außenseite
des Halbleiterelements her angelegt wird, werden
Änderungen oder Abweichungen des Substratpotentials im
Betrieb der Halbleiterspeicheranordnung unterdrückt.
Bei der Halbleiterspeicheranordnung mit der beschriebenen
Speicherzelle treten, ähnlich wie bei einem DRAM, stets
Änderungen oder Abweichungen im Substratpotential auf,
wenn Bitleitungen und periphere Schaltkreise aufgeladen
und entladen werden, wobei insbesondere die Einflüsse
einer Auflade/Entladeoperation an Bitleitungen nicht
vernachlässigt werden können. Bei einer solchen Halbleiterspeicheranordnung
erhöht sich nämlich unvermeidlich
eine Koppelkapazität im p-n-Übergang zwischen einer
mit einer Bitleitung verbundenen Source- oder Drainelektrode
und dem Halbleitersubstrat in einem gewissen
Maße.
Um daher in der Halbleiterspeicheranordnung das
Substratpotential konstant zu halten, wird stets ein
vorbestimmtes Potential an das Halbleitersubstrat
angelegt. Bei einem herkömmlichen DRAM wird beispielsweise
eine Kombination aus einem Ringübertrager, einer
Diode, einem Kondensator und dergleichen als Substratspannungsgenerator
zur Bildung einer Ladungspumpe (charge
pump) in einem Halbleiterelement verwendet. Da jedoch der
Substratspannungsgenerator eine Stromquelle hoher Impedanz
darstellt, weist er eine mangelhafte Ansprechcharakteristik
in bezug auf Änderungen oder Schwankungen der
Substratspannung auf. Aus diesem Grund ist es schwierig,
die Substratspannung konstant zu halten.
Im Gegensatz dazu besitzt die oben erwähnte Speisespannungs-
Erzeugungseinheit zum Anlegen einer Speisespannung
von der Außenseite des Halbleiterelements her
eine gute Ansprechcharakteristik in bezug auf Änderungen
der Substratpotentiale, weil die Impedanz einer Spannungsquelle
niedrig ist. Demzufolge könen die genannten Änderungen
des Substratpotentials unterdrückt werden. Durch
Verwendung dieser Erzeugungseinheit als Substratspannungsgenerator
können daher erfindungsgemäß Änderungen der
Substratpotentiale verringert werden, während auch die
Entstehung oder Erzeugung von Ableitungsströmen, z. B.
p-n-Übergangs-Ableitungsströmen zwischen einem Speicherknotenpunkt
und dem Halbleitersubstrat weiter unterdrückt
werden können. Hierdurch werden die Auffrischcharakteristika
oder -eigenschaften effektiv verbessert und eine
Fehloperation aufgrund weicher Fehler verhindert.
Bei der erfindungsgemäßen Halbleiterspeicheranordnung sind
weiterhin die Wortleitungen und Plattenleitungen so
ausgebildet, daß sie einander unter einem rechten Winkel
kreuzen bzw. schneiden; wenn daher ein Zugriff zu einer
Speicherzelle hergestellt werden soll, können Wort- und
Plattenleitungen zum Übertragen von Treibersignalen
mittels unterschiedlicher Adressen angewählt werden,
wodurch die Möglichkeit oder Wahrscheinlichkeit für einen
weichen Fehler im Betrieb dieser Anordnung weitgehend
ausgeschaltet wird. Der Grund hierfür wird später noch
näher erläutert werden.
Wenn bei der erfindungsgemäßen Anordnung ein Zugriff zu
einer Speicherzelle hergestellt werden soll, werden eine
Wortleitung WL und eine Plattenleitung PL mittels unterschiedlicher
Adressen, d. h. Zeilen- bzw. Spaltenadressen
angewählt. Danach wird nur die mit den angewählten
Wort- und Plattenleitungen WL bzw. PL verbundene
Speicherzelle angesteuert, um Informationen nur auf eine mit
dieser Speicherzelle verbundene Bitleitung BL oder
abzunehmen. In einer Ausleseoperation ist es demzufolge
nur nötig, den Vorlaufladezustand lediglich eines Bitleitungspaars,
auf das Information ausgezogen oder
abgenommen wird, aufzuheben.
Im Gegensatz dazu wird bei der Halbleiterspeicheranordnung
mit dem Speicherzellenarray gemäß Fig. 4 ein Zugriff zu
einer Speicherzelle 111 durch Anwählen einer Wortleitung
104 und einer Plattenleitung 113 mittels der gleichen
Adresse, d. h. einer Zeilenadresse hergestellt. Da in
der angewählten Zeile Informationen aus allen Speicherzellen
111 in allen Spalten zu Bitleitungen 116-1 oder
116-2 abgenommen werden, müssen daher alle auf die Bitleitungen
116-1 oder 116-2 abgenommenen Informationseinheiten
erneut in diese Speicherzellen 111 eingeschrieben
werden. In einer Ausleseoperation müssen daher vor dem
Wählen einer Wortleitung 104 und einer Plattenleitung 113
die Voraufladezustände aller Bitleitungspaare aufgehoben
oder gelöscht werden. Außerdem müssen nach dem Wählen
einer Wortleitung 104 und einer Plattenleitung 113 zum
Ansteuern der betreffenden Speicherzelle 111 die Leseverstärker
120 in allen Spalten für die Durchführung einer
Wiedereinschreiboperation aktiviert werden.
Weiche Fehler werden hervorgerufen, wenn eine beim
Eintritt von Alphateilchen in das Halbleitersubstrat
erzeuge Ladung in einen Speicherknotenpunkt oder eine
Bitleitung fließt. Von diesen Fehlern tritt ein weicher
Fehler, der beim Fließen einer Ladung in eine Bitleitung
hervorgerufen wird, in einem Zeitintervall zwischen dem
Zeitpunkt, zu dem die Bitleitung von einem Voraufladezustand
auf einen Fließzustand übergeht, und dem Zeitpunkt
auf, zu dem ein entsprechender Leseverstärker aktiviert
wird.
Bei der Halbleiterspeicheranordnung mit dem Speicherzellenarray
gemäß Fig. 4, bei welcher die Voraufladezustände
der Bitleitungspaare in allen Spalten aufgehoben
oder gelöscht werden, wenn eine Ausleseoperation durchgeführt
werden soll, können weiche Fehler in allen Spalten
auftreten.
Da im Gegensatz dazu bei der erfindungsgemäßen Halbleiterspeicheranordnung
die Wort- und Plattenleitungen, wie
erwähnt, durch verschiedene Adressen angewählt werden, ist
es möglich, nur eine gewünschte bzw. Ziel-Speicherzelle
anzusteuern. Infolgedessen ist eine Aufhebung eines
Voraufladezustands nur für ein Bitleitungspaar in der
gleichen Spalte einer Ziel-Speicherzelle erforderlich.
Mittels dieser Operation kann bei dieser Anordnung die
Möglichkeit für einen weichen Fehler weitgehend vermieden
werden.
Wenn erfindungsgemäß weiterhin ein Zugriff zu einer
Speicherzelle durch Anwählen von Wort- und
Plattenleitungen mittels unterschiedlicher Adressen
hergestellt werden soll, kann Information ausschließlich
aus einer mit den angewählten Wort- und Plattenleitungen
verbundenen Speicherzelle auf eine entsprechende Bitleitung
ausgezogen oder abgenommen werden, wobei anschließend
wieder eine Wiedereinschreiboperation durchgeführt
wird. Wenn nach dieser Betriebsmethode ein Zugriff
zu einer Speicherzelle hergestellt werden soll, brauchen
somit im Gegensatz zur Halbleiterspeicheranordnung mit dem
Speicherzellenarray gemäß Fig. 4 die Bitleitungspaare in
allen Spalten nicht aufgeladen/entladen zu werden.
Infolgedessen werden Änderungen oder Abweichungen im
Substratpotential, die bei dem Aufladen/Entladen jedes
Bitleitungspaares auftreten, unterdrückt, womit die
Betriebszuverlässigkeit der Halbleiterspeicheranordnung
deutlich verbessert werden kann.
Wenn darüber hinaus bei der erfindungsgemäßen Halbleiterspeicheranordnung
der Schalttransistor einer Speicherzelle
ein CMOS-Transistor ist, ist ein peripherer Schaltkreis in
einer Wanne geformt, die von einer Wanne verschieden ist,
in welcher die Speicherzelle ausgebildet ist, und ein
elektrisches Feld einer Gegenvorspannung wird zwischen die
Wanne, in welcher dieser periphere Schaltkreis ausgebildet
ist, und eine Diffusionsschicht angelegt, um damit die
parasitäre Kapazität im peripheren Schaltkreis zu reduzieren
und auf diese Weise einen Hochgeschwindigkeitsbetrieb
zu realisieren.
Bezüglich der Verbesserung der Betriebszuverlässigkeit
kann erfindungsgemäß ein ferroelektrischer Kondensator mit
einer kleineren Kapazität als bei einem bisher verwendeten
ferroelektrischen Kondensator für eine Speicherzelle
benutzt werden. Wenn außerdem ein Schalttransistor ein
MOS-Transistor ist, kann die Dicke einer Verarmungsschicht
verkleinert werden, so daß ein kurzer Kanal realisierbar
ist. Dies ermöglicht eine Verkleinerung der Größe oder
Abmessungen eines Schalttransistors. Demzufolge kann die
Packungsdichte der Halbleiterspeicheranordnung weiter
vergrößert werden, wodurch verschiedene Vorteile bezüglich
industrieller Anwendung geboten werden.
Im folgenden sind bevorzugte Ausführungsformen der
Erfindung im Vergleich zum Stand der Technik anhand der
Zeichnung näher erläutert. Es zeigt:
Fig. 1A und 1B graphische Darstellungen einer Beziehung
zwischen einer an einen ferroelektrischen
Kondensator angelegten
Spannung und der in diesem gespeicherten
Ladungsmenge,
Fig. 2 ein Schaltbild einer Speicherzelle
einer herkömmlichen Halbleiterspeicheranordnung,
Fig. 3 ein Blockschaltbild eines Teils der
Auslegung der herkömmlichen Halbleiterspeicheranordnung,
Fig. 4 ein Blockschaltbild der Auslegung bzw.
des Aufbaus der herkömmlichen Halbleiterspeicheranordnung,
Fig. 5 ein Schaltbild eines Meß- oder Leseverstärkers
bei der herkömmlichen Halbleiterspeicheranordnung,
Fig. 6 ein Schaltbild der Ausgestaltung einer
Speicherzelle gemäß der Erfindung,
Fig. 7 ein Schaltbild eines Speicherzellenarrays
gemäß der Erfindung,
Fig. 8 ein Schaltbild eines anderen Speicherzellenarrays
gemäß der Erfindung,
Fig. 9 ein Schaltbild einer anderen Speicherzelle
gemäß der Erfindung,
Fig. 10A bis 10I Aufsichten zur Veranschaulichung eines
Verfahrens zur Herstellung eines Speicherzellenarrays
gemäß der Erfindung,
Fig. 11A bis 11J Längsschnittansichten zur Veranschaulichung
des Verfahrens zur Herstellung
eines Speicherzellenarrays gemäß der
Erfindung,
Fig. 12A bis 12G Aufsichten zur Veranschaulichung eines
anderen Verfahrens zur Herstellung
eines Speicherzellenarrays gemäß der
Erfindung,
Fig. 13A bis 13H Längsschnittdarstellungen eines anderen
Verfahrens zur Herstellung des erfindungsgemäßen
Speicherzellenarrays,
Fig. 14 ein Blockschaltbild des Aufbaus von
Speicherzellen und Leseverstärkern
gemäß der Erfindung,
Fig. 15 ein Blockschaltbild eines anderen
Aufbaus von Speicherzellen und Leseverstärkern
gemäß der Erfindung,
Fig. 16 ein Blockschaltbild noch eines anderen
Aufbaus von Speicherzellen und Leseverstärkern
gemäß der Erfindung,
Fig. 17 ein Schaltbild einer erfindungsgemäß
verwendeten Blindzelle,
Fig. 18 ein Blockschaltbild einer Halbleiterspeicheranordnung
gemäß einer Ausführungsform
der Erfindung,
Fig. 19 ein Schaltbild eines erfindungsgemäß
verwendeten Ausgleichs- oder Entzerrerkreises,
Fig. 20 ein Schaltbild eines erfindungsgemäß
verwendeten Voraufladekreises,
Fig. 21 ein Schaltbild eines erfindungsgemäß
verwendeten Ein/Ausgabe- bzw. I/O-
Verbindungskreises,
Fig. 22 ein Schaltbild eines erfindungsgemäß
verwendeten Leseverstärkers,
Fig. 23 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation beim Auslesen von
Information aus der Halbleiterspeicheranordnung
gemäß Fig. 18,
Fig. 24 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation beim Wiedereinschreiben
von Information in die Halbleiterspeicheranordnung
nach Fig. 18,
Fig. 25 eine graphische Darstellung einer
Änderung der in einem ferroelektrischen
Kondensator gemäß der Erfindung gespeicherten
Ladungsmenge als Funktion der
Zeit in einer Wiedereinschreiboperation,
Fig. 26 ein Zeitsteuerdiagramm eines anderen
Beispiels des Zeittakts jeder Operation
beim Auslesen von Information aus der
Halbleiterspeicheranordnung gemäß
Fig. 18,
Fig. 27 ein Zeitsteuerdiagramm noch eines
anderen Beispiels des Zeittakts jeder
Operation beim Auslesen von Information
aus der Halbleiterspeicheranordnung
gemäß Fig. 18,
Fig. 28 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation beim Einschreiben oder
Einlesen von Information in die Halbleiterspeicheranordnung
nach Fig. 18,
Fig. 29 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation bei Durchführung einer
Auslese/Modifizier/Einschreiboperation
bei der Halbleiterspeicheranordnung
gemäß Fig. 18,
Fig. 30 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation bei Durchführung einer
Ausleseoperation, während das Potential
einer Bitleitung auf VSS in einem
Voraufladezustand gesetzt ist,
Fig. 31 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation bei Durchführung einer
Ausleseoperation, während das Potential
einer Bitleitung auf VCC in einem
Voraufladezustand gesetzt ist,
Fig. 32 ein Blockschaltbild einer Halbleiterspeicheranordnung
gemäß einer anderen
Ausführungsform der Erfindung,
Fig. 33 ein Schaltbild eines erfindungsgemäß
verwendeten Differentialverstärkers,
Fig. 34 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation beim Auslesen von
Information aus der Halbleiterspeicheranordnung
gemäß Fig. 32,
Fig. 35 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation beim Wiedereinschreiben
von Information in die (Halbleiterspeicher-)
Anordnung gemäß Fig. 32,
Fig. 36 ein Blockschaltbild einer Halbleiterspeicheranordnung
gemäß noch einer
anderen Ausführungsform der Erfindung,
Fig. 37 ein Schaltbild eines bei der Anordnung
nach Fig. 36 verwendeten Plattenleitungstreibers,
Fig. 38 ein Schaltbild zur näheren Veranschaulichung
der Ausgestaltung des Plattenleitungstreibers
nach Fig. 38,
Fig. 39 ein Schaltbild eines bei der Anordnung
nach Fig. 36 verwendeten I/O-Verbindungskreises,
Fig. 40 ein Schaltbild zur näheren Veranschaulichung
der Ausgestaltung des I/O-Verbindungskreises
nach Fig. 39,
Fig. 41 ein Schaltbild eines bei der Anordnung
nach Fig. 36 verwendeten Voraufladekreises,
Fig. 42 ein Schaltbild zur näheren Veranschaulichung
der Ausgestaltung des Voraufladekreises
gemäß Fig. 41,
Fig. 43 ein Schaltbild eines bei der Anordnung
nach Fig. 36 verwendeten Entzerrerkreises,
Fig. 44 ein Schaltbild zur näheren Veranschaulichung
der Ausgestaltung des Entzerrerkreises
nach Fig. 43,
Fig. 45 ein Schaltbild eines Voraufladekreises
und eines Entzerrerkreises, die eine
Voraufladekreis-Ansteuerleitung gemeinsam
teilen bzw. belegen,
Fig. 46 ein Schaltbild eine Voraufladekreises
und eines Entzerrerkreises, die ein
NAND-Glied gemeinsam belegen,
Fig. 47 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation beim Auslesen von
Information aus einer Anordnung mit der
Speicherzelle gemäß Fig. 9,
Fig. 48 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation beim Einschreiben von
Information in eine Halbleiterspeicheranordnung
mit der Speicherzelle gemäß
Fig. 6 durch Durchführung einer Mehrfachwahl
von Wortleitungen,
Fig. 49 ein Zeitsteuerdiagramm eines anderen
Beispiels des Zeittakts jeder Operation
beim Einschreiben von Information in
die Anordnung mit der Speicherzelle
nach Fig. 6 mittels einer Mehrfachwahl
von Wortleitungen,
Fig. 50 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation beim Einschreiben von
Information in die Anordnung mit der
Speicherzelle gemäß Fig. 9 mittels
einer Mehrfachwahl von Wortleitungen,
Fig. 51 ein Schaltbild eines Speicherzellenarrays
gemäß der Erfindung,
Fig. 52 ein Schaltbild eines anderen Speicherzellenarrays
gemäß der Erfindung,
Fig. 53 ein Blockschaltbild einer Halbleiterspeicheranordnung
gemäß einer weiteren
Ausführungsform der Erfindung,
Fig. 54 ein Schaltbild eines erfindungsgemäß
verwendeten Leseverstärkers,
Fig. 55 ein Schaltbild eines erfindungsgemäß
verwendeten I/O-Verbindungskreises,
Fig. 56 ein Schaltbild eines erfindungsgemäß
verwendeten Voraufladekreises,
Fig. 57 und 58 Schaltbilder eines Entzerrerkreises
bzw. eines Plattenleitungstreibers,
Fig. 59 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation in einem Einlese- oder
Einschreibmodus gemäß der Erfindung,
und
Fig. 60 ein Zeitsteuerdiagramm des Zeittakts
jeder Operation in einem Auslesemodus
gemäß der Erfindung.
Die Fig. 1 bis 5 sind eingangs bereits erläutert worden.
Im folgenden sind Ausführungsformen der Erfindung im
einzelnen beschrieben.
Fig. 6 ist ein Schaltbild des Aufbaus einer Speicherzelle
in einer Halbleiterspeicheranordnung gemäß der Erfindung.
Fig. 7 veranschaulicht den Schaltungsaufbau eines Speicherzellenarrays
aus in Matrixform angeordneten Speicherzellen.
Gemäß Fig. 6 ist eine Speicherzelle 11 erfindungsgemäß
durch einen MOS-Transistor 17 und einen ferroelektrischen
Kondensator 18 gebildet. Die Gateelektrode des
MOS-Transistors 17 ist mit einer ersten Ansteuer- bzw.
Treiberleitung, d. h. einer Wortleitung (WL) 4
verbunden. Weiterhin ist Source- oder Drainelektrode des
MOS-Transistors 17 mit einer Auslese/Einschreibleitung,
d. h. einer Bitleitung (BL) 16 verbunden, während die
betreffende andere Elektrode an die eine Elektrode des
ferroelektrischen Kondensators 18 angeschlossen ist. Die
andere Elektrode des ferroelektrischen Kondensators 18 ist
mit einer zweiten Treiberleitung, d. h. einer Plattenleitung
(PL) 13 verbunden.
Speicherzellen mit jeweils dem oben beschriebenen Aufbau
sind in der Matrixform gemäß Fig. 7 so angeordnet, daß die
Wortleitungen 4 Bitleitungen (BL, 16-1 und 16-2
unter einem rechten Winkel kreuzen bzw. schneiden und die
Plattenleitungen 13 parallel zu den Bitleitungen 16-1 und
16-2 liegen. Bei der Anordnung gemäß Fig. 7 sind somit die
Wortleitungen 4 und die Plattenleitungen 13 einander unter
einem rechten Winkel kreuzend angeordnet. Am Schnittpunkt
jeder Wortleitung 4 und einer betreffenden Plattenleitung
13 ist eine mit obigen Leitungen verbundene Speicherzelle
11 geformt.
Gemäß Fig. 7 bilden jede Bitleitung 16-1 und eine entsprechende
Bitleitung 16-2 ein Bitleitungspaar; diese
Leitungen sind auf beiden (gegenüberliegenden) Seiten der
Plattenleitung 13 ausgebildet. Die Speicherzelle 11 ist
mit einer Bitleitung des Bitleitungspaares verbunden.
Genauer gesagt: die mit den Bitleitungen 16-1 und den
Bitleitungen 16-2 verbundenen Speicherzellen 11 sind
jeweils in gleicher Zahl vorhanden. Wenn daher die mit den
Bitleitungen 16-1 verbundenen Speicherzellen 11 in einer
ersten Speicherzellengruppe klassifiziert und die mit den
Bitleitungen 16-2 verbundenen Speicherzellen 11 in einer
zweiten Speicherzellengruppe klassifiziert werden, sind,
die erste Hälfte der Wortleitungen 4 mit den in der ersten
Speicherzellengruppe enthaltenen Speicherzellen 11 und die
zweite Hälfte mit den in der zweiten Speicherzellengruppe
enthaltenen Speicherzellen 11 verbunden.
Bei der erfindungsgemäßen (Halbleiterspeicher-)Anordnung
sind die Bitleitungen und die Plattenleitungen parallel
zueinander ausgebildet. Bei dieser Ausführungsform wird
eine Plattenleitung von Bitleitungen BL und gemeinsam
benutzt oder belegt (is shared). Außerdem ist bei der
Schaltung gemäß der beschriebenen Ausführungsform die Zahl
der Speicherzellen, die mit einer von zwei ein Bitleitungspaar
bildenden Bitleitungen verbunden sind, der Zahl
der Speicherzellen gleich, die mit der anderen Bitleitung
verbunden sind. Diese Anordnung beruht auf dem im
folgenden angegebenen Grund.
Zwischen den Bit- und Plattenleitungen, die parallel
zueinander angeordnet sind, besteht eine Koppelkapazität.
Wenn das Potential der Plattenleitung im Auslesemodus
geändert wird, während die Bitleitung in einem freischwebenden
oder potentialfreien (floating) Zustand
gehalten wird, ändert sich das Potential der Bitleitung
aufgrund dieser Koppelkapazität. Zur Minimierung einer
unausgeglichenen oder unsymmetrischen Änderung im
Potential zwischen den beiden Bitleitungen zu diesem
Zeitpunkt ist die Zahl der an die eine der beiden Bitleitungen
angeschlossenen Speicherzellen gleich groß
gewählt wie die Zahl der mit der anderen Bitleitung
verbundenen Speicherzellen. Erfindungsgemäß kann jedoch
erforderlichenfalls auch die Zahl der mit der einen
Bitleitung verbundenen Speicherzellen von der Zahl der an
die andere Bitleitung angeschlossenen Speicherzellen verschieden
sein.
Erfindungsgemäß werden Speicherzellenmuster vorzugsweise
derart geformt, daß die Muster der ersten und der zweiten
Speicherzellengruppe einander überlappen, indem eine
zweckmäßige symmetrische Operation oder Umsetzung in
Bitleitungsrichtung durchgeführt wird.
Wenn weiterhin, wie beschrieben, zwei Bitleitungen, die
ein Bitleitungspaar bilden, auf beiden Seiten einer
Plattenleitung parallel zueinander ausgebildet werden,
kann ein Speicherzellenarray die Anordnung gemäß Fig. 8
aufweisen. Dabei ist ein Speicherzellenarray 11 durch zwei
MOS-Transistoren, d. h. erste und zweite MOS-Transistoren
17-1 und 17-2, sowie zwei ferroelektrische
Kondensatoren, d. h. erste und zweite derartige
Kondensatoren 18-1 und 18-2, gebildet. Erster und zweiter
MOS-Transistor 17-1 bzw. 17-2 sowie erster und zweiter
ferroelektrischer Kondensator 18-1 bzw. 18-2 sind um eine
Plattenleitung 13 symmetrisch angeordnet. Die Source- oder
Drainelektroden von erstem und zweitem MOS-Transistor 17-1
bzw. 17-2 sind jeweils mit Bitleitungen 16-1 bzw. 16-2
verbunden. Bei dieser Anordnung besitzen in einer Halbleiterspeicheranordnung,
die durch Hinzufügung zweckmäßiger
peripherer Schaltkreise zum Speicherzellenarray gemäß
Fig. 8 gebildet ist, die beiden ferroelektrischen Kondensatoren
18-1 und 18-2 in der gleichen Speicherzelle 11
stets zueinander komplementäre Polarisationszustände.
Fig. 9 veranschaulicht eine andere Speicherzelle bei der
erfindungsgemäßen Anordnung. Die Speicherzelle 11 gemäß
Fig. 9 besteht aus zwei MOS-Transistoren 17-1 und 17-2
sowie einem Kondensator 50. Die Gateelektrode des ersten
MOS-Transistors 17-1 ist an eine ersten Ansteuer- oder
Treiberleitung, d. h. eine Wortleitung 4 angeschlossen,
während die Gateelektrode des zweiten MOS-Transistors
17-2 mit einer zweiten Treiberleitung, d. h. einer
Spaltenleitung (CL) 48 verbunden ist. Außerdem ist die
Source- oder Drainelektrode des ersten MOS-Transistors
17-1 mit der Drain- oder Sourceelektrode des zweiten
MOS-Transistors 17-2 verbunden. Source- oder Drainelektrode
des ersten MOS-Transistors 17-1, die nicht an
die Drain- oder Sourceelektrode des zweiten MOS-Transistors
17-2 angeschlossen ist, ist mit einer Auslese/
Einschreibleitung, d. h. einer Bitleitung 16 verbunden.
Die Drain- oder Sourceelektrode des zweiten
MOS-Transistors 17-2, die nicht mit der Source- oder
Drainelektrode des ersten MOS-Transistors 17-1 verbunden
ist, ist mit einem Kondensator 50 verbunden.
Wenn ein Speicherzellenarray gemäß der Erfindung unter
Verwendung einer solchen Speicherzelle gebildet werden
soll, können Speicherzelle mit jeweils dem oben
beschriebenen Aufbau in Form einer Matrix auf die gleiche
Weise wie im Speicherzellenarray gemäß Fig. 7 angeordnet
werden, so daß die Wortleitungen 4 die Bitleitungen 16
unter einem rechten Winkel kreuzen und die Spaltenleitungen
46 parallel zu den Bitleitungen 16 angeordnet sind.
Bei dieser Speicherzelle braucht als Kondensatormaterial
kein ferroelektrisches Material verwendet zu werden,
vielmehr kann ein normales dielektrisches Material, wie
SiO₂, verwendet werden. Dies ist deshalb der Fall, weil
bei einer solchen Speicherzelle, ähnlich wie bei einem
DRAM, das Fehlen und Vorhandensein einer in einem
Kondensator gespeicherten Ladung den Daten "0" bzw. "1"
entsprechen, so daß damit Information gespeichert wird.
Bei der Anordnung gemäß der Erfindung wird jedoch die
Speicherzelle gemäß Fig. 6 vorzugsweise durch einen
ferroelektrischen Kondensator gebildet. Die Speicherzelle
gemäß Fig. 6 kann nämlich durch einen MOS-Transistor und
einen ferroelektrischen Kondensator gebildet werden. Bei
dieser Anordnung kann die Speicherzelle mit einer
kleineren Oberfläche als die Speicherzelle gemäß Fig. 9
ausgebildet sein. Infolgedessen kann das Speicherzellenarray
gemäß Fig. 7 mit einer höheren Packungs- oder
Integrationsdichte geformt werden. Dies begünstigt eine
Erhöhung der Packungsdichte der Halbleiterspeicheranordnung.
Im folgenden ist ein Verfahren zur Herstellung des
Speicherzellenarrays gemäß Fig. 7 beschrieben. Die Fig. 10A
bis 10I veranschaulichen in Aufsicht Verfahrensschritte
zur Herstellung des Speicherzellenarrays. Die
Fig. 11A bis 11J veranschaulichen im Längsschnitt einzelne
Schritte des gleichen Verfahrens. Die Ziffern (a),
(b), (c) und (d) in den Fig. 11A bis 11I bezeichnen
jeweils Längsschnitte längs der Linien X₁-X₁, X₂-X₂,
Y₁-Y₁ bzw. Y₂-Y₂ in den jeweilien Fig. 10A bis
10I. Fig. 11J entspricht Fig. 11I und veranschaulicht die
Schritte nach den Schritten gemäß Fig. 11I.
Gemäß den Fig. 10A und 11A wird die Oberseite (Oberfläche)
eines p-Typ-Siliziumsubstrats 1 durch thermische Oxidation
selektiv bearbeitet, um einen Feldoxidfilm 2 in einem
Elementtrennbereich auszubilden.
Gemäß den Fig. 10B und 11B wird ein Oxidfilm auf einem
Elementbereich geformt, und eine leitfähige Schicht bzw.
Leiterschicht, zum Beispiel eine Polysiliziumschicht, wird
auf dem Oxidfilm abgelagert. Anschließend wird das erhaltene
Gebilde auf fotolithografischem Wege gemustert, um
Gateoxidfilme 3 und Gateelektroden 5 auszubilden. Es ist
zu beachten, daß diese Gateelektroden 5 auch als Wortleitungen
des Speicherzellenarrays dienen.
Gemäß den Fig. 10C und 11C werden unter Verwendung der
Gateelektroden 5 als Masken beispielsweise As-Ionen in die
Elemtenbereiche implantiert, um damit n-Typ-Sourceelektroden
6-1 und n-Typ-Drainelektroden 6-2 zu erzeugen.
Gemäß den Fig. 10D und 11D wird eine aus SiO₂ oder dergleichen
bestehende erste Isolierzwischenschicht 9 nach
einem CVD-Verfahren oder dergleichen auf der gesamten
Oberfläche des bisher erhaltenen Gebildes geformt. Anschließend
werden auf lithografischem Wege Kontaktlöcher
10 in den Bereichen der Drainelektroden 6-2 ausgebildet.
Sodann werden gemäß den Fig. 10E und 11E eine Elektrode
eines ferroelektrischen Kondensators und eine erste
Elektrode 7 auf jeweils einem vorbestimmten Bereich auf
der ersten Isolierzwischenschicht 9, die jedes Kontaktloch
10 einschließt, geformt.
Gemäß den Fig. 10F und 11F wird sodann durch Zerstäubung
ein ferroelektrischer Film 12 auf der ersten Elektrode 7
erzeugt.
Gemäß den Fig. 10G und 11G wird jede zweite Elektrode 8,
die als die andere Elektrode des ferroelektrischen Kondensators
dient, auf dem betreffenden ferroelektrischen
Film 12 erzeugt. Die zweiten Elektroden 8 dienen auch als
Plattenleitungen des Speicherzellenarrays und sind oder
werden die auch als Wortleitungen dienenden Gateelektroden
5 unter einem rechten Winkel kreuzend bzw. schneidend
ausgebildet, so daß die ferroelektrischen Kondensatoren
zwischen den zweiten Elektroden 8 und den angrenzenden
oder benachbarten Gateelektroden 5 gebildet werden.
Gemäß den Fig. 10H und 11H werden nach der Erzeugung einer
zweiten, aus SiO₂ bestehenden Isolierzwischenschicht 14
auf der gesamten Oberseite des erhaltenen Gebildes nach
einem CVD-Verfahrens oder dergleichen auf lithografischem
Wege Kontaktlöcher 15 in Bereichen der Sourceelektroden
6-1 ausgebildet. Danach werden gemäß den Fig. 10I und 11I
in vorbestimmten Bereichen der zweiten Isolierzwischenschicht
14, einschließlich der Kontaktlöcher 15, Bitleitungen
16-1 und 16-2 erzeugt, so daß auf diese Weise
das Muster des erfindungsgemäßen Speicherzellenarrays
erhalten wird. In diesem Fall sind die einzelnen Paare von
Bitleitungen 16-1 und 16-2 so ausgebildet, daß sie die
auch als Wortleitungen dienenden Gateelektroden 5 kreuzen
bzw. schneiden und parallel zu der auch die Plattenleitung
bildenden zweiten Elektrode 8 liegen. Wie aus den Fig. 10G
und 10I hervorgeht, sind die beiden Bitleitungen 16-1 und
16-2 symmetrisch auf beiden (gegenüberliegenden) Seiten
der auch als Plattenleitungen dienenden zweiten Elektrode
8 ausgebildet. Diese beiden Bitleitungen 16-1 und 16-2
stellen ein Bitleitungspaar dar.
Es ist darauf hinzuweisen, daß ein solches Speicherzellenarray
verwendet wird, nachdem ein Schutzfilm 155 auf der
Gesamtoberfläche des Speicherzellenarrays ausgebildet
worden ist (vgl. Fig. 11J).
Im Speicherzellenarray gemäß der Erfindung kann anstelle
des beschriebenen ferroelektrischen Planartyp-Kondensators
auch ein Vertikaltyp-Kondensator verwendet werden, der
durch Ausbildung zweier lotrechter Rillen in einem ferroelektrischen
Film parallel zueinander und Ausfüllen der
Rillen mit einem Leitermaterial gebildet wird.
Ein Verfahren zur Herstellung eines Speicherzellenarrays
mit derartigen Vertikaltyp-Kondensatoren ist nachstehend
anhand der Fig. 12A bis 13H beschrieben. Die Fig. 12A bis
12G veranschaulichen dabei die Verfahrensschritte zur
Ausbildung des Speicherzellenarrays in Aufsicht. Die Fig. 13A
bis 13H veranschaulichen die entsprechenden Verfahrensschritte
in Längschnittdarstellung. Dabei bezeichnen
die Buchstaben (a), (b), (c) und (d) in den einzelnen
Fig. 13A bis 13G Längsschnitte längs der Linien X₁-X₁,
X₂-X₂, Y₁-Y₁ bzw. Y₂-Y₂ in jeder der Fig. 12A bis
12G. Fig. 13H entspricht Fig. 13G und zeigt die Schritte
nach den Verfahrensschritten nach Fig. 13G.
Gemäß den Fig. 12A und 13A wird ein SiN-Film auf der
Oberfläche eines p-Typ-Siliziumsubstrats 1 als Halbleitersubstrat
geformt. Anschließend wird der SiN-Film auf
fotolithografischem Wege gemustert, worauf durch reaktives
Ionenätzen der SiN-Film in den Bereichen entfernt wird,
die von einem einem Elementbereich entsprechenden Bereich
verschieden sind. Hierauf wird die Oberseite des
p-Siliziumsubstrats 1 bei einer Temperatur von etwa
1000°C thermisch oxidiert, um auf jedem Elementbereich
einen Feldoxidfilm 2 einer Dicke von etwa 800 nm (8000 Å)
zu erzeugen, und der SiN-Film wird entfernt.
Gemäß den Fig. 12B und 13B wird ein Oxidfilm einer Dicke
von etwa 10 nm (100 Å) auf dem Elementbereich erzeugt; auf
dem so erhaltenen Gebilde wird nach einem CVD-Verfahren
eine leitfähige Schicht oder Leiterschicht, zum Beispiel
eine Polysiliziumschicht mit einer Dicke von etwa 300 nm
(3000 Å) erzeugt. Anschließend wird das erhaltene Gebilde
auf fotolithografischem Wege gemustert und einer Trockenätzung
zur Erzeugung von Gateoxidfilmen 3 und Gateelektroden
5 unterworfen. Diese Gateelektroden 5 dienen
auch als Wortleitungen des Speicherzellenarrays.
Hierauf werden gemäß den Fig. 12C und 13C As-Ionen oder
dergleichen unter Verwendung der Gateelektroden 5 als
Masken in die Elementbereiche implantiert, um damit
n-Sourceelektroden 6-1 und n-Drainelektroden 6-2 zu
erzeugen.
Gemäß den Fig. 12D und 13D wird nach der Ausbildung einer
ersten Isolierzwischenschicht 9 aus zum Beispiel SiO₂ mit
einer Dicke von etwa 500 nm (5000 Å) auf der gesamten
Oberfläche des erhaltenen Gebildes nach einem CVD-Verfahren
oder dergleichen eine zum Beispiel aus Polysilizium
bestehende Plattenleitung 13 in einem vorbestimmten
Bereich auf der ersten Isolierzwischenschicht 9 so erzeugt,
daß sie die auch als Wortleitungen dienenden
Gateelektroden 5 unter einem rechten Winkel schneidet. Die
Plattenleitung 13 wird beispielsweise durch sequentielle
Erzeugung eines Polysiliziumfilms mit einer Dicke von etwa
150 nm und eines Molybdänsilicidfilms mit einer Dicke von
etwa 400 nm auf der ersten Isolierzwischenschicht 9 sowie
anschließendes Mustern des so erhaltenen Gebildes auf
fotolithografischem Wege und Durchführung reaktiver Ionenätzung
ausgebildet.
Gemäß den Fig. 12E und 13E wird eine aus zum Beispiel
Borphosphorsilikatglas (BPSG) bestehende zweite Isolierzwischenschicht
14 nach einem CVD-Verfahren oder dergleichen
auf der gesamten Oberfläche des erhaltenen
Gebildes erzeugt. Das entstandene Gebilde wird sodann zur
Glättung oder Einebnung seiner Oberfläche geglüht. Anschließend
wird ein aus zum Beispiel PZT bestehender und
eine Dicke von etwa 500 nm aufweisender ferroelektrischer
Film 12 durch Hochfrequenz-Zerstäubung oder dergleichen in
einem vorbestimmten Bereich auf der zweiten Isolierzwischenschicht
14 geformt. Es ist darauf hinzuweisen, daß
das Glühen der zweiten Isolierzwischenschicht 14 durchgeführt
werden kann, um ein Phosphorgettern sowie ein
Einebnen des Films zu erzielen. Außerdem kann eine
Pufferschicht oder eine Sperrschicht aus zum Beispiel
SrTiO₃ und MgO zwischen der zweiten Isolierzwischenschicht
14 und dem ferroelektrischen Film 12 erzeugt
werden. Darüber hinaus wird bei der Erzeugung des ferroelektrischen
Films 12 das p-Siliziumsubstrat 1 zur Verhinderung
einer Rißbildung vorzugsweise auf etwa 600°C
erwärmt.
Danach wird gemäß den Fig. 12F und 13F eine aus
Phosphorsilikat bestehende dritte Isolierzwischenschicht
51 auf der Gesamtoberfläche des so erhaltenen Gebildes
ausgebildet. In diesem Fall kann auf ähnliche Weise eine
Pufferschicht oder eine Sperrschicht zwischen dem ferroelektrischen
Film 12 und der dritten Isolierzwischenschicht
51 erzeugt werden. Danach werden in vorbestimmten
Positionen durch reaktives Ionenätzen oder dergleichen
Löcher für die Elektroden der ferroelektrischen Kondensatoren
geformt. Ein leitfähiges Material, wie Wolfram,
wird nach einem Wolfram-CVD-Verfahren oder dergleichen auf
der Grundlage einer Silanreduktion in diese Löcher eingelassen,
wodurch erste und zweite Elektroden 7 bzw. 8
ausgebildet werden, die jeweils mit der Drainelektrode 6-2
bzw. der Plattenleitung 13 verbunden sind. Dabei wird das
Loch für die erste Elektrode 7 tiefer geformt als das Loch
für die zweite Elektrode 8. Die erste Elektrode 7 reicht
an die Sourceelektrode 6-1 oder die Drainelektrode 6-2
heran, während die zweite Elektrode 8 an die Plattenleitung
13 heranreicht. Wenn bei der Ausbildung der
Elektrodenlöcher ein Ätzmittel verwendet wird, das unterschiedliche
Ätzgeschwindigkeiten bezüglich der ersten
Isolierzwischenschicht 9 und der Plattenleitung 13 aufweist,
können die unterschiedlich tiefen Löcher für die
ersten und zweiten Elektroden 7 bzw. 8 in einem Schritt
geformt werden.
Gemäß den Fig. 12G und 13G wird eine zum Beispiel aus
Phosphorsilikat bestehende, etwa 1000 nm dicke vierte
Isolierzwischenschicht 53 nach einem CVD-Verfahren oder
dergleichen auf der Gesamtoberfläche des bisher erhaltenen
Gebildes erzeugt. Sodann wird durch reaktives Ionenätzen
in einem Bereich jeder Sourceelektrode 6-1 ein Kontaktloch
geformt. Bitleitungen 16-1 und 16-2, die jeweils aus
Al bestehen und eine Dicke von etwa 600 nm aufweisen,
werden parallel zur Plattenleitung 13 in vorbestimmten,
die Kontaktlöcher enthaltenden Bereiche auf der vierten
Isolierzwischenschicht 53 ausgebildet.
Bei diesem Speicherzellenarray sind, ähnlich wie beim
Speicherzellenarray gemäß den Fig. 10A und 11I, die beiden
Bitleitungen 16-1 und 16-2 um jede Plattenleitung 13
symmetrisch ausgebildet, wobei diese beiden Bitleitungen
16-1 und 16-2 ein Bitleitungspaar bilden.
Schließlich wird gemäß Fig. 13H ein Schutzfilm 155 auf der
gesamten Oberfläche des erhaltenen Gebildes erzeugt.
Bei dem Speicherzellenarray mit diesen ferroelektrischen
Kondensatoren des vertikalen Typs kann die Oberfläche
einer Speicherzelle gegenüber derjenigen beim Speicherzellenarray
mit den vorher beschriebenen ferroelektrischen
Planartyp-Kondensatoren kleiner gehalten werden. Dieses
Speicherzellenarray trägt damit in vorteilhafter Weise zur
Realisierung einer erhöhten Packungsdichte bei.
Insbesondere ist bei einem ferroelektrischen Planar-
Kondensator eine Verkleinerung der Oberfläche einer
Speicherzelle theoretisch durch den Flächenbedarf für das
Halten einer im Kondensator gespeicherten Ladung begrenzt.
Im Gegensatz dazu kann im Fall eines ferroelektrischen
Vertikal-Kondensators die Oberfläche einer Elektrode
desselben durch Vergrößerung der Dicke des ferroelektrischen
Films sowie Vergrößerung der Tiefe des darin
ausgebildeten Lochs (bzw. der Rille) ohne Vergrößerung der
Planarfläche vergrößert werden. Hierdurch wird aufgezeigt,
daß auch bei Reduzierung oder Minderung einer Konstruktionsregel
und der Verkleinerung der Oberfläche einer
Speicherzelle eine theoretische Möglichkeit zum Halten
einer Ladungsmenge, die durch einen Kondensator speicherbar
ist, geboten werden kann.
Bei einem ferroelektrischen Kondensator des Planartyps
wird eine Leiterschicht als erste Elektrode geformt, und
ein ferroelektrischer Film wird auf dieser ausgebildet.
Außerdem wird eine Leiterschicht als zweite Elektrode
erzeugt. Wenn eine Spannung zwischen erste und zweite
Elektrode angelegt wird, liegt ein elektrisches Feld am
ferroelektrischen Material an. Herkömmlicherweise wird
verbreitet Bleizirkonattitanat als ferroelektrisches
Material verwendet, während Platin für erste und zweite
Elektroden benutzt wird. Es wurde nämlich bisher noch kein
anderes leitfähiges Material als Platin gefunden, das bei
Bleizirkonattitanat-Kristallisationstemperatur nicht
mit Bleizirkonattitanat reagiert und auf dem ohne weiteres
ein Bleizirkonattitanatkristall gezüchtet werden kann.
Wenn jedoch ein Perovskite-Kristall, wie Bleizirkonattitanat
auf Platin gezüchtet wird, entstehen deshalb, weil
Platin und Bleizirkonattitanat unterschiedliche Gitterkonstanten
aufweisen, zahllose Versetzungen und Defekte an
der Grenzfläche. Insbesondere weist eine Perovskite-
Kristallstruktur einen Sauerstoffoktaeder als Bauelement
auf. In dieser Struktur sind Sauerstoffoktaeder dreidimensional
und regelmäßig so angeordnet, daß alle Spitzen
jedes Sauerstoffoktaeders mit benachbarten Sauerstoffoktaedern
besetzt (shared) sind. Es gibt zahllose Arten von
Kristallstrukturen, ähnlich einer Perovskite-Kristallstruktur,
die ein Sauerstoffoktaeder als Grundbauelement
aufweisen. Aus diesem Grund ist es nahezu unmöglich,
stabile Kristallstrukturen zu erhalten, die einer
Perovskite-Kristallstruktur ähnlich, aber davon verschieden
sind, und zwar in einem Zustand, in welchem zahllose
Versetzungen und Defekte an zum Beispiel einer Grenzfläche
von Kristallen unterschiedlicher Gitterkonstanten auftreten
können.
Da in einem ferroelektrischen Planar-Kondensator eine
Grenzflächenschicht einer niedrigen Dielektrizitätskonstante,
die sich aus dem oben angegebenen Grund bildet,
mit einer ferroelektrischen Schicht in Reihe geschaltet
ist, sind die dielektrischen Eigenschaften des ferroelektrischen
Kondensators beeinträchtigt.
Da im Gegensatz dazu bei einem ferroelektrischen Vertikal-
Kondensator die genannte Grenzflächenschicht einer niedrigen
Diekektrizitätskonstante zur ferroelektrischen Schicht
parallel geschaltet ist, wird durch die Grenzflächenschicht
keine Herabsetzung der Dielektrizitätskonstante
herbeigeführt, vielmehr können ausgezeichnete dielektrische
Eigenschaften erzielt werden.
Erfindungsgemäß ist weiterhin die beschriebene Speicherzelle
über eine Bitleitung mit einem Leseverstärker
verbunden. Fig. 14 veranschaulicht einen Auslegungsplan
von Speicherzellen und Leseverstärkern gemäß der Erfindung.
eine Halbleiterspeicheranordnung mit dieser Auslegung
ist nachstehend näher erläutert.
Bei der Halbleiterspeicheranordnung mit der Auslegung
gemäß Fig. 14 sind zwei Bitleitungen 16-1 und 16-2, die
auf beiden Seiten einer Plattenleitung 13 ausgebildet
sind, d. h. ein Bitleitungspaar, mit einem Leseverstärker
20 verbunden. Bei dieser Anordnung sind
Speicherzellen (M/C) 11 in der gleichen Spalte über das
Bitleitungspaar sämtlich mit dem gleichen Leseverstärker
20 verbunden. Dieser Leseverstärker 20 verstärkt eine
geringfügige Potentialdifferenz zwischen dem Bitleitungspaar,
die beim Ansteuern der Speicherzelle 11 in einer
Ausleseoperation hervorgerufen wird, um damit Information
aus der Speicherzelle 11 auszulesen. Wenn bei dieser
Anordnung eine Wortleitung 4 und eine Plattenleitung 13
mittels Zeilen- bzw. Spaltenadressen angewählt werden,
wird ausschließlich die einzige, durch das Produkt aus
Zeilen- und Spaltenadresse angewählte Speicherzelle
angesteuert. Aus diesem Grund braucht nur der Leseverstärker
20 in jeder Spalte, welcher die Speicherzelle
11 zugeordnet ist, aktiviert zu werden, während die
anderen Leseverstärker 20 nicht aktiviert zu werden
brauchen.
Insbesondere wird bei der Halbleiterspeicheranordnung mit
der Auslegung gemäß Fig. 14 eine Wortleitung 4 mittels
eines Wortleitungsdekodierers 19 angewählt. Obgleich dabei
die MOS-Transistoren der beiden mit der angewählten Wortleitung
4 verbundenen Speicherzellen 11 durchgeschaltet
werden, wird lediglich durch dieses Wählen keine Ladung
vom ferroelektrischen Kondensator zu den Bitleitungen 16-1
und 16-2 übertragen, weil die Potentiale der Bitleitungen
16-1 und 16-2 sowie der Plattenleitung 13 im voraus auf
gleiche Größen gesetzt oder eingestellt sind.
Bei dieser Anordnung wird eine Plattenleitung 13 über
einen Plattenleitungsdekodierer 28 angewählt. Dabei ist
oder wird das Potential der angewählten Plattenleitung 13
so eingestellt, daß die Potentialdifferenz der Plattenleitung
13 und des auf ihren beiden Seiten ausgebildeten
Bitleitungspaars entsprechend der Schwellenspannung, die
zur Umkehrung oder Umpolung der Polarisation des
ferroelektrischen Kondensators der Speicherzelle 11 nötig
ist, entsprechend oder höher wird. Von den mit der angewählten
Plattenleitung 13 verbundenen Speicherzellen 11
bewirkt mithin die Speicherzelle 11, deren MOS-Transistor
bei angewählter Wortleitung 4 durchschaltet, d. h. die
einzelne, mit sowohl der angewählten Wortleitung 4 als
auch der angewählten Plattenleitung 13 verbundene
Speicherzelle 11, daß die im ferroelektrischen Kondensator
enthaltene Ladung zu den Bitleitungen 16-1 und 1 99999 00070 552 001000280000000200012000285919988800040 0002004118847 00004 998806-2 übertragen
wird.
Zu diesem Zeitpunkt wird nur der mit diesen Bitleitungen
16-1 und 16-2 verbundene Leseverstärker 20 über einen
Leseverstärkerwähler 30 aktiviert, um eine kleine
Potentialdifferenz zwischen dem an den Leseverstärker 20
angeschlossenen Bitleitungspaar zu verstärken und damit
Information aus der angewählten Speicherzelle 11
auszulesen.
Wenn bei der Halbleiterspeicheranordnung gemäß Fig. 14
eine Wortleitung und eine Plattenleitung angewählt sind,
wird nur eine einzige, mit den angewählten Leitungen
verbundene Speicherzelle angesteuert, und es wird nur ein
(einziger) Leseverstärker in der Spalte, welcher die
angewählte Speicherzelle zugeordnet ist, aktiviert,
während die anderen Leseverstärker nicht aktiviert werden.
Dies trägt zu einer Verringerung des Strombedarfs, einer
Erhöhung der Arbeitsgeschwindigkeit und einer Verlängerung
der Betriebslebensdauer der Halbleiterspeicheranordnung
bei.
Erfindungsgemäß kann weiterhin ein mit einem Leseverstärker
verbundenes Bitleitungspaar auf beiden (gegenüberliegenden)
Seiten dieses Leseverstärkers geformt sein.
Fig. 15 ist ein Blockschaltbild einer derartigen Halbleiterspeicheranordnung.
Bei dieser ist es aus einem
ähnlichen Grund wie dem vorher beschriebenen Grund auch
bevorzugt, daß die Zahl der Speicherzellen, die mit einer
der beiden, das Bitleitungspaar bildenden Bitleitungen
verbunden sind, der Zahl der mit der anderen Bitleitung
verbundenen Speicherzellen entspricht. Außerdem sind dabei
die mit einer der beiden Bitleitungen verbundene erste
Speicherzellengruppe und die mit der anderen Bitleitung
verbundene zweite Speicherzellengruppe vorzugsweise um den
Leseverstärker herum symmetrisch ausgebildet.
Fig. 16 ist ein Blockschaltbild einer Halbleiterspeicheranordnung,
bei welcher alle Speicherzellen mit einer
Bitleitung 16-1 von zwei ein Bitleitungspaar bildenden
Bitleitungen verbunden sind. Gemäß Fig. 16 ist jeweils
eine Blindzelle (D/C) 21 an die andere Bitleitung 16-2
angeschlossen, mit welcher keine Speicherzellen verbunden
sind. Die Blindzelle 21 dient zum Einstellen der
Bitleitung 16-2 auf ein Bezugspotential.
Fig. 17 ist ein Schaltbild der Blindzelle 21. Gemäß Fig. 17
weist die Blindzelle 21 einen MOS-Transistor 17 und
einen Kondensator 50 auf. Ähnlich wie eine Speicherzelle,
weist die Blindzelle 21 eine Bitleitung 16 und eine
Plattenleitung 13 auf, die miteinander verbunden sind. Die
Gateelektrode des MOS-Transistors 17 ist mit einer Blindwortleitung
(DWL) 33 verbunden, welche die Bitleitung 16
und die Plattenleitung 13 unter einem rechten Winkel
kreuzend bzw. schneidend angeordnet ist. In der Blindzelle
21 kann ein Potential VCC in einen Kondensator 50 bedarfsweise
in Abhängigkeit von einem Signal eingeschrieben
werden, das über eine Blindeinschreibstromquellenleitung
54 eingespeist wird. Bei einer solchen Halbleiterspeicheranordnung
kann eine von einer Blindzelle verschiedene
Einheit benutzt werden, um eine nicht mit Speicherzellen
verbundene Bitleitung auf ein Bezugspotential zu setzen.
Wie vorstehend beschrieben, kann erfindungsgemäß ein mit
einem Leseverstärker verbundenes Bitleitungspaar auf
beiden Seiten dieses Leseverstärkers ausgebildet sein.
Eine solche Anordnung ist jedoch im Vergleich zu einer
Halbleiterspeicheranordnung, bei welcher ein Bitleitungspaar
auf beiden Seiten einer Plattenleitung ausgebildet
ist, anfällig für die Einflüsse von Störsignalen bzw.
Rauschen aufgrund einer Signalleitung, zum Beispiel einer
Wortleitung, welche die Bitleitungen unter einem rechten
Winkel kreuzt. Wenn beispielsweise ein Signal einer Wortleitung
eingespeist wird, ändert sich das Potential einer
die Wortleitung kreuzenden Bitleitung unter dem Einfluß
einer parasitären Kapazität zwischen Wortleitung und
Bitleitung. Wenn dabei die beiden Bitleitungen auf beiden
(gegenüberliegenden) Seiten des Leseverstärkers ausgebildet
sind (vgl. Fig. 15), wird das Potential der einen
der beiden, das Bitleitungspaar bildenen Bitleitungen
geändert, während sich das Potential der anderen Bitleitung
nicht ändert. Wenn somit bei der Halbleiterspeicheranordnung
mit dieser Auslegung ein Signal einer
Wortleitung eingegeben bzw. eingespeist wird, tritt eine
Potentialdifferenz zwischen dem betreffenden Bitleitungspaar
auf, so daß eine Fehloperation auftreten kann.
Da im Gegensatz hierzu bei der Anordnung, bei welcher das
Bitleitungspaar, d. h. die beiden Bitleitungen auf
beiden Seiten einer Plattenleitung ausgebildet ist bzw.
sind (vgl. Fig. 14), die beiden das Bitleitungspaar
bildenden Bitleitung alle Wortleitungen kreuzen, ist
auch dann, wenn ein Signal einer Wortleitung eingegeben
wird, die Potentialdifferenz zwischen dem betreffenden
Bitleitungspaar klein, so daß die Möglichkeit für eine
Fehloperation gering ist. Bei der erfindungsgemäßen
Halbleiterspeicheranordnung werden daher bevorzugt zwei
Bitleitungen eines Bitleitungspaars auf beiden Seiten
einer Plattenleitung ausgebildet, weil eine solche
Ausgestaltung
durch Störsignale von einer Signalleitung,
etwa einer Wortleitung, nicht so leicht beeinflußt wird.
Erfindungsgemäß sind dem beschriebenen Speicherzellenarray
zweckmäßige periphere Schaltkreise zugeordnet,
damit die Halbleiterspeicheranordnung für das Einschreiben,
Halten und Auslesen von digitaler Information
in bzw. aus einer beliebigen Speicherzelle befähigt wird.
Eine entsprechende Ausführungsform ist in Fig. 18 dargestellt.
Bei der Anordnung nach Fig. 18 sind zum Speicherzellearray
gemäß Fig. 7 die folgenden Bauteile hinzugefügt: ein
Wortleitungsdekodierer 19, Leseverstärker 20, Blindzellen
21, ein Blindwortleitungsdekodierer 22, Ein/Ausgabe- bzw.
I/O-Verbindungskreise 23, Voraufladekreise 24, Entzerrerkreise
25, ein I/O-Leitungsleseverstärker 26, ein Daten-
Ausgabepufferkreis 27, ein Plattenleitungsdekodierer 28
und ein Daten-Eingabepufferkreis 29.
Bei dieser Anordnung sind die Leseverstärker 20, die
I/O-Verbindungskreise 23, die Voraufladekreise 24 und die
Entzerrerkreise 25 in Einheiten von Spalten angeordnet,
während die Leseverstärker 20 und die Verbindungskreise 23
mit dem Plattenleitungsdekodierer 28 über Plattenleitungen
13 bzw. eine Spaltenadreßwählleitung (CSL) 32 verbunden
und damit durch eine Spaltenadresse anwählbar sind. Der
Voraufladekreis 24 und die Entzerrerkreise 25 nehmen
Signale über Voraufladekreis-Treiberleitungen 31 ab.
Gemäß Fig. 18 werden die Spaltenadreßwählleitungen 32
durch den Plattenleitungsdekodierer 28 aktiviert.
Letzterer dient somit auch als Spaltenadreß-Wählleitungsdekodierer.
Erfindungsgemäß kann jedoch ein derartiger
Dekodierer auch unabhängig vom Plattenleitungsdekodierer
28 vorgesehen sein.
Die Blindzellen 21 sind mit der Bitleitung 16-1 oder 16-2
sowie den Plattenleitungen 13 verbunden, wobei jede Bitleitung
16-1 und 16-2 mit einer Blindzelle 21 verbunden
ist. Außerdem sind die Blindzellen 21 über Blindwortleitungen
(DWL) 33 mit dem Blindwortleitungsdekodierer 22
verbunden. Dabei sind zwei Blindzellen 21, die mit zwei
ein Bitleitungspaar bildenden Bitleitungen 16-1 und 16-2
verbunden sind, in der Weise an Blindwortleitungen
angeschlossen, daß die eine Blindzelle mit einer
Blindwortleitung (DWL1) 33-1 und die andere Blindzelle mit
einer Blindwortleitung (DWL2) 33-2 verbunden ist.
Mit den Bitleitungspaaren über die I/O-Verbindungskreise
23 verbundene Ein/Ausgabe- bzw. I/O-Leitungen 34 sind an
den I/O-Leitungsleseverstärker 26, den Datenausgabepufferkreis
27 und den Dateneingabepufferkreis 29 angeschlossen.
Diese peripheren Schaltkreise oder Schaltkreiselemente
sind nachstehend im einzelnen näher erläutert.
Fig. 19 ist ein Schaltbild eines bei der vorstehend
beschriebenen Halbleiterspeicheranordnung verwendeten
Entzerrerkreises, während Fig. 20 ein Schaltbild eines
Voraufladekreises darstellt.
Der Entzerrerkreis 25 dient zum Entzerren (to equalize)
der Potentiale eines Bitleitungspaares. Wenn ein Signal
auf der Voraufladekreis-Treiberleitung (PC) 31 auf den
(hohen) Pegel H gesetzt ist, werden die Potentiale der
Bitleitungen 16-1 und 16-2 einander gleich eingestellt.
Der Voraufladekreis 24 dient zum Voraufladen der Bitleitungen
16-1 und 16-2. Wenn ein Signal vom Voraufladekreis-
Treiberkreis 31 auf den Pegel H gesetzt ist,
werden die Bitleitungen 16-1 und 16-2 auf Vpre aufgeladen.
Wenn ein Signal auf der genannten Treiberleitung
31 den (niedrigen) Pegel L aufweist, sind die Leitungen
des Bitleitungspaars voneinander und von Vpre getrennt.
Als Ergebnis sind die Bitleitungen 16-1 und 16-2 in einen
freischwebenden bzw. potentialfreien Zustand gesetzt. Der
Entzerrerkreis und der beschriebene Voraufladekreis sind
jeweils mit der gleichen Signalleitung, nämlich der Voraufladekreis-
Treiberleitung 31 verbunden. Erfindungsgemäß
können jedoch der Entzerrerkreis und der Voraufladekreis
für getrennte oder unabhängige Steuerung mit verschiedenen
Signalleitungen verbunden sein.
Fig. 21 ist ein Schaltbild des erwähnten I/O-Verbindungskreises
23. Wenn bei diesem Verbindungskreis 23 ein Signal
auf der Spaltenadreßwählleitung 32 den Pegel H besitzt,
sind die beiden ein Bitleitungspaar bildenden Bitleitungen
16-1 und 16-2 jeweils mit zwei I/O-Leitungen (I/O) 34-1
bzw. () 34-2, die ein I/O-Leitungspaar bilden, verbunden.
Wenn bei der Anordnung gemäß Fig. 18 eine der
Spaltenadreßwählleitungen 32 durch den Plattenleitungsdekodierer
28 angewählt ist, wird der I/O-Verbindungskreis
23 in der betreffenden Spalte angesteuert, um Information
zwischen dem Bitleitungspaar 16-1, 16-2 und dem I/O-Leitungspaar
34-1, 34-2 zu übertragen.
Darüber hinaus kann bei der erfindungsgemäßen Halbleiterspeicheranordnung
der Flipflop-Leseverstärker gemäß Fig. 22
verwendet werden. Ein Leseverstärker 20 dieser
Ausgestaltung wird bei Eingang von Leseverstärker-Aktiviersignalen
ΦACT und von Leseverstärker-Aktivierleitungen
(ACT) 49-1 und () 49-2 aktiviert.
Bei der erfindungsgemäßen Anordnung kann eine Blindzelle
der Ausgestaltung gemäß Fig. 17 verwendet werden.
Im folgenden ist anhand von Fig. 23 ein Verfahren zum
Betreiben der erfindungsgemäßen Halbleiterspeicheranordnung
mit dem vorstehend beschriebenen Aufbau erläutert.
Die erfindungsgemäße Anordnung wird im Betrieb in einen
Voraufladezustand oder einen aktiven Zustand bzw. Aktivzustand
gesetzt. Die Wahl dieser beiden Zustände erfolgt
durch zum Beispiel ein Einstift-Steuersignal (Chip-
Freigabesignal).
Fig. 23 veranschaulicht in einem Zeitsteuerdiagramm den
Zeittakt jeder Operation beim Auslesen von Information aus
der Halbleiterspeicheranordnung. Fig. 23 veranschaulicth
den Fall, in welchem eine Wortleitung WL1 als eine der
Wortleitungen 4 und eine Plattenleitung PL1 als eine der
Plattenleitungen 13 gewählt sind bzw. werden.
Wenn sich bei dieser Anordnung das Steuersignal auf dem
Pegel H befindet und das Potenial eines von der Voraufladekreis-
Treiberleitung PC übertragenen Voraufladesignals
ΦPC auf einen Voraufladezustand von VCC gesetzt ist,
werden sowohl die Wortleitung WL1 als auch die Blindwortleitungen
DWL1 und DWL2 in einen nicht-angewählten Zustand
gesetzt, und die Bitleitungen (BL) 16-1 und ( 16-2
werden über eine Bitleitungsauflade-Stromversorgungsleitung
VBC auf 1/2 VCC gesetzt. Auf ähnliche Weise werden
die I/O-Leitungen (I/O) 34-1 und ( 34-2 auf 1/2 VCC
voraufgeladen. Dabei beträgt das Potential der Plattenleitung
(PL) 13 ebenfalls 1/2 VCC. Außerdem wird ein
Potential VDC über eine Blindzelleneinschreib-Stromversorgungsleitung
54 in die Blindzelle (D/C) 21 eingeschrieben.
Wenn das Steuersignal auf den Pegel L geht und sich das
Potential des Vorlaufladesignals ΦPC von VCC auf VSS
ändert, so daß eine Adresse abgerufen (fetched) wird,
werden eine Wortleitung (WL1) 4 und eine Blindwortleitung
(DWL1) 33-1 durch ein Zeilenadreßsignal R/A angewählt. Die
Potentiale der angewählten Wortleitung (WL1) und der angewählten
Blindwortleitung (DWL1) 33-1 werden von VSS auf
3/2 VCC angehoben, und die Leitungen werden (dadurch)
aktiviert. Falls jedoch die mit der Speicherzelle (MC) 11,
die ihrerseits mit der Bitleitung 16-1 verbunden ist,
verbundene Wortleitung (WL1) 4 angewählt ist oder wird,
wird die mit der Blindzelle 21, die ihrerseits mit der
Blindleitung 16-1 verbunden ist, verbundene Blindwortleitung
(DWL1) 33-1 angewählt. Wenn dagegen die mit der
Speicherzelle 11, die an die Bitleitung 16-2 angeschlossen
ist, verbundene Wortleitung (WL2) 4 angewählt wird,
wird die mit der Blindzelle 21, die ihrerseits an die
Blindleitung 16-2 angeschlossen ist, verbundene Blindwortleitung
(DWL2) 33-2 angewählt. Die Potentiale der
angewählten Wortleitung (WL1) 4 und der angewählten
Blindwortleitung (DWL1) 33-1 können auf VCC gesetzt werden,
werden jedoch vorzugsweise, wie erwähnt, auf 3/2 VCC
gesetzt.
Praktisch zum gleichen Zeitpunkt wird eine der Plattenleitungen
(PL1) 13 durch ein Spaltenadreßsignal C/A
angewählt, und das Potential der angewählten Plattenleitung
(PL1) 13 wird von 1/2 VCC auf 3/2 VCC angehoben.
Mit dieser Operation wird Information, die in der mit der
angewählten Wortleitung (WL1) 4 und der angewählten
Plattenleitung (PL1) 13 verbundenen Speicherzelle 11
gespeichert ist, zu der an die betreffende Speicherzelle
11 angeschlossenen Bitleitung 16-1 oder 16-2 übertragen.
In dem in Fig. 23 gezeigten Fall wird beispielsweise in
der Speicherzelle 11 gespeicherte Information zur Bitleitung
16-1 übertragen.
Im folgenden ist ein Fall erläutert, in welchem die
erwähnte Information zur Bitleitung 16-1 übertragen wird.
Dabei wird das Potential der Bitleitung 16-1 stark erhöht,
wenn die in der Speicherzelle 11 gespeicherte Information
einer "1" entspricht, und geringfügig erhöht, wenn die
Information einer "0" entspricht. Dabei führt die andere
Bitleitung 16-2, die zusammen mit der Bitleitung 16-1 ein
Bitleitungspaar bildet, ein Potential zwischen den Potentialen
der Bitleitung 16-1, die jeweils gesetzt oder eingestellt
werden, wenn die Informationseinheit einer "1"
bzw. "0" entspricht. Unabhängig davon, daß die Ladung von
der Blindzelle D/C zur Bitleitung 16-2 übertragen wird,
besitzt die Bileitung 16-2 das oben genannte Potential,
weil die Kapazität der Blindzelle 21 und das ihr einzuschreibende
Potential VDC so ausgelegt sind, daß die
Bitleitung 16-2 ein derartiges Potential führt.
Da hierbei die Bitleitungen 16-1 und 16-2 sowie die
Plattenleitung 13, die mit der an die angewählte Wortleitung
(WL1) 4 und die nicht-angewählte Plattenleitung 13 angeschlossenen
Speicherzelle 11 verbunden sind, auf das
gleiche Potential, d. h. 1/2 VCC gesetzt sind, besteht
keine Möglichkeit dafür, daß in der Speicherzelle 11 gespeicherte
Information zu den Bitleitungen 16-1 und 16-2
ausgezogen bzw. abgenommen wird.
Wenn die in der Speicherzelle (M/C) 11 gespeicherte
Information zur bzw. auf die Bitleitung (BL) 16-1
abgenommen wird und eine Potentialdifferenz, wie beschrieben,
zwischen dem Bitleitungspaar auftritt, werden
die Leseverstärker-Aktiviersignale ΦACT und dem
Leseverstärker (S/A) 20 zum Aktivieren desselben eingespeist.
Da der Leseverstärker 20 den Schaltungsaufbau
gemäß Fig. 22 aufweist, wird nur der Leseverstärker in der
gleichen Spalte wie die Speicherzelle 11, aus welcher die
Information ausgezogen oder abgenommen wird, aktiviert.
Bei dieser Ausführungsform werden die Leseverstärker 20
über die Plattenleitungen (PL) 13 angewählt. Erfindungsgemäß
sind jedoch die Leitungen zum Anwählen der Leseverstärker
20 nicht auf die Plattenleitungen 13 beschränkt,
vielmehr kann die Plattenleitung 13 gemäß Fig. 22
durch eine exklusiv für das Anwählen des Leseverstärkers
20 benutzte Steuerleitung ersetzt werden.
Wenn die Potentialdifferenz zwischen dem Bitleitungspaar
(bzw. zwischen seinen beiden Leitungen) durch den Leseverstärker
(S/A) 20 verstärkt wird oder ist, wird ein
Spaltenwählsignal ΦSC dem Plattenleitungsdekodierer 28
eingespeist, um die Spaltenadreß-Wählleitung (CSL1) 32 in
der gleichen Spalte wie die Plattenleitung (PL1) 13, die
vorher durch das Spaltenadreßsignal C/A angewählt worden
ist, zu wählen. Auf diese Weise wird der I/O-Verbindungskreis
23 in der angewählten Spalte angesteuert, und die
auf die Bitleitungen 16-1 und 16-2 abgenommene Information
wird zu den I/O-Leitungen (I/O) 34-1 und () 34-2 übertragen.
Infolgedessen tritt eine Potentialdifferenz
zwischen den beiden I/O-Leitungen 34-1 und 34-2 des I/O-
Leitungspaares auf. Anschließend wird die Potentialdifferenz
zwischen den Leitungen des I/O-Leitungspaares
durch den I/O-Leitungsleseverstärker 36 verstärkt, und
Information entsprechend einer logischen "1" oder "0" wird
als Ausgangssignal Dout durch den Datenausgabepufferkreis
27 ausgelesen.
Wenn bei dieser Halbleiterspeicheranordnung die
Information auf die oben beschriebene Weise aus der
Speicherzelle (M/C) 11 ausgezogen bzw. von ihr abgenommen
wird, wird die in der Speicherzelle 11 gespeicherte Information
gelöscht. Nach der Informationsauslesung muß
daher eine identische Information in die Speicherzelle 11
eingeschrieben werden. Wenn in einer Ausleseoperation
dieser Anordnung die in der Speicherzelle 11 enthaltene
Information extern bzw. nach außen ausgegeben wird, wird
daher immer eine Operation zum Wiedereinschreiben von
Information in die Speicherzelle 11 ausgeführt. Die
Wiedereinschreiboperation bei der erfindungsgemäßen
Anordnung ist nachstehend erläutert.
Fig. 24 zeigt in einem Zeitsteuerdiagramm den Zeittakt
jeder Operation beim Wiedereinschreiben von Information in
die Halbleiterspeicheranordnung. Fig. 25 veranschaulicht
in graphischer Darstellung eine in einer Wiedereinschreiboperation
auftretende Änderung der Ladungsmenge, die in
einem eine Speicherzelle der Halbleiterspeicheranordnung
bildenden ferroelektrischen Kondensator gespeichert ist.
In Fig. 25 geben die Symbole A₀, A₁ und A₂ an, daß die in
der Speicherzelle gespeicherte Information einer "0"
entspricht, während die Symbole W₀, B₁ und B₂ anzeigen,
daß die in der Speicherzelle gespeicherte Information
einer "1" entspricht.
Wenn gemäß Fig. 24 am Ende der oben beschriebenen Ausleseoperation
(t₁) eine anfängliche (t₀) Information in der
zugegriffenen Speicherzelle (M/C) 11 gleich "0" ist (A₀ in
Fig. 25), betragen das Potential der Bitleitung (BL) 16-1
VSS und das Potential der Plattenleitung (PL) 13 3/2 VCC.
Demzufolge wird zu diesen Zeitpunkt die Information "0" in
diese Speicherzelle (M/C) 11 wieder eingeschrieben (A₁ in
Fig. 25).
Wenn die anfängliche (t₀) Information in der Speicherzelle
11 am Ende der Ausleseoperation (t₁) gleich "1" ist,
betragen das Potential der Bitleitung 16-1 VCC und das
Potential der Plattenleitung 13 3/2 VCC. Zu diesem Zeitpunkt
(t₁) findet keine Wiedereinschreiboperation statt
(B₁ in Fig. 25). Wenn sich gemäß Fig. 24 das Potential der
Plattenleitung 13 verringert, wird zu einem Zeitpunkt (t₂)
die Information "1" wieder in die Speicherzelle 11 eingeschrieben
(B₂ in Fig. 25), weil das Potential der Bitleitung
16-1 gleich VCC ist.
Wenn die anfängliche (t₀) Information in der Speicherzelle
11 gleich "0" ist, werden die Potentiale der Bitleitung
16-1 und der Plattenleitung 13 zum Zeitpunkt (t₂) auf VSS
egalisiert. Da jedoch bei der Anordnung gemäß Fig. 18 der
ferroelektrischen Kondensator für die Speicherzelle 11
vorgesehen ist, wird auch dann, wenn die Potentiale der
beiden Elektroden des ferroelektrischen Kondensators
egalisiert bzw. aneinander angeglichen sind, die im
Kondensator gespeicherte Ladung aufrechterhalten. Demzufolge
wird zu diesem Zeitpunkt (t₂) Information entsprechend
"0" in der Speicherzelle 11 gespeichert (A₂ in
Fig. 25).
Wenn die Wiedereinschreibung der Information in die zugegriffene
Speicherzelle 11 mittel dieser Operation
abgeschlossen ist, geht das Steuersignal CE vom Pegel L
auf den Pegel H über, wobei die Halbleiterspeicheranordnung
nach Fig. 18 in einen Voraufladezustand gesetzt
wird. Genauer gesagt: das Potential des Voraufladesignals
ΦPC ändert sich von VSS auf VCC, und die Bitleitungen (BL)
16-1 und () 16-2 werden auf 1/2 VCC voraufgeladen. Auf
ähnliche Weise werden die Potentiale der Plattenleitung
(PL1) 13 sowie der I/O-Leitungen (I/O) 34-1 und () 34-2
auf 1/2 VCC gesetzt. Als Ergebnis wird die Eingabeoperation
für die Leseverstärker-Aktiviersignale ΦACT und
sowie das Spaltenwählsignal ΦSC beendet, und das
Potential VDD wird oder ist in die Blindzelle (D/C) 21
eingelesen. Danach werden die jeweils angewählte Wortleitung
(WL1) 4 und die Blindwortleitung (DWL1) 33-1 in
den nicht-angewählten Zustand zurückgeführt, worauf ein
Auslesezyklus abgeschlossen ist.
Vorstehend ist eine Ausleseoperation bei der erfindungsgemäßen
Halbleiterspeicheranordnung beschrieben worden.
Erfindungsgemäß ist der Zeittakt (timing) jeder Operation
im Auslesemodus nicht auf den oben beschriebenen beschränkt.
Beispielsweise können nach Abschluß einer
Wiedereinschreiboperation die Bitleitungen (BL) 16-1 und
() 16-2 voraufgeladen werden, während sich das Steuersignal
auf dem Pegel L befindet und nachdem das Potential
der Plattenleitung 13 auf 1/2 VCC zurückgeführt ist,
während das Steuersignal auf den Pegel H zurückgeführt
ist, und die Worleitung (WL1) 4 sowie die Blindwortleitung
(DWL1) 33-1 können in den nicht-angewählten
Zustand zurückgeführt werden. Fig. 26 veranschaulicht den
Zeittakt jeder Operation bei der Ausführung einer Ausleseoperation
auf oben beschriebene Weise.
Nach dem Zurückführen der Wortleitung (WL1) 4 und der
Blindwortleitung (DWL1) 33-1 in den nicht angewählten
Zustand können gemäß Fig. 27 das Bitleitungspaar voraufgeladen
und das Potential der Plattenleitung (PL1) 13 auf
1/2 VCC zurückgeführt (restored) werden.
Im folgenden ist eine eine Einschreiboperation (Früheinschreiboperation)
bei der Anordnung nach Fig. 18 erläutert.
Fig. 28 veranschaulicht in einem Zeitsteuerdiagramm den
Zeittakt jeder Operation nach Einschreiben oder Einlesen
von Information in die Halbleiterspeicheranordnung. Falls
ein Signal (Einschreibfreigabesignal) auf dem Pegel L
liegt, wenn sich das Steuersignal vom Pegel H auf den
Pegel L ändert, wird ein Eingangs- oder Eingabesignal Din
über den Dateneingabepufferkreis 29 in den Chip abgerufen,
und seine Information wird zu den I/O-Leitungen (I/O) 34-1
und () 34-2 übertragen. Wenn anschließend das Spaltenwählsignal
ΦSC dem Plattenleitungsdekodierer 28 eingespeist
wird, um die Spaltenadreß-Wählleitung (CSL1) 32 zu
wählen, wird der I/O-Verbindungskreis 32 in der angewählten
Spalte angesteuert, um die Information zu den Bitleitungen
(BL1) 16-1 und () 16-2 zu übertragen. Danach
wird die Wortleitung (WL1) 4 gewählt, und es wird eine
Einschreiboperation auf dieselbe Weise wie im Fall der
vorher beschriebenen Einschreiboperation durchgeführt, um
damit Information in die vorgesehene bzw. Ziel-Speicherzelle
11 einzuschreiben.
In dieser Einschreiboperation kann zuerst entweder eine
Anhebeoperation für die Wortleitung (WL1) 4 und die
Plattenleitung (PL1) 13 oder eine Verbindungsoperation für
das Bitleitungspaar und das entsprechende I/O-Leitungspaar
durchgeführt werden.
Gemäß Fig. 28 wird der Leseverstärker 20 in der ange
wählten Spalte aktiviert. Erfindungsgemäß kann jedoch eine
Einschreiboperation auch ohne Aktivierung des Leseverstärkers
20 durchgeführt werden. In diesem Fall wird das Po
tential der Spaltenadreß-Wählleitung (CSL1) 32 auf
3/2 CCC angehoben, um ein Übertragungsgatter (transfer
gate) des I/O-Verbindungskreises 23 als Triode zu betrei
ben.
Fig. 28 veranschaulicht einen Fall, in welchem das Poten
tial der angewählten Datenleitung 13 zunächst auf die
gleiche Weise wie in einer Ausleseoperation auf 3/2 VCC
angehoben wird. In einer Einschreiboperation kann jedoch
das Potential der Plattenleitung 13 zunächst auf VCC an
gehoben werden.
Im folgenden ist ein Vorgang der kontinuierlichen Durch
führung einer Einschreiboperation nach einer Auslese
operation (Auslese/Modifizier/Einschreiboperation) bei der
Halbleiteranordnung gemäß Fig. 18 beschrieben.
Fig. 29 veranschaulicht den Zeittakt jeder Operation im
Auslese/Modifizier/Einschreibmodus bei der Halbleiter
speicheranordnung. In diesem Modus wird eine Auslese
operation auf dieselbe Weise, wie oben beschrieben, durch
geführt. Nachdem Information als Ausgangs- oder Ausgabe
signal Dout ausgelesen ist, ändert sich das Einschreib
freigabesignal vom Pegel H auf den Pegel L, um eine
Einschreiboperation einzuleiten. Anschließend erfolgt eine
Einschreiboperation auf die gleiche Weise, wie oben be
schrieben. Auf diese Weise kann nach einer Ausleseopera
tion bezüglich der Speicherzelle (M/C) 11 eine Einschreib
operation an derselben Speicherzelle 11 durchgeführt wer
den. Es ist darauf hinzuweisen, daß Fig. 29 einen Fall
veranschaulicht, in welchem nach dem Auslesen von Infor
mation aus der Speicherzelle 11 eine der Information, die
in der Speicherzelle 11 gespeichert worden war, umgekehrte
bzw. entgegengesetzte Information in diese Zelle einge
schrieben wird. In dem in Fig. 29 veranschaulichten Fall
wird das Potential der Plattenleitung (PL1) 13 nach
der Ausleseoperation auf VCC angehoben. Ähnlich wie in der
vorher beschriebenen Einschreiboperation kann jedoch das
Potential der Plattenleitung 13 auf 3/2 VCC angehoben
werden.
In der vorstehend beschriebenen Betriebsmethode wird das
Potential jeder der Bitleitungen BL1 bzw. 16-1 und ()
bzw. 16-2 sowie der Plattenleitung PL1 bzw. 13 in einem
Voraufladezustand auf 1/2 VCC gesetzt. Die Erfindung ist
jedoch nicht hierauf beschränkt, vielmehr kann das Poten
tial jeder der Bitleitungen 16-1 und 16-2 sowie der Plat
tenleitung 13 in einem Voraufladezustand auf eine von der
oben genannten Größe verschiedene Größe gesetzt werden.
Nachstehend ist ein Fall beschrieben, in welchem das
Potential der Bitleitungen sowie der Plattenleitungen 13
auf eine von 1/2 VCC verschiedene Größe gesetzt ist oder
wird.
Fig. 30 veranschaulicht den Zeittakt jeder Operation bei
Durchführung einer Ausleseoperation, während das genannte
Potential auf VSS gesetzt ist. Wenn das Steuersignal
auf dem Pegel H liegt und das Potential des Vorauflade
signals ΦPC sich im Vorlaufladezustand vom VCC befindet,
wird oder ist das Bitleitungspaar auf VSS aufgeladen, und
das Potential der Plattenleitung (PL1) 13 ist auf VSS
festgelegt.
Wenn das Steuersignal auf dem Pegel L liegt, das Vor
aufladesignal ΦPC sich von VCC auf VSS ändert und eine
Adresse abgerufen ist oder wird, werden eine Wortleitung
(WL1) bzw. 4 und eine Blindwortleitung (DWL1) bzw. 33
angewählt und aktiviert. Praktisch zum gleichen Zeitpunkt
wird eine der Plattenleitungen (PL1) bzw. 13 angewählt,
und das Potential der angewählten Plattenleitung 13 wird
von VSS auf VCC angehoben. Mit dieser Operation wird die
in der zugegriffenen Speicherzelle 11 gespeicherte
Information zur Bitleitung (BL1) bzw. 16-1 ausgezogen oder
abgenommen. Hierbei wird das Potential der Bitleitung 16-1
im Fall einer Information entsprechend "1" stark erhöht
und im Fall der Information von "0" geringfügig erhöht, so
daß eine Potentialdifferenz zwischen den Leitungen des
Bitleitungspaars auftritt.
Anschließend werden die Leseverstärker-Aktiviersignale
ΦACT und dem Leseverstärker (S/A) bzw. 20 zum Akti
vieren desselben eingespeist. Dabei wird von den Lese
verstärker-Aktiviersignalen ΦACT und das Signal
zum Aktivieren des PMOS-Flipflop-Kreises des Lese
verstärkers 20 diesem vor dem Signal ΦACT zum Aktivieren
des NMOS-Flipflop-Kreises des Verstärkers 20 eingespeist.
Der Grund hierfür besteht darin, daß deshalb, weil das
Bitleitungspaar im Voraufladezustand ein niedriges Poten
tial von VSS aufweist, der PMOS-Flipflop-Kreis zuerst für
die Ausführung einer Hochgeschwindigkeitsleseoperation
(sensing operation) aktiviert wird.
Anschließend wird die zum Bitleitungspaar abgenommene oder
ausgezogene Information auf dieselbe Weise wie bei der
anhand von Fig. 23 beschriebenene Operation als Ausgangs
signal Dout durch den Datenausgabepufferkreis 27 über das
I/O-Leitungspaar ausgelesen.
Nach diesem Vorgang erfolgt eine Wiedereinschreiboperation
auf die gleiche Weise wie in dem anhand von Fig. 24 be
schriebenen Fall. Es sei angenommen, daß die anfängliche
Information in der zugegriffenen (accessed) Speicherzelle
(M/C) bzw. 11 einer "0" entspricht. In diesem Fall sind
bzw. werden am Ende der Ausleseoperation die Potentiale
der Bitleitung (BL1) bzw. 16-1 und der Plattenleitung
(PL1) bzw. 13, mit der Speicherzelle 11 verbunden, jeweils
auf VSS bzw. VCC gesetzt. Zu diesem Zeitpunkt ist daher
die Information "0" wieder eingeschrieben worden. An
schließend wird das Potential der Plattenleitung 13 auf
VSS gesenkt. Wenn die anfängliche Information in der
zugegriffenen Speicherzelle 11 eine "1" ist, werden die
Potentiale der Bitleitung 16 und der Plattenleitung 13, mit
der Speicherzelle 11 verbunden, jeweils auf VCC bzw. VSS
gesetzt, wodurch eine Wiedereinschreiboperation durchge
führt wird.
Wenn das Potential sowohl des Bitleitungspaares als auch
der Plattenleitung (PL1) bzw. 13 in einem Vorauflade
zustand auf diese Weise auf VSS gesetzt werden soll, kann
die Speicherzelle 11 so ausgelegt sein oder werden, daß
die Polarisation (Polung) des ferroelektrischen Konden
sators bei 1/2 VCC oder weniger stattfindet, so daß das
Potential der angewählten Plattenleitung 13 auf 1/2 VCC
angehoben werden kann. Da in diesem Fall eine Wieder
einschreiboperation bezüglich der zugegriffenen Speicher
zelle 11am Ende einer Ausleseoperation automatisch
durchgeführt wird, braucht das Potential der Platten
leitung 13 in einer Einschreiboperation nicht geändert zu
werden.
Da jedoch in dieser Operation der Schwellenwert, bei dem
die Polarisation des ferroelektrischen Kondensators der
Speicherzelle 11 stattfindet, nur 1/2 VCC oder wengier
beträgt, ist eine Beeinträchtigung der Betriebszuver
lässigkeit unvermeidlich. Bezüglich der Betriebszuver
lässigkeit wird daher bevorzugt, daß das Potential der in
einer Ausleseoperation angewählten Plattenleitung (PL1)
bzw. 13 auf oben beschriebene Weise auf VCC angehoben und
anschließend auf VSS gesenkt wird.
Wenn eine Einschreiboperation (Anfangs- oder Frühein
schreiboperation) bei der Halbleiterspeicheranordnung
durchgeführt werden soll, und zwar ähnlich wie im Fall der
Einschreiboperation gemäß Fig. 28, wird das Eingabesignal
Din sequentiell einem I/O-Leitungspaar und einem Bitlei
tungspaar zugespeist. Danach werden die Wortleitung (WL1)
bzw. 4 angewählt und eine der oben beschriebenen Wieder
einschreiboperation ähnliche Operation ausgeführt.
Nachstehend ist ein Fall beschrieben, in welchem das
Potential sowohl (each) des Bitleitungspaars als auch
(and) der Plattenleitung (PL1) bzw. 13 in einem Vorauf
ladezustand auf VCC gesetzt wird.
Fig. 31 veranschaulicht den Zeittakt jeder Operation bei
Durchführung einer Ausleseoperation in diesem Fall. In
einem Voraufladezustand, in welchem sich das Steuersignal
auf dem Pegel H befindet und das Potential des Vorauf
ladesignals ΦPC gleich 3/2 VCC ist, werden die beiden
Bitleitungen auf VCC voraufgeladen, und das Potential der
Plattenleitung (PL1) bzw. 13 wird ebenfalls auf VCC
festgelegt.
Wenn das Steuersignal auf den (niedrigen) Pegel L
gesetzt ist und das Potential des Voraufladesignals ΦPC
sich von 3/2 VCC auf VSS ändert und eine Adresse abge
rufen wird, werden eine Wortleitung (WL1) bzw. 4 und eine
Blindwortleitung (DWL1) bzw. 13 angewählt und aktiviert.
Praktisch gleichzeitig wird eine der Plattenleitungen
(PL1) bzw. 13 angewählt, wobei das Potential der ange
wählten Plattenleitungen 13 von VCC auf VSS gesenkt wird.
Mit dieser Operation wird die in der zugegriffenen
Speicherzelle 11 gespeicherte Information zur Bitleitung
(BL1) bzw. 16-1 abgenommen. In diesem Fall wird das Po
tential der Bitleitung 16-1 im Fall einer Information
gleich "1" geringfügig gesenkt und im Fall einer Infor
mation von "0" stark gesenkt, so daß eine Potential
differenz zwischen den beiden Bitleitungen auftritt.
Nach dieser Operation werden die Leseverstärker-
Aktiviersignale ΦACT und dem Leseverstärker 20 zum
Aktivieen desselben eingespeist. Dabei wird von den
Leseverstärker-Aktiviersignalen ΦACT und das Signal
ΦACT zum Aktivieren des NMOS-Flipflop-Kreises des Lese
verstärkers 20 diesem vor dem Signal zum Aktivieren
des PMOS-Flipflop-Kreises des Verstärkers 20 eingespeist.
Dies ist deshalb der Fall, weil deswegen, weil sich das
Bitleitungspaar in einem Vorlaufladezustand eines hohen
Potentials von VCC befindet, der NMOS-Flipflop-Kreis
zuerst für die Durchführung einer Hochgeschwindigkeits-
Leseoperation aktiviert wird.
Anschließend wird die zum Bitleitungspaar ausgezogenen oder
abgenommene (extracted) Information auf die gleiche Weise
wie bei der anhand von Fig. 23 beschriebenen Operation als
Ausgangssignal Dout durch den Daten-Ausgabepufferkreis 27
über das I/O-Leitungspaar ausgelesen.
Wenn in einer Wiedereinschreiboperation nach diesem
Vorgang die anfängliche Information in der zugegriffenen
Speicherzelle 11 eine "1" ist, ist zu diesem Zeitpunkt die
Information "1" eingeschrieben worden, weil die Potentiale
der Bitleitung (BL1) bzw. 16-1 und der Plattenleitung
(PL1) bzw. 13, mit der Speicherzelle 11 verbunden, jeweils
auf VCC bzw. VSS am Ende der Ausleseoperation gesetzt
sind. Wenn die anfängliche Information der Speicherzelle
11 einer "0" entspricht, wird das Potential der Platten
leitung 13 auf VCC angehoben, um eine Wiedereinschreib
operation durchzuführen (vgl. Fig. 31).
Wenn in diesem Fall eine der anhand von Fig. 28 beschrie
benen Einschreiboperation ähnliche Einschreiboperation
(Früheinschreiboperation) durchgeführt werden soll, wird
das Eingabesignal Din sequentiell einem I/O-Leitungspaar
und einem Bitleitungspaar zugespeist. Danach werden die
Wortleitung (WL1) bzw. 4 angewählt und aktiviert und eine
der oben beschriebenen Wiedereinschreiboperation ähnliche
Operation durchgeführt.
Die vorstehende Beschreibung bezieht sich auf die
Auslese-, Einschreib- und Auslese/Modifizier/Einschreib
operationen der Halbleiterspeicheranordnung gemäß Fig. 18.
Erfindungsgemäß brauchen in jeder Operation von dem Lese
verstärker in derselben Spalte wie eine angewählte Spei
cherzelle verschiedene Leseverstärker nicht aktiviert zu
werden. Bei der erfindungsgemäßen Anordnung können daher
die oben beschriebenen Operationen innerhalb einer kur
zen Zeitspanne und mit geringem Stromverbrauch oder
-bedarf durchgeführt werden.
Fig. 32 veranschaulicht eine Halbleiterspeicheranordnung
gemäß einer weiteren Ausführungsform der Erfindung.
Die Anordnung gemäß dieser Ausführungsform ist dadurch
gebildet, daß Differentialverstärker D/A bzw. 39 zur
Halbleiterspeicheranordnung gemäß Fig. 18 hinzugefügt
sind. Bei dieser Anordnung sind insbesondere die Diffe
rentialverstärker 39 in Einheiten von Spalten angeordnet.
Außerdem sind Eingangs- bzw. Eingabeleitungen (I) bzw.
40-1 und () bzw. 40-2 sowie Ausgangs- oder Aus
gabeleitungen (O) bzw. 41-1 und () bzw. 41-2 unabhängig
oder getrennt in der Weise ausgebildet, daß die Eingabe
leitungen 40-1 und 40-2 jeweils über Eingabeleitungs-
Verbindungskreise 45 mit Bitleitungen (BL) 16-1 bzw. ()
16-2 verbunden sind, während die Ausgabeleitungen 41-1 und
41-2 jeweils über die Differentialverstärker 39 mit den
Bitleitungen 16-1 bzw. 16-2 verbunden sind. Jeder Eingabe
leitungs-Verbindungskreis 45 weist dabei die gleiche
Anordnung bzw. den gleichen Aufbau wie jeder der I/O-
Verbindungskreise 23 bei der Halbleiterspeicheranordnung
gemäß Fig. 18 auf. Die Eingabeleitungen 40-1 und 40-2 sind
weiterhin mit einem Daten-Eingabepufferkreis 29, die Aus
gabeleitungen 41-1 und 41-2 mit einem Ausgabeleitungs-
Leseverstärker 47 und einem Daten-Ausgabepufferkreis 27
verbunden.
Wenn bei dieser Anordnung eine Ausleseoperation durch
geführt werden soll, wird aus einer Speicherzelle (M/C)
bzw. 11 zu den Bitleitungen 16-1 und 16-2 ausgezogene
Information zu den Ausgabeleitungen 41-1 und 41-2 über
tragen. Wenn die Information als Ausgabesignal Dout aus
gelesen werden soll, wird ein Leseverstärker (S/A) bzw.
20 benutzt. Wenn nach dem Auslesen der Information aus der
Speicherzelle 11 eine Wiedereinschreiboperation bei der
Halbleiterspeicheranordnung durchgeführt werden soll, wird
einer der Differentialverstärker 39 benutzt. Die in der
Anordnung gemäß dieser Ausführungsform vorgesehenen
Differentialverstärker 39 besitzen jeweils den Aufbau
gemäß Fig. 33.
Im folgenden ist anhand von Fig. 34 ein Verfahren zum
Betrieben der Halbleiterspeicheranordnung gemäß dieser
Ausführungsform beschrieben.
Fig. 34 veranschaulicht den Zeittakt jeder Operation bei
der Durchführung einer Ausleseoperation bei dieser Halb
leiterspeicheranordnung. Ähnlich wie in der oben beschrie
benen Operation wird in dieser Ausleseoperation eine
Wortleitung (WL1) als Wortleitung 4 gewählt, während eine
Plattenleitung (PL1) als Plattenleitung 13 angewählt wird.
Bei der Anordnung gemäß Fig. 32 wird die gleiche Operation
wie bei der Anordnung nach Fig. 18 durchgeführt, bis die
in der zugegriffenen Speicherzelle 11 gespeicherte
Information auf die mit der Speicherzelle 11 verbundene
Bitleitung (BL1) bzw. 16-1 oder () bzw. 16-2 ausgezogen
worden ist.
Wenn bei der Anordnung gemäß Fig. 32 die Information zur
Bitleitung (BL1) bzw. 16-1 oder () bzw. 16-2 ausgezogen
ist oder wird und eine Potentialdifferenz zwischen den
beiden Bitleitungen herbeigeführt wird, wird die zum
Bitleitungspaar ausgezogene Information unmittelbar durch
den Differentialverstärker (D/A) bzw. 39 verstärkt und zu
den Ausgabeleitungen (O) bzw. 41-1 und () bzw. 41-2
übertragen. Nach diesem Vorgang wird die Potentaldiffe
renz zwischen den beiden Ausgabeleitungen 41-1 und 41-2,
die bei der Übertragung der Information herbeigeführt wird
oder auftritt, durch den Ausgabeleitungs-Leseverstärker 47
verstärkt. Als Ergebnis wird durch den Daten-Ausgabe
pufferkreis 27 eine Information entsprechend einer logi
schen "1" oder "0" als Ausgangssignal Dout ausgelsen.
Die Wiedereinschreiboperation bezüglich der Halbleiter
speicheranordnung gemäß Fig. 32 erfolgt auf die gleiche
Weise wie bei der Anordnung nach Fig. 18, nachdem die
Potentialdifferenz zwischen den beiden Bitleitungen durch
den Leseverstärker 20 verstärkt worden ist.
Nachstehend ist eine Einschreiboperation (Früheinschreib
operation) bei der Halbleiterspeicheranordnung gemäß Fig. 32
beschrieben.
Fig. 35 veranschaulicht in einem Zeitsteuerdiagramm den
Zeittakt jeder Operation oder jedes Vorgangs bei der
Durchführung einer Einschreiboperation in der Halbleiter
speicheranordnung. Wenn dabei ein Einschreibfreigabesignal
auf dem Pegel L liegt, während sich ein Steuersignal
vom Pegel H auf den Pegel L ändert, wird ein Eingabesignal
Din über den Daten-Eingabepuffer 29 in den Chip abgerufen
und zu den Eingabeleitungen (I) bzw. 40-1 und () bzw.
40-2 übertragen. Anschließend wird ein Spaltenwählsignal
ΦSC einem Plattenleitungsdekodierer 28 eingespeist, um
eine Spaltenadreß-Wählleitung (CSL1) bzw. 32 anzuwählen,
und der Eingabeleitungs-Verbindungskreis 45 in der ange
wählten Spalte wird angesteuert. Als Ergebnis wird die
genannte Information zu den Bitleitungen (BL1) bzw. 16-1
und () bzw. 16-2 übertragen. Danach kann die Infor
mation auf die gleiche Weise, wie anhand der Anordnung
nach Fig. 18 beschrieben, in die Ziel-Speicherzelle (M/C)
bzw. 11 eingeschrieben werden.
Bei der Halbleiterspeicheranordnung gemäß Fig. 32 brauchen
in einer Zugriffsoperation ebenfalls die Leseverstärker,
die von dem Leseverstärker in der gleichen Spalte wie die
angewählte Speicherzelle verschieden sind, nicht aktiviert
zu werden, wodurch die Geschwindigkeit jeder Operation
erhöht und der Stromverbrauch gesenkt wird.
Fig. 36 veranschaulicht eine Halbleiterspeicheranordnung
gemäß noch einer weiteren Ausführungsform der Erfindung.
Bei dieser Anordnung sind Leseverstärker (S/A) 20,
Ein/Ausgabe- bzw. I/O-Verbindungskreise 23, Vorauflade
kreis 24, Entzerrungskreise 25 sowie Plattenleitungstreiber
55, in Einheiten von Spalten angeordnet, jeweils mit
Signalleitungen 49-1, 49-2, 37, 31, 35 bzw. 42 zum Über
tragen von Ansteuer- oder Treibersignalen und Spalten
adreß-Wählleitungen (CSL) bzw. 32 verbunden. Diese
Bauteile werden durch diese beiden Arten von Signallei
tungen angesteuert.
Bei dieser Halbleiterspeicheranordnung werden Signale zum
Ansteuern der Plattenleitungstreiber 55 zu sämtlichen
Plattenleitungstreibern 55 in Einheiten von Spalten über
Plattenleitungstreiber-Ansteuerleitungen 42 übertragen.
Die einzelnen Plattenleitungstreiber 55 werden jedoch
nicht angesteuert, wenn nur das oben genannte Signal für
eine entsprechende Treiberleitung 42 eingegeben wird,
sondern werden dann angesteuert, wenn auch ein hochpegeliges
(H-level) Signal über eine entsprechende Spaltenadreß-
Wählleitung 32 übertragen wird. Einer der anzusteuernden
Plattenleitungstreiber 55 kann somit durch Anwählen einer
der Spaltenadreß-Wählleitungen 32 mittels einer Spalten
adresse angewählt werden.
Bei der Anordnung nach Fig. 36 sind die Spaltenadreß-
Wählleitungen 32 mit einem Spaltenadreß-Wählleitungs-
Dekodierer 36 verbunden. Das Wählen der Spaltenadreß-
Wählleitungen 32 erfolgt durch diesen Dekodierer 36.
Andere periphere Schaltkreise, die in Einheiten von
Spalten angeordnet sind, werden durch Signale gesteuert,
die über zwei Arten von Signalleitungen, einschließlich
der Spaltenadreß-Wählleitungen 32, übertragen werden,
und können somit selektiv durch Wählen er Spaltenadreß-
Wählleitungen 32 mittels Spaltenadressen angesteuert wer
den.
Bei der Anordnung nach Fig. 36 sind weiterhin die Lese
verstärker 20, die I/O-Verbindungskreise 23, die Vorauf
ladekreise 24, die Entzerrerkreise 25 und die Platten
treiber 55 jeweils mit gemeinsamen Spaltenadreß-Wähl
leitungen 32 verbunden. Wenn somit eine der Spaltenadreß-
Wählleitungen 32 mittels einer Spaltenadresse angewählt
wird oder ist und die Signalleitungen zum Ansteuern der
genannten peripheren Schaltkreise aktiviert sind, können
ausschließlich die in der gleichen Spalte befindlichen
peripheren Schaltkreise sequentiell angesteuert werden,
wodurch die Zugriffszeit erheblich verkürzt und der
Strombedarf verringert wird. Die Betriebszeittakte oder
-zeitpunkte der Aktivierung dieser Signalleitungen werden
jeweils durch Takte bzw. Taktsignale gesteuert.
Auch wenn bei dieser Halbleiterspeicheranordnung die
peripheren Schaltkreis nicht mit der Adreßwählleitung 32
der gleichen Spalte verbunden sind, können die periheren
Schaltkreise in der gleichen Spalte angewählt oder ange
steuert werden, wenn das gleiche Signal über die Spalten
adreß-Wählleitungen 32, mit welcher die peripheren
Schaltkreise jeweils verbunden sind, eingegeben wird.
Bei der Anordnung nach Fig. 36 sind die Vorlaufladekreise
24 und die Entzerrerkreise 25 jeweils mit verschiedenen
Signalleitungen verbunden. Insbesondere wird ein Signal
von der Vorlaufladekreis-Treiberleitung (PC) 31 zum
Vorlaufladekreis 24 übertragen, während ein Signal von der
Entzerrerkreis-Treiberleitung 35 zum Entzerrerkreis 25
übertragen wird, so daß damit unabhängige Steueropera
tionen durchgeführt werden. Ähnlich wie bei der Halb
leiterspeicheranordnung gemäß Fig. 18 ist es bei dieser
Ausführungsform jedoch möglich, daß sowohl der Vorauflade
kreis als auch der Entzerrerkreis für gleichzeitige An
steuerung mit der Vorlaufladekreis-Treiberleitung 35
verbunden sind.
Die peripheren Schaltkreise der Anordnung nach Fig. 36
sind nachstehend im einzelnen beschrieben.
Fig. 37 veranschaulicht den bei der Halbleiterspeicher
anordnung verwendeten Plattenleitungstreiber 55. Der
Plattenleitungstreiber 55 wird durch ein über die
Spaltenadreß-Wählleitung (CSL) bzw. 32 übertragenes
Spaltenadreß-Wählsignal ΦCSLn und ein von der Platten
leitungstreiberleitung 42 üpbertragenes Plattenleitungs-
Treibersignal ΦPL gesteuert, um ein Plattenleitungs
potential PLn zur Plattenleitung (PL) 13 auszugeben. Zu
diesem Zweck ist die Plattenleitungstreiber 55 aus einem
NAND-Glied 43 und einem Inverter 44 aufgebaut. In der
Praxis kann eine derartige Schaltung durch Verwendung von
zum Beispiel CMOS-Transistoren zur Bildung des Schalt
kreises gemäß Fig. 38 realisiert werden.
Die nachstehende Tabelle I ist eine eine Eingabe/Ausgabe
beziehung im Plattenleitungstreiber 55 veranschaulichende
Wahrheits- oder Verknüpfungstabelle. Wie aus Tabelle I
hervorgeht, wird der Plattenleitungstreiber 55 nur dann
angesteuert, wenn das Spaltenadreß-Wählsignal ΦCSLn und
das Plattenleitungstreiber-Treibersignal ΦPL wahr bzw.
effektiv (true) sind.
Wenn nämlich im Plattenleitungstreiber 55 die betreffende
Treiberleitung 42 aktiviert ist und das entsprechende
Treibersignal ΦPL eingegeben wird oder ist, wird die be
treffende Plattenleitung erst dann aktiviert, wenn die
betreffende Spaltenadreß-Wählleitung angewählt ist. Aus
diesem Grund ist es möglich, nur die Platte (bzw. den
Plattenleitungstreiber) der angewählten Spalte zu akti
vieren.
Fig. 39 veranschaulicht den I/O-Verbindungskreis 23 bei
der Halbleiterspeicheranordnung nach Fig. 36. Der I/O-
Verbindungskreis 23 wird durch das über die Spalten
adreß-Wählleitung (CSL) bzw. 32 übertragene Spalten
adreßsignal ΦCSLn und ein über die I/O-Leitungs-Verbin
dungsleitung 37 übertragenes I/O-Leitungsverbindungs
signal ΦI/O gesteuert, und er dient zur Verbindung der
Bitleitung (BL) bzw. 16-1 mit einer I/O-Leitung (I/O)
bzw. 34-1 sowie der Bitleitung () bzw. 16-2 mit einer
I/O-Leitung () bzw. 34-2. Zu diesem Zweck ist der
I/O-Verbindungskreis 23 durch ein NAND-Glied 43, einen
Inverter 44 sowie Übertragungsgatter 46-1 und 46-2
gebildet. Logische Schaltkreise, wie das NAND-Glied 43 und
der Inverter 44, können in der Praxis unter Verwendung zum
Beispiel von CMOS-Transistoren zur Bildung des Schalt
kreises gemäß Fig. 40 realisiert werden.
Die folgende Tabelle II ist eine Wahrheits- oder Ver
knüpfungstabelle zur Veranschaulichung der Beziehung
zwischen zwei Arten von Eingangssignalen zum I/O-Ver
bindungskreis 23 und einem den Übertragungsgattern ein
gegebenen Signal ΦI/On. Wie aus Tabelle II hervorgeht
wird der I/O-Verbidnungskreis 23 nur dann angesteuert,
wenn das Spaltenwählsignal ΦCSLn und das I/O-Leitungs
verbindungssignal ΦI/O effektiv (true) und die Über
tragungsgatter geschlossen sind.
Auch wenn im I/O-Verbindungskreis 23 die I/O-Verbin
dungssignalleitung 37 aktiviert und das I/O-Leitungs
verbindungssignal ΦI/O eingegeben ist, werden die
betreffende I/O-Leitung und die Bitleitung nicht mit
einander verbunden, sofern nicht die Spaltadreß-
Wählleitung 32 angewählt ist. Demzufolge können eine
I/O-Leitung und eine Bitleitung nur in einer angewählten
Spalte elektrisch miteinander verbunden werden.
Als Leseverstärker 20 kann ein solcher mit den Aufbau
gemäß Fig. 22 verwendet werden. Bei der Anordnung nach
Fig. 36 erfolgt jedoch die Wahl des Leseverstärkers 20
mittels einer Spaltenadresse durch ein Signal, das über
die Spaltenadreß-Wählleitung 32 übertragen wird. Dies
bedeutet, daß dieser Leseverstärker durch das Spalten
adreß-Wählsignal ΦCSLn, das über die Spaltenadreß-
Wählleitung (CSL) bzw. 32 übertragen wird, und Lese
verstärker-Aktiviersignale ΦACT sowie , die über
Leseverstärker-Aktivierleitungen ACT bzw. 49-1 und
bzw. 49-2 übertragen werden, gesteuert wird und eine
kleine Potentialdifferenz zwischen einem Bitleitungspaar
bzw. zwei Bitleitungen verstärkt. Die Signale ΦACT und
sind grundsätzlich komplementäre Signale, können
jedoch eine kleine Differenz im Zeittakt aufweisen, um die
Zeittakte oder Zeitpunkte einer Vorleseoperation und einer
Hauptleseoperation zu verschieben.
Die nachstehende Tabelle III ist eine Wahrheits- oder
Verknüpfungstabelle zur Veranschaulichung einer Beziehung
zwischen den Eingangssignalen zum Leseverstärker 20 und
seinem Aktivierungszustand. Wie aus Tabelle III hervor
geht, wird dieser Leseverstärker nur dann aktiviert, wenn
sowohl das Leseverstärker-Aktiviersignal ΦACT als auch das
Spaltadreß-Wählsignal ΦCSLn wahr oder effektiv (true)
sind.
Dies bedeutet, daß dieser Leseverstärker 20 erst dann
aktiviert wird, wenn die Spaltenadreß-Wählleitung 32
angewählt ist, auch wenn die Leseverstärker-Aktivier-
Leitungen 49-1 und 49-2 aktiviert sind und die Lesever
stärker-Aktiersignale ΦACT und eingegeben werden
oder sind. Demzufolge ist es möglich, nur den Leseverstär
ker 20 in einer angewählten Spalte zu aktivieren.
Fig. 41 veranschaulicht den bei der Halbleiterspeicher
anordnung nach Fig. 35 verwendeten Vorlaufladekreis 24. Der
Vorlaufladekreis 24 wird durch das über die Spaltenadreß-
Wählleitung (CSL) bzw. 32 übertragene Spaltenadreß-Wähl
signal ΦCSLn sowie das Voraufladesignal ΦPC und ein Vor
aufladelöschsignal , die über die Vorlaufladekreis-
Treiberleitung (PC) bzw. 31 übertragen werden, gesteuert,
um ein Bitleitungspaar voraufzuladen und ihren Vorlauflade
zustand aufzuheben bzw. zu löschen (cancel). Zu diesem
Zweck besteht der Vorlaufladekreis 24 aus dem NAND- Glied 43
sowie Vorlaufladetransistoren 52-1 und 52-2. Ein solcher
Schaltkreis kann in der Praxis unter Verwendung von zum
Beispiel einem CMOS-Transistor zur Bildung des Schalt
kreises gemäß Fig. 42 geformt werden.
Die folgende Tabelle IV ist eine Wahrheits- oder Verknüp
fungstabelle zur Darstellung einer Beziehung zwischen dem
Vorlaufladesignal ΦPC, dem Voraufladelöschsignal , dem
Spaltenadreß-Wählsignal ΦCSLn und einem den Vorauflade
transistoren 52-1 und 52-2 eingespeisten Signal ΦPCn im
Vorlaufladekreis 24. Wie aus Tabelle IV hervorgeht, werden
im Vorlaufladekreis 24 die Vorlaufladetransistoren 52-1 und
52-2 zum Löschen eines Vorlaufladezustands nur dann zum
Sperren gebracht, wenn das Spaltenadreß-Wählsignal ΦCSLn
und das Vorlaufladelöschsignal wahr oder effektiv
(true) sind.
Auch wenn im Voraufladekreis 24 das Vorlaufladelöschsignal
eingegeben wird, wird ein Voraufladezustand nicht
aufgehoben oder gelöscht, sofern nicht die Spaltenadreß-
Wählleitung 32 angewählt ist. Demzufolge ist es möglich,
eine Voraufladelöschoperation für nur ein Bitleitungspaar
in einer angewählten Spalte durchzuführen.
Fig. 43 veranschaulicht den bei der Anordnung nach Fig. 36
verwendeten Entzerrerkreis 25. Der Entzerrerkreis 25 wird
durch das über die Spaltenadreß-Wählleitung (CSL) bzw. 32
übertragene Spaltenadreß-Wählsignal ΦCSLn sowie ein Ent
zerrungssignal ΦEQ und ein Entzerrungszustandslöschsignal
, die über die Entzerrerkreis-Treiberleitung 35 über
tragen werden, gesteuert, um damit ein Bitleistungspaar zu
entzerren (to equalize) und ihren Entzerrungszustand zu
löschen oder aufzuheben. Zu diesem Zweck besteht der
Entzerrerkreis 25 aus einem NAND-Glied 43 und einem Ent
zerrungstransistor 56. Ein solcher Schaltkreis 25 kann in
der Praxis unter Verwendung von CMOS-Transistoren zur
Bildung des Schaltkreises gemäß Fig. 44 geformt, d. h.
realisiert werden.
Die folgende Tabelle V ist eine Wahrheits- oder Verknüp
fungstabelle zur Verdeutlichung einer Beziehung zwischen
dem Entzerrungssignal ΦEQ, dem Entzerrungszustand-Lösch
signal , dem Spaltenadreß-Wählsignal ΦCSLn und einem
dem Entzerrungstransistor 56 eingespeisten Signal ΦEQn.
Gemäß Tabelle V wird im Entzerrerkreis 25 der Entzerrungs
transistor 56 zum Löschen oder Aufheben eines Entzerrungs
zustandes nur dann zum Sperren gebracht, wenn das Spalten
adreß-Wählsignal ΦCSLn und das Entzerrungszustandslösch
signal wahr oder effektiv (true) sind.
Auch wenn dem Entzerrerkreis 25 dieser Ausbildung das Ent
zerrungszustandslöschsignal eingegeben wird, wird der
Entzerrungszustand eines Bitleistungspaares nicht aufge
hoben oder gelöscht, sofern nicht die Spaltenadreß-
Wählleitung 32 angewählt ist. Auf diese Weise ist es mög
lich, den Entzerrungszustand nur eines Bitleitungspaares
in einer angewählten Spalte zu löschen.
Bei der Halbleiterspeicheranordnung gemäß Fig. 36 können
der Voraufladekreis 24 und der Entzerrerkreis 25, wie sie
oben beschrieben sind, für gleichzeitige Ansteuerung mit
der Voraufladekreis-Treiberleitung 31 verbunden sein.
Fig. 45 zeigt in einem Schaltbild den Voraufladekreis 24
und den Entzerrerkreis 25 in einer solchen Anordnung.
Weiterhin kann erfindungsgemäß im Voraufladekreis und im
Entzerrerkreis gemäß Fig. 45 ein gemeinsames NAND-Glied
anstelle eines NAND-Gliedes 43-1 im Voraufladekreis 24 und
eines NAND-Gliedes 43-2 im Entzerrerkreis 25 verwendet
werden. Fig. 46 veranschaulicht einen Voraufladekreis und
einen Entzerrerkreis 25, die ein solches NAND-Glied 43
gemeinsam benutzen.
Bei der die oben beschriebenen peripheren Schaltkreise
verwendenden Halbleiterspeicheranordnung sind die beiden
Bitleitungen (d. h. das Bitleitungspaar) 16-1 und 16-2
auf beiden Seiten der Plattenleitung 13 ausgebildet. Er
sichtlicherweise können jedoch diese peripheren Schalt
kreise auch in einem Fall verwendet werden, in welchem die
beiden Bitleitungen 16-1 und 16-2 auf beiden Seiten des
Leseverstärkers 20 geformt sind.
Die in Fig. 36 dargestellte Halbleiterspeicheranordnung
enthält alle oben beschriebenen peripheren Schaltkreise.
Erfindungsgemäß können jedoch diese Schaltkreise auch
selektiv eingesetzt werden.
Im folgenden ist ein Verfahren zum Betreiben der Halb
leiterspeicheranordnung gemäß Fig. 36 für das Auslesen und
Einschreiben von Information aus ihr bzw. in sie durch
Ansteuerung der peripheren Schaltkreise beschrieben.
In einem Voraufladezustand, in welchem sich ein Steuer
signal auf dem (hohen) Pegel H befindet, werden das
Voraufladesignal ΦPC und das Entzerrungssignal ΦEQ dem
Voraufladekreis 24 bzw. dem Entzerrerkreis 25 über die
Voraufladekreis-Treiberleitung (PC) bzw. 31 bzw. die
Entzerrer-Treiberleitung 35 eingespeist, um ein
entsprechendes Bitleitungspaar voraufzuladen und zu ent
zerren. In diesem Fall befinden sich alle Wortleitungen
(WL) bzw. 4 und alle Blindwortleitungen (DWL) bzw. 33 in
einem nicht-angewählten Zustand, wobei die Platten
leitungstreiber-Treiberleitungen 42, die I/O-Leitungs-
Verbindungssignalleitungen 37 und die Leseverstärker-
Aktivierleitungen (ACT) 49-1 bzw. () 49-2 nicht
aktiviert sind. Demzufolge befinden sich alle Platten
leitungen 13 in einem nicht angewählten Zustand, und das
Potential jeder Plattenleitung 13 bleibt gleich dem des
Bitleitungspaares.
Wenn eine Information aus einer beliebigen Speicherzelle
(M/C) bzw. 11 ausgelesen werden soll, werden das Steuer
signal auf den Pegel L gesetzt und Adressen abgerufen,
und es werden eine Wortleitung 4 sowie eine Blindwort
leitung 33 angewählt und aktiviert.
Die Spaltenadreß-Wählleitung (CSL) 32 wird ange
wählt, um das Spaltenadreß-Wählsignal ΦCSLn zu über
tragen. Anschließend wird das Voraufladelöschsignal
über die Voraufladekreis-Treiberleitungen 31 allen Vor
aufladekreisen 24 eingespeist. Da jedoch der Vorauflade
kreis 24 bei Eingang des Voraufladelöschsignals nicht
angesteuert wird, sofern nicht ein entsprechendes der
Spaltenadreß-Wählsignale 32, wie in Tabelle IV angegeben,
gewählt ist, wird nur der Aufladekreis 24 in der angewähl
ten Spalte zum Löschen des Voraufladezustands des Bitlei
tungspaares angesteuert.
Praktisch zur gleichen Zeit wird der Entzerrungszustand
löschzustand über die Entzerrerkreis-Treiberleitung 35
den Entzerrerkreisen 25 eingespeist, so daß nur der Ent
zerrerkreis 25 in der angewählten Spalte zum Löschen des
Entzerrungszustands des Bitleitungspaares angesteuert
wird.
Anschließend wird die Plattenleitungstreiber-Treiber
leitung 42 aktiviert, um das Plattenleitungs-Treibertrei
bersignal ΦPL dem Plattenleitungstreiber 55 einzuspeisen,
und der Plattenleitungstreiber 55 in der angewählten
Spalte wird angesteuert, um die Plattenleitung 13 zu akti
vieren. Durch diesen Vorgang wird die Information in der
Speicherzelle 11, die mit den aktivierten Wort- und
Plattenleitungen 4 bzw. 13 verbunden ist, zu der mit der
Speicherzelle 11 verbundenen Bitleitung (BL) bzw. 16-1
oder () bzw. 16-2 ausgezogen oder abgenommen, um eine
Potentialdifferenz zwischen den beiden Bitleitungen her
beizuführen.
Nach diesem Vorgang wird die Operation des Eingebens des
Plattenleiter-Treibersignals ΦPL zum Plattenleitungs
treiber 55 beednet, und die angewählte Plattenleitung 13
wird in den nicht angewählten Zustand zurückgeführt. Die
Leseverstärker-Aktiviersignale ΦACT und werden dem
Leseverstärker (S/A) bzw. 20 eingespeist. Infolgedessen
wird der Leseverstärker 20 in der angewählten Spalte
aktiviert, um die zwischen den beiden Bitleitungen (des
Paars) bestehende Potentialdifferenz zu verstärken.
Darüber hinaus wird die genannte Treiberleitung 42
aktiviert, um zu diesem Zeitpunkt die Plattenleitung 13 zu
aktivieren, und der Aktivierungszustand dieser Treiber
leitung 42 wird nach Ablauf einer vorbestimmten Zeitspanne
aufgehoben oder gelöscht, um die Plattenleitung 13 in den
nicht-angewählten Zustand zurückzubringen. Mit dieser
Operation wird Information in die zugegriffene Speicher
zelle 11 wieder eingeschrieben.
Weiterhin wird die I/O-Leitungsverbindungs-Signalleitung 37
aktiviert, um das Bitleitungspaar und das I/O-Leitungs
paar in der angewählten Spalte miteinander zu verbinden,
so daß die zum Bitleitungspaar ausgezogene Information zum
I/O-Leitungspaar übertragen und die Information entspre
chend einer logischen "1" oder "0" als ein Ausgangssignal
Dout ausgelesen wird.
Nach diesem Vorgang werden das Vorlaufladesignal ΦPC und
das Entzerrungssignal ΦEQ dem Vorlaufladekreis 24 bzw. dem
Entzerrerkreis 25 eingespeist. Wenn die angewählte Wort
leitung 4, die Blindwortleitung 33 und die Spaltenadreß-
Wählleitung (CSLn) bzw. 32 in den nicht-gewählten Zustand
zurückgesetzt worden sind, ist oder wird die Halbleiter
speicheranordnung gemäß Fig. 36 in einen Voraufladezustand
gesetzt, so daß ein Auslesezyklus abgeschlossen ist.
Beim Wiedereinschreiben von Information in die Halbleiter
speicheranordnung werden, ähnlich wie bei der oben be
schriebenen Ausleseoperation, Adressen abgerufen, um eine
Wortleitung 4 und eine Spaltenadreß-Wählleitung (CSL)
anzuwählen. Darüber hinaus wird ein Eingabesignal Din in
den Chip abgerufen, wobei seine Information zu einem
entsprechenden I/O-Leitungspaar übertragen wird.
Sodann werden ähnlich wie in der Ausleseoperation das
Voraufladelöschsignal und das Entzerrungszustand
löschsignal dem Voraufladekreis 24 bzw. dem Ent
zerrerkreis 25 eingespeist, um das Bitleitungspaar in der
angewählten Spalte voraufzuladen und zu entzerren. Die
I/O-Leitungsverbindungs-Signalleitung 37 wird zur Ver
bindung des Bitleitungspaares mit dem I/O-Leitungspaar
aktiviert, um damit die Information zum Bitleitungspaar zu
übertragen oder zu überführen. Zu diesem Zeitpunkt wird
das Plattenleitungstreiber-Ansteuer- oder -Treibersignal
ΦPL dem Plattenleitungstreiber 55 über die zugeordnete
Treiberleitung 42 eingespeist, um die Plattenleitung 13 in
der angewählten Spalte zu aktivieren. Nach Ablauf einer
vorbestimmten Zeitspanne wird die aktivierte Plattenleitung
13 in den nicht-angewählten Zustand rückgesetzt. Ähnlich
wie in der Wiedereinschreiboperation bei der oben be
schriebenen Ausleseoperation kann mittels dieser Operation
die zum Bitleitungspaar übertragene Information in die
Speicherzelle 1 bzw. 11 eingeschrieben werden, die mit den
angewählten Wort- und Plattenleitungen 4 bzw. 13 verbunden
ist.
Wie vorstehend beschrieben, sind bei der Anordnung gemäß
Fig. 36 alle peripheren Schaltkreise mit den Spalten
adreß-Wählleitungen (CSL) bzw. 32 verbunden, so daß die
nicht angesteuert werden, sofern nicht die (betreffenden)
Spaltenadreß-Wählleitungen 32 angewählt sind. Wenn somit
bei dieser Halbleiterspeicheranordnung eine Auslese/
Einschreiboperation durchgeführt werden soll, wobei die
Signalleitungen für die Ansteuerung der beschriebenen
peripheren Schaltkreise sequentiell aktiviert werden,
nachdem eine der Spaltenadreß-Wählleitungen 32 mittels
einer Spaltenadresse gewählt (worden) ist, können oder
brauchen somit nur die peripheren Schaltkreise in der
gleichen Spalte angesteuert zu werden. Hierdurch werden
die Geschwindigkeit jeder Operation erhöht und der
Strombedarf gesenkt.
Vorstehend ist das Verfahren zum Betreiben der
Halbleiterspeicheranordnung mit einer Speicherzelle der
Ausgestaltung gemäß Fig. 6 beschrieben worden. Im fol
genden ist die Durchführung einer Ausleseoperation bei der
Halbleiterspeicheranordnung mit einer Speicherzelle der
Ausgestaltung gemäß Fig. 9 erläutert; da hierbei eine
Wiedereinschreiboperation bezüglich einer zugegriffenen
Speicherzelle zu dem Zeitpunkt, zu dem die Auslese
operation abgeschlossen ist, automatisch ausgeführt worden
ist, braucht die in Fig. 23 veranschaulichte Widerein
schreiboperation nicht durchgeführt zu werden. Dies ist
deshalb der Fall, weil bei dieser Anordnung, ähnlich wie
bei einem DRAM, die Information entsprechend dem Vor
handensein/Fehlen einer in einem Kondensator, der eine
Speicherzelle bildet, gespeicherten Ladung gespeichert
wird. Fig. 47 veranschaulicht den Zeittakt jeder Operation
bei der Durchführung einer Ausleseoperation bei einer
solchen Halbleiterspeicheranordnung.
Es sei angenommen, daß bei dieser Halbleiterspeicher
anordnung der Kondensator aus einem normalen dielek
trischen Material besteht. In diesem Fall müssen gemäß
Fig. 47 vor dem Zurückführen einer Bitleitung auf den
Voraufladezustand in einer Zugriffsoperation entspre
chende Wort- und Spaltenleitungen aus dem im folgenden
angegebenen Grund in den nicht-gewählten Zustand
zurückgesetzt werden. Wenn für einen Kondensator ein
normales dieelektrisches Material verwendet wird, ändert
sich mit einer Änderung der Potentialdifferenz zwischen
den beiden Elektroden des Kondensators gemäß Fig. 1B die
im Kondensator gespeicherte Ladungsmenge beträchtlich, und
zwar im Gegensatz zum Fall der Verwendung eines ferro
elektrischen Materials für den Kondensator. Bei einer
einen solchen Kondensator verwendenden Speicherzelle werden
daher die Bitleitungen in den Voraufladezustand zurück
geführt oder rückgesetzt (restored), während sich Wort
leitung und Spaltenleitung in einem angewählten Zustand
befinden, und der Kondensator der Speicherzelle ist oder
wird elektrisch mit den Bitleitungen verbunden; dabei kann
die im Kondensator aufgespeicherte Ladung zwischen den
Bitleitungen übertragen werden und zu einem Verlust der in
der Speicherzellen gespeicherten Information führen.
Außerdem können bei der erfindungsgemäßen Halbleiter
speicheranordnung nach dem Eingeben des Eingangs- oder
Eingabesignals Din zum Bitleitungspaar in einer vor
bestimmten Spalte mehrere Wortleitungen gleichzeitig
angewählt werden, um Information in eine Anzahl von
Speicherzellen in der gleichen Spalte einzuschreiben,
Fig. 48 veranschaulicht den Zeittakt jedes Vorgangs bei
Durchführung einer Einschreiboperation bei der Halb
leiterspeicheranordnung mit einer Speicherzelle der
Ausgestaltung gemäß Fig. 6.
Wenn gemäß Fig. 48 ein Einschreibfreigabesignal den
Pegel L besitzt, wenn sich das Steuersignal vom Pegel H
auf den Pegel L ändert (ähnlich wie bei der Einschreib
operation gemäß Fig. 27), wird das Eingabesignal Din in
den Chip abgerufen, und seine Information wird über ein
entsprechendes I/O-Leitungspaar zum Bitleitungspaar in
einer angewählten Spalte übertragen. Danach werden
sequentiell Zeilenadressen gewählt, und die Information
wird sequentiell in die an die angewählten Wortleitungen
angeschlossenen Speicherzellen eingeschrieben. Genauer
gesagt: Wenn gemäß Fig. 48 eine Wortleitung WLi durch eine
Spaltenadresse angewählt oder angesteuert ist und das
Potential einer Plattenleitung PL1 in einer angewählten
Spalte auf VCC angehoben und anschließend auf VSS
zurückgeführt wird, wird eine Information in eine mit der
Wortleitung WLi und der Plattenleitung PL1 verbundene
Speicherzelle (M/C)li eingeschrieben.
Wenn eine Wortleitung WLj angewählt ist und das Potential
der Plattenleitung PL1 auf VCC angehoben und anschlie
ßend auf VSS rückgesetzt wird, wird Information in eine
mit der Wortleitung WLj und der Plattenleitung PL1 ver
bundene Speicherzelle (M/C)lj eingeschrieben oder ein
gelesen. Wenn Wortleitungen sequentiell angewählt werden
oder sind und das Potential der Plattenleitung PL1 auf VCC
angehoben und anschließend auf VSS rückgesetzt wird, so
oft eine Wortleitung angewählt wird, kann auf ein Bit
leitungspaar einer angewählten Spalte ausgezogene bzw.
abgenommene Information in mehrere mit den Bitleitungs
paaren verbundene Speicherzellen eingeschrieben oder
eingelesen werden.
Wenn eine Einschreiboperation an einer Speicherzelle in
einer angewählten Spalte abgeschlossen ist, ändern sich
Signale und vom Pegel L auf den Pegel H, und ein
Bitleitungspaar, zu dem das Eingabesignal Din abgerufen
wird, wird in einen Voraufladezustand gesetzt, während
eine angewählte Wortleitung in den nicht-angewählten
Zustand rückgesetzt wird.
Vorstehend ist ein Beispiel für die Mehrfachwahl von
Wortleitungen in einer Anfangs- oder Früheinschreib
operation beschrieben worden. Bei der erfindungsgemäßen
Halbleiterspeicheranordnung kann jedoch eine Mehrfach
wahl von Wortleitungen in einer Auslese/Modifizier/
Einschreiboperation vorgenommen werden, um Information in
mehrere in der gleichen Spalte befindliche Speicherzellen
einzuschreiben.
Bei der erfindungsgemäßen Halbleiterspeicheranordnung
braucht fernerhin die Mehrfachwahl von Wortleitungen nur
dann vorgenommen zu werden, wenn ein Betriebstest der
Anordnung durchgeführt werden soll, um damit Information
in eine Anzahl von Speicherzellen in der gleichen Spalte
einzuschreiben. Fig. 49 veranschaulicht den Zeittakt der
einzelnen Vorgänge bei Durchführung einer solchen Ein
schreiboperation.
Wenn sich ein Teststeuersignal vom Pegel H auf den
Pegel L ändert, wird die Halbleiterspeicheranordnung auf
einen Testmodus umgeschaltet, um eine Mehrfachwahl von
Wortleitungen zu erlauben. Bei dieser Anordnung wird,
ähnlich wie bei dem anhand von Fig. 48 beschriebenen
Betriebsverfahren, das Eingabesignal Din in den Chip
abgerufen, um zu einem Bitleitungspaar in einer ange
wählten Spalte übertragen zu werden.
Nach diesem Vorgang werden Wortleitungen sequentiell durch
Zeilenadressen angewählt. In der Einschreiboperation gemäß
Fig. 49 braucht dabei das Potential einer Plattenleitung
nicht beim jedesmaligen Wählen einer Wortleitung ange
hoben zu werden. In dieser Einschreiboperation ändert sich
das Signal vom Pegel L auf den Pegel H nach Abschluß
einer Mehrfachwahl von Wortleitungen, und das Potential
der Plattenleitung wird auf VCC angehoben und anschießend
auf VSS abgesenkt. Von den mit dem Bitleitungspaar, zu dem
die Information abgerufen wird, verbundenen Speicherzellen
wird daher Information gleichzeitig in alle Speicherzellen
eingelesen oder eingeschrieben, die auch mit der gewählten
Wortleitung verbunden sind.
Anschließend ändern sich ähnlich wie bei der Einschreib
operation gemäß Fig. 48 die Signale und vom Pegel L
auf den Pegel H; das Bitleitungspaar, zu dem das Eingabe
signal Din abgerufen ist, wird wieder aufgeladen, und die
angewählten Wortleitungen werden in den nicht-angewählten
Zustand zurückgeführt.
Da bei der Halbleiteranordnung, bei welcher die
Mehrfach von Wortleitungen im Testmodus auf diese
Weise möglich ist, Information gleichzeitig in Speicher
zellen der gleichen Spalte eingeschrieben werden kann,
wird die für einen Betriebstest der Anordnung erforder
liche Zeit beträchtlich verkürzt.
Ähnlich wie bei der vorher beschriebenen Anordnung kann
weiterhin erfindungsgemäß bei der Halbleiterspeicher
anordnung mit der Speicherzelle des Aufbaues gemäß Fig. 9
bei der Mehrfachwahl von Wortleitungen Information in
mehrere Speicherzellen in der gleichen Spalte einge
schrieben werden. Fig. 50 veranschaulicht den Zeittakt der
einzelnen Vorgänge bei Durchführung der angegebenen
Einschreiboperation bei einer solchen Halbleiterspeicher
anordnung.
Da bei dieser Anordnung die Information entsprechend dem
Vorhandensein/Fehlen einer in einem Kondensator, der eine
Speicherzelle bildet, aufgespeicherten Ladung gespeichert
wird, wird dann, wenn die oben beschriebene Einschreib
operation durchgeführt werden soll, Information zu einem
Bitleitungspaar abgerufen, und Wortleitungen werden
sequentiell angewählt, nachdem das Potential einer
Spaltenleitung in der gleichen Spalte wie das betreffen
de Bitleitungspaar angehoben (worden) ist. Auf diese Weise wird
beim jedesmaligen Anwählen einer Wortleitung Information
in einer Speicherzelle eingeschrieben, die mit der ange
wählten Wortleitung verbunden und in der gleichen Spalte
wie das betreffende Bitleitungspaar angeordnet ist.
Wenn bei der erfindungsgemäßen Anordnung eine Einschreib
operation mittels einer Mehrfachwahl von Wortleitungen auf
oben beschriebene Weise durchgeführt werden soll, kann als
peripherer Schaltkreis ein statischer Zeilenadreßpuffer
verwendet werden, welcher sequentiell externe Eingangs-
oder Eingabeadressen abzunehmen und diese in interne
Adressen umzuwandeln vermag. Außerdem kann als Wort
leitungsdekodierer ein ODER-Typ-Dekodierer verwendet
werden, der für eine Mehrfachwahl von Wortleitungen ge
eignet ist.
Da beim oben beschriebenen Verfahren zum Betreiben der
Halbleiterspeicheranordnung gemäß der Erfindung eine
Ansteueroperation und dergleichen im Operationsmodus
lediglich für die peripheren Schaltkreise in einer
angewählten Spalte durchgeführt werden, können Zeit
aufwand und Strombedarf für jede Operation gesenkt wer
den.
Beim oben beschriebenen Betriebsverfahren wird eine
externe Abrufoperation von Zeilen- und Spaltenadressen
durch das 1-Stift-Steuersignal gesteuert. Die Er
findung ist jedoch nicht hierauf beschränkt. Beispiels
weise kann ein Adreß-Multiplexschema angewandt werden.
Dabei werden eine Zeilenadresse und eine Spaltenadresse
mittels Signalen und zu unterschiedlichen Zeit
punkten abgerufen.
Im folgenden ist anhand der Fig. 51 bis 60 ein anderes
Verfahren zum Betrieben der erfindungsgemäßen Halb
leiterspeicheranordnung beschrieben.
Fig. 51 veranschaulicht in einem Schaltbild ein Beispiel
für ein Speicherzellenarray bei der Halbleiterspeicher
anordnung gemäß der Erfindung. Fig. 52 veranschaulicht ein
anderes derartiges Speicherzellenarray.
Gemäß den Fig. 51 und 52 besteht eine Speicherzelle in der
erfindungsgemäßen Anordnung aus einem ferroelektrischen
Kondensator 18 und einem MOS-Transistor 17 als Schalt
transistor. Eine Elektrode des ferroelektrischen Konden
sators 18 ist mit einer Bitleitung (BL) bzw. 16-1 oder
() bzw. 16-2 über Source- und Drainelektrode des MOS-
Transistors 17 verbunden. Die andere Elektrode des ferro
elektrischen Kondensators 18 ist mit einer Plattenleitung
(PL) bzw. 13 verbunden, während die Gateelektrode des
MOS-Transistors 17 an eine Wortleitung (WL) bzw. 4 ange
schlossen ist.
Beim Speicherzellenarray gemäß Fig. 51 besteht ein
Speicherzellenarray (bzw. eine Speicherzelle) 11 aus einem
MOS-Transistor 17 und einem ferroelektrischen Kondensator
18. Beim Speicherzellenarray gemäß Fig. 52 besteht eine
Speicherzelle 11 aus zwei MOS-Transistoren 17-1 und 17-2
sowie zwei ferroelektrischen Kondensatoren 18-1 und 18-2.
Bei der Speicherzelle 11 gemäß Fig. 52 sind die beiden
ferroelektrischen Kondensatoren 18-1 und 18-2 stets in
einem komplementären Polarisationszustand gehalten.
Derartige Speicherzellen 11 sind in einer Matrixform
angeordnet. Weiterhin sind Wortleitungen 4 ausgebil
det, daß sie Bitleitungen 16-1 und 16-2 unter einem
rechten Winkel kreuzen oder schneiden, während Platten
leitungen 13 parallel zu den Bitleitungen 16-1 und 16-2
vorgesehen sind. Die Speicherzellenarrays gemäß den
Fig. 51 und 52 kennzeichnen sich dadurch, daß die Wort
leitungen 4 die Plattenleitungen 13 unter einem rechten
Winkel kreuzen. Erfindungsgemäß ist ein Speicherzellen
array nicht auf diese spezielle Anordnung beschränkt,
vielmehr kann auch die Anordnung des bisherigen Speicher
zellnarrays gemäß Fig. 4 angewandt werden, bei welcher
die Wortleitungen 4 und die Plattenleitungen 13 parallel
zueinander ausgebildet sind.
Bei den Speicherzellenarrays gemäß den Fig. 51 und 52 sind
die beiden Bitleitungen 16-1 und 16-2, die ein Bitlei
tungspaar bilden, auf beiden (gegenüberliegenden) Seiten
der Plattenleitung 13 ausgebildet oder vorgesehen, wobei
ein gemeinsamer Leseverstärker für das Bitleitungspaar
vorgesehen ist. Diese Anordnung ist die gleiche wie bei
einem gefalteten Bitleitungsschema eines DRAMs. Ähnlich
wie bei einem DRAM eines offenen Bitschemas kann außerdem
erfindungsgemäß ein mit einem gemeinsamen Leseverstärker
verbundenes Bitleitungspaar auf beiden Seiten des Lese
verstärkers ausgebildet oder vorgesehen sein. Vorzugs
weise wird jedoch ein Bitleitungspaar auf beiden Seiten
einer Plattenleitung geformt, wie dies beim beschriebenen
gefalteten Bitleitungsschema (folded bit line scheme) der
Fall ist.
Bei den Speicherzellenarrays gemäß den Fig. 51 und 52 ist
weiterhn ein MOS-Transistor als Schalttransistor vorge
sehen. Die Erfindung ist jedoch nicht hierauf beschränkt.
Beispielsweise kann ein MOS-Transistor mit einem auf
seinem Gateelektrodenteil erzeugten Nitridfilm verwendet
werden.
Das Speicherzellenarray gemäß Fig. 51 wird nach dem in den
Fig. 10A bis 10I und 11A bis 11J dargestellten Verfahren
oder nach dem Verfahren gemäß den Fig. 12A bis 12G und 13A
bis 13H hergestellt.
Durch Hinzufügung zweckmäßiger peripherer Schaltkreise zum
beschriebenen Speicherzellenarray kann erfindungsgemäß
eine Halbleiterspeicheranordnung gebildet werden, die für
das Einschreiben, Halten und Auslesen von digitaler
Information in bzw. aus beliebigen Speicherzellen geeignet
ist. Fig. 53 veranschaulicht in einem Blockschaltbild eine
derartige Halbleiterspeicheranordnung.
Die Halbleiterspeicheranordnung gemäß Fig. 53 wird durch
Hinzufügung der folgenden peripheren Schaltkreise zum
Speicherzellenarray gemäß Fig. 51 erhalten: Ein Wort
leitungsdekodierer 19, Leseverstärker (S/A) bzw. 20,
Blindzellen (D/C) bzw. 21, ein Blindwortleitungsdeko
dierer 22, I/O-Verbindungskreise 23, Voraufladekreise 24,
Entzerrerkreise 25, Plattenleitungstreiber 55 und ein
Spaltenadreß-Wählleitungsdekodierer 36.
Bei dieser Anordnung sind die Leseverstärker 20, die
I/O-Verbindungskreise 23, die Voraufladekreise 24, die
Entzerrerkreise 25 und die Plattenleitungstreiber 55, die
jeweils in Einheiten von Spalten angeordnet sind, jeweils
mit Signalleitungen 49-1, 49-2, 37, 31, 35 bzw. 42 zum
Übertragen von Ansteuer- oder Treibersignalen und Spalten
adreß-Wählleitungen (CSL) bzw. 32 verbunden. Die peri
pheren Schaltkreise werden durch Signale gesteuert, die
über diese beiden Arten von Signalleitungen übertragen
werden.
Die Fig. 54, 55, 45, 57 und 58 sind detaillierte Schalt
bilder des Leseverstärkers 20, des I/O-Verbindungs
kreises 23, des Voraufladekreises 24, des Entzerrerkrei
ses 25 bzw. des Plattenleitungstreibers 55.
Bei dieser Halbleiterspeicheranordnung werden Signale zur
Ansteuerung der Plattenleitungstreiber 55 über die Plat
tenleitungstreiber-Ansteuer- oder -Treiberleitungen 42 zu
allen in Einheiten von Spalten angeordneten Platten
leitungstreibern 55 übertragen. Die Plattenleitungstrei
ber 55 werden jedoch nicht bei Empfang lediglich der oben
genannten, über die angegebenen Treiberleitungen 42 über
tragenen Signale angesteuert, sondern nur dann angesteu
ert, wenn hochpegelige Signale über die Spaltenadreß-
Wählleitungen (CSL) bzw. 32 übertragen werden. Die
Plattenleitungstreiber 55 können daher selektiv durch
Anwählen der Spaltenadreß-Wählleitungen 32 mittels
Spaltenadressen angesteuert werden.
Bei der Halbleiterspeicheranordnung gemäß Fig. 53 sind
die Spaltenadreß-Wählleitungen 32 mit dem diesen
zugeordneten Dekodierer 36 verbunden, so daß das Wählen
oder Anwählen der Spaltenadreß-Wählleitungen 32 durch
deren zugeordneten Dekodierer 36 durchgeführt wird.
Die anderen, in Einheiten von Spalten angeordneten
peripheren Schaltkreise werden ebenfalls durch Signale
gesteuert, die über die beiden Arten von Signalleitun
gen, einschließlich der Spaltenadreß-Wählleitungen 32
übertragen werden, und können somit selektiv durch Wählen
der Spaltenadreß-Wählleitungen 32 mittels Spalten
adressen angesteuert werden.
Bei der Anordnung gemäß Fig. 53 sind weiterhin die Lese
verstärker 20, die I/O-Verbindungskreise 23, die Vorauf
ladekreise 24, die Entzerrerkreise 25 und die Platten
leitungstreiber 55 jeweils mit gemeinsamen Spalten
adreß-Wählleitungen 32 verbunden. Wenn bei dieser Anord
nung eine der Spaltenadreß-Wählleitungen 32 angewählt ist
oder wird und die Signalleitungen für die Ansteuerung der
angegebenen peripheren Schaltkreise aktiviert sind oder
werden, können lediglich die peripheren Schaltkreise in
der gleichen Spalte sequentiell angesteuert werden wo
durch große Einsparungen bezüglich Zugriffszeit und
Stromverbrauch erzielt werden. Dabei wird der Zeitpunkt
oder Zeittakt der Aktivierung jedes Signals durch einen
entsprechenden Takt gesteuert.
Auch wenn bei dieser Anordnung die peripheren Schaltkreise
nicht mit der Adreß-Wählleitung 32 der gleichen Spalte
verbunden sind, können die peripheren Schaltkreise in der
gleichen Spalte angewählt werden, wenn das gleiche Signal
über die Spaltenadreß-Wählleitungen 32 eingegeben wird,
mit denen die peripheren Schaltkreise jeweils verbunden
sind.
Weiterhin sind bei der Anordnung gemäß Fig. 53 jeder
Voraufladekette 24 und jeder Entzerrerkreis 25 mit
unterschiedlichen Signalleitungen verbunden, so daß
Signale diesen Kreisen 24 und 25 über die Vorauflade
kreis-Treiberleitungen (PC) bzw. 31 bzw. die Entzerrer
kreis-Treiberleitung 35 zugespeist werden. Dies bedeutet,
daß diese Kreise unabhängig (voneinander) gesteuert wer
den. Bei dieser Anordnung kann jedoch jeder Vorauflade
kreis und jeder Entzerrerkreis für gleichzeitige An
steuerung mit der Voraufladekreis-Treiberleitung 35
verbunden sein.
Bei dieser Anordnung können alle Plattenleitungen 13
mit dem Plattendekodierer verbunden sein, ohne daß die
Plattenleitungstreiber 55 in Einheiten von Spalten
angeordnet werden, so daß das Anwählen der Platten
leitungen 13 durch den Plattenleitungsdekodierer erfol
gen kann.
Im folgenden ist ein Verfahren zum Betreiben der Halb
leiterspeicheranordnung gemäß Fig. 53 erläutert.
Fig. 59 veranschaulicht den Zeittakt jedes Vorgangs beim
Einschreiben von Information in die Halbleiterspeicher
anordnung. Nachstehend ist anhand von Fig. 59 eine
Einschreiboperation bei der Halbleiterspeicheranordnung
gemäß Fig. 53 erläutert.
In diesem Fall wird im Betrieb der Halbleiterspeicher
anordnung durch eine Stromquellenspannungs- oder
Speisespannungs-Erzeugungseinheit ein Potential von VSS
extern (von außen her) und ständig an ein p-Typ-
Siliziumsubstrat angelegt. Wenn bei der erfindungsge
mäßen Anordnung jede Speicherzelle (M/C) bzw. der
Halbleiterspeicheranordnung einen Aufbau aufweist, bei dem
p-Typ-Source- und-Drainzonen in einem n-Typ- Silizium
substrat erzeugt sind, wird das Substratpotential des
n-Siliziumsubstrats auf VCC gesetzt.
Wenn eine Information in die Halbleiterspeicheranordnung
eingeschrieben werden soll, wird ein Signal (Chip
freigabesignal) vom Pegel H auf den Pegel L geändert,
während ein Signal (Einschreibfreigabesignal) den Pegel
L aufweist. Aufgrund dieses Vorgangs identifiziert die
Halbleiterspeicheranordnung die folgende Reihe von Opera
tionen als Einschreibzyklus.
Wenn das Signal auf den Pegel L übergeht, werden die
Adresse der Speicherzelle 11, in welche Information ein
geschrieben wird, und Einschreibinformationseinheiten
extern einem Adreß-Stift bzw. einem Din-Stift zugespeist.
In einem Voraufladezustand, in welchem das Signal den
Pegel H besitzt, wird das Voraufladepotential eines
betreffenden Bitleitungspaares auf VSS gesetzt, während
das Potential der betreffenden Plattenleitung (PL) bzw.
13 ebenfalls auf VSS bleibt. Bei dieser Ausführungsform
werden eine externe Abrufoperation für eine Adresse und
dergleichen durch ein 1-Stift-Steuersignal gesteuert.
Die Erfindung ist jedoch nicht darauf beschränkt. Bei
spielsweise kann ein Adreß-Multiplexschema angewandt
werden, bei dem eine Zeilenadresse oder eine Spalten
adresse unter Verwendung von Signalen und zu
verschiedenen Zeitpunkten abgerufen werden.
Wenn das Signal auf den Pegel L gesetzt ist, deko
diert der Spaltenadreß-Wählleitungs-Dekodierer 36 die
Spaltenadresse zum Wählen einer der Spaltenadreß-
Wählleitungen (CSL) bzw. 32. Das Potential der ange
wählten Spaltenadreß-Wählleitung 32 steigt dabei von VSS
auf VCC an. Die Potentiale aller anderen, nicht ange
wählten Spaltenadreß-Wählleitungen 32 bleiben auf dem
Potential VSS.
Anschließend werden ein Voraufladelöschsignal und ein
Entzerrungszustandlöschsignal dem Voraufladekreis 24
bzw. dem Entzerrerkreis 25 über die Voraufladekreis-
Treiberleitung (PC) 13 bzw. die Entzerrerkreis-
Treiberleitung 35 eingespeist, um damit den Vorauflade
zustand und den Entzerrungszustand des Bitleitungspaares
lediglich in der angewählten Spalte aufzuheben bzw. zu
löschen.
Praktisch zum gleichen Zeitpunkt dekodiert der Wortlei
tungsdekodierer 18 die Zeilenadresse zum Wählen einer der
Wortleitungen (WL) bzw. 4. Wenn über die angewählte Wort
leitung 4 ein Ansteuer- oder Treibersignal übertragen
wird, wird der MOS-Transistor der mit der Wortleitung 4
verbundenen Speicherzelle 11 durchgeschaltet. Der Zeit
punkt der Wahl dieser Wortleitung 4 kann vor oder nach dem
Löschen des Voraufladezustands des Bitleitungspaars ge
setzt werden. Da das Potential sowohl des Bitleitungs
paares als auch der Plattenleitung auf VSS gesetzt ist,
tritt außerdem zu diesem Zeitpunkt keine Änderung im
Polarisationszustand eines ferroelektrischen Kondensators
in der Speicherzelle 11 auf, in welcher der MOS-Transistor
durchgeschaltet (worden) ist.
Zwischenzeitlich wird eine Einschreibinforamtion in einen
Din-Puffer abgerufen, und die Potentiale der Einschreib
informationseinheiten werden, wie die Potentiale VSS oder
VCC, in der I/O-Leitung (I/O) bzw. 34-1 und in der Lei
tung () bzw. 34-2, d. h. in einem I/O-Leitungs
paar, aufgeladen oder geändert (charged).
Ein I/O-Leitungsverbindungssignal ΦI/O wird den I/O-Ver
bindungskreisen 23 über die I/O-Leitungsverbindungssignal-
Leitung 37 eingespeist, um das Bitleitungspaar der an
gewählten Spalte mit dem I/O-Leitungspaar zu verbinden.
Als Ergebnis werden die Potentiale VSS und VCC des I/O-
Leitungspaars zu dem mit ihm verbundenen Bitleitungspaar
übertragen. Wenn zu diesem Zeitpunkt das Potential VCC zur
Bitleitung (BL) bzw. 16-1 oder () bzw. 16-2 übertragen
wird, die mit der Speicherzelle (M/C) bzw. 114940 00070 552 001000280000000200012000285911482900040 0002004118847 00004 14821< verbunden
ist, zu der ein Zugriff durch Wählen der Zeilen- und
Spaltenadressen hergestellt ist, wird unmittelbar
Information entsprechend "1" in die Speicherzelle 11
eingeschrieben, weil das Potential der Plattenleitung (PL)
bzw. 13 gleich VSS und der MOS-Transistor der Speicher
zelle 11 durchgeschaltet ist.
Wenn das Potential VCC zu der mit der Speicherzelle 11
verbundene Bitleitung 16-1 oder 16-2 übertragen wird,
wird die Information eingeschrieben oder eingelesen, wenn
ein Ansteuer- oder Treibersignal über die Plattenleitung
13 in der angewählten Spalte übertragen wird. Insbesondere
wird dabei ein Plattenleitungstreiber-Ansteuer- oder
-Treibersignal ΦPL dem Plattenleitungstreiber 55 über die
zugeordnete Ansteuer- oder Treiberleitung 42 eingespeist,
um die Plattenleitungstreiber 55 der angewählten Spalte
anzusteuern und damit das Potential der Plattenleitung 13
von VSS auf VCC anzuheben. Nach Ablauf einer vorbestimmten
Zeitspanne wird das Plattenleitungstreiber-Treibersignal
ΦPL deaktiviert, und das Potential der Plattenleitung 13
wird auf VSS gesenkt. Da der MOS-Transistor der Speicher
zelle 11, in welche die Information eingeschrieben werden
soll, durchgeschaltet ist, wird eine Information entspre
chend "0" zu diesem Zeitpunkt in die Speicherzelle 11
eingeschrieben. Mit anderen Worten: In der Einschreib
operation dieser Ausführungsform kann bei einer Zugriffs
operation unabhängig von der Information entsprechend "1"
oder "0" Information in die Ziel-Speicherzelle 11 einge
schrieben werden.
Wenn bei der erfindungsgemäßen Halbleiterspeicheranordnung
ein Zugriff zur Speicherzelle (M/C) bzw. 11 erfolgen soll,
wird die nachstehend angegebene Potentialdifferenz zwi
schen den beiden Elektroden des ferroelektrischen Konden
sators jeder anderen Speicherzellen 11 in der gleichen
Spalte wie die zugegriffene Speicherzelle herbeigeführt:
(Cd · VCC)/(Cf + Cd).
Darin bedeuten: Cd=Kapazität einer Vearmungsschicht
zwischen dem p-Siliziumsubstrat und der n-Diffusionszone
und Cf=Kapazität des ferroelektrischen Kondensators. Zur
Verhinderung einer Polarisationsumkehrung (Umpolung) im
ferroelektrischen Kondensator zu diesem Zeitpunkt muß der
Kondensator mit einer Koerzitivspannung V₀ ausgelegt sein,
die sich wie folgt bestimmt:
(Cd · VCC)/(Cf + Cd) < V₀ ≦ VCC.
Bei dieser Ausführungsform wird nach Herstellung eines
Zugriffs zur Speicherzelle 11 das dem I/O-Verbindungs
kreis 23 eingespeiste I/O-Leitungsverbindungssignal ΦI/O
deaktiviert (disabled), und die beiden Bitleitungen, zu
denen die Potentiale VSS und VCC übertragen sind, werden
von dem I/O-Leitungspaar getrennt. Weiterhin werden ein
Voraufladesignal ΦPC und ein Entzerrungssignal ΦEQ dem
Voraufladekreis 24 bzw. dem Entzerrerkreis 25 eingegeben,
um das Bitleitungspaar voraufzuladen. Zu diesem Zeitpunkt
beträgt das Voraufladepotential des Bitleitungspaars VSS,
d. h. es ist gleich dem an das p-Siliziumsubstrat
angelegten Substratpotential, und das Potential der
Plattenleitung (PL) bzw. 13 ist ebenfalls auf VSS gesetzt.
Die durch den Wortleitungsdekodierer 19 angewählte Wort
leitung (WL) bzw. 4 wird in den nicht-angewählten Zustand
zurückgeführt, wobei der MOS-Transistor der mit der Wort
leitung 4 verbundenen Speicherzelle 11 zum Sperren ge
bracht wird. Danach wird das Signal CE wiederum auf den
(hohen) Pegel H gesetzt, und die durch den Spaltenadreß-
wählleitungs-Dekodierer 36 angewählte Spaltenadreß-Wähl
leitung (CSL) bzw. 32 wird in den nicht angewählten Zu
stand gebracht. Darüber hinaus wird das I/O-Leitungspaar
vom Din-Puffer getrennt und damit auf ein Potential von
1/2 VCC gesetzt, d. h. in einen Voraufladezustand
gebracht, worauf die Reihe der Operationen im Einschreib
modus abgeschlossen ist.
Erfindungsgemäß findet ein Einschreibvorgang zu den oben
beschriebenen Betriebszeitpunkten derart statt, daß das
Potential eines Speicherknotenpunkts bei Beendigung der
Operation bzw. des Betriebs gleich dem Substratpotential
des Halbleitersubstrats eingestellt werden kann. Wenn
weiterhin die mittels der oben beschriebenen Operationen
eingeschriebene Information erhalten bleiben soll, wird
das Potential der Plattenleitung vorzugsweise auf VSS
gehalten, um die Potentiale der beiden Elektroden des
ferroelektrischen Kondensators der Speicherzelle einander
gleich einzustellen.
Fig. 60 veranschaulicht den Zeitpunkt der einzelnen
Vorgänge bei der Informationsauslesung aus der Halb
leiterspeicheranordnung gemäß Fig. 53.
Wenn eine Ausleseoperation durchgeführt werden soll, wird
das Signal vom Pegel H auf den Pegel L gesenkt, während
das Signal auf dem Pegel H bleibt. Mit dieser Opera
tion identifiziert die Halbleiterspeicheranordnung die
folgende Reihe von Operationen als Auslesezyklus.
Wenn das Signal , ähnlich wie bei der oben beschriebenen
Einschreiboperation, auf den Pegel L gesetzt wird oder
ist, wird eine der Spaltenadreß-Wählleitungen (CSL)
32 durch den zugeordneten Dekodierer 36 angewählt. Das
Potential der angewählten Spaltenadreß-Wählleitung 32
wird von VSS auf VCC erhöht. Danach werden, ähnlich wie in
der Einschreiboperation, die Vorauflade- und Entzerrungs
zustände eines entsprechenden Bitleitungspaars aufgehoben
oder gelöscht. Praktisch zur gleichen Zeit wird eine der
Wortleitungen (WL) bzw. 4 gewählt. Wenn ein Treibersignal
zur angewählten (oder auch angesteuerten) Wortleitung 4
übertragen wird, schaltet der MOS-Transistor der mit der
angewählten Wortleitung 4 verbundenen Speicherzelle (M/C)
bzw. 11 durch.
Anschließend wird das Plattenleitungstreiber-Ansteuer
signal ΦPL dem Plattenleitungstreiber 55 über die zuge
ordnete Treiber- bzw. Ansteuerleitung 42 zugespeist, um
die Plattenleitungstreiber 55 der angewählten Spalte so
anzusteuern, daß das Potential der Plattenleitung (PL)
bzw. 13 von VSS auf VCC ansteigt und damit das Ansteuer-
oder Treibersignal übertragen wird. Auf diese Weise wird
die in der Speicherzelle 11, die mit der Plattenleitung 13
und der angewählten Wortleitung 4 verbunden ist, gespei
cherte Information zu der angeschlossenen Bitleitung (BL)
bzw. 16-1 oder () bzw. 16-2 ausgezogen bzw. abgenommen.
Im folgenden ist ein Fall erläutert, in welchem eine
derartige Information auf die Bitleitung 16-1 abgenommen
wird. In diesem Fall wird das Potential der Bitleitung
16-1 stark erhöht, wenn die in der Speicherzelle 11 ge
speicherte Information gleich "1" ist, und es wird
geringfügig erhöht, wenn die Information eine "0" ist.
Zwischenzeitlich werden die Blindwortleitungen (DWL)
33-1 und 33-2 durch den betreffenden Dekodierer 22 an
gewählt, um die Blindzelle (D/C) bzw. 21 so anzusteuern,
daß das Potential der Bitleitung 16-2 auf eine mittlere
Größe zwischen den Potentialen der Bitleitung 16-1 ge
setzt wird, die jeweils gesetzt oder vorgegeben werden,
wenn die ausgezogenen Informationseinheiten gleich "1" und
"0" sind.
Wenn die in der Speicherzelle 11 gespeicherte Information
zur Bitleitung 16-1 ausgezogen wird, um eine Potential
differenz zwischen den beiden Bitleitungen herbeizuführen,
werden die Leseverstärker-Aktiviersignale ΦACT und
den Leseverstärkern (S/A) 20 über die zugeordneten
Aktivierleitungen (ACT) 49-1 und () 49-2
eingespeist. Infolgedessen wird der Leseverstärker 20 in
der angewählten Spalte aktiviert. Um in diesem Fall eine
Hochgeschwindigkeits-Leseoperation (sensing operation)
durchzuführen, wird das Signal zum Aktivieren des
PMOS-Flipflop-Kreises des Leseverstärkers 20 vor dem
Signal ΦACT zum Aktivieren des NMOS-Flipflop-Kreises des
Leseverstärkers 20 eingespeist. Auf diese Weise wird die
Potentialdifferenz zwischen den beiden Bitleitungen
verstärkt, so daß das eine Potential auf VCC und das
andere Potential auf VSS festgelegt wird.
Anschließend wird das I/O-Leitungsverbindungssignal
ΦI/O den I/O-Verbindungskreisen 23 über die zugeordnete
Signalleitung 37 eingegeben, um das Bitleitungspaar,
dessen Potentialdifferenz durch den Leseverstärker 20
verstärkt (worden) ist, mit dem entsprechenden I/O-
Leitungspaar zu verbinden und damit die zum Bitleitungs
paar ausgezogene Information zum I/O-Leitungspaar zu
übertragen. Hierauf wird diese Information über einen
Ausgabepuffer als Ausgangssignal Dout ausgelesen. Das
Bitleitungspaar und das I/O-Leitungspaar werden nach
Ablauf einer vorbestimmten Zeitspanne voneinander ge
trennt, d. h. wenn das I/O-Leitungsverbindungssignal
zum I/O-Verbindungskreis 23 deaktiviert wird. Anschlie
ßend werden die Potentiale des I/O-Leitungspaars jeweils
auf VSS bzw. VCC gehalten.
Bei der erfindungsgemäßen Anordnung wird nach dem
Ausziehen oder Abnehmen von Information von einer der
Speicherzellen 11 mittels der oben beschriebenen Opera
tionen eine Wiedereinschreiboperation an der betreffen
den Speicherzelle 11 durchgeführt. Wenn die in der
Speicherzelle 11 gespeicherte Information eine "0" ist,
wird der entsprechende Leseverstärker 20 auf oben be
schriebene Weise aktiviert. Als Ergebnis wird das
Potential der mit der Speicherzelle 11 verbundenen
Bitleitung (BL) bzw. 16-1 auf VSS fixiert, während das
Potential der Plattenleitung (PL) bzw. 13 auf VCC ge
halten wird. Zu diesem Zeitpunkt wird daher eine Wieder
einschreiboperation durchgeführt.
Wenn die in der Speicherzelle 11 gespeicherte Information
eine "1" ist, wird nach obiger Operation das Platten
leitungstreiber-Ansteuersignal ΦPL vom Plattenleitungs
treiber 55 deaktiviert (disabled), um das Potential der
Plattenleitung 13 auf VSS zurückzuführen. Anschließend
erfolgt eine Wiedereinschreiboperation. Mittels dieser
Operation wird die Information nach ihrer Auslegung in der
Speicherzelle 11 aufrechterhalten, unabhängig davon, ob die
in der Speicherzelle gespeicherte Information eine "1"
oder eine "0" ist.
Außerdem werden in der Ausleseoperation (gemäß der Erfin
dung) nach dem oben beschriebenen Zugriff zur Speicher
zelle 11 die Leseverstärker-Aktiviersignale ΦACT und
zum Leseverstärker 20 deaktiviert, um letzteren in den
nicht angewählten Zustand zurückzuführen. Sodann werden
das Voraufladesignal ΦPC und das Entzerrungssignal ΦEQ dem
Voraufladekreis 24 bzw. dem Entzerrerkreis 25 zum Vorauf
laden des Bitleitungspaars eingegeben. Zu diesem Zeitpunkt
entspricht das Voraufladepotential des Bitleitungspaares
VSS, d. h. es ist gleich dem an das p-Siliziumsubstrat
angelegten Substratpotential: Darüber hinaus wird das
Potential der Plattenleitung (PL) bzw. 13 auf VSS gesetzt.
Im Anschluß hieran wird die durch den Wortleitungsdeko
dierer 19 angewählte Wortleitung (WL) bzw. 4 in den nicht
angewählten Zustand zurückgeführt, so daß der MOS-Tran
sistor der mit der Wortleitung 4 verbundenen Speicherzelle
11 sperrt. Danach wird das Signal wiederum auf den
(hohen) Pegel H gesetzt, und die mittels des Spalten
adreß-Wählleitungs-Dekodierers 36 angewählten Spalten
adreß-Wählleitung (CSL) bzw. 32 wird in einen nicht an
gewählten Zustand gebracht. Darüber hinaus wird das I/O-
Leitungspaar vom Din-Puffer getrennt, so daß es ein
Potential von 1/2 VCC, d. h. einen Voraufladezustand
aufweist. Mit diesem Vorgang ist die Reihe der Operationen
im Auslesemodus abgeschlossen.
Erfindunggemäß kann durch Ausführung einer Auslese
operation zu den oben beschriebenen Betriebszeitpunkten
oder mit den beschriebenen Zeittakten das Potential eines
Speicherknotenpunktes nach Abschluß der Ausleseoperation
auf eine Größe gesetzt werden, welche dem Substratpoten
tial des Halbleitersubstrats gleich ist. Außerdem ist
ersichtlich, daß nach Abschluß einer solchen Auslese
operation die in der Speicherzelle 11 gespeicherte
Information vorteilhaft erhalten bleibt, während das
Potential der Plattenleitung 13 auf VSS gehalten wird
bzw. verbleibt und die Potentiale der beiden Elektroden
des ferroelektrischen Kondensators der Speicherzelle 11
einander gleich eingestellt werden.
Beim vorstehend beschriebenen Verfahren zum Betreiben der
erfindungsgemäßen Halbleiterspeicheranordnung wird nach
einem Zugriff zu einer Speicherzelle das Potential des
Speicherpotentials des Halbleitersubstrats gehalten. Wenn
außerdem der Voraufladezustand einer vorbestimmten Bit
leitung gelöscht oder aufgehoben wird, wird das Potential
der Bitleitung ebenfalls gleich dem Substratpotential
eingestellt. Hierdurch wird die Möglichkeit für Diffusion/
Verschiebung von Ladung vom Halbleitersubstrat zur Diffu
sionsschicht vermindert, welche weiche Fehler und eine
Beeinträchtigung der Auffrischcharakteristik herbei
führen würde.
Da ferner die Änderungen oder Abweichungen im Substrat
potential des Halbleitersubstrats klein sind, kann ein
sehr zuverlässiger Betrieb realisiert werden.
Claims (29)
1. Halbleiterspeicheranordnung mit
einer Vielzahl von in einer Matrixform unter Bildung von Zeilen und Spalten angeordneten Speicherzellen (11),
einer Anzahl von mit den Speicherzellen verbundenen ersten Ansteuer- oder Treiberleitungen (WL, 4) zum Übertragen eines ersten Ansteuer- oder Treibersignals zu den Speicherzellen, wobei eine der mehreren ersten Treiberleitungen mittels einer Zeilenadresse anwählbar ist,
einer Anzahl von mit den Speicherzellen verbundenen zweiten Ansteuer- oder Treiberleitungen (PL, 13) zum Übertragen eines zweiten Ansteuer- oder Treibersignals zu den Speicherzellen, wobei eine der mehreren zweiten Treiberleitungen mittels einer Spaltenadresse anwähl bar ist,einer Anzahl von mit den Speicherzellen verbundenen Auslese/Einschreibleitungen (BL, , 16-1, 16-2) zur Durchführung von Auslese/Einschreiboperationen bezüg lich der Speicherzellen und
einer Anzahl von mit den Auslese/Einschreibleitungen verbundenen Leseverstärkern (S/A, 20),
wobei einer der mehreren Leseverstärker mittels der Spaltenadresse anwählbar ist und die Speicherzellen in der gleichen Spalte über die Auslese/Einschreib leitungen mit dem gleichen Leseverstärker verbunden sind.
einer Vielzahl von in einer Matrixform unter Bildung von Zeilen und Spalten angeordneten Speicherzellen (11),
einer Anzahl von mit den Speicherzellen verbundenen ersten Ansteuer- oder Treiberleitungen (WL, 4) zum Übertragen eines ersten Ansteuer- oder Treibersignals zu den Speicherzellen, wobei eine der mehreren ersten Treiberleitungen mittels einer Zeilenadresse anwählbar ist,
einer Anzahl von mit den Speicherzellen verbundenen zweiten Ansteuer- oder Treiberleitungen (PL, 13) zum Übertragen eines zweiten Ansteuer- oder Treibersignals zu den Speicherzellen, wobei eine der mehreren zweiten Treiberleitungen mittels einer Spaltenadresse anwähl bar ist,einer Anzahl von mit den Speicherzellen verbundenen Auslese/Einschreibleitungen (BL, , 16-1, 16-2) zur Durchführung von Auslese/Einschreiboperationen bezüg lich der Speicherzellen und
einer Anzahl von mit den Auslese/Einschreibleitungen verbundenen Leseverstärkern (S/A, 20),
wobei einer der mehreren Leseverstärker mittels der Spaltenadresse anwählbar ist und die Speicherzellen in der gleichen Spalte über die Auslese/Einschreib leitungen mit dem gleichen Leseverstärker verbunden sind.
2. Anordnung nach Anspruch 1,
dadurch gekennzeichnet, daß jede der
Speicherzellen durch einen MOS-Transistor (17) mit
Gate-, Drain- und Sourceelektrode sowie einen ferro
elektrischen Kondensator (18) mit ersten und zweiten
Elektroden gebildet ist,
die ersten Treiberleitungen, die zweiten Treiber leitungen und die Auslese/Einschreibleitungen Wort leitungen, Plattenleitungen bzw. Bitleitungen sind,
eine Gateelektrode des MOS-Transistors an eine der Wortleitungen angeschlossen ist,
Source- und Drainelektrode des MOS-Transistors mit einer der Bitleitungen bzw. der ersten Elektrode des ferroelektrischen Kondensators verbunden sind und
die zweite Elektrode des ferroelektrischen Konden sators mit einer der Plattenleitungen verbunden ist.
die ersten Treiberleitungen, die zweiten Treiber leitungen und die Auslese/Einschreibleitungen Wort leitungen, Plattenleitungen bzw. Bitleitungen sind,
eine Gateelektrode des MOS-Transistors an eine der Wortleitungen angeschlossen ist,
Source- und Drainelektrode des MOS-Transistors mit einer der Bitleitungen bzw. der ersten Elektrode des ferroelektrischen Kondensators verbunden sind und
die zweite Elektrode des ferroelektrischen Konden sators mit einer der Plattenleitungen verbunden ist.
3. Anordnung nach Anspruch 2,
dadurch gekennzeichnet, daß die Plattenleitungen (13) und die Leseverstärker (20) in Einheiten von Spalten angeordnet sind,
jeder der Leseverstärker mit zwei ein Bitleitungspaar bildenden Bitleitungen (16-1, 16-2) verbunden ist und alle Speicherzellen in der gleichen Spalte mit einer Plattenleitung und außerdem mit einer der beiden, das Bitleitungspaar bildenden Bitleitungen verbunden sind.
dadurch gekennzeichnet, daß die Plattenleitungen (13) und die Leseverstärker (20) in Einheiten von Spalten angeordnet sind,
jeder der Leseverstärker mit zwei ein Bitleitungspaar bildenden Bitleitungen (16-1, 16-2) verbunden ist und alle Speicherzellen in der gleichen Spalte mit einer Plattenleitung und außerdem mit einer der beiden, das Bitleitungspaar bildenden Bitleitungen verbunden sind.
4. Anordnung nach Anspruch 3,
dadurch gekennzeichnet, daß die mit
einer der Bitleitungen, welche das Bitleitungspaar
bilden, verbundenen Speicherzellen in gleicher Zahl
vorhanden sind wie die mit der anderen Bitleitung des
Bitleitungspaars verbundenen Speicherzellen.
5. Anordnung nach Anspruch 4,
dadurch gekennzeichnet, daß die Speicherzellen in der gleichen Weise mit zwei Bitleitungen und einer Plattenleitung verbunden sind und
die beiden Bitleitungen auf beiden (gegenüberliegen den) Seiten der einen Plattenleitung parallel zueinan der ausgebildet sind.
dadurch gekennzeichnet, daß die Speicherzellen in der gleichen Weise mit zwei Bitleitungen und einer Plattenleitung verbunden sind und
die beiden Bitleitungen auf beiden (gegenüberliegen den) Seiten der einen Plattenleitung parallel zueinan der ausgebildet sind.
6. Anordnung nach Anspruch 5,
gekennzeichnet durch
eine Anzahl von in Einheiten von Spalten angeordneten und mit den Bitleitungen verbundenen Ein/Ausgabe- bzw. I/O-Verbindungskreisen (23) und
eine Anzahl von mit den I/O-Verbindungskreisen ver bundenen Ein/Ausgabe- bzw. I/O-Leitungen (34-1, 34-2).
eine Anzahl von in Einheiten von Spalten angeordneten und mit den Bitleitungen verbundenen Ein/Ausgabe- bzw. I/O-Verbindungskreisen (23) und
eine Anzahl von mit den I/O-Verbindungskreisen ver bundenen Ein/Ausgabe- bzw. I/O-Leitungen (34-1, 34-2).
7. Anordnung nach Anspruch 6,
gekennzeichnet durch
eine Anzahl von mit den mehreren I/O-Verbindungs kreisen verbundenen I/O-Verbindungskreis-Ansteuer- oder -Treiberleitungen (37) zum Übertragen von Signa len für Ansteuerung der I/O-Verbindungskreise und
mit den I/O-Verbindungskreisen verbundene Spalten adreß-Wählleitungen (32) zum Anwählen der I/O-Verbin dungskreise mittels Spaltenadressen.
eine Anzahl von mit den mehreren I/O-Verbindungs kreisen verbundenen I/O-Verbindungskreis-Ansteuer- oder -Treiberleitungen (37) zum Übertragen von Signa len für Ansteuerung der I/O-Verbindungskreise und
mit den I/O-Verbindungskreisen verbundene Spalten adreß-Wählleitungen (32) zum Anwählen der I/O-Verbin dungskreise mittels Spaltenadressen.
8. Anordnung nach Anspruch 5,
gekennzeichnet durch
eine Anzahl von in Einheiten von Spalten angeordneten Plattenleitungstreibern (55) zum Anwählen der Platten leitungen,
eine Anzahl von mit den mehreren Plattenleitungs treibern verbundene Plattenleitungstreiber-Ansteuer leitungen (42) zum Übertragen von Signalen für die Ansteuerung der Plattenleitungstreiber und
mit den mehreren Plattenleitungstreibern verbundene Spaltenadreß-Wählleitungen (32) zum Anwählen der Plattenleitungstreiber.
eine Anzahl von in Einheiten von Spalten angeordneten Plattenleitungstreibern (55) zum Anwählen der Platten leitungen,
eine Anzahl von mit den mehreren Plattenleitungs treibern verbundene Plattenleitungstreiber-Ansteuer leitungen (42) zum Übertragen von Signalen für die Ansteuerung der Plattenleitungstreiber und
mit den mehreren Plattenleitungstreibern verbundene Spaltenadreß-Wählleitungen (32) zum Anwählen der Plattenleitungstreiber.
9. Anordnung nach Anspruch 8,
gekennzeichnet durch
in Einheiten von Spalten angeordnete und mit den
Bitleitungen verbundene Ein/Ausgabe- bzw. I/O-Verbin
dungskreis (23) und mit den I/O-Verbindungskreisen
verbundene Ein/Ausgabe- bzw. I/O-Leitungen (34-1,
34-2).
10. Anordnung nach Anspruch 9,
gekennzeichnet durch eine Anzahl von mit den mehreren I/O-Verbindungskreisen verbundenen I/O- Verbindungskreis-Ansteuerleitungen (37) zum Übertragen von Signalen für die Ansteuerung der I/O-Verbindungs kreise sowie
dadurch gekennzeichnet, daß die Spaltenadreß-Wähllei tungen (32) mit den I/O-Verbindungskreisen verbunden sind und einer der I/O-Verbindungskreise (23) mittels einer Spaltenadresse wählbar ist.
gekennzeichnet durch eine Anzahl von mit den mehreren I/O-Verbindungskreisen verbundenen I/O- Verbindungskreis-Ansteuerleitungen (37) zum Übertragen von Signalen für die Ansteuerung der I/O-Verbindungs kreise sowie
dadurch gekennzeichnet, daß die Spaltenadreß-Wähllei tungen (32) mit den I/O-Verbindungskreisen verbunden sind und einer der I/O-Verbindungskreise (23) mittels einer Spaltenadresse wählbar ist.
11. Anordnung nach Anspruch 5,
gekennzeichnet durch mit den Lesever stärkern verbundene Leseverstärker-Aktivierleitungen (49-1, 49-2) zum Übertragen von Signalen zum Akti vieren der Leseverstärker und
mit den Leseverstärkern verbundene Spaltenadreß-Wähl leitungen (32) zum Anwählen eines der Leseverstärker mittels einer Spaltenadresse.
gekennzeichnet durch mit den Lesever stärkern verbundene Leseverstärker-Aktivierleitungen (49-1, 49-2) zum Übertragen von Signalen zum Akti vieren der Leseverstärker und
mit den Leseverstärkern verbundene Spaltenadreß-Wähl leitungen (32) zum Anwählen eines der Leseverstärker mittels einer Spaltenadresse.
12. Anordnung nach Anspruch 11,
gekennzeichnet durch
in Einheiten von Spalten angeordnete und mit den Bitleitungen verbundene Ein/Ausgabe- bzw. I/O-Verbin dungskreise (23) und
mit den I/O-Verbindungskreisen verbundene Ein/Ausgabe- bzw. I/O-Leitungen (34-1, 34-2).
in Einheiten von Spalten angeordnete und mit den Bitleitungen verbundene Ein/Ausgabe- bzw. I/O-Verbin dungskreise (23) und
mit den I/O-Verbindungskreisen verbundene Ein/Ausgabe- bzw. I/O-Leitungen (34-1, 34-2).
13. Anordnung nach Anspruch 12,
gekennzeichnet durch eine Anzahl von mit den mehreren I/O-Verbindungskreisen verbundenen I/O- Verbindungskreis-Ansteuerleitungen (37) zum Übertragen von Signalen für die Ansteuerung der I/O-Verbindungs kreise und
dadurch gekennzeichnet, daß die Spaltenadreß-Wähl leitungen mit den I/O-Verbindungskreisen verbunden sind und einer der I/O-Verbindungskreise (23) mittels einer Spaltenadresse anwählbar ist.
gekennzeichnet durch eine Anzahl von mit den mehreren I/O-Verbindungskreisen verbundenen I/O- Verbindungskreis-Ansteuerleitungen (37) zum Übertragen von Signalen für die Ansteuerung der I/O-Verbindungs kreise und
dadurch gekennzeichnet, daß die Spaltenadreß-Wähl leitungen mit den I/O-Verbindungskreisen verbunden sind und einer der I/O-Verbindungskreise (23) mittels einer Spaltenadresse anwählbar ist.
14. Anordnung nach Anspruch 11,
gekennzeichnet durch
eine Anzahl von in Einheiten von Spalten angeordneten Plattenleitungstreibern (55) zum Anwählen der Platten leitungen und
eine Anzahl von mit den mehreren Plattenleitungs treibern verbundenen Plattenleitungstreiber-Ansteuer leitungen (42) zum Übertragen von Signalen zum Ansteuern der Plattenleitungstreiber,
wobei die Spaltenadreß-Wählleitungen (32) mit den mehreren Plattenleitungstreibern zum Anwählen der selben verbunden sind.
eine Anzahl von in Einheiten von Spalten angeordneten Plattenleitungstreibern (55) zum Anwählen der Platten leitungen und
eine Anzahl von mit den mehreren Plattenleitungs treibern verbundenen Plattenleitungstreiber-Ansteuer leitungen (42) zum Übertragen von Signalen zum Ansteuern der Plattenleitungstreiber,
wobei die Spaltenadreß-Wählleitungen (32) mit den mehreren Plattenleitungstreibern zum Anwählen der selben verbunden sind.
15. Anordnung nach Anspruch 14,
gekennzeichnet durch
in Einheiten von Spalten angeordnete und mit den Bitleitungen verbundene I/O-Verbindungskreise (23) und
an die I/O-Verbindungskreise angeschlossene I/O- Leitungen (34-1, 34-2).
in Einheiten von Spalten angeordnete und mit den Bitleitungen verbundene I/O-Verbindungskreise (23) und
an die I/O-Verbindungskreise angeschlossene I/O- Leitungen (34-1, 34-2).
16. Anordnung nach Anspruch 15,
gekennzeichnet durch mit den I/O-Verbin dungskreisen verbundene I/O-Verbindungskreis-Ansteuer leitungen (37) zum Übertragen von Signalen für die Ansteuerung der I/O-Verbindungskreise,
wobei die I/O-Verbindungskreise mit den Spaltenadreß- Wählleitungen (32) verbunden sind, um mittels Spalten adressen angewählt zu werden.
gekennzeichnet durch mit den I/O-Verbin dungskreisen verbundene I/O-Verbindungskreis-Ansteuer leitungen (37) zum Übertragen von Signalen für die Ansteuerung der I/O-Verbindungskreise,
wobei die I/O-Verbindungskreise mit den Spaltenadreß- Wählleitungen (32) verbunden sind, um mittels Spalten adressen angewählt zu werden.
17. Anordnung nach Anspruch 5,
gekennzeichnet durch in Einheiten von
Spalten angeordnete und mit den Bitleitungen verbun
dene Voraufladekreise (24) zum Voraufladen der Bit
leitungen.
18. Anordnung nach Anspruch 17,
gekennzeichnet durch
mit den Voraufladekreisen (24) verbundene Vorauf
ladekreis-Ansteuerleitungen (31) zum Übertragen von
Signalen für die Ansteuerung der Voraufladekreise und
mit den Voraufladekreisen verbundene Spaltenadreß-
Wählleitungen (32) zum Anwählen eines der Vorauflade
kreise mittels einer Spaltenadresse.
19. Verfahren zur Herstellung eines Auslesezugriffs zu
einer Halbleiterspeicheranordnung, umfassend:
eine Vielzahl von in einer Matrixform unter Bildung von Zeilen und Spalten angeordneten Speicherzellen (11),
eine Anzahl von mit den Speicherzellen verbundenen ersten Ansteuer- oder Treiberleitungen (4) zum Über tragen eines ersten Ansteuersignals zu den Speicher zellen, wobei eine der mehreren ersten Treiberlei tungen mittels einer Zeilenadresse wählbar ist,
eine Anzahl von mit den Speicherzellen verbundenen zweiten Ansteuer- oder Treiberleitungen (13) zum Übertragen eines zweiten Ansteuer- oder Treibersignals zu den Speicherzellen, wobei eine der mehreren zweiten Treiberleitungen mittels einer Spaltenadresse wähl bar ist,
eine Anzahl von mit den Speicherzellen verbundenen Auslese/Einschreibleitungen (16-1, 16-2) zur Durch führung von Auslese/Einschreiboperationen bezüglich der Speicherzellen und
eine Anzahl von mit dem Auslese/Einschreibleitungen verbundenen Leseverstärkern (20),
wobei einer der mehreren Leseverstärker mittels der Spaltenadresse anwählbar ist und die Speicherzellen in der gleichen Spalte über die Auslese/Einschreib leitungen mit dem gleichen Leseverstärker verbunden sind,
und wobei jede Speicherzelle (11) aus einem MOS-Tran sistor (17) mit einer Gate-, einer Drain- und einer Sourceelektrode sowie einem ferroelektrischen Konden sator (18) mit ersten und zweiten Elektroden besteht, wobei fernerdie ersten Treiberleitungen, die zweiten Treiberlei tungen und die Auslese/Einschreibleitungen Wortleitun gen (WL), Plattenleitungen (PL) bzw. Bitleitungen (BL, ) sind,
eine Gateelektrode des MOS-Transistors mit einer der Wortleitungen verbunden ist,
Source- und Drainelektrode des MOS-Transistors mit einer der Bitleitungen bzw. der ersten Elektrode des ferroelektrischen Kondensators verbunden sind und
die zweite Elektrode des ferroelektrischen Konden sators an eine der Plattenleitungen angeschlossen ist,
gekennzeichnet durch folgende Verfah rensschritte:
Wählen (oder Anwählen) einer Wortleitung (WL) und einer Plattenleitung (PL) mittels Zeilen- und Spalten adressen, Aktivieren der angewählten Wort- und Plat tenleitungen zum Eingeben von Treiber- oder Ansteuer signalen in eine an die Wort- und Plattenleitungen angeschlossene Speicherzelle (M/C) zwecks Ansteuerung der Speicherzelle und Ausziehen oder Abnehmen eines Signals, das entsprechend der in der Speicherzelle gespeicherten Information erzeugt wird, zu einer an die Speicherzelle angeschlossenen Bitleitung (BL, ),
Wählen (oder Anwählen) eines mit der Bitleitung verbundenen Leseverstärkers mittels einer Spalten adresse nach dem ersten Schritt und Aktivieren des Leseverstärkers (S/A), um diesen das zur Bitleitung ausgezogene oder abgegebene Signal verstärken zu lassen, und
Ausgeben des verstärkten Signals nach dem zweiten Schritt, Erfassen einer Größe des Ausgangssignals und Auslesen der in der Speicherzelle gespeicherten Information.
eine Vielzahl von in einer Matrixform unter Bildung von Zeilen und Spalten angeordneten Speicherzellen (11),
eine Anzahl von mit den Speicherzellen verbundenen ersten Ansteuer- oder Treiberleitungen (4) zum Über tragen eines ersten Ansteuersignals zu den Speicher zellen, wobei eine der mehreren ersten Treiberlei tungen mittels einer Zeilenadresse wählbar ist,
eine Anzahl von mit den Speicherzellen verbundenen zweiten Ansteuer- oder Treiberleitungen (13) zum Übertragen eines zweiten Ansteuer- oder Treibersignals zu den Speicherzellen, wobei eine der mehreren zweiten Treiberleitungen mittels einer Spaltenadresse wähl bar ist,
eine Anzahl von mit den Speicherzellen verbundenen Auslese/Einschreibleitungen (16-1, 16-2) zur Durch führung von Auslese/Einschreiboperationen bezüglich der Speicherzellen und
eine Anzahl von mit dem Auslese/Einschreibleitungen verbundenen Leseverstärkern (20),
wobei einer der mehreren Leseverstärker mittels der Spaltenadresse anwählbar ist und die Speicherzellen in der gleichen Spalte über die Auslese/Einschreib leitungen mit dem gleichen Leseverstärker verbunden sind,
und wobei jede Speicherzelle (11) aus einem MOS-Tran sistor (17) mit einer Gate-, einer Drain- und einer Sourceelektrode sowie einem ferroelektrischen Konden sator (18) mit ersten und zweiten Elektroden besteht, wobei fernerdie ersten Treiberleitungen, die zweiten Treiberlei tungen und die Auslese/Einschreibleitungen Wortleitun gen (WL), Plattenleitungen (PL) bzw. Bitleitungen (BL, ) sind,
eine Gateelektrode des MOS-Transistors mit einer der Wortleitungen verbunden ist,
Source- und Drainelektrode des MOS-Transistors mit einer der Bitleitungen bzw. der ersten Elektrode des ferroelektrischen Kondensators verbunden sind und
die zweite Elektrode des ferroelektrischen Konden sators an eine der Plattenleitungen angeschlossen ist,
gekennzeichnet durch folgende Verfah rensschritte:
Wählen (oder Anwählen) einer Wortleitung (WL) und einer Plattenleitung (PL) mittels Zeilen- und Spalten adressen, Aktivieren der angewählten Wort- und Plat tenleitungen zum Eingeben von Treiber- oder Ansteuer signalen in eine an die Wort- und Plattenleitungen angeschlossene Speicherzelle (M/C) zwecks Ansteuerung der Speicherzelle und Ausziehen oder Abnehmen eines Signals, das entsprechend der in der Speicherzelle gespeicherten Information erzeugt wird, zu einer an die Speicherzelle angeschlossenen Bitleitung (BL, ),
Wählen (oder Anwählen) eines mit der Bitleitung verbundenen Leseverstärkers mittels einer Spalten adresse nach dem ersten Schritt und Aktivieren des Leseverstärkers (S/A), um diesen das zur Bitleitung ausgezogene oder abgegebene Signal verstärken zu lassen, und
Ausgeben des verstärkten Signals nach dem zweiten Schritt, Erfassen einer Größe des Ausgangssignals und Auslesen der in der Speicherzelle gespeicherten Information.
20. Verfahren zur Herstellung eines Einschreibzugriffs zu
einer Halbleiterspeicheranordnung, umfassend:
eine Vielzahl von in einer Matrixform unter Bildung von Zeilen und Spalten angeordneten Speicherzellen (11),
eine Anzahl von mit den Speicherzellen verbundenen ersten Ansteuer- oder Treiberleitungen (4) zum Über tragen eines ersten Ansteuersignals zu den Speicher zellen, wobei eine der mehreren ersten Treiber leitungen mittels einer Zeilenadresse wählbar ist,
eine Anzahl von mit den Speicherzellen verbundenen zweiten Ansteuer- oder Treiberleitungen (13) zum Übertragen eines zweiten Ansteuer- oder Treibersignals zu den Speicherzellen, wobei eine der mehreren zweiten Treiberleitungen mittels einer Spaltenadresse wähl bar ist,
eine Anzahl von mit den Speicherzellen verbundenen Auslese/Einschreibleitungen (16-1, 16-2) zur Durch führung von Auslese/Einschreiboperationen bezüglich der Speicherzellen und
eine Anzahl von mit den Auslese/Einschreibleitungen verbundenen Leseverstärkern (20),
wobei einer der mehreren Leseverstärker mittels der Spaltenadresse anwählbar ist und die Speicherzellen in der gleichen Spalte über die Auslese/Einschreib leitungen mit dem gleichen Leseverstärker verbunden sind,
und wobei jede Speicherzelle (11) aus einem MOS-Tran sistor (17) mit einer Gate-, einer Drain- und einer Sourceelektrode sowie einem ferroelektrischen Konden sator (18) mit ersten und zweiten Elektroden besteht, wobei ferner
die ersten Treiberleitungen, die zweiten Treiberlei tungen und die Auslese/Einschreibleitungen Wortleitun gen, Plattenleitungen bzw. Bitleitungen sind,
eine Gateelektrode des MOS-Transistors mit einer der Wortleitungen verbunden ist,
Source- und Drainelektrode des MOS-Transistors mit einer der Bitleitungen bzw. der ersten Elektrode des ferroelektrischen Kondensators verbunden sind und
die zweite Elektrode des ferroelektrischen Konden sators an eine der Plattenleitungen angeschlossen ist,
gekennzeichnet durch folgende Verfah rensschritte:
Eingegeben eines einer Einschreibinformation entspre chenden Signals auf eine mit einer vorbestimmten Speicherzelle (M/C) verbundene Bitleitung (BL, ) und
Wählen (oder Anwählen) von mit der Speicherzelle ver bundenen Wortleitungen (WL) und Plattenleitungen (PL) mittels Zeilen- und Spaltenadressen, Aktivieren der Wort- und Plattenleitungen zum Eingeben von Treiber- oder Ansteuersignalen in die Speicherzelle für die Ansteuerung derselben und Einschreiben des zur Bit leitung eingegebenen Signals in die Speicherzelle.
eine Vielzahl von in einer Matrixform unter Bildung von Zeilen und Spalten angeordneten Speicherzellen (11),
eine Anzahl von mit den Speicherzellen verbundenen ersten Ansteuer- oder Treiberleitungen (4) zum Über tragen eines ersten Ansteuersignals zu den Speicher zellen, wobei eine der mehreren ersten Treiber leitungen mittels einer Zeilenadresse wählbar ist,
eine Anzahl von mit den Speicherzellen verbundenen zweiten Ansteuer- oder Treiberleitungen (13) zum Übertragen eines zweiten Ansteuer- oder Treibersignals zu den Speicherzellen, wobei eine der mehreren zweiten Treiberleitungen mittels einer Spaltenadresse wähl bar ist,
eine Anzahl von mit den Speicherzellen verbundenen Auslese/Einschreibleitungen (16-1, 16-2) zur Durch führung von Auslese/Einschreiboperationen bezüglich der Speicherzellen und
eine Anzahl von mit den Auslese/Einschreibleitungen verbundenen Leseverstärkern (20),
wobei einer der mehreren Leseverstärker mittels der Spaltenadresse anwählbar ist und die Speicherzellen in der gleichen Spalte über die Auslese/Einschreib leitungen mit dem gleichen Leseverstärker verbunden sind,
und wobei jede Speicherzelle (11) aus einem MOS-Tran sistor (17) mit einer Gate-, einer Drain- und einer Sourceelektrode sowie einem ferroelektrischen Konden sator (18) mit ersten und zweiten Elektroden besteht, wobei ferner
die ersten Treiberleitungen, die zweiten Treiberlei tungen und die Auslese/Einschreibleitungen Wortleitun gen, Plattenleitungen bzw. Bitleitungen sind,
eine Gateelektrode des MOS-Transistors mit einer der Wortleitungen verbunden ist,
Source- und Drainelektrode des MOS-Transistors mit einer der Bitleitungen bzw. der ersten Elektrode des ferroelektrischen Kondensators verbunden sind und
die zweite Elektrode des ferroelektrischen Konden sators an eine der Plattenleitungen angeschlossen ist,
gekennzeichnet durch folgende Verfah rensschritte:
Eingegeben eines einer Einschreibinformation entspre chenden Signals auf eine mit einer vorbestimmten Speicherzelle (M/C) verbundene Bitleitung (BL, ) und
Wählen (oder Anwählen) von mit der Speicherzelle ver bundenen Wortleitungen (WL) und Plattenleitungen (PL) mittels Zeilen- und Spaltenadressen, Aktivieren der Wort- und Plattenleitungen zum Eingeben von Treiber- oder Ansteuersignalen in die Speicherzelle für die Ansteuerung derselben und Einschreiben des zur Bit leitung eingegebenen Signals in die Speicherzelle.
21. Verfahren nach Anspruch 20,
dadurch gekennzeichnet, daß mehrere
Wortleitungen (WL) zum Einschreiben von auf den
Bitleitungen (BL, ) eingegebenen Signalen in eine
Anzahl von Speicherzellen (M/C) in der gleichen Spalte
angewählt werden.
22. Verfahren zum Betreiben einer Halbleiterspeicher
anordnung,
dadurch gekennzeichnet, daß die
Halbleiterspeicheranordnung so ausgelegt ist, daß
Speicherzellen (M/C), die jeweils durch einen ferro
elektrischen Kondensator (18) und einen Schalt
transistor (17), welche auf einem Halbleitersubstrat
ausgebildet sind, geformt sind, in Form einer Matrix
angeordnet sind, eine Elektrode jedes ferroelektri
schen Kondensator über eine entsprechende der Source-
und Drainelektroden der Schalttransistoren mit einer
Bitleitung (BL, ) verbunden ist, die andere Elek
trode des ferroelektrischen Kondensators an eine
Plattenleitung (PL) angeschlossen ist und eine Gate
elektrode des Schalttransistors mit einer Wortleitung
(WL) verbunden ist,
und gekennzeichnet durch folgende Schritte:
Übertragen eines Ansteuer- oder Treibersignals über die Wortleitung (WL) zum Durchschalten des Schalt transistors (17), Übertragen eines Ansteuer- oder Treibersignals (PL) über die Plattenleitung zur Herstellung eines Zugriffs zur Speicherzelle (M/C),
und anschließendes Deaktivieren (disabling) des über die Wortleitung (WL) übertagenen Treibersignals, während Potentiale der Bit- und Plattenleitungen (BL, ; PL) auf eine Größe gleich einem Substratpotential eines Halbleitersubstrats gesetzt oder eingestellt werden und damit der Schalttransistor (17) zum Sperren gebracht wird.
und gekennzeichnet durch folgende Schritte:
Übertragen eines Ansteuer- oder Treibersignals über die Wortleitung (WL) zum Durchschalten des Schalt transistors (17), Übertragen eines Ansteuer- oder Treibersignals (PL) über die Plattenleitung zur Herstellung eines Zugriffs zur Speicherzelle (M/C),
und anschließendes Deaktivieren (disabling) des über die Wortleitung (WL) übertagenen Treibersignals, während Potentiale der Bit- und Plattenleitungen (BL, ; PL) auf eine Größe gleich einem Substratpotential eines Halbleitersubstrats gesetzt oder eingestellt werden und damit der Schalttransistor (17) zum Sperren gebracht wird.
23. Verfahren nach Anspruch 22,
dadurch gekennzeichnet, daß bei der
Herstellung eines Zugriffs zur Speicherzelle (M/C) die
Wort- und Plattenleitungen (WL; PL) zum Übertragen der
Treibersignale jeweils mittels verschiedene Adressen
angewählt werden.
24. Verfahren nach Anspruch 22,
dadurch gekennzeichnet, daß das
Halbleitersubstrat mit einer Stromversorgungsspannung-
Erzeugungseinheit für externe Anlegung einer Stromver
sorgungsspannung verbunden ist und durch diese Strom
versorgungsspannung-Erzeugungseinheit ein Substrat
potential an das Halbleitersubstrat angelegt wird.
25. Verfahren nach Anspruch 24,
dadurch gekennzeichnet, daß bei der
Herstellung eines Zugriffs zur Speicherzelle (M/C) die
Wort- und Plattenleitungen (WL; PL) zum Übertragen der
Treibersignale jeweils mittels verschiedener Adressen
angewählt werden.
26. Verfahren nach Anspruch 22,
dadurch gekennzeichnet, daß ein
Voraufladepotential der Bitleitung (BL, ) auf eine
Größe gleich einem Substratpotential des Halbleiter
substrats gesetzt oder eingestellt wird.
27. Verfahren nach Anspruch 26,
dadurch gekennzeichnet, daß bei der
Herstellung eines Zugriffs zur Speicherzelle (M/C) die
Wort- und Plattenleitungen (WL; PL) zum Übertragen der
Treibersignale jeweils mittels verschiedener Adressen
angewählt werden.
28. Verfahren nach Anspruch 27,
dadurch gekennzeichnet, daß das
Halbleitersubstrat mit einer Stromversorgungsspannung-
Erzeugungseinheit für externe Anlegung einer Stromver
sorgungsspannung verbunden ist und durch diese Strom
versorgungsspannung-Erzeugungseinheit ein Substrat
potential an das Halbleitersubstrat angelegt wird.
29. Verfahren nach Anspruch 28,
dadurch gekennzeichnet, daß bei der
Herstellung eines Zugriffs zur Speicherzelle (M/C) die
Wort- und Plattenleitungen (WL; PL) zum Übertragen der
Treibersignale jeweils mittels verschiedener Adressen
angewählt werden.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14856190A JP3156971B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体記憶装置、半導体記憶装置の読み出し方法、及び半導体記憶装置の書き込み方法 |
JP2184209A JPH0478098A (ja) | 1990-07-13 | 1990-07-13 | 半導体記憶装置の動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4118847A1 true DE4118847A1 (de) | 1991-12-12 |
DE4118847C2 DE4118847C2 (de) | 1993-08-05 |
Family
ID=26478711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4118847A Granted DE4118847A1 (de) | 1990-06-08 | 1991-06-07 | Halbleiterspeicheranordnung mit ferroelektrischem kondensator |
Country Status (3)
Country | Link |
---|---|
US (1) | US5400275A (de) |
KR (1) | KR950013392B1 (de) |
DE (1) | DE4118847A1 (de) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) | ||
R071 | Expiry of right | ||
R071 | Expiry of right |