DE4034169C2 - DRAM mit einem Speicherzellenfeld und Herstellungsverfahren dafür - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000012535 impurity Substances 0.000 claims description 75
- 239000003990 capacitor Substances 0.000 claims description 67
- 239000000758 substrate Substances 0.000 claims description 51
- 230000002093 peripheral effect Effects 0.000 claims description 40
- 239000010410 layer Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 27
- 230000005540 biological transmission Effects 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 claims 5
- 210000000352 storage cell Anatomy 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 description 22
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 229910052785 arsenic Inorganic materials 0.000 description 14
- 229910052698 phosphorus Inorganic materials 0.000 description 14
- 239000011574 phosphorus Substances 0.000 description 14
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 238000002513 implantation Methods 0.000 description 11
- -1 30 Chemical class 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 241000158147 Sator Species 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 235000010678 Paulownia tomentosa Nutrition 0.000 description 1
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Description
Die vorliegende Erfindung bezieht sich auf einen DRAM (Dyna
mischer Direktzugriffsspeicher) mit einem Speicherzellenfeld
nach dem Oberbegriff des Patentanspruches 1
und auf ein Herstellungsverfahren dafür.
Unter Bezugnahme auf das Blockschaltbild in Fig. 6 soll
die Schaltungsanordnung eines allgemeinen dynamischen Halb
leiterspeichers beschrieben werden. Der dort gezeigte DRAM
weist ein Speicherzellenfeld 1 mit einer Mehrzahl von auf
eine Matrixweise zum Speichern von Einheitsspeicherinforma
tion angeordneten Speicherzellen auf. Er weist weiterhin
als periphere Schaltungen einen Zeilen- und Spaltenadreß
puffer zum Aufnehmen von von extern angelegten Adreßsignalen
(A0-A9 für den Fall von 1 Mbit) zum Auswählen einer Spei
cherzelle, einen Zeilendecodierer 3 und einen Spaltendeco
dierer 4 zum Spezifizieren einer Speicherzelle durch Deco
dieren des Adreßsignales, einen Leseauffrischverstärker 5
zum Verstärken und Auslesen des in der spezifizierten Spei
cherzelle gespeicherten Signales, einen Eingangsdatenpuffer
6 und einen Ausgangsdatenpuffer 7 für den Dateneingang und
-ausgang und einen Taktgenerator 8 zum Erzeugen von Takt
signalen Φ1 und Φ2 auf. Der Taktgenerator 8 ist so ausgelegt,
daß er ein von außen angelegtes Zeilenadreßtaktsignal
und ein Spaltenadreßtaktsignal empfängt.
Fig. 7 zeigt ein Ersatzschaltbild einer Speicherzelle aus
dem Speicherzellenfeld 1. Die Speicherzelle 9 ist aus einem
Übertragungsgatetransistor 10 und einem Kondensator 11 ge
bildet. Die Gateelektrode des Übertragungsgatetransistors
10 ist mit einer Wortleitung 12 verbunden, dagegen ist einer
der Source- und Drainbereiche mit einer Bitleitung 13 ver
bunden und der andere mit einer Elektrode des Kondensators
11.
Der DRAM speichert Daten gemäß des Vorhandenseins oder der
Abwesenheit einer Ladung in dem Kondensator der Spei
cherzelle. Die Bestimmung des Vorhandenseins oder der Abwe
senheit wird dadurch ausgeführt, indem jede Wort
leitung zum Auswählen einer Speicherzelle spezifiziert wird,
durch Auslesen eines kleinen Signales auf der Bitleitung
in Abhängigkeit von dem Vorhandensein oder der Abwesenheit
einer Signalladung in dem Kondensator der ausgewählten Spei
cherzelle und durch Verstärken desselben durch einen Lese
verstärker. Die in dem Speicherzellenkondensator gespeicherte
Signalladung verteilt sich aufgrund von Störungen wie Leck
ströme, nachdem einige Zeit vergangen ist. Es ist daher not
wendig, die in jeder Speicherzelle gespeicherte Information
periodisch zum Aufrechterhalten der gespeicherten Daten auf
den neuesten Stand zu bringen. Die Schalttätigkeit für diesen
Zweck wird Auffrischtätigkeit genannt. Insbesondere wird,
wie in den Fig. 6 und 7 gezeigt ist, die Auffrisch
tätigkeit ausgeführt, indem das kleine Signal aus der Spei
cherzelle mit einem für jede Bitleitung vorgesehenen Lese
verstärker verstärkt wird, nachdem eine Wortleitung zum
Aktivieren der mit dieser Wortleitung verbundenen Speicher
zellen ausgewählt ist, und durch Wiedereinschreiben desselben
in die Speicherzelle. Durch das Ausführen der oben beschrie
benen Auffrischtätigkeit in bezug auf alle Wortleitungen,
wobei die Zeilenadressen nacheinander durchlaufen werden,
wird die gesamte Information innerhalb des Speicherzellen
feldes auf den neuesten Stand gebracht. Es ist notwendig,
die Auffrischtätigkeit in einem Zeitabschnitt zu wiederholen,
der kürzer ist als der Zeitabschnitt, für den die
Ladung in der Speicherzelle gehalten wird. Je kürzer die
Haltezeit der Ladung ist, desto größer ist die Zahl
der Auffrischtätigkeiten, die sogenannte Auffrischdivisions
zahl.
Fig. 8 zeigt eine Schnittansicht der in Fig. 7 gezeigten
Speicherzelle 9. Dort ist ein dicker Feldoxidfilm 15 zum
Trennen der Einrichtung auf der Oberfläche eines Halbleiter
substrates 14 gebildet. Auf der Oberfläche des Halbleiter
substrates 14 sind eingeschlossen von dem Feldoxidfilm 15
der Übertragungsgatetransistor 10 und der Kondensator 11
gebildet.
Der Übertragungsgatetransistor 10 ist mit einer über der
Oberfläche des Halbleitersubstrates 14 gebildeten Gateelek
trode (Wortleitung) 12 versehen, wobei ein Gateoxidfilm 16
zwischen dem Substrat und der Gateelektrode vorgesehen ist.
Der Umfang der Gateelektrode 12 ist durch einen Siliziumoxid
film 17 zur Isolierung bedeckt. Insbesondere ist der an den
Seiten der Gateelektrode 12 gebildete Siliziumoxidfilm 17
als sogenannte Seitenwandanordnung gebildet. Innerhalb des
Halbleitersubstrates 14 sind n⁻-Fremdatombereiche 18a und
19a niedriger Konzentration in einer Position, die selbst
ausgerichtet ist, mit der Gateelektrode 12 gebildet. Eben
falls sind n⁺-Fremdatombereiche 18b und 19b hoher Konzentra
tion an einer Position, die selbstausgerichtet ist, mit den
Seitenwänden des Siliziumoxidfilmes 17 gebildet. Die soge
nannte LDD-(Lightly Doped Drain)-Anordnung ist durch diese
n⁻-Fremdatombereiche 18a und 19a und die n⁺-Fremdatombereiche
18b und 19b gebildet. Die Fremdatombereiche dieser LDD-
Anordnung werden zu den Source- und Drainbereichen 18 und
19.
Der Kondensator 11 weist eine
gestapelte Anordnung aus einer mit Fremdatomen dotierten
unteren Elektrode 20, einem durch einen Siliziumnitridfilm,
Siliziumoxidfilm oder einen Vielschichtfilm, wie ein Sili
ziumnitridfilm und ein Siliziumoxidfilm, gebildeten dielek
trischen Film 21 und einer aus Polysilizium mit Fremdatom
dotierung gebildeten oberen Elektrode 22 auf. Die untere Elek
trode 20 des Kondensators 11 ist über der Gateelektrode 12
des Übertragungsgatetransistors 10 gebildet. Ein Abschnitt
der unteren Elektrode 20 ist mit einem der n⁺-Source- oder
-Drainbereiche 19b des Übertragungsgatetransistors 10 ver
bunden. Ein derartiger Kondensator 11 mit einer Anordnung,
bei der ein Abschnitt über einem Übertragungsgatetransistor
10 gebildet ist, wird gestapelter Konden
sator genannt, während DRAMs mit derartigen Kondensatoren
DRAMs vom Stapeltyp genannt werden.
Obwohl es nicht gezeigt ist, sind MOS-(Metal Oxide
Semiconductor)-Transistoren mit der obigen LDD-Anordnung
in den peripheren Schaltungen benutzt.
Die Auswirkung der LDD-Anordnung eines MOS-Transistors wird
im folgenden beschrieben. Der Einsatz der LDD-Anordnung wurde
durch das Fortschreiten der hohen Integration bei DRAMs ver
ursacht. Die Struktur der MOS-Transistoren wurde klein wegen
der hohen Integration des DRAMs, wodurch Kurzkanaleffekte
erzeugt wurden, die verschiedene Probleme aufwarfen. Die
Intensität des elektrischen Feldes in dem Kanalbereich wurde
wegen des kurzen Kanales erhöht, so daß heiße Ladungsträger
in der Nähe des Drains erzeugt wurden. Diese werden innerhalb
des Gateoxidfilmes gefangen und erzeugen Oberflächenniveaus.
Dadurch wird eine Verschlechterung der Eigenschaften, wie
eine Veränderung der Schwellenspannung und der Abnahme der
Leitfähigkeit verursacht. Eine LDD-Anordnung mit
einem n⁻-Fremdatombereich von niedriger Konzentration und
einem n⁺-Fremdatombereich einer hohen Konzentration, die
gegeneinander versetzt gebildet sind, wurde zum Verhindern
der Eigenschaftsänderungen vorgeschlagen, die durch die
heißen Ladungsträger verursacht wurden. Der n⁻-Fremdatom
bereich niedriger Konzentration in der LDD-Anordnung ver
ringert die elektrische Feldintensität zum Unterdrücken der
Erzeugung von heißen Ladungsträgern, indem die Schärfe des
Überganges des pn-Überganges vermindert wurde. Es ist not
wendig, daß dieser n⁻-Fremdatombereich niedriger Konzentra
tion die Diffusionsbreite und die Fremdatomkonzentration
sehr genau steuert.
Unter Bezugnahme auf die Fig. 9A bis 9I wird das Her
stellungsverfahren für einen DRAM genauer erläutert. Der
artige Herstellungsschritte für einen solchen DRAM sind in
der JP-OS 63-44 756 zum Beispiel gezeigt. Zur Erleichterung
der Beschreibung werden eine Speicherzelle 9 und der CMOS-
Transistor (komplementärer MOS: im folgenden als CMOS be
schrieben), die einen Abschnitt der peripheren Schaltung
darstellen, als Beispiel genommen.
Wie in Fig. 9A gezeigt ist, wird der Feldoxidfilm 15 auf
der Oberfläche des Halbleitersubstrates 14 durch das LOCOS-
(Local Oxidation of Silicon)-Verfahren gebildet. In dem peri
pheren Schaltungsbereich des Halbleitersubstrates 14 sind
zuvor ein p-Wannenbereich 23 und ein n-Wannenbereich 24 für
die n-Kanal-MOS-(im folgenden als nMOS bezeichnet) und die
p-Kanal-MOS-(im folgenden als pMOS bezeichnet)-Bildung ge
bildet, wodurch ein CMOS erzielt wird.
Wie in Fig. 9B gezeigt ist, werden ein dünner Siliziumoxid
film und eine Polysiliziumschicht in dieser Reihenfolge auf
der Oberfläche des Halbleitersubstrates 14 gebildet. Auf
der Oberfläche der Polysilliziumschicht werden Oxidfilme
17 und 27 gebildet. Dann wird ein vorbestimmtes Muster unter
Benutzung eines Lithographie- und Ätzverfahrens gebildet.
So wird ein eine Speicherzelle darstellender nMOS-Gateoxid
film 16, eine Gateelektrode 12, ein nMOS- und pMOS-Gateoxid
film 25a und 25b, die die periphere Schaltung bilden, und
Gateelektroden 26a und 26b gebildet.
Nachdem mit einem Photolack 29a der pMOS-Bereich der peri
pheren Schaltung bedeckt ist, werden Phosphor-(P)-Ionen oder
Arsen-(As)-Ionen 30a einer niedrigen Konzentration in die
Oberfläche des Substrates implantiert (Fig. 9C). Durch diesen Ionen
implantationsschritt wird bewirkt, daß n⁻-Fremdatombereiche
18a und 19a des Übertragungsgatetransistors 10 der Speicher
zelle und ein n⁻-Fremdatombereich 31 des nMOS-Transistors
der peripheren Schaltung gebildet werden.
Nachdem ein Oxidfilm über dem gesamten Substrat abgeschieden
ist, wird dieser Oxidfilm anisotrop geätzt, wie es in Fig. 9D
gezeigt ist. Dadurch werden Seitenwände 17a und 27a des
Oxidfilmes an den Seitenwänden der Gateelektrode 12 des Über
tragungsgatetransistors 10 und der Gateelektrode 26a des
nMOS-Transistors der peripheren Schaltung gebildet.
Unter Benutzung dieser Seitenwände 17a und 27a des Oxidfilmes
werden n-Fremdatomionen 30b, wie Arsen (As) oder Phosphor
(P) hoher Konzentration in die Oberfläche des Substrates
implantiert. Durch diese Ionenimplantation werden n⁺-Fremd
atombereiche 18b und 19b des Übertragungsgatetransistors
10 und ein n⁺-Fremdatombereich 33 des nMOS-Transistors der
peripheren Schaltung gebildet.
Durch die oben aufgeführten Schritte wird die LDD-Anordnung
des Übertragungsgatetransistors 10 der Speicherzelle und
die LDD-Anordnung des nMOS-Transistors der peripheren Schal
tung eingebaut.
Wie in Fig. 9E gezeigt ist, bedeckt ein Photolack 29b die
Oberfläche der Speicherzelle und des nMOS-Transistorberei
ches der peripheren Schaltung, darauf folgt Implantieren
von p-Typ-Fremdatomionen 32 hoher Konzentration, wie Bor
(B, BF2) in die Oberfläche des Substrates durch die Seiten
wände 27a der Gateelektrode 26b. Durch diesen ionenimplantie
renden Schritt werden p⁺-Fremdatombereiche 35 und 35 eines
pMOS-Transistors gebildet. Somit wird der pMOS-Transistor
der peripheren Schaltung durch die obigen Schritte gebildet.
Als nächstes werden die Herstellungsschritte des Kondensators
11 der Speicherzelle erläutert. Wie in Fig. 9F gezeigt ist,
wird ein Zwischenschichtfilm 41 unter Benutzung des
CVD-(Chemical Vapor Deposition)-Verfahrens auf der Oberfläche
des Substrates, in der Gateelektroden und ähnliches des Tran
sistors gebildet sind, abgeschieden. Danach wird der Zwi
schenschichtfilm 41 unter Benutzung von Lithographie- und
Ätzverfahren zum Bilden eines Kontaktbereiches bemustert,
wobei der Kontaktbereich die untere Elektrode 20 des Konden
sators mit dem Substrat verbindet.
Dann wird, wie in Fig. 9G gezeigt ist, Polysilizium unter
Benutzung des CVD-Verfahrens abgeschieden. Es ist notwendig,
das Polysilizium mit n-Typ-Fremdatomen zu dotieren, damit
es elektrisch leitfähig wird. Diese werden durch Dotieren
mit einem Gas, wie Phosphin (PH3), zu dem Zeitpunkt des CVD-
Schrittes, oder durch Implantieren und Eintreiben von Phos
phor (P) oder Arsen (As) unter Benutzung des Ionenimplanta
tionsverfahrens nach dem Abscheiden des Polysiliziums oder
nach dem vorbestimmten Bemustern eingeführt. Dann wird die
untere Elektrode 20 des Kondensators 11 durch Bemustern die
ser Polysiliziumschicht gebildet.
Wie in Fig. 9H gezeigt ist, wird ein auf einem Silizium
nitridfilm, Siliziumoxidfilm oder einem aus diesen zusammen
gesetzten Film gebildeter dielektrischer Kondensatorfilm
21 unter Benutzung des CVD-Verfahrens gebildet. Eine dotierte
Polysiliziumschicht 22 wird darauf unter Benutzung des CVD-
Verfahrens abgeschieden. Dann wird das Bemustern mit einem
vorbestimmten Muster unter Benutzung des Photolithographie-
und Ätzverfahrens ausgeführt. So wird der Kondensator 11
gebildet.
Wie in Fig. 9I gezeigt ist, wird ein isolierender Zwischen
schichtfilm 40 über der Oberfläche des Substrates, wo Ein
richtungen, wie Transistoren und Kondensatoren, gebildet
sind, gebildet. Darauf wird ein vorbestimmter Bereich zum
Bilden einer Bitleitung 13 geöffnet.
Nach dem Bilden eines zweiten isolierenden Zwischenschicht
filmes 42 wird ein vorbestimmter Bereich zum Bilden einer
Verdrahtungsschicht 43 geöffnet.
So wird gemäß der obigen Schritte ein DRAM hergestellt, der
einen Transistor mit der LDD-Anordnung aufweist.
Wie durch die obige Beschreibung ausgeführt ist, werden der
Source- und Drainbereich 18 und 19 der LDD-Anordnung eines
Übertragungsgatetransistors 10 der Speicherzelle in einem
DRAM durch Ionenimplantation hergestellt. Wenn die n⁺-Fremd
atombereiche 18b und 19b hoher Konzentration durch das Ionen
implantierende Verfahren gebildet sind, werden viele Kristall
fehlstellen in der Oberfläche des Halbleitersubstrates 14
gebildet. Die Kristallfehler werden zum Teil durch ein spä
teres Wärmeverfahren zur Aktivierung geheilt, aber nicht
vollständig. In dem Fall, in dem die untere Elektrode 20
des Kondensators 11 über dem Source- und Drainbereich 19
gebildet ist, wo die Kristallfehler bleiben, geht die in
dem Kondensator 11 gespeicherte Ladung durch die Kri
stallfehler innerhalb des Source-Drain-Bereiches 19 und
fließt zu der Substratseite und erzeugt Leckströme. Aufgrund
der Verringerung der Kondensatorkapazität, die mit der Minia
turisierung der Einrichtungsstruktur in den letzten Jahren
einherging, wurde das Verschwinden der Ladung durch
Leckströme aus dem Kondensator ein großes Problem. Dadurch
wird die Haltezeit der in den Speicherzellen gespeicherten
Signalladung kürzer, dies führt zu den Problemen, daß eine
Notwendigkeit zur Erhöhung der Zahl der Auffrischtätigkeiten
besteht.
Es gab ebenfalls ein Problem des schlechten Kontaktes zwi
schen dem Substrat 14 und der Bitleitung 13 oder der unteren
Elektrode 20 des Kondensators 11. Dies wurde einer Vielfach
oxidation eines Oxidfilmes durch einen Fremdatomeffekt zuge
schrieben, die auf der Oberfläche des Halbleitersubstrates
14 erzeugt wurde, wo die Fremdatombereiche 18b und 19b hoher
Konzentration gebildet sind, dieses wird durch in die CVD-
Kammer eintretende Luft verursacht, die eintritt, wenn der
Halbleiter in die Kammer eingeführt wird.
Ein Anlauf zum Unterdrücken des Auftretens von Leckströmen
aus dem Kondensator ist in der JP-OS 64-80 065 gezeigt. Fig. 10
ist eine Schnittansicht des in der oben genannten Offen
legungsschrift gezeigten DRAMs. Wie in Fig. 10 gezeigt ist,
ist die Schnittanordnung eines Speicherzellenfeldes und der
peripheren Schaltungseinrichtungen gezeigt. Auf dem p-Typ-
Siliziumsubstrat 15 sind ein p-Wannenbereich 14a und ein
n-Wannenbereich 14b gebildet. Das Speicherzellenfeld und
ein nMOS-Transistor 100 der peripheren Schaltung sind in
dem p-Wannenbereich 14a gebildet, während ein pMOS-Transistor
110 in dem n-Wannenbereich 14b gebildet ist. Die das Spei
cherzellenfeld darstellende Speicherzelle ist aus einem Über
tragungsgatetransistor 10 und einem Kondensator 11 zusammen
gesetzt, ähnlich wie die Speicherzelle in Fig. 8. Ein Ver
gleich der Anordnungen der zweiten Speicherzelle von Fig. 10
mit der ersten Speicherzelle von Fig. 8 zeigt, daß der Über
tragungsgatetransistor 10 der zweiten Speicherzelle die so
genannte LDD-Anordnung aufweist, bei der ein n⁻-Fremdatombe
reich 19a niedriger Konzentration durch Ionenimplantation
des Source-/Drain-Bereiches 19 auf der mit dem Kondensator
11 verbundenen Seite gebildet ist, und ein n⁺-Fremdatombe
reich 19b hoher Konzentration durch Wärmediffusion von Fremd
atomen von der unteren Elektrode 20 des Kondensators 11 ge
bildet ist. Der Source-/Drainbereich 18 der mit der Bitlei
tung 13 verbundenen Seite weist die LDD-Anordnung auf, wobei
ein n⁻-Fremdatombereich 18a niedriger Konzentration durch
Ionenimplantation gebildet ist und ein n⁺-Fremdatombereich
18b hoher Konzentration ebenfalls durch Ionenimplantation
hergestellt ist. Der Übertragungsgatetransistor 10 dieses
Beispieles unterdrückt die Erzeugung von Kristallfehlern
in der Oberfläche des Substrates durch Ionenimplantation
zum Verringern der Erzeugung von Leckströmen aus dem Konden
sator, indem ein Fremdatombereich 18b hoher Konzentration
gebildet wird, ohne daß das Ionenimplantationsverfahren über
dem Source-/Drain-Bereich 19 der mit dem Kondensator ver
bundenen Seite benutzt wird.
Die Bitleitung 13 wird durch eine Drei-Schicht-Anordnung
dargestellt, bei der eine Barrierenmetallschicht 13a, eine
Aluminiumschicht 13b und ein Schutzfilm 13c in dieser Reihen
folge aufeinander geschichtet werden. Die Barrierenmetall
schicht 13a ist aus einer wärmefesten Metallsilizidschicht,
wie MoSi2 oder ähnlichem und einer wärmefesten Metallschicht
gebildet zum Verhindern, daß monokristallines Silizium in
Kontakt zwischen der Aluminiumschicht 13b und dem Source-/
Drain-Bereich 18 ausfällt.
Auf der rechten Seite in Fig. 10 ist eine Schnittansicht
eines CMOS gezeigt, der die periphere Schaltung darstellt.
Der nMOS-Transistor 100 des CMOS′ ist aus einem isolierenden
Gatefilm 101, einer Gateelektrode 102 und einem Paar von
Source-/Drain-Bereichen 103 und 104 zusammengesetzt. Jeder
der Source-/Drain-Bereiche 103 und 104 weist eine LDD-Anord
nung auf, die aus n⁻-Fremdatombereichen 103a und 104a nie
driger Konzentration und n⁺-Fremdatombereichen 103b und 104b
hoher Konzentration gebildet sind. Auf den Source-/Drain-
Bereichen 103 und 104 sind n⁺-Fremdatombereiche 103c und
104c gebildet. Die n⁺-Fremdatombereiche 103c und 104c dienen
zum Verhindern, daß die Source-/Drain-Bereiche 103 und 104
Kurzschlüsse mit Verdrahtungsschichten 105 und 105 bilden.
Der pMOS-Transistor 110 des CMOS ist aus einem isolierenden
Gatefilm 111, einer Gateelektrode 112 und einem Paar von
Source-/Drain-Bereichen 113 und 114 zusammengesetzt. Beide
Source- und Drainbereiche 113 und 114 weisen eine LDD-Anord
nung mit p⁻-Fremdatombereichen 113a und 114a niedriger Kon
zentration und p⁺-Fremdatombereichen 113b und 114b hoher
Konzentration auf.
Die Hauptschritte des Herstellens des Source-/Drain-Bereiches
des Übertragungsgatetransistors der Speicherzelle wird im
folgenden erläutert. Fig. 11A bis 11D zeigen die Haupther
stellungsschritte des in Fig. 10 gezeigten DRAMs in einer
Schnittansicht. Fig. 11A zeigt die Schritte des Ionenimplan
tierens zum Bilden von Source und Drain des Übertragungsgate
transistors 10 in der Speicherzelle und des nMOS-Transistors
100 der peripheren Schaltung. Wie in Fig. 11A gezeigt ist,
bedeckt ein Photolack 120 das Gebiet zum Bilden des pMOS-
Transistors 110. Danach werden Ionen des Phosphors (P) oder
Arsens (As) unter Bedingungen der Dosierung von 1013 cm-2
und der Implantierungsenergie von 60-120 keV implantiert.
Dieses führt zu der Bildung von n⁻-Fremdatombereichen 18a
und 19a niedriger Konzentration des Übertragungsgatetransi
stors 10 und von n⁻-Fremdatombereichen 103a und 104a des
nMOS-Transistors 100.
Wie in Fig. 11B gezeigt ist, wird der Photolack 120 entfernt,
und ein Photolack 121 bedeckt das Speicherzellenfeld und
den Bereich zur Bildung des nMOS-Transistors 100 der peri
pheren Schaltung. Dann wird das Implantieren von BF2- oder
B-Ionen in das p-Typ-Halbleitersubstrat 14 mit einer Dosie
rung von 1013 cm-2 und einer Implantierungsenergie von
60-100 keV ausgeführt. Dies führt zu p⁻-Fremdatombereichen 113a
und 114a niedriger Konzentration des pMOS-Transistors 110.
Unter Bezugnahme auf Fig. 11C wird der Schritt zum Bilden
von Fremdatombereichen hoher Konzentration des Übertragungs
gatetransistors 10 im folgenden beschrieben. Auf der Ober
fläche des n⁻-Fremdatombereiches 18a des Übertragungsgate
transistors 10 wird die untere Elektrode 20 des Kondensators
11 gebildet. Implantation von Arsen- oder Phosphorionen wird
in die untere Elektrode 20 des Kondensators 11 mit einer
Dosierung von 1015 cm-2 und einer Implantierungsenergie von
75-85 keV durchgeführt. Dann werden die in die untere Elek
trode 20 eingeführten n-Typ-Fremdatome zu der Oberfläche
des p-Typ-Siliziumsubstrates 14 durch eine Wärmebehandlung
diffundiert. Dieser Diffusionsschritt bewirkt, daß der n⁺-
Fremdatombereich 19b hoher Konzentration des Source-/Drain-
Bereiches 19 gebildet wird.
Fig. 11D zeigt den Schritt des Bildens des Bereiches hoher
Konzentration des Source-/Drain-Bereiches 18 des Übertra
gungsgatetransistors. In dem Speicherzellenfeld wird eine
isolierende Zwischenschicht 122 über der Speicherzelle gebil
det. Die isolierende Zwischenschicht 122 weist ein Kontakt
loch 123 auf, das zu dem Source-/Drain-Bereich 18 des Über
tragungsgatetransistors 10 führt. In diesem Zustand bedeckt
ein Photolack 124 das Gebiet zum Bilden des pMOS-Transistors
110 der peripheren Schaltung. Dann werden Arsenionen in die
Oberfläche des p-Typ-Siliziumsubstrates 14 mit einer Dosie
rung von 1015 cm-2 und einer Implantierungsenergie von
110-130 keV implantiert. Dies führt zur Bildung von dem n⁺-Fremd
atombereich 18b hoher Konzentration des Source-/Drain-Berei
ches 18 des Übertragungsgatetransistors 10. Gleichzeitig
werden n⁺-Fremdatombereiche 103c und 104c hoher Konzentration
in dem nMOS-Transistor 100 der peripheren Schaltung gebildet.
Daher ist bei dem zweiten DRAM der Source-/Drainbereich 19
der mit dem Kondensator des Übertragungsgatetransistors 10
verbundenen Seite durch eine LDD-Anordnung dargestellt, die
einen n⁻-Fremdatombereich 19a niedriger Konzentration durch
Ionenimplantation und einen n⁺-Fremdatombereich 19b hoher
Konzentration durch die Wärmediffusion aufweist. Der Source-/
Drain-Bereich 18 der mit der Bitleitung 13 verbundenen Seite
wird durch eine LDD-Anordnung dargestellt, die einen n-⁻
Fremdatombereich 18a niedriger Konzentration durch Ionenim
plantation und einen n⁺-Fremdatombereich 18b hoher Konzen
tration ebenfalls durch Ionenimplantation aufweist.
Bei dem oben erwähnten zweiten Beispiel ist ein Verfahren
vorgeschlagen, bei dem der Hochkonzentrationsbereich des
Source-/Drainbereiches des Übertragungsgatetransistors durch
Wärmediffusion von der unteren Elektrode des Kondensators
gebildet wird. Dies dient zum Unterdrücken der Erzeugung von
Leckströmen von dem Kondensator, die durch Fehler der Ober
fläche des Substrates aufgrund der Hochkonzentrations-Ionen
implantation verursacht werden. Der schädliche Effekt der
Hochtemperatur-Wärmebehandlung wird jedoch signifikant im
Verhältnis zu der Erhöhung der Speicherkapazität des DRAMs
auf 16 Mb oder 64 Mb und ist nicht gewünscht. Das heißt,
der Kanal, wie der eines MOS-Transistors, wird aufgrund der
Miniaturisierung der Einrichtungsanordnung verkürzt, die
mit der Verbesserung der Integration der DRAMs einhergeht.
Wenn die Wärmebehandlung bei hoher Temperatur unter solchen
Bedingungen stattfindet, diffundiert der Fremdatombereich
in dem Substrat und verschlimmert den Kurzkanaleffekt. Daher
wurden bei den Herstellungsverfahren für DRAMs die Techniken
des Hochtemperaturverfahrens zugunsten der des Niedertempe
raturverfahrens geändert. Insgesamt läßt sich daher sagen,
daß das Verfahren zum Bilden eines Hochkonzentrationsberei
ches des Source-/Drain-Bereiches des obigen Übertragungsgate
transistors durch Wärmediffusion den Kurzkanaleffekt und
ähnliches bei MOS-Transistoren von DRAMs verursacht, wodurch
Hochintegration des DRAMs verhindert wird.
In dem zweiten Beispiel ist der n⁺-Fremdatombereich 18b hoher
Konzentration durch Ionenimplantation in dem Source-/Drain-
Bereich 18 der mit der Bitleitung verbundenen Seite gebildet.
Dieses fördert das Erzeugen von zusätzlichen Oxidfilmen,
wie zuvor ausgeführt wurde. Dadurch tritt das Problem auf,
daß ein effektiver ohmscher Kontakt zwischen der Bitleitung
und dem Source-/Drain-Bereich 18 verhindert wird.
Aus der EP 01 86 889 A2 ist ein DRAM mit einem Speicherzellenfeld
nach dem Oberbegriff des Patentanspruches 1 oder des Patentan
spruches 8 bekannt. Bei diesem RAM ist ein Planar-Kondensator
vorgesehen, bei dem ein dotierter Bereich in dem Substrat gebildet
wird und darauf eine mit dem Fremdatombereich des Übertra
gungsgatetransistors verbundene entgegengesetzt dotierte Schicht
gebildet wird. Bei dieser Art von Kondensator stellt sich das
Problem des oben erläuterten Ausfallens von monokristallinem
Silizium an dem Kontakt einer Verdrahtungsschicht und eines
Fremdatombereiches nicht.
Es ist daher Aufgabe der Erfindung, den eingangs erwähnten DRAM
so zu verbessern, daß der Kontaktwiderstand zwischen dem Konden
sator und dem mit dem Kondensator verbundenen Fremdatombereich
des Übertragungsgatetransistors verringert ist. Des weiteren soll
ein Verfahren zur Herstellung eines derartigen DRAMs zur Verfü
gung gestellt werden.
Diese Aufgabe wird gelöst durch einen DRAM mit einem Speicher
zellenfeld, der die Merkmale des Patentanspruches 1
aufweist. Bevorzugte Ausgestaltungen
des DRAMs sind in den Ansprüchen 2 bis 5 angegeben.
Die Aufgabe wird ebenfalls gelöst durch ein Verfahren mit den
Merkmalen des Patentanspruches 6, wobei eine bevorzugte Ausge
staltung des Verfahrens in dem Unteranspruch 7 angegeben ist.
Die Fremdatombereiche des Über
tragungsgatetransistors, der einen Teil der Speicherzelle
darstellt, werden nur durch Fremdatombereiche niedriger Konzentra
tion gebildet. Fremdatombereiche hoher Konzentration durch
Hochkonzentrations-Ionenimplantation werden nicht gebildet.
Dieses schließt in dem Halbleitersubstrat erzeugte Kristall
fehler aufgrund der Ionenimplantation für die Bildung von
Fremdatombereichen hoher Konzentration aus. Damit wird das
Lecken der in dem Kondensator gespeicherten Signalladung
unterdrückt. Weiterhin wird die Haltezeit der Signalladung
des Kondensators größer, so daß die Eigenschaften der Auf
frischtätigkeit der Speicherzelle verbessert werden. Es wird
ebenfalls die Erzeugung von zufälligen Oxidfilmen aufgrund
des multiplen Effektes von Fremdatomen, die in dem Halblei
tersubstrat eingeschlossen sind, unterdrückt. Folglich kann
der Kontakt zwischen den Fremdatombereichen des Übertragungs
gatetransistors und der Bitleitung oder der unteren Elektrode
des Kondensators verbessert werden.
Es folgt Beschreibung von Ausführungsbeispielen anhand
der Figuren. Von den Figuren zeigt
Fig. 1 eine Schnittansicht der Struktur eines allgemeinen DRAMs;
Fig. 2A bis 2I Schnittansichten des in Fig. 1 gezeigten DRAMs
während verschiedener Herstellungsschritte;
Fig. 3 eine Schnittansicht des DRAMs nach einer
Ausführungsform der Erfindung;
Fig. 4A und 4B Schnittansichten des in Fig. 3 gezeigten DRAMs
während verschiedener Herstellungsschritte;
Fig. 5 eine Schnittansicht der Struktur einer Modifika
tion des DRAMs;
Fig. 6 ein Blockschaltbild zur Erläuterung der Struktur
eines DRAMs;
Fig. 7 ein Ersatzschaltbild einer allgemeinen DRAM-Spei
cherzelle;
Fig. 8 eine Schnittansicht der Struktur eines Beispieles
einer DRAM-Speicherzelle;
Fig. 9A bis 9I Schnittansichten des in Fig. 8 gezeigten DRAMs
während verschiedener Herstellungsschritte;
Fig. 10 eine Schnittansicht der Struktur eines zweiten
Beispieles eines DRAMs; und
Fig. 11A bis 11D Schnittansichten des in Fig. 10 gezeigten DRAMs
während verschiedener Herstellungsschritte.
Wie in Fig. 1 gezeigt ist, enthält die Speicherzelle eines allgemeinen
DRAMs einen Übertragungs
gatetransistor 10 und einen damit verbundenen Kondensator
11. Der Übertragungsgatetransistor 10 weist eine aus mit
Phosphor (P) dotiertem Polysilizium auf der Oberfläche eines
p-Typ-Halbleitersubstrates 14 gebildete Gateelektrode 12 (Wort
leitung) auf, wobei ein Gateoxidfilm 16 dazwischen vorgesehen
ist. Der Umfang der Gateelektrode 12 ist von einem Oxidfilm
17 bedeckt. In dem Halbleitersubstrat 14 ist ein Paar von
n⁻-Fremdatombereichen 18a und 19a niedriger Konzentration
an einer mit der Gateelektrode 12 selbst-ausgerichteten Posi
tion gebildet.
Der Kondensator 11 weist eine gestapelte Anordnung einer
unteren Elektrode 20, eines dielektrischen Filmes 21 und
einer oberen Elektrode 22 auf. Das Gebiet zum Bilden des
Kondensators weist eine sich über den oberen Abschnitt eines
Feldoxidfilmes 15 bis über die Gateelektrode 12 des Über
tragungsgatetransistors erstreckende Struktur auf. Die untere
Elektrode 22 ist aus mit Phosphor oder Arsen implantiertem
Polysilizium oder aus sogenanntem dotiertem Polysilizium
mit Phosphor und Arsen dotiert zu dem Zeitpunkt des CVD-
Bildens gebildet. Der dielektrische Film 21 des Kondensators
ist aus einem Siliziumnitridfilm gebildet, wobei ein dünner
Oxidfilm auf der Oberfläche des Siliziumnitridfilmes gebildet
ist, obwohl das in Fig. 1 nicht gezeigt ist. Dieser Oxidfilm
muß nicht unbedingt gebildet werden. Die obere Elektrode
22 ist unter Benutzung einer Polysiliziumschicht mit Phos
phordotierung gebildet.
Für die periphere Schaltung wird ein CMOS-Transistor benutzt,
der einen nMOS-Transistor 45a und einen pMOS-Transistor 45b
aufweist. Der nMOS-Transistor 45a des CMOS weist Source
und Drain-Bereiche mit einer LDD-Anordnung auf, die aus einem
n⁻-Fremdatombereich 31 von relativ niedriger Konzentration
und einem n⁺-Fremdatombereich 33 einer relativ hohen Konzen
tration gebildet sind.
Bei einem DRAM mit einer derartigen Anordnung liegt ein
wesentliches Merkmal darin, daß die Fremdatomkonzentration
des Source-Bereiches 18a und des Drainbereiches 19a des
Übertragungsgatetransistors 10 der Speicherzelle niedriger
eingestellt ist als der des n⁺-Fremdatombereiches 33 des
nMOS-Transistors 45a der peripheren Schaltung. Zum Beispiel
sei die Fremdatomkonzentration des Source-Bereiches 18a und
des Drain-Bereiches 19a des Übertragungsgatetransistors 10
auf dem Pegel von 1017/cm3 bis 1018/cm3. Dann ist die Konzen
tration des n⁻-Fremdatombereiches 31 des nMOS-Transistors
45a der peripheren Schaltung 1017/cm3 bis 1018/cm3, dagegen
ist die Konzentration des n⁺-Fremdatombereiches 33 auf
1019/cm3 bis 1021/cm3 eingestellt.
Im folgenden werden die Herstellungsschritte des in Fig. 1 gezeigten DRAMs
unter Bezugnahme auf die Fig. 2A
bis 2I erläutert. Da die Beschreibung der Herstellungs
schritte der Fig. 2A bis 2B identisch mit denen der Fig. 9A
bis 9B ist, die weiter oben gegeben ist, wird sie
hier nicht noch einmal wiederholt.
Wie in Fig. 2C gezeigt ist, bedeckt ein Photolack bzw. Ab
decklack bzw. Resist 29a den pMOS-Bereich der peripheren
Schaltung. Darauf folgt das Implantieren von Phosphor-(P)-
Ionen oder Arsen-(As)-Ionen 30a einer niedrigen Konzentration
bei einer Dosierung von 1013/cm2 bis 1014/cm2 in die Ober
fläche des Halbleitersubstrates. Dieses Ionenimplantieren
bewirkt die Bildung von n⁻-Fremdatombereichen 18a und 19a
des Übertragungsgatetransistors 10 der Speicherzelle und
eines n--Fremdatombereiches 31 des nMOS-Transistors der peri
pheren Schaltung.
Wie in Fig. 2D gezeigt ist, wird ein Oxidfilm über dem gesam
ten Substrat abgeschieden und anisotrop geätzt. Dieses bildet
Seitenwände 17a und 27a eines Oxidfilmes an den Seitenwänden
der Gateelektrode 12 des Übertragungsgatetransistors und
der Gateelektrode 26a des nMOS-Transistors der peripheren
Schaltung. Nachdem der Speicherzellenbereich und der pMOS-
Transistorbereich des peripheren Bereiches durch einen Ab
decklack 29b bedeckt ist, werden n-Typ-Fremdatomionen 30b,
wie Arsen oder Phosphor, in die Oberfläche des Halbleitersub
strates unter Benutzung der Seitenwände 27a des nMOS-Tran
sistors mit einer Dosierung von 1014/cm2 bis 1016/cm2 und
einer Implantierungsenergie von 50 keV implantiert. Durch
diesen Ionenimplantationsschritt werden die n⁺-Fremdatombe
reiche 33 und 33 des nMOS-Transistors der peripheren Schal
tung gebildet. Somit wird die LDD-Anordnung des nMOS-Tran
sistors der peripheren Schaltung gebildet.
Wie in Fig. 2E gezeigt ist, wird der Abdecklack 29b entfernt,
darauffolgend wird die Oberfläche der Speicherzelle und des
nMOS-Transistorbereiches der peripheren Schaltung mit einem
Abdecklack 29c bedeckt, so daß p-Typ-Fremdatomionen 32, wie
Bor (B, BF2) in die Oberfläche des Substrates durch die
Seitenwände 27a der Gateelektrode 26b des pMOS-Transistors
bei einer Dosierung von 1014-1015/cm2 und einer Implantie
rungsenergie von 30-40 keV implantiert werden können. Durch
diesen Ionenimplantationsschritt werden die p⁺-Fremdatom
bereiche 35 und 35 des pMOS-Transistors gebildet. So wird
der pMOS-Transistor der peripheren Schaltung gebildet.
Die Herstellungsschritte für den Kondensator 11 der in Fig. 1 gezeigten Speicher
zelle werden im folgenden erläutert. Die Beschreibung zu
den Fig. 2F bis 2I ist identisch mit der Beschreibung
zu den Fig. 9F bis 9I, die oben gegeben ist. Daher wird
diese Beschreibung nicht wiederholt.
Die Source- und Drain-Bereiche 18a und 19a geringer Konzen
tration des Übertragungsgatetransistors 10, die ein wesent
liches Merkmal darstellen, werden implantiert, indem Fremd
atomionenimplantation hoher Konzentration der peripheren
Schaltung durchgeführt wird, nachdem die Speicherzelle durch
den Abdecklack 29b bedeckt ist, wie es in Fig. 2D gezeigt
ist. Daher ist es möglich, die Source- und Drain-Bereiche
18a und 19a des Übertragungsgatetransistors 10 ohne Erhöhung
der Herstellungsschritte im Vergleich mit herkömmlichen Her
stellungsverfahren zu bilden. Da die Source- und Drain-
Bereiche 18a und 19a des Übertragungsgatetransistors 10 nicht
der Beschädigung durch Ionenimplantation hoher Konzentration
unterliegen, kann das Auftreten vieler Kristallfehler auf
der Oberfläche des Halbleitersubstrates 14 vermieden werden.
Es ist daher möglich, das Lecken von Signalladungen aus dem
oberhalb der Oberfläche des Source-/Drain-Bereiches 19a ge
bildeten Kondensator auf einen Minimalwert zu drücken. Im
Betrieb ist Zuverlässigkeit für die Tätigkeit des Übertra
gungsgatetransistors 10 der Speicherzelle wichtiger als
Hochgeschwindigkeitseigenschaften. Die Anforderungen an den
Betrieb können erfüllt werden, selbst wenn die Source- und
Drain-Bereiche 18a und 19a als Fremdatombereiche niedriger
Konzentration gebildet werden. Bei der Anmelderin wurde fest
gestellt, daß das Vorhandensein eines Fremdatombereiches
19b hoher Konzentration in dem Source-/Drain-Bereich 19 des
an der Seite mit dem Kondensator verbundenen Übertragungs
gatetransistors keinen großen Einfluß auf den Betrieb des
Speichers ausübt. Genau genommen gibt es einige Fälle, in
denen ein Fremdatombereich hoher Konzentration diffundiert
ist und innerhalb der Source- und Drain-Bereiche 18a und
19a geringer Konzentration gebildet ist aufgrund des Effektes
der Fremdatome in der unteren Elektrode 20 des Kondensators
und in der Bitleitung 13 während des Wärmebehandelns der
Herstellungsschritte. Dieser Bereich hoher Konzentration
wird jedoch einfach innerhalb der Source- und Drainbereiche
18a und 19a niedriger Konzentration gehalten. Die Auffrisch
eigenschaft der Speicherzelle kann verbessert werden, indem
Leckstrom von dem Kondensator 11 unterdrückt wird.
Im folgenden wird ein Ausführungsbeispiel der Erfindung unter
Bezugnahme auf Fig. 3 beschrieben. Bei dieser Aus
führungsform sind Barrierenmetallschichten 28 und 13a, wie
etwa aus TiN oder TiW, unter der unteren Elektrode 20 des
Kondensators 11 und unter der Bitleitung 13 der Speicherzelle
gebildet. Diese Barrierenmetallschichten 28 und 13b können
verhindern, daß in der unteren Elektrode 20 des Kondensators
und in der Polysiliziumschicht 13a der Bitleitung enthaltene
Fremdatome zu der Oberfläche des Siliziumsubstrates 14 unter
dem Einfluß hoher Temperatur während der Herstellungsschritte
der Speicherzelle diffundieren. Es ist daher möglich, Source-
und Drain-Bereiche 18 und 19 des Übertragungsgatetransistors
10 nur mit n⁻-Fremdatombereichen 18a und 19a niedriger Kon
zentration einzuführen.
Fig. 4A ist eine Schnittansicht, die den Schritt des Bildens
der Barrierenmetallschicht 28 und der unteren Elektrode 20
des Kondensators zeigt. Dies entspricht dem Schritt in Fig.
2G. Die Barrierenmetallschicht
28 wird auf der Oberfläche des Siliziumsubstrates durch ein
Sprühverfahren oder ähnliches gebildet, wobei eine Polysili
ziumschicht mit Fremdatomen auf der Oberfläche davon gebildet
wird. Diese beiden werden zum Bilden der Barrierenmetall
schicht 28 und der unteren Elektrode 20 des Kondensators
bemustert. Bevorzugt wird die untere Elektrode 20 aus einem
hoch wärmefesten Metallsilizid gebildet.
Fig. 4B ist eine Schnittansicht, die den Schritt des Bildens
der Barrierenmetallschicht 13b zeigt. Dies entspricht dem
Schritt in Fig. 2H. Das heißt,
die Barrierenmetallschicht 13b wird auf der Oberfläche der
isolierenden Zwischenschicht 40 durch ein Sprühverfahren
oder ähnliches gebildet, wonach eine Polysiliziumschicht
13 auf deren Oberfläche gebildet wird. Diese beiden werden
zum Bilden der Bitleitung 13 bemustert.
Eine Modifikation wird unter Bezugnahme auf Fig. 5
erläutert. Im Vergleich zu der ersten Ausführungsform enthält
der Fremdatombereich der mit dem Kondensator 11 verbundenen
Seite der Speicherzelle mit einem Paar von Source-/Drain-
Bereichen des Übertragungsgatetransistors 10 nur einen
n⁻-Fremdatombereich 19a niedriger Konzentration. Der Source-/
Drain-Bereich der mit der Bitleitung 13 verbundenen Seite
wird durch die LDD-Anordnung dargestellt. Da der mit der
unteren Elektrode 20 des Kondensators 11 verbundene Fremd
atombereich 19a nicht mit dem Ionenimplantationsschritt mit
hoher Konzentration gebildet ist, kann der Effekt des Unter
drückens von Leckströmen von dem Kondensator 11 auch bei
dieser Ausführungsform erzielt werden. Das Verfahren zum
Herstellen des Source-/Drain-Bereiches 18 mit der LDD-Anord
nung wird erzielt, indem ein Muster einer Öffnung in dem
Abdecklack 29b gebildet wird, der den Speicherzellenbereich
oberhalb des mit der Bitleitung 13 zu verbindenden n -Fremd
atombereiches 18a bedeckt, deren
Herstellungsschritt dem der Fig. 2D der ersten Ausführungs
form entspricht.
Als weitere Modifikation kann die LDD-
Anordnung des Source-/Drain-Bereiches 18 der mit der Bit
leitung 13 verbundenen Seite des Übertragungsgatetransistors
10 durch Wärmediffusion von Fremdatomen in der Bitleitung 13
eingeführt werden. In diesem Fall kann der Ansatz des Dif
ferenzierens der Arten von in der Bitleitung 13 und in der
unteren Elektrode 20 des Kondensators 11 einzuführenden
Fremdatomen oder der Ansatz des Differenzierens der Konzen
trationen gewählt werden, so daß die Fremdatome nicht in
den Source-/Drain-Bereich 19 der mit dem Kondensator 11 des
Übertragungsgatetransistors 10 verbundenen Seite diffundie
ren. Zum Beispiel wird Arsen in die untere Elektrode 20 des
Kondensators 11 eingeführt, während Phosphor in die Bitlei
tung 13 eingeführt wird. Phosphor weist einen größeren Wärme
diffusionskoeffizienten im Vergleich mit dem von Arsen in
diesem Fall auf. Wenn eine ähnliche Wärmebehandlung ausgeübt
wird, ist die Diffusion des Phosphors zu dem Substrat von
der Bitleitung 13 größer als die Diffusion des Arsens in
das Substrat von der unteren Elektrode 20. Indem geeignete
Wärmebehandlungsbedingungen gesetzt werden, ist es möglich,
die LDD-Anordnung nur indem Source-/Drain-Bereich 18 der
mit der Bitleitung verbundenen Seite zu bilden. Somit wird
der Source-/Drain-Bereich 19 der mit dem Kondensator 11 ver
bundenen Seite so gebildet, daß er einen Diffusionsbereich
mit Arsen einer hohen Konzentration innerhalb des n⁻-Fremd
atombereiches 19a von niedriger Konzentration aufweist.
Wenn sich die Fremdatomkonzentration der Bitleitung 13 von
der der unteren Elektrode 20 des Kondensators 11 unterschei
det, wenn zum Beispiel die Konzentration des Phosphors in
der Bitleitung 1022/cm3 beträgt und die der unteren Elektrode
20 des Kondensators 11 etwa 2×1018-2×1020/cm3 beträgt,
diffundiert der Phosphor der Bitleitung weiter in das Sub
strat im Vergleich mit dem Phosphor der unteren Elektrode
20.
Die Barrierenmetallschicht
28 wird nur unter der unteren Elektrode 20 des Kondensators 11
gebildet. Diese Barrierenmetallschicht 28 verhindert, daß
Fremdatome in der unteren Elektrode 20 des Kondensators 11
in das Substrat diffundieren. Nur Fremdatome von der Seite
der Bitleitung 13 diffundieren in das Substrat, wodurch die
LDD-Anordnung nur in dem Source-/Drain-Bereich 18 der mit
der Bitleitung 13 verbundenen Seite erreicht wird.
Claims (7)
1. DRAM mit einem Speicherzellenfeld (1) mit einer Mehrzahl von
zum Speichern von Einheitsspeicherinformation ausgelegten Spei
cherzellen und einer peripheren Schaltung für eine Schreib-/Lese
tätigkeit für das Speicherzellenfeld (1) von vorbestimmter ge
speicherter Information auf der Hauptoberfläche eines Halbleiter
substrates (14),
wobei jede Speicherzelle in der Nähe des jeweiligen Schnittpunktes einer Mehrzahl von sich über die Hauptoberfläche des Halb leitersubstrates (14) erstreckenden Wortleitungen (12) und einer Mehrzahl von sich in eine die Wortleitungen (12) kreuzenden Richtung erstreckenden Bitleitungen (13) gebildet ist und
einen Übertragungsgatetransistor (10) mit einem in dem Halblei tersubstrat (14) gebildeten, mit der Bitleitung (12) verbundenen ersten Fremdatombereich (18a), einer mit der Wortleitung (12) verbundenen Gateelektrode und
einem mit einem zweiten Fremdatombereich (19a) verbundenen Kondensator (11) aufweist und
die periphere Schaltung einen Transistor (45a) eines Kanallei tungstypes identisch zu dem des Übertragungsgatetransistors (10) aufweist, der ein Paar von in der Oberfläche des Halbleitersub strates (14) gebildeten Fremdatombereichen mit einem Bereich (33) relativ hoher Konzentration und einem Bereich (31) relativ niedriger Konzentration und eine auf der Oberfläche des Halblei tersubstrates (14) mit einem isolierenden Film (25a) dazwischen gebildete Gateelektrode (26a) aufweist, und
die Fremdatomkonzentration des mit dem Kondensator (11) verbun denen zweiten Fremdatombereiches (19a) des Übertragungsgatetran sistors (10) der Speicherzelle im wesentlichen gleich der des Fremdatombereiches (31) relativ niedriger Konzentration des Transistors (45a) der peripheren Schaltung gesetzt ist, dadurch gekennzeichnet, daß der Kondensator (11) eine elektrische mit dem zweiten Fremdatombereich (19a) des Übertragungsgatetran sistors (10) verbundene untere Elektrode (20), eine auf der Oberfläche der unteren Elektrode (20) gebildete dielektrische Schicht (21) und eine auf der Oberfläche der dielektrischen Schicht (21) gebildete obere Elektrode (22) aufweist, wobei eine Barrierenmetallschicht (28) zwischen der unteren Elektrode (20) und dem zweiten Fremdatombereich (19a) des Übertragungsgatetran sistors (10) vorgesehen ist.
wobei jede Speicherzelle in der Nähe des jeweiligen Schnittpunktes einer Mehrzahl von sich über die Hauptoberfläche des Halb leitersubstrates (14) erstreckenden Wortleitungen (12) und einer Mehrzahl von sich in eine die Wortleitungen (12) kreuzenden Richtung erstreckenden Bitleitungen (13) gebildet ist und
einen Übertragungsgatetransistor (10) mit einem in dem Halblei tersubstrat (14) gebildeten, mit der Bitleitung (12) verbundenen ersten Fremdatombereich (18a), einer mit der Wortleitung (12) verbundenen Gateelektrode und
einem mit einem zweiten Fremdatombereich (19a) verbundenen Kondensator (11) aufweist und
die periphere Schaltung einen Transistor (45a) eines Kanallei tungstypes identisch zu dem des Übertragungsgatetransistors (10) aufweist, der ein Paar von in der Oberfläche des Halbleitersub strates (14) gebildeten Fremdatombereichen mit einem Bereich (33) relativ hoher Konzentration und einem Bereich (31) relativ niedriger Konzentration und eine auf der Oberfläche des Halblei tersubstrates (14) mit einem isolierenden Film (25a) dazwischen gebildete Gateelektrode (26a) aufweist, und
die Fremdatomkonzentration des mit dem Kondensator (11) verbun denen zweiten Fremdatombereiches (19a) des Übertragungsgatetran sistors (10) der Speicherzelle im wesentlichen gleich der des Fremdatombereiches (31) relativ niedriger Konzentration des Transistors (45a) der peripheren Schaltung gesetzt ist, dadurch gekennzeichnet, daß der Kondensator (11) eine elektrische mit dem zweiten Fremdatombereich (19a) des Übertragungsgatetran sistors (10) verbundene untere Elektrode (20), eine auf der Oberfläche der unteren Elektrode (20) gebildete dielektrische Schicht (21) und eine auf der Oberfläche der dielektrischen Schicht (21) gebildete obere Elektrode (22) aufweist, wobei eine Barrierenmetallschicht (28) zwischen der unteren Elektrode (20) und dem zweiten Fremdatombereich (19a) des Übertragungsgatetran sistors (10) vorgesehen ist.
2. DRAM nach Anspruch 1,
dadurch gekennzeichnet, daß der mit der Bitleitung (13) des
Übertragungsgatetransistors (10) der Speicherzelle verbundene
erste Fremdatombereich (18a) eine Fremdatomkonzentration auf
weist, die im wesentlichen gleich der des Fremdatombereiches (31)
relativ niedriger Konzentration des Transistors (45a) der peri
pheren Schaltung ist.
3. DRAM nach Anspruch 1 oder 2,
gekennzeichnet durch eine Barrierenmetallschicht (13b) zwischen
der Bitleitung (13) und dem zweiten Fremdatombereich (18a) des
Übertragungsgatetransistors (10).
4. DRAM nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß der mit der Bitleitung (13) verbundene
erste Fremdatombereich (18) aus einem ersten Bereich (18a)
mit einer Fremdatomkonzentration im wesentlichen gleich der des
Fremdatombereiches (31) relativ niedriger Konzentration des
Transistors (45a) der peripheren Schaltung und einem zweiten
Bereich (18b) mit einer Fremdatomkonzentration größer als der des
ersten Bereiches (18a) gebildet ist.
5. DRAM nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die untere Elektrode (20) des Kon
densators (11) entweder ein hoch wärmefestes Metall oder ein hoch
wärmefestes Metallsilizid enthält.
6. Verfahren zum Herstellen eines DRAMs nach einem der Ansprüche
1 bis 5, mit den Schritten:
Bilden der Gateelektrode (12) des Übertragungsgatetransistors (10) und der Gateelektrode (26a) des Transistors (45a) der peri pheren Schaltung auf der Hauptoberfläche des Halbleitersubstrates (14) mit isolierenden Gatefilmen (16, 25a) dazwischen,
Implantieren von Ionen (30a) in das Halbleitersubstrat (14) unter Benutzung der Gateelektroden (12, 26a) als Maske zum gleichzeitigen Bilden von Fremdatombereichen (31, 31) relativ niedriger Konzentration des Transistors (45a) der peripheren Schaltung und der Fremdatombereiche (18a, 19a) des Übertragungsgatetransistors (10) mit einer Konzentration gleich der des Fremdatombereiches (31) relativ niedriger Konzentration und
Implantieren von Ionen (30b) in das Halbleitersubstrat (14) unter Benutzung der Gateelektrode (26a) des Transistors (45a) der peripheren Schaltung als Maske nach Bedecken der Oberfläche der Bereiche des Übertragungsgatetransistors (10) zum Bilden der Fremdatombereiche (33, 33) relativ hoher Konzentration des Tran sistors (45a) der peripheren Schaltung.
Bilden der Gateelektrode (12) des Übertragungsgatetransistors (10) und der Gateelektrode (26a) des Transistors (45a) der peri pheren Schaltung auf der Hauptoberfläche des Halbleitersubstrates (14) mit isolierenden Gatefilmen (16, 25a) dazwischen,
Implantieren von Ionen (30a) in das Halbleitersubstrat (14) unter Benutzung der Gateelektroden (12, 26a) als Maske zum gleichzeitigen Bilden von Fremdatombereichen (31, 31) relativ niedriger Konzentration des Transistors (45a) der peripheren Schaltung und der Fremdatombereiche (18a, 19a) des Übertragungsgatetransistors (10) mit einer Konzentration gleich der des Fremdatombereiches (31) relativ niedriger Konzentration und
Implantieren von Ionen (30b) in das Halbleitersubstrat (14) unter Benutzung der Gateelektrode (26a) des Transistors (45a) der peripheren Schaltung als Maske nach Bedecken der Oberfläche der Bereiche des Übertragungsgatetransistors (10) zum Bilden der Fremdatombereiche (33, 33) relativ hoher Konzentration des Tran sistors (45a) der peripheren Schaltung.
7. Verfahren nach Anspruch 6,
gekennzeichnet durch die Schritte:
Bilden der unteren Elektrode (20), der dielektrischen Schicht (21) und der oberen Elektrode (22) des Kondensators (11) und Bilden einer isolierenden Zwischenschicht (40) auf der Oberfläche des Übertragungsgatetransistors (10) mit einer Öffnung dadurch zu dem ersten Fremdatombereich (18a) und Bilden der Bitleitung (13), die aus einer leitenden Schicht mit Fremdatomen gebildet ist, über der Zwischenschicht (40) und innerhalb der Öffnung.
Bilden der unteren Elektrode (20), der dielektrischen Schicht (21) und der oberen Elektrode (22) des Kondensators (11) und Bilden einer isolierenden Zwischenschicht (40) auf der Oberfläche des Übertragungsgatetransistors (10) mit einer Öffnung dadurch zu dem ersten Fremdatombereich (18a) und Bilden der Bitleitung (13), die aus einer leitenden Schicht mit Fremdatomen gebildet ist, über der Zwischenschicht (40) und innerhalb der Öffnung.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28140989 | 1989-10-26 | ||
JP2238790A JP2673385B2 (ja) | 1989-10-26 | 1990-09-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4034169A1 DE4034169A1 (de) | 1991-05-02 |
DE4034169C2 true DE4034169C2 (de) | 1994-05-19 |
Family
ID=26533896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4034169A Expired - Fee Related DE4034169C2 (de) | 1989-10-26 | 1990-10-26 | DRAM mit einem Speicherzellenfeld und Herstellungsverfahren dafür |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4034169C2 (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
KR940000510B1 (ko) * | 1991-03-20 | 1994-01-21 | 삼성전자 주식회사 | 반도체 메모리장치 및 그 제조방법 |
JP2802455B2 (ja) * | 1991-05-10 | 1998-09-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
DE4234992B4 (de) * | 1991-10-18 | 2004-11-25 | Micron Technology, Inc. | Verfahren zur Herstellung einer integrierten Schaltung mit komplementären n-Kanal und p-Kanal Vorrichtungen |
US5134085A (en) * | 1991-11-21 | 1992-07-28 | Micron Technology, Inc. | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
DE29722440U1 (de) * | 1997-12-18 | 1998-04-16 | Siemens Ag | Halbleiterspeicher und Implantationsmaske |
US6573548B2 (en) | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
US6509595B1 (en) * | 1999-06-14 | 2003-01-21 | Monolithic System Technology, Inc. | DRAM cell fabricated using a modified logic process and method for operating same |
US6468855B2 (en) | 1998-08-14 | 2002-10-22 | Monolithic System Technology, Inc. | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same |
DE10119873A1 (de) | 2001-04-24 | 2002-10-31 | Infineon Technologies Ag | Verfahren zur Herstellung von Metall/Halbleiter-Kontakten |
US7323379B2 (en) | 2005-02-03 | 2008-01-29 | Mosys, Inc. | Fabrication process for increased capacitance in an embedded DRAM memory |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61156862A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
JPS6321871A (ja) * | 1986-07-15 | 1988-01-29 | Mitsubishi Electric Corp | 半導体装置 |
JPS6344756A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 電界効果型半導体集積回路 |
JP2615076B2 (ja) * | 1987-09-19 | 1997-05-28 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
JPH0821687B2 (ja) * | 1989-05-31 | 1996-03-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1990
- 1990-10-26 DE DE4034169A patent/DE4034169C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE4034169A1 (de) | 1991-05-02 |
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Legal Events
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OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
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8328 | Change in the person/name/address of the agent |
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|
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