DE4042522C2 - Speicherzelle - Google Patents

Description

Die Erfindung betrifft eine Speicherzelle. Die Erfindung ist ins­ besondere auf eine dynamische Speichereinrichtung mit wahlfreiem Zugriff anwendbar, die zum Speichern von Daten in einem Zahlensy­ stem der Basis N geeignet ist.

Fig. 6 zeigt ein Blockdiagramm, das einen bekannten herkömmlichen DRAM darstellt. Eine derartige Einrichtung ist z. B. in IEEE 1985 International Solid-State Circuits Conference, S. 252 bis 253 gezeigt. Bezüglich der Fig. 6 umfaßt der DRAM ein Speicherfeld 51 mit Speicherzellen zum Speichern von Datensignalen, einen Zeilen­ adreßpuffer 52 und einen Spaltenadreßpuffer 53, an die Signale zum Auswählen einer Speicherzelle engelegt werden, einen Zeilen­ dekoder 54 und einen Spaltendekoder 55 zum Dekodieren der Adreß­ signale, einen mit dem Speicherfeld 51 verbundenen Leseverstärker 56 zum Verstärken von in den Speicherzellen gespeicherten Signalen, einen mit dem Leseverstärker 56 verbundenen Ein/Ausgabepuffer 57 zum Austauschen von Daten mit der Umgebung, und einen von externen Signalen, wie z. B. Taktsignalen, Chip-Auswahlsignalen und Schreib/Lese-Steuersignalen abhängigen Steuerschaltkreis 58 zum Steuern des DRAM.

Fig. 6 zeigt auch ein schematisches Diagramm einer Speicherzelle eines herkömmlichen DRAM. Bezüglich der Fig. 6 umfaßt die Spei­ cherzelle einen Transistor 60 und einen Kondensator 61. Die Gate­ elektrode des Transistors 60 ist mit einer Wortleitung WL und eine Elektrode mit einer Bitleitung BL verbunden. Der Kondensator 61 ist mit der anderen Elektrode des Transistors 60 verbunden.

Unter Bezugnahme auf die Fig. 6 wird im weiteren die Schreib/Leseoperation des herkömmlichen DRAM beschrieben. Zuerst werden Adreßsignale zum Auswählen einer Speicherzelle von außen an den Zeilenadreßpuffer 52 und den Spaltenadreßpuffer 53 angelegt. Die an den Zeilenadreßpuffer 52 und den Spaltenadreßpuffer 53 angelegten Adreßsignale werden vom Zeilendekoder bzw. dem Spalten­ dekoder dekodiert. Folglich werden eine Wort- und eine Bitleitung festgelegt und damit eine Speicherzelle ausgewählt. Beim Schreiben wird ein extern angelegtes Eingabedatum über den Ein/Ausgabepuffer 57 in die Speicherzelle eingeschrieben. Genauer gesagt schaltet der Transistor 60 in Abhängigkeit von einem Signal auf der Wort­ leitung WL durch und die Ladungen der ausgewählten Bitleitung werden im Kondensator 61 gespeichert, womit die Schreiboperation vervollständigt ist. Beim Lesen wird wie beim Schreiben eine Wortleitung in Abhängigkeit von einem extern angelegten Adreßsignal festgelegt und die die Daten speichernde Speicherzelle wird ausge­ wählt. Anschließend schaltet der Transistor 60 in Abhängigkeit von dem Signal auf der Wortleitung WL durch und die Ladungen im Konden­ sator 61 werden auf die Bitleitung BL übertragen. Die Änderung des Potentiales auf der Bitleitung BL wird vom Leseverstärker 56 ver­ stärkt. Die gespeicherten Ladungen werden als Ausgabedaten über den Ein/Ausgabepuffer 57 ausgelesen.

Bei dem in Fig. 6 gezeigten herkömmlichen dynamischen RAM umfaßt eine Speicherzelle einen Transistor und einen Kondensator wie oben beschrieben worden ist. Daher können nur zwei Pegel, d. h., H-Pegel und L-Pegel, der Daten verarbeitet werden. Es ist daher ein Verfahren zum Speichern von drei oder mehr verschiedenen Ladungspegeln in einer Speicherzelle vorgeschlagen worden. Durch Steuerung der Spannung für das Schreiben in eine Speicherzelle, so daß die Spannung drei oder mehr verschiedene Pegel aufweist, können nämlich drei oder mehr verschiedene Daten in einem Konden­ sator gespeichert werden. Durch Bereitstellen von Speicherzellen mit einem Transistor und einem Kondensator im DRAM kann damit eine Datenverarbeitung zur Basis N verwirklicht werden, wie dies z. B. in IEEE 1988 Custom Integrated Circuits Conference, S. 4.4.1-4.4.4 beschrieben wurde. Entsprechend dieser Methode ist es jedoch sehr schwierig, Daten mit drei oder mehr verschiedenen Pegeln in einen Kondensator einzuschreiben. Es muß ein Schaltkreis zum Teilen einer Signalspannung in drei oder mehr Signalpegel neu geschaffen werden, um Daten einzuschreiben. Damit wird die Schal­ tung als Ganzes kompliziert.

Aus IBM TDB, Band 18, Nr. 5, Oktober 1974, Seiten 1356, 1357 ist bekannt, Signale mit mehr als zwei Pegeln durch FETs mit ver­ schiedenen Schwellspannungen zu verarbeiten.

Wenn das Dateneinschreiben mit einer in drei oder mehr Span­ nungspegel unterteilten Signalspannung ausgeführt wird, ist das Auslesen der Daten schwieriger wie für den Fall, daß die Signal­ spannung in zwei Spannungspegel unterteilt ist.

Aufgabe der Erfindung ist es daher, eine Vorrichtung zu schaffen, mit der Daten, die in einem System zur Basis N dargestellt sind, in einfacher Weise ohne komplizierte Schaltung in der Speicher­ zelle eines dynamischen Speichers mit wahlfreiem Zugriff gespei­ chert werden können, wobei auch die Genauigkeit beim Datenlesen verbessert werden soll.

Die Aufgabe wird durch die Speicherzelle nach dem Patentanspruch 1 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be­ schrieben.

Beim Betrieb können drei oder mehr verschiedenen Daten in einer Speicherzelle gespeichert werden, ohne daß eine Schaltung zum Steuern des Spannungspegels der einzuschreibenden Datensignale erforderlich ist, da jede der Speicherzellen des dynamischen RAMs zwei oder mehr Transistoren und zwei oder mehr Kondensatoren umfaßt.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Diagramm einer Speicherzelle in einem DRAM entsprechend einer ersten Ausführung der Erfindung;

Fig. 2 ein Blockdiagramm, das ein Beispiel eines DRAM zeigt, auf den die Speicherzelle der Fig. 1 angewandt wird;

Fig. 3A, 3B Zeitdiagramme zur Darstellung einer Schreibopera­ tion der in Fig. 14 gezeigten Speicherzelle;

Fig. 4A, 4B Zeitdiagramme zur Darstellung einer Leseoperation der in Fig. 1 gezeigten Speicherzelle;

Fig. 5 ein Blockdiagramm, das den Zustand der Speicherzelle beim Lesen der Ausgabedaten aus der in Fig. 1 darge­ stellten Speicherzelle zeigt; und

Fig. 6 ein Blockdiagramm eines herkömmlichen DRAMs und einer Speicherzelle dieses DRAMs.

Bezüglich der Fig. 1 umfaßt die Speicherzelle Transistoren 301 und 302 und Kondensatoren 303 und 304. Eine Elektrode des Tran­ sistors 301 ist mit der Bitleitung BL und seine Gateelektrode mit der Wortleitung WL verbunden. Die Gateelektrode des Transistors 302 ist mit der Wortleitung WL und eine Elektrode mit dem Tran­ sistor 301 verbunden. Die Kondensatoren 303 und 304 sind mit der anderen Elektrode der Transistoren 301 bzw. 302 verbunden. Die Schwellenspannung Va des Transistors 301 und die Schwellenspannung Vb des Transistors erfüllen die folgende Gleichung (1).

0 < Va < Vb < 5 [V] (1)

Bezüglich der Fig. 2 umfaßt der DRAM ein Speicherfeld 306 mit Speicherzellen zum Speichern von Datensignalen, einen Zeilen­ adreßpuffer 52 und einen Spaltenadreßpuffer 53, an die Adreß­ signale zum Auswählen einer Speicherzelle angelegt werden, einen Zeilendekoder 54 und einen Spaltendekoder 55 zum Dekodieren der Adreßsignale, einen Treiber 305, der von den vom Zeilendekoder 54 dekodierten Signalen und einem Wortleitungsspannungs-Steuersignal abhängig ist, zum Steuern der Spannung auf der Wortleitung, einen mit dem Speicherfeld 306 verbundenen Leseverstärker 307 zum Ver­ stärken der in den Speicherzellen gespeicherten Signalen, einen mit dem Leseverstärker 307 verbundenen Ein/Ausgangspuffer 57 zum Austauschen von Daten mit der Umgebung, einen Bitleitungsspannungs-Steu­ erschaltkreis 8, der mit dem Ein/Ausgangspuffer 57 verbunden und von den vom Ein/Ausgangspuffer 57 eingegebenen Datensignalen abhängig ist, zum Steuern der an die Bitleitung anzulegenden Spannung, einen Steuerschaltkreis 9, der von externen Signalen wie einem Taktsignal, einem Chip-Auswahlsignal, einem Schreib/Lese­ steuersignal abhängig ist, zum Steuern des DRAM, und einen Wortleitungsspannungs-Steuerschaltkreis 310, der von den Signalen vom Steuerschaltkreis 9 und vom Ein/Ausgabepuffer 57 abhängig ist, zum Anlegen eines Wortleitungsspannungs-Steuersignales an den Treiber 305.

Im folgenden wird unter Bezugnahme auf die Fig. 1, 2, 3A und 3B die Schreiboperation beschrieben. In Abhängigkeit von einem extern angelegten Adreßsignal wird eine Speicherzelle bestimmt. Bei der Schreiboperation werden zwei alternative Schreibprozesse vorbereitet. Auf der Basis der Eingabedaten wird einer der zwei Schreibprozesse ausgewählt. Genauer gesagt wird eine erste Ver­ arbeitungsgruppe der Eingabedaten +2, 0 und -2 oder eine zweite Verarbeitungsgruppe der Eingabedaten +1 und -1 in Abhängigkeit von den Eingabedaten ausgewählt. In jeder Gruppe wird eine unter­ schiedliche Schreiboperation ausgeführt.

Falls das einzuschreibende Datum nämlich +2, 0 oder -2 ist, wird bei der ersten Verarbeitungsgruppe das Datum entsprechend der in Fig. 3A gezeigten Schreiboperation in der folgenden Weise gespeichert. Im ersten Zyklus steuert der in Fig. 2 gezeigte Treiber 305 als Reaktion auf den Anstieg des Signales und des Wortleitungsspannungs-Steuersignals vom Wortleitungsspannungs-Steu­ erschaltkreis 310 die Spannung Vwl auf der Wortleitung WL auf einen Pegel, der durch folgende Ungleichung (2) definiert ist.

Va < Vb Vwl (2)

Anschließend fällt ab. Die Transistoren 301 und 302 schalten beide durch und die Kondensatoren 303 und 304 werden beide mit den elektrischen Ladungen desselben H- oder L-Pegels geladen.

Im zweiten Zyklus fallen die Signale und erneut ab. In Abhängigkeit vom Signal und dem Spannungssteuersignal vom Wortleitungsspannungs-Steuerschaltkreis 301 steuert der Treiber 305 die Spannung Vwl auf der Wortleitung WL auf einen Pegel, der durch die folgende Ungleichung (3) definiert ist.

Va Vwl < Vb (3)

In diesem Fall schaltet nur der Transistor 301 durch und nur der Kondensator 303 wird mit den elektrischen Ladungen des H- oder L-Pegels geladen. Im ersten und zweiten Zyklus werden die elek­ trischen Ladungen zum Aufladen der Kondensatoren 303 und 304 wie bei der ersten Ausführungsform vom Bitleitungsspannungs-Steuer­ schaltkreis 8 in Abhängigkeit von den Datensignalen, die vom Ein/Ausgabepuffer 57 eingegeben werden, gesteuert.

Im folgenden wird die Schreiboperation der entsprechenden Daten beschrieben. Falls das Eingabedatum gleich +2 ist, wird die Bitleitung BL als Reaktion auf den Abfall des Signales im ersten Zyklus auf den H-Pegel gesetzt. Folglich werden die beiden Kondensatoren 303 und 304 beide mit den Ladungen des H-Pegels aufgeladen. Im zweiten Zyklus wird die Bitleitung BL als Reaktion auf den Abfall des Signales auf den H-Pegel gesetzt. Da wie oben beschrieben nur der Transistor 301 durchgeschaltet ist, wird in diesem Fall nur der Kondensator 303 mit elektrischen Ladungen des H-Pegels geladen. Falls das Eingabedatum gleich +2 ist, werden auf diese Weise beide Kondensatoren 303 und 304 mit elektrischen Ladungen des H-Pegels geladen.

Falls das Eingabedatum gleich 0 ist, wird die Bitleitung BL als Reaktion auf den Abfall des Signales im ersten Zyklus auf den H- oder L-Pegel gesetzt. Folglich werden die Kondensatoren 303 und 304 beide mit elektrischen Ladungen des L- oder H-Pegels geladen. Falls im ersten Zyklus des H-Pegls gespeichert worden sind, wird die Bitleitung BL im zweiten Zyklus als Reaktion auf den Abfall des Signales auf den H-Pegel gesetzt. Folglich wird der Kondensator 303 mit Ladungen des L-Pegels geladen. Falls im ersten Zyklus Ladungen des L-Pegels gespeichert worden sind, wird die Bitleitung BL auf den H-Pegel gesetzt. Folglich wird der Kondensator 303 mit Ladungen des H-Pegels geladen. Falls das Eingabedatum gleich 0 ist, werden damit die Kondensatoren 303 und 304 jeweils mit Ladungen verschiedener Pegel aufgeladen.

Falls das Eingabedatum gleich -2 ist, wird die Bitleitung BL sowohl im ersten als auch im zweiten Zyklus im Gegensatz zum Fall, bei dem das Datum gleich +2 ist, auf den L-Pegel gesetzt. Folglich werden die Kondensatoren 303 und 304 mit Ladungen des L-Pegels geladen.

Falls das einzuschreibende Datum gleich -1 oder +1 ist, d. h. bei der zweiten Verarbeitungsgruppe, werden die Daten entsprechend der in Fig. 16B gezeigten Schreiboperation verarbeitet. Im ersten Zyklus wird nämlich die Spannung Vwl auf der Wortleitung WL als Reaktion auf den Abfall des Signales und vom Spannungssteuer­ signal vom Wortleitungsspannungs-Steuerschaltkreis 301 in einen Bereich gesteuert, der durch die folgende Ungleichung (3) definiert ist.

Va Vwl < Vb (3)

Anschließend fällt das Signal ab. Nur der Transistor 301 schaltet durch und nur der Kondensator 303 wird mit elektrischen Ladungen des H- oder L-Pegels geladen. Im zweiten Zyklus fallen die Signale und erneut. In Abhängigkeit vom Signal und dem Spannungssteuersignal vom Wortleitungsspannungs-Steuer­ schaltkreis 310 steuert der Treiber 305 die Spannung Vwl auf der Wortleitung WL auf einen Pegel, der durch folgende Ungleichung (3) definiert ist.

Va Vwl < Vb (3)

In diesem Fall schaltet wie im ersten Zyklus nur der Transistor 301 durch. Folglich wird wie im ersten Zyklus der Kondensator 303 mit elektrischen Ladungen desselben Pegels (H- oder L-Pegel) geladen. Die Ladungen zum Aufladen der Kondensatoren 303 und 304 werden vom Bitleitungsspannungs-Steuerschaltkreis 8 in Abhängigkeit von den Datensignalen, die vom Ein/Ausgabepuffer 57 eingegeben werden, gesteuert.

Nun wird die Schreiboperation der jeweiligen Eingabedaten beschrie­ ben. Falls das Eingabedatum gleich +1 ist, wird die Bitleitung BL als Reaktion auf den Abfall des Signales im ersten Zyklus auf den H-Pegel gesetzt. In diesem Fall schaltet nur der Transistor 301 durch, so daß nur der Kondensator 303 mit den Ladungen den H-Pegels geladen wird. Im zweiten Zyklus wird die Bitleitung BL als Reaktion auf den Abfall des Signales auf den H-Pegel gesetzt und nur der Kondensator 303 wird mit den Ladungen des H-Pegels geladen.

Falls das Eingabedatum gleich -1 ist, wird die Bitleitung BL als Reaktion auf den Abfall des Signales im ersten Zyklus auf den L-Pegel gesetzt. Folglich wird nur der Kondensator 3 mit den Ladungen des L-Pegels aufgeladen. Im zweiten Zyklus wird die Bit­ leitung BL als Reaktion auf den Abfall des Signales auf den L-Pegel gesetzt und nur der Kondensator 303 wird mit Ladungen des L-Pegel geladen. Auf diese Weise werden Daten im Kondensator 303 gespeichert, falls das Eingabedatum gleich +1 oder -1 ist.

Wie oben beschrieben worden ist, werden Daten +2, +1, 0, -1 und -2 in den Speicherzellen der Fig. 1 gespeichert. Demgegenüber wird ein Schreib-Flag, das angibt, ob der Schreibprozeß für die erste oder zweite Gruppe für die Daten benutzt worden ist, in einem (nicht gezeigten) getrennt vorbereiteten Speicherbereich gespei­ chert. Die Leseoperation wird entsprechend dem während der Schreib­ operation gespeicherten Schreibflag ausgeführt.

Fig. 4A stellt ein Zeitdiagramm dar, das die Leseoperation zeigt, falls das Ausgabedatum gleich +2, 0 oder -2 ist (d. h., den Prozeß für die erste Gruppe), und Fig. 4B ein Zeitdiagramm, das die Leseoperation zeigt, falls das Ausgabedatum gleich +1 oder -1 ist (d. h., den Prozeß für die zweite Gruppe). Im folgenden wird unter Bezugnahme auf die Fig. 1, 2, 4A und 4B die Leseoperation beschrieben. Mit Bezugnahme auf die Fig. 4A wird die Leseoperation beschrieben, falls das Ausgabedatum gleich +2, 0 oder -2 ist, d. h., falls das Schreib-Flag den Prozeß für die erste Gruppe angibt. In Abhängigkeit von einem extern angelegten Adreßsignal wird eine Speicherzelle ausgewählt. Lesesteuersignale und werden von außen angelegt. Entsprechend dem während des Einschreibens gespeicherten Schreib-Flag und in Reaktion auf den Abfall des Signales wird die Spannung Vwl auf der Wortleitung auf einen Pegel eingestellt, der durch die folgende Ungleichung (2) bestimmt ist.

Va < Vb Vwl (2)

In diesem Fall schalten die Transistoren 301 und 302 beide durch. Folglich werden die Ladungen in den Kondensatoren 303 und 304 an die Bitleitung BL angelegt. Als Reaktion auf den Abfall des Signales wird die Spannung auf der Bitleitung BL über den Leseverstärker 307 ausgelesen. Falls das Ausgabedatum gleich +2 ist, erreicht die Spannung auf der Bitleitung BL den Wert V5, wie in Fig. 4A (a) gezeigt ist. Falls das Ausgabedatum 0 ist, erreicht die Spannung auf der Bitleitung BL den Wert V3, wie in (c) und (d) der Fig. 4A gezeigt ist. Falls das Ausgabedatum -2 ist, wird die Spannung auf der Bitleitung BL gleich V1, wie in (f) dargestellt ist.

Unter Bezugnahme auf die Fig. 4B wird die Ausleseoperation für den Fall beschrieben, daß das Ausgabedatum +1 oder -1 ist, d. h., falls das Schreib-Flag den Prozeß für die zweite Gruppe angibt. In Abhängigkeit von einem extern angelegten Adreßsignal wird eine Speicherzelle bestimmt. Lesesteuersignale und werden von außen angelegt. Als Reaktion auf den Abfall des Signales und das während des Einschreibens gespeicherte Schreib-Flag wird die Spannung Vwl auf der Wortleitung WL in den Bereich gesteuert, der durch die folgende Ungleichung (3) definiert ist.

Va Vwl < Vb (3)

In diesem Fall schaltet nur der Transistor 301 durch. Wenn der Transistor 301 durchgeschaltet ist, werden die Ladungen im Kon­ densator 303 an die Bitleitung BL angelegt. Als Reaktion auf den Abfall des Signales wird die Spannung auf der Bitleitung BL über den Leseverstärker 307 ausgelesen. Falls das Ausgabedatum gleich +1, wird die Spannung auf der Bitleitung BL gleich V4, wie in (b) der Fig. 4B dargestellt ist. Falls das Ausgabedatum gleich -1 ist, wird die Spannung auf der Bitleitung BL gleich V2, wie dies in (e) der Fig. 4B gezeigt ist. Auf diese Weise werden nur die im Kondensator 303 gespeicherten Ladungen ausgelesen, wenn das Ausgabedatum gleich +1 oder -1 ist.

Wie in Fig. 5 dargestellt ist, wird die Spannung Vwl auf der Wortleitung WL für den Fall, daß das Ausgabedatum gleich +2, 0 oder -2 ist, d. h., bei einem Prozeß der ersten Gruppe, derart gesteuert, daß diese höher ist als die Schwellenspannungen Va des Transistors 301 und Vb des Transistors 302, so daß die Ladun­ gen in den beiden Kondensatoren 303 und 304 ausgelesen werden. Demgegenüber wird die Spannung Vwl der Wortleitung WL für den Fall, daß das Ausgabedatum gleich +1 oder -1 ist, d. h., für einen Prozeß der zweiten Gruppe, derart gesteuert, daß diese höher ist als die Schwellenspannung Va des Transistors 301 und niedriger als die Schwellenspannung Vb des Transistors 302 ist, so daß nur der Transistor 301 durchgeschaltet wird, wodurch nur die Ladungen des Kondensators 303 ausgelesen werden. Wie oben beschrieben worden ist, werden die Ladungen des Kondensators 304 nicht aus­ gelesen, falls das Ausgabedatum gleich +1 oder -1 ist. Daher wird das Ausgabedatum nicht davon beeinflußt, ob sich die Ladungen im Kondensator 304 auf dem H- oder L-Pegel befinden.

Bei der beschriebenen Ausführung können wie bei der ersten Aus­ führungsform fünf verschiedene Daten in die Speicherzellen des dynamischen RAMs geschrieben oder aus diesem gelesen werden. Daten, die im Binärsystem bearbeitet worden sind, können damit im Vierer- oder Fünfersystem verarbeitet werden, was die Daten­ verarbeitungsfähigkeit bemerkenswert verbessert.

Bei der beschriebenen Ausführung gibt es zwei Methoden zur Ver­ wirklichung der Beziehung zwischen der Schwellenspannung Va des Transistors 301 und der Schwellenspannung Vb des Transistors 302 (0 < Va < 5 [V]). Eine ist ein Verfahren zur Erhöhung der Schwellenspannung Vb durch Angleichen der Störstellendosis an den Kanalbereich des Transistors 302. Bei der anderen Methode wird die Schwellenspannung Va des Transistors 301 durch Verkürzung der Gatelänge des Transistors 301 im Vergleich zu derjenigen des Transistors 302, wodurch der Effekt eines kurzen Kanals benutzt wird, vermindert.

Falls bei der Ausführungsform das zu speichernde Datum gleich +2, 0 oder -2 ist, wird das Wortleitungspotential auf einen Wert eingestellt, der höher als die Schwellenspannung der Transi­ storen 301 und 302 ist, wie in Fig. 3A gezeigt. Folglich werden die dem jeweiligen Datum entsprechenden Ladungen in den beiden Kondensatoren 303 und 304 gespeichert. Falls das zu speichernde Datum gleich +1 oder -1 ist, wird das Wortleitungspotential derart gesteuert, daß dieses höher als die Schwellenspannung des Transi­ stors 301 und niedriger als die Schwellenspannung des Transistors 302 ist, wie dies in Fig. 3B dargestellt ist. Folglich werden die dem jeweiligen Datum entsprechenden Ladungen nur im Kondensator 303 gespeichert. Wie oben beschrieben worden ist, ist kein Schaltkreis zum Konvertieren der fünf verschiedenen Daten in fünf entsprechende verschiedene Spannungspegel erforderlich, so daß im Fünfersystem dargestellte Daten ein der Speicherzelle auf einfache Weise ge­ speichert werden können. Mit anderen Worten umfaßt jede Speicher­ zelle einer dynamischen Speichereinrichtung mit wahlfreiem Zugriff zwei oder mehr Transistoren und zwei oder mehr Kondensatoren, so daß ein Speicherzellenschaltkreis einer dynamischen Speicherein­ richtung mit wahlfreiem Zugriff, der fähig ist, drei oder mehr verschiedene Daten in einer Speicherzelle zu speichern, auf ein­ fache Weise geschaffen werden kann.

Claims (3)

1. Speicherzelle für einen dynamischen RAM, die mit einer Wort­ leitung (WL) und einer Bitleitung (BL) verbunden ist und ein Signal mit einem ersten und einem zweiten Signalpegel von einer Wortleitungs-Steuerungseinrichtung empfängt, mit einer ersten und einer zweiten Kapazitätseinrichtung (303, 304) zum Speichern eines Datensignales, einer zwischen die Bitleitung (BL) und die erste Kapazitätseinrichtung (303) geschalteten ersten Schaltein­ richtung (301), die in Abhängigkeit vom ersten Signalpegel auf der Wortleitung (WL) einschaltet, und einer über die erste Schalteinrichtung (301) zwischen die Bitleitung (BL) und die zweite Kapazitätseinrichtung (304) geschalteten zweiten Schalt­ einrichtung (302), die zusätzlich in Abhängigkeit vom zweiten Signalpegel auf der Wortleitung (WL) einschaltet.

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Schalteinrichtung einen ersten bzw. einen zweiten Feldeffekttransistor (1, 2) eines bestimmten Lei­ tungstyps umfaßt.

3. Speicherzelle nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß eine erste Leitungselektrode des ersten Feldef­ fekttransistors (301) mit der Bitleitung (BL), eine zweite Lei­ tungselektrode des ersten Feldeffekttransistors (301) mit dem er­ sten Kondensator (303) und eine Steuerelektrode des ersten Feldef­ fekttransistors (301) mit der Wortleitung (WL) verbunden ist, und eine erste Leitungselektrode des zweiten Feldeffekttransistors (302) mit der zweiten Leitungselektrode des ersten Feldeffekttran­ sistors (301), eine zweite Leitungselektrode des zweiten Feldef­ fekttransistors (302) mit dem zweiten Kondensator (304) und eine Steuerelektrode des zweiten Feldeffekttransistors (302) mit der Wortleitung (WL) verbunden ist.