DE4015472C2 - Speicherzelle und Verfahren zum Herstellen eines dynamischen RAM - Google Patents

Description

Die Erfindung betrifft eine Speicherzelle der im Patentanspruch 1 genannten Art sowie ein Verfahren zum Herstellen eins dynamischen RAM nach dem Oberbegriff des Patentanspruchs 9. Die Erfindung ist insbesondere auf eine dynamische Speichereinrichtung mit wahl­ freiem Zugriff anwendbar, die zum Speichern von Daten in einem Zahlensystem der Basis N geeignet ist.

Fig. 14 zeigt ein Blockdiagramm, das einen bekannten herkömmlichen DRAM darstellt. Eine derartige Einrichtung ist z. B. in IEEE 1985 International Solid-State Circuits Conference, S. 252 bis 253 gezeigt. Bezüglich der Fig. 14 umfaßt der DRAM ein Speicherfeld 51 mit Speicherzellen zum Speichern von Datensignalen, einen Zeilen­ adreßpuffer 52 und einen Spaltenadreßpuffer 53, an die Signale zum Auswählen einer Speicherzelle angelegt werden, einen Zeilen­ dekoder 54 und einen Spaltendekoder 55 zum Dekodieren der Adreß­ signale, einen mit dem Speicherfeld 51 verbundenen Leseverstärker 56 zum Verstärken von in den Speicherzellen gespeicherten Signalen, einen mit dem Leseverstärker 56 verbundenen Ein/Ausgabepuffer 57 zum Austauschen von Daten mit der Pheripherie, und einen von externen Signalen, wie z. B. Taktsignalen, Chip-Auswahlsignalen und Schreib/ Lese-Steuersignalen abhängigen Steuerschaltkreis 58 zum Steuern des DRAM.

Fig. 14 zeigt auch ein schematisches Diagramm einer Speicherzelle eines herkömmlichen DRAM. Bezüglich der Fig. 14 umfaßt die Speicherzelle einen Tranistor 60 und einen Kondensator 61. Die Gate­ elektrode des Transistors 60 ist mit einer Wortleitung WL und eine Elektrode mit einer Bitleitung BL verbunden. Der Kondensator 61 ist mit der anderen Elektrode des Transistors 60 verbunden.

Unter Bezugnahme auf die Fig. 14 wird im weiteren die Schreib/ Leseoperation des herkömmlichen DRAM beschrieben. Zuerst werden Adreßsignale zum Auswählen einer Speicherzelle von außen an den Zeilenadreßpuffer 52 und den Spaltenadreßpuffer 53 angelegt. Die an den Zeilenadreßpuffer 52 und den Spaltenadreßpuffer 53 angelegten Adreßsignale werden vom Zeilendekoder bzw. dem Spalten­ dekoder dekodiert. Folglich werden eine Wort- und eine Bitleitung festgelegt und damit eine Speicherzelle ausgewählt. Beim Schreiben wird ein extern angelegtes Eingabedatum über den Ein/Ausgabepuffer 57 in die Speicherzelle eingeschrieben. Genauer gesagt schaltet der Transistor 60 in Abhängigkeit von einem Signal auf der Wort­ leitung WL durch und die Ladungen der ausgewählten Bitleitung werden im Kondensator 61 gespeichert, womit die Schreiboperation vervollständigt ist. Beim Lesen wird wie beim Schreiben eine Wortleitung in Abhängigkeit von einem extern angelegten Adreßsignal festgelegt und die die Daten speichernden Speicherzelle wird ausge­ wählt. Anschließend schaltet der Transistor 60 in Abhängigkeit von dem Signal auf der Wortleitung WL durch und die Ladungen im Konden­ sator 61 werden auf die Bitleitung BL übertragen. Die Änderung des Potentiales auf der Bitleitung BL wird vom Leseverstärker 56 ver­ stärkt. Die gespeicherten Ladungen werden als Ausgabedaten über den Ein/Ausgabepuffer 57 ausgelesen.

Bei dem in Fig. 14 gezeigten herkömmlichen dynamischen RAM umfaßt eine Speicherzelle, einen Transistor und einen Kondensator wie oben beschrieben worden ist. Daher können nur zwei Pegel, d. h., H-Pegel und L-Pegel, der Daten verarbeitet werden. Es ist daher ein Verfahren zum Speichern von drei oder mehr verschiedenen Ladungspegeln in einer Speicherzelle vorgeschlagen worden. Durch Steuerung der Spannung für das Schreiben in eine Speicherzelle, so daß die Spannung drei oder mehr verschiedene Pegel aufweist, können nämlich drei oder mehr verschiedene Daten in einem Konden­ sator gespeichert werden. Durch Bereitstellen von Speicherzellen mit einem Transistor und einem Kondensator im DRAM kann damit eine Datenverarbeitung zur Basis N verwirklicht werden, wie dies z. B. in IEEE 1988 Custom Integrated Circuits Conference, S. 4.4.1-4.4.4 oder im IEEE Journal of Solid-State Circuits, Vol. 24, No. 2, April 1989, S. 388-393, beschrieben wurde. Entsprechend dieser Methode ist es jedoch sehr schwierig, Daten mit drei oder mehr verschiedenen Pegeln in einen Kondensator einzuschreiben. Es muß ein Schaltkreis zum Teilen einer Signalspannung in drei oder mehr Signalpegel neu geschaffen werden, um Daten einzuschreiben. Damit wird die Schaltung als Ganzes kompliziert.

Im IBM Technical Discloswe Bulletin hingegen, Vol. 17, No. 5, Oktober 1974, S. 1356-1357, werden Signale mit mehr als 2 Pegeln durch FETs mit verschiedenen Schwell­ spannungen verarbeitet.

Wenn das Dateneinschreiben mit einer drei oder mehr Spannungspegel unterteilten Signalspannung ausgeführt wird, ist das Auslesen der Daten schwieriger wie für den Fall, daß die Signalspannung in zwei Spannungspegel unterteilt ist.

Aufgabe der Erfindung ist es, Daten, die in einem System zur Basis N dargestellt sind, in einfacher Weise ohne komplizierte Schaltung in einer Speicherzelle eines dynamischen Speichers mit wahlfreiem Zugriff zu speichern, wobei auch die Genauigkeit beim Datenlesen verbessert werden soll.

Die Aufgabe wird durch die Speicherzelle nach dem Patentanspruch 1 sowie durch das Verfahren nach dem Patentanspruch 9 gelöst.

Beim Betrieb können drei oder mehr verschiedene Daten in einer Speicherzelle gespeichert werden, ohne daß eine Schaltung zum Steuern des Spannungspegels der einzuschreibenden Datensignale erforderlich ist, da jede der Speicherzellen des dynamischen RAMs zwei oder mehr Transistoren und zwei oder mehr Kondensatoren umfaßt.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Diagramm einer Speicherzelle in einem DRAM entsprechend einer ersten Ausführungsform;

Fig. 2 ein Blockdiagramm, das ein Beispiel eines DRAM zeigt, auf den die Speicherzelle der Fig. 1 angewandt wird;

Fig. 3 die Entsprechung zwischen den Zuständen der in Fig. 1 gezeigten Speicherzelle und Ein/Ausgabedaten;

Fig. 4A, 4B Zeitdiagramme zur Darstellung einer Schreiboperation der in Fig. 1 gezeigten Speicherzelle;

Fig. 5 ein Blockdiagramm, das die Struktur des in Fig. 2 gezeigten Schreibsteuerschaltkreises darstellt;

Fig. 6 zeigt den Betrieb des in Fig. 5 dargestellten Schreib­ steuerschaltkreises;

Fig. 7 ein schematisches Diagramm der Struktur des in Fig. 2 gezeigten Bitleitungsspannungs-Steuerschaltkreises;

Fig. 8 den Betrieb des in Fig. 7 dargestellten Bitleitungs­ spannungs-Steuerschaltkreises;

Fig. 9A, 9B Zeitdiagramme, die eine Datenleseoperation der in Fig. 1 dargestellten Speicherzelle zeigen;

Fig. 10 ein Blockdiagramm zur Darstellung einer Struktur des in Fig. 2 gezeigten Leseverstärkers 7;

Fig. 11 einen Querschnitt einer Ausführung, bei der die zwei in der Speicherzelle der Fig. 1 enthaltenen Kondensatoren einen Kondensator vom Grabentyp bzw. einen Kondensator vom Stapeltyp umfassen;

Fig. 12A bis 12G Querschnitte des Herstellungsprozesses der in Fig. 11 dargestellten Speicherzelle;

Fig. 13 einen Querschnitt einer Ausführung, bei der die in der Speicherzelle der Fig. 1 enthaltenen Kondensatoren beide vom Grabentyp sind; und

Fig. 14 ein Blockdiagramm eines herkömmlichen DRAMs und einer Speicherzelle dieses DRAMs.

Bezüglich der Fig. 1 umfaßt die Speicherzelle Transistoren 1 und 2 und Kondensatoren 3 und 4. Eine Elektrode des Transistors 1 ist mit einer Bitleitung BL und seine Gateelektrode mit einer Wortleitung WL1 verbunden. Die Gateelektrode des Transistors 2 ist mit einer Wortleitung WL2 und eine Elektrode mit dem Transistor 1 verbunden. Die Kondensatoren 3 und 4 sind jeweils mit den anderen Elektroden der Transistoren 1 und 2 verbunden.

Bezüglich der Fig. 2 umfaßt der DRAM ein Speicherfeld 6 mit Spei­ cherzellen zum Speichern von Datensignalen, einen Zeilenadreßpuffer 52 und einen Spaltenadreßpuffer 53, an die Adreßsignale zum Aus­ wählen einer Speicherzelle angelegt werden, einen Zeilendekoder 54 und einen Spaltendekoder 55 zum Dekodieren der Adreßsignale, einen Treiber 5 zum Anheben von einer oder beiden Wortleitungen entsprechend dem Datensignal auf der Basis des vom Zeilendekoder 54 deko­ dierten Signales und dem Schreibsteuersignal, einen mit dem Spei­ cherfeld 6 verbundenen Leseverstärker 7 zum Verstärken von in den Speicherzellen gespeicherten Signalen, einen Ein/Ausgabepuffer 57, der mit dem Leseverstärker 7 verbunden ist, zum Austauschen von Daten mit der Umgebung, einen mit dem Ein/Ausgabepuffer 57 verbundenen Bitleitungsspannungs-Steuerschaltkreis 8, der vom vom Ein/ Ausgabepuffer 57 eingegebenen Datensignal abhängig ist, zum Steuern der an die Bitleitung anzulegenden Spannung, einen von externen Signalen, wie Taktsignalen, Chip-Auswahlsignalen, Schreib/ Lesesteuersignalen abhängigen Steuerschaltkreis 9 zum Steuern des DRAMs, und einen Schreibsteuerschaltkreis 10 zum Anlegen eines Schreibsteuersignales an den Treiber 5.

Bezüglich der Fig. 3 können fünf verschiedene Daten in einer Speicherzelle des erfindungsgemäßen Speicherzellenschaltkreises gespeichert werden. In der Tabelle stellen (a) bis (f) die entsprechenden Pegel der Ein/Ausgabedaten dar.

Fig. 4A stellt ein Zeitdiagramm dar, das die Schreiboperation der in Fig. 3 gezeigten Daten (a), (c), (d) und (f) illustriert, und Fig. 4B stellt ein Zeitdiagramm dar, das die Schreiboperation der in Fig. 3 gezeigten Daten (b) und (e) illustriert.

Im folgenden wird die erfindungsgemäße Schreiboperation unter Bezugnahme auf die Fig. 3, 4A und 4B beschrieben. Falls die einzuschreibenden Daten gleich 2, 0 und -2 sind (entsprechend (a), (c), (d) und (f) der Fig. 3) fallen bezüglich der Fig. 4A die Zeilenadreß- Abtastsignale (im weiteren zur Vereinfachung als RAS bezeichnet) und im ersten Zyklus gleichzeitig ab und die Wortleitungen WL1 und WL2 werden gleichzeitig ausgewählt. Anschließend fällt ein Spaltenadress-Abtastsignal (im weiteren als CAS bezeichnet) ab und die Bitleitung BL wird ausgewählt. Folglich werden dieselben Daten (H oder L) in die Kondensatoren 3 und 4 eingeschrieben. Anschließend fällt im zweiten Zyklus das Signal erneut ab und die Wortleitung WL1 wird ausgewählt, das Signal fällt ab und die Bitleitung BL wird ausgewählt, so daß das Datum (H oder L) in den Kondensator 3 eingeschrieben wird. Dadurch können Daten unabhängig voneinander in den Kondensator 4 eingeschrieben werden. Nun wird das Schreiben entsprechender Daten beschrieben. Falls das Eingabedatum gleich +2 ist, wird die Bitleitung BL als Reaktion auf das Abfallen des Signales CAS im ersten Zyklus auf den H-Pegel gesetzt. Folglich werden die Kondensatoren 3 und 4 beide mit Ladungen des H-Pegels geladen. Im zweiten Zyklus wird die Bitleitung BL als Reaktion auf das Abfallen des Signales CAS auf den H-Pegel gesetzt. Da wie oben beschrieben worden ist nur der Transistor 1 leitend ist, wird in diesem Fall nur der Kondensator 3 mit den Ladungen des H-Pegels aufgeladen. Falls das Eingabedatum gleich +2 ist, werden damit die Kondensatoren 3 und 4 beide mit dem elektrischen Ladungen des H-Pegels aufgeladen.

Falls das Eingabedatum gleich 0 ist, wird die Bitleitung BL als Reaktion auf das Abfallen des Signales im ersten Zyklus auf den H- oder L-Pegel gesetzt. Folglich werden die Kondensatoren 3 und 4 mit den elektrischen Ladungen des H- oder L-Pegels geladen. Falls die Kondensatoren 3 und 4 im ersten Zyklus mit elektrischen Ladungen des H-Pegels geladen worden sind, wird im zweiten Zyklus die Bitleitung BL als Reaktion auf den Abfall des Signales CAS auf den L-Pegel gesetzt. Folglich wird der Kondensator 3 mit elektrischen Ladungen des L-Pegels geladen.

Falls die Kondensatoren 3 und 4 im ersten Zyklus mit elektrischen Ladungen des H-Pegels geladen werden, wird die Bitleitung BL auf den H-Pegel gesetzt. Folglich wird der Kondensator 3 mit den elektrischen Ladungen des H-Pegels geladen. Falls das Eingabedatum 0 ist, werden die Kondensatoren 3 und 4 mit elektrischen Ladungen jeweils verschiedener Pegel geladen.

Falls das Eingabedatum gleich -2 ist, wird die Bitleitung BL im ersten und im zweiten Zyklus im Gegensatz für den Fall +2 auf den L-Pegel gesetzt. Folglich werden die Kondensatoren 3 und 4 mit elektrischen Ladungen des L-Pegels geladen. Falls die Eingabedaten gleich +1 und -1 sind (entsprechend (b) und (e) der Fig. 3), wird das Signal im ersten und zweiten Zyklus ständig auf nicht leitend gehalten und das Schreiben wird nur vom Signal ausgeführt. Mit anderen Worten wird das Schreiben nur für den Kondensator 3, aber nicht für den Kondensator 4 ausgeführt. Ladungen des H- und L-Pegels können durch eine Hintereinanderausführung der Operationen frei in die zwei Kondensatoren eingeschrieben werden. Genauer gesagt wird die Bitleitung BL als Reaktion auf den Abfall des Signales CAS im ersten Zyklus auf den H-Pegel gesetzt, falls das Eingabedatum gleich +1 ist. Zu diesem Zeitpunkt wird nur der Kondensator 3 mit elektrischen Ladungen des H-Pegels geladen, da nur der Transistor 1 leitend ist. Im zweiten Zyklus wird die Bitleitung BL als Reaktion auf das Abfallen des Signales CAS auf den H-Pegel gesetzt und nur der Kondensator 3 wird mit elektrischen Ladungen des H-Pegels geladen.

Falls das Eingabedatum gleich -1 ist, wird die Bitleitung BL als Reaktion auf das Abfallen des Signales CAS im ersten Zyklus auf den L-Pegel gesetzt. Folglich wird nur der Kondensator 3 mit den Ladungen des H-Pegels geladen. Auch im zweiten Zyklus wird die Bitleitung BL als Reaktion auf das Abfallen des Signales CAS auf den L-Pegel gesetzt und nur der Kondensator 3 wird auf den L-Pegel aufgeladen. Auf diese Weise werden Daten nur im Kondensator 3 gespeichert, falls das Eingabedatum gleich +1 oder -1 ist.

Wie oben beschrieben worden ist, werden die Daten +2, +1, 0, -1 und -2 in den in Fig. 1 gezeigen Speicherzellen gespeichert.

Nach dem Schreiben der Daten in die Speicherzelle wird in einem (nicht gezeigten) getrennt vorbereiteten Speicherbereich gespeichert, ob beim Schreiben beide Signale und oder nur das Signal angelegt werden soll.

Bezüglich der Fig. 5 umfaßt der Schreibsteuerschaltkreis 10 einen -Steuerbereich 501 zum Steuern des Signales und einen -Steuerbereich 502 zum Steuern des Signales . Der RAS1- Steuerbereich 501 weist einen -Puffer 215 auf, an den das Signal angelegt wird.

Der -Steuerbereich 502 umfaßt Transistoren 201, 202, 203 und 204 mit verschiedenen Schwellenspannungen, deren Gateelektroden mit den entsprechenden Anschlüssen verbunden sind, einen AND- Schaltkreis 205, der ein Signal zwischen der Spannungsversorgung Vcc und dem Transistor 201 und ein Signal zwischen den Transistoren 201 und 202 empfängt, einen NOR-Schaltkreis 206, der dieselben Signale wie der AND-Schaltkreis 205 empfängt, einen OR-Schaltkreis 207, der die Ausgangssignale des AND-Schaltkreises 205 und des NOR-Schaltkreises 206 empfängt, einen AND-Schaltkreis 208, der ein Signal zwischen den Transistoren 202 und 203 und ein Signal zwischen den Transistoren 203 und 204 empfängt, einen NOR-Schaltkreis 209, der dieselben Schaltkreise wie der AND- Schaltkreis 208 empfängt, einen OR-Schaltkreis 210, der die Ausgangssignale des AND-Schaltkreises 208 und des NOR-Schaltkreises 210 empfängt, einen AND-Schaltkreis 211, der die Ausgangssignale der OR-Schaltkreise 207 und 210 empfängt, einen NOR-Schaltkreis 212, der dieselben Signale wie der AND-Schaltkreis 211 empfängt, einen OR-Schaltkreis 213, der die Ausgangssignale des AND-Schaltkreises 211 und des NOR-Schaltkreises 212 empfängt, einen AND- Schaltkreis 214, der das Ausgangssignal des OR-Schaltkreises 213 und das Ausgangssignal des RAS-Puffers 215 empfängt, einen Schalt­ bereich 216, der mit dem AND-Schaltkreis 214 verbunden ist, zum Erzeugen eines Signales RAS2 auf der Basis der Ausgangssignales vom AND-Schaltkreis 214 und der von einem Steuerschaltkreis 9 angelegten Steuersignale CY1 und CY2.

Eine Elektrode des Tranistors 201 ist mit der Spannungsversorgung Vcc und die andere Elektrode mit einer Elektrode des Transistors 202 verbunden. Die andere Elektrode des Transistors 202 ist mit einer Elektrode des Transistors 203 und die andere Elektrode des Transistors 203 mit einer Elektrode des Transistors 204 verbunden. Die andere Elektrode des Tranistors 204 ist geerdet. Die Schwellenspannungen der Transistoren 201, 202, 203 und 204 betragen 4,5 V, 3,5 V, 2,0 V bzw. 0,5 V.

Unter Bezugnahme auf die Fig. 5 und 6 wird nun der Betrieb des -Steuerbereiches 502 beschrieben. Die den Eingangsdaten +2, +1, 0, -1 und -2 entsprechenden Eingangssignalspannungen werden auf 5 V, 4 V, 2,5 V, 1 V bzw. 0 V gesetzt. Falls ein Eingangssignal mit einer Eingangssignalspannung von 5 V eingegeben wird, schalten die Transistoren 201, 202, 203 und 204 alle durch. Folglich werden die Signalspannungen der Signale A, B, C und D alle auf den L-Pegel gesetzt. Die Signalspannung des Signales E, die über den AND-Schaltkreis 205, den NOR-Schaltkreis 206 und den OR-Schaltkreis 207 zugeführt wird, erreicht den H-Pegel. Ähnlich erreicht die Signalspannung des Signales F den H-Pegel. Die Signale E und F gehen als H-Pegel-Signal durch den AND-Schaltkreis 211, den NOR- Schaltkreis 212 und den OR-Schaltkreis 213. Das H-Pegel-Signal vom OR-Schaltkreis 213 wird in den AND-Schaltkreis 214 eingegeben. Wenn in diesem Zustand ein Signal mit H-Pegel vom RAS-Puffer 214 angelegt wird, wird ein H-Pegel-Signal vom AND-Schaltkreis 214 ausgegeben. In Abhängigkeit von den vom Steuerschaltkreis 9 angelegten Signalen CY1 und CY2 erzeugt der Schaltbereich 216 ein H-Pegel-Signal im ersten Zyklus und ein L-Pegel-Signal im zweiten Zyklus.

Falls ein Eingangssignal mit einer Eingangssignalspannung von 4 V eingegeben wird, schaltet der Transistor 201 nicht durch, sondern nur die Transistoren 202, 203 und 204. Folglich erreicht die Signalspannung des Signales A den H-Pegel, während die Signalspannungen der Signale B, C und D den L-Pegel erreichen. Die Signalspannung des durch den AND-Schaltkreis 205, den NOR-Schaltkreis 206 und den OR-Schaltkreis 207 durchgegangenen Signales E erreicht damit den L-Pegel. Demgegenüber erreicht die Signalspannung des durch den AND-Schaltkreis 208, den NOR-Schaltkreis 209 und den OR-Schaltkreis 210 durchgegangenen Signales F den H-Pegel. Die Signale E und F gehen durch den AND-Schaltkreis 211, den NOR-Schaltkreis 212 und den OR-Schaltkreis 213 als L-Pegel- Signal durch. Das Signal mit L-Pegel vom OR-Schaltkreis 213 wird in den AND-Schaltkreis 214 eingegeben. Falls ein H-Pegel-Signal vom RAS-Puffer 215 angelegt wird, wird in diesem Zustand ein L-Pegel-Signal vom AND-Schaltkreis 214 ausgegeben. In Abhängigkeit von den vom Steuerschaltkreis 9 angelegten Signalen CY1 und CY2 erzeugt der Schaltbereich 216 das L-Pegel-Signal sowohl im ersten als auch im zweiten Zyklus.

Falls ein Eingangssignal mit einer Eingangssignalspannung von 2,5 V eingegeben wird, schalten die Transistoren 201 und 202 nicht durch, sondern nur die Transistoren 203 und 204. Folglich erreicht die Signalspannung der Signale A und B den H-Pegel, während die Signalspannung der Signale C und D nur den L-Pegel erreichen. Die Signalspannung des durch den AND-Schaltkreis 205, den NOR-Schaltkreis 206 und den OR-Schaltkreis 207 durchgehenden Signales E erreicht den H-Pegel. In ähnlicher Weise erreicht die Signalspannung des Signales F den H-Pegel. Die Signale E und F gehen als H-Pegel- Signal durch den AND-Schaltkreis 211, den NOR-Schaltkreis 212 und den OR-Schaltkreis 213. In diesem Fall wird im ersten Zyklus das Signal auf dem H-Pegel und im zweiten Zyklus auf dem L-Pegel erzeugt, wie dies auch für eine Eingangssignalspannung von 5 V der Fall ist.

Falls ein Eingangssignal mit einer Eingangssignalspannung von 1 V eingegeben wird, schalten die Transistoren 201, 202 und 203 nicht durch, sondern nur der Transistor 204. Folglich erreicht die Signalspannung der Signale A, B und C den H-Pegel und die Signalspannung des Signales D den L-Pegel. Die Signalspannung des Signales E erreicht damit den H-Pegel und die Signalspannung des Signales F den L-Pegel. Vom OR-Schaltkreis 213 wird damit ein L-Pegel-Signal ausgegeben. In diesem Fall wird ein L-Pegel-Signal sowohl im ersten als auch im zweiten Zyklus erzeugt, wie dies für eine Eingangssignalspannung von 4 V der Fall ist.

Falls ein Eingangssignal mit einer Eingangssignalspannung von 0 V eingegeben wird, schalten die Transistoren 201, 202, 203 und 204 nicht durch. Daher befindet sich die Signalspannung der Signale A, B, C und D auf dem H-Pegel. Die Signalspannung der Signale E und F erreicht damit den H-Pegel und es wird ein H-Pegel-Signal vom OR-Schaltkreis 213 ausgegeben. In diesem Fall wird im ersten Zyklus ein Signal auf dem H-Pegel und im zweiten Zyklus ein Signal auf dem L-Pegel erzeugt, wie dies für Eingangssignalspannungen von 5 V und 2,5 V der Fall ist.

Demgegenüber wird das Signal in Abhängigkeit vom Ausgangssignal des RAS-Puffers 215 angelegt.

Auf diese Weise wird das in den Fig. 4A und 4B gezeigte Datenschreiben in Abhängigkeit von den erzeugten Signalen und ausgeführt. Die in Fig. 6 gezeigten Signale und werden in einem (nicht gezeigten) Speicherschaltkreis im Chip gespeichert. Der Speicherschaltkreis kann aus einem DRAM, SRAM oder EEPROM gebildet sein, wobei die Anzahl der Speicherzellen dieselbe ist wie diejenige bei der vorliegenden Erfindung.

Bezüglich der Fig. 7 umfaßt der Bitleitungsspannungs-Steuerschaltkreis 8 P-Kanal Transistoren 221 und 223 und N-Kanal Transistoren 222 und 224, deren Gates mit einem Eingangsanschluß verbunden sind, einen P-Kanal Transistor 225 und einen N-Kanal Transistor 226, deren Gates mit einem Knoten zwischen den Transistoren 221 und 222 verbunden sind, einen P-Kanal Transistor 227 und einen N-Kanal Transistor 228, deren Gates mit einem Knoten zwischen den Transistoren 223 und 224 verbunden sind, und einen Umschalterschaltkreis 250, der Ausgangssignale von den Ausgangsanschlüssen 229 und 230 empfängt und von einem Steuersignal abhängig ist, zum Umschalten zwischen den an die Bitleitung im ersten oder zweiten Zyklus anzulegenden Signalen.

Eine Elektrode des Transistors 221 ist mit der Spannungsversorgung Vcc und die andere mit einer Elektrode des Transistors 222 verbunden. Die andere Elektrode des Transistors 222 ist geerdet. In ähnlicher Weise ist eine Elektrode des Transistors 223 mit der Spannungsversorgung Vcc und die andere mit einer Elektrode des Transistors 224 verbunden. Die Transistoren 225 und 226 und die Transistoren 227 und 228 weisen eine ähnliche Struktur wie die Transistoren 221 und 222 bzw. die Transistoren 223 und 224 auf. An einem Knoten zwischen den Transistoren 225 und 226 ist ein Ausgangsanschluß 229 und an einem Knoten zwischen den Transistoren 227 und 228 ist ein Ausgangsanschluß 230 gebildet.

Die Spannung der Spannungsversorgung Vcc beträgt 5 V, die Schwellenspannungen der Transistoren 221, 222, 223, 224, 225, 226, 227 und 228 betragen, 1,5 V, 1,5 V, 3,5 V, 3,5 V, 3,5 V, 1,5 V, 3,5 V bzw. 1,5 V.

Die Fig. 8 zeigt den Betrieb der Transistoren im Bitleitungsspannungs- Steuerschaltkreis 8 der Fig. 7 und die Spannungspegel der Ausgangssignale. Unter Bezugnahme auf die Fig. 7 und 8 wird nun der Betrieb des Bitleitungsspannungs-Steuerschaltkreises 8 beschrieben. Die Signalspannungen der den Eingangsdaten +2, +1, 0, -1 und -2 entsprechenden Eingangssignale sind auf 5 V, 4 V, 2,5 V, 1,0 V bzw. 0 V gesetzt. Falls die Eingangssignalspannung 5 V beträgt, sperrt der Transistor 221 und der Transistor 222 schaltet durch. Folglich erreicht der Knoten A den L-Pegel. Der Transistor 225 schaltet durch, während der Transistor 226 sperrt. Folglich erreicht der Ausgangsanschluß 229 den H-Pegel. Demgegenüber sperrt der Transistor 223 und der Transistor 224 schaltet durch. Folglich erreicht der Knoten B den L-Pegel. Der Transistor 227 schaltet durch und der Transistor 228 sperrt. Folglich erreicht der Ausgangsanschluß 230 den H-Pegel.

Falls die Eingangssignalspannung 4 V beträgt, wird dieselbe Operation, wie oben für den Fall von 5 V beschrieben ist, ausgeführt, und die Ausgangsanschlüsse 229 und 230 erreichten den H-Pegel.

Falls die Eingangsspannung gleich 2,5 V ist, sperrt der Transistor 221 und der Transistor 222 schaltet durch. Folglich erreicht der Knoten A den L-Pegel. Der Transistor 225 schaltet durch, während der Transistor 226 sperrt. Folglich erreicht der Ausgangsanschluß 229 den H-Pegel. Der Transistor 223 schaltet durch, während der Transistor 224 sperrt. Folglich erreicht der Knoten B den H-Pegel. Der Transistor 227 sperrt und der Transistor 228 schaltet durch. Folglich erreicht der Ausgangsanschluß 230 den L-Pegel.

Falls die Eingangsspannung 1,0 V beträgt, schaltet der Transistor 221 durch und der Transistor 222 sperrt. Folglich erreicht der Knoten A den H-Pegel. Der Transistor 225 sperrt und der Transistor 226 schaltet durch. Folglich erreicht der Ausgangsanschluß 229 den L-Pegel. Demgegenüber schaltet der Transistor 223 durch und der Transistor 224 sperrt. Folglich erreicht der Knoten B den H-Pegel. Der Transistor 225 sperrt und der Transistor 226 schaltet durch. Folglich erreicht der Ausgangsanschluß 230 den L-Pegel.

Falls die Eingangsspannung 0 V beträgt, wird dieselbe Operation, wie für den Fall einer Eingangsspannung von 1,0 V, ausgeführt, und die Ausgangsanschlüsse 229 und 230 werden auf den L-Pegel gesetzt.

Auf diese Weise werden entsprechend den Eingangsdaten +2, +1, 0, -1 und -2 die Spannungspegel der Ausgangsanschlüsse 229 und 230 des Bitleitungsspannungs-Steuerschaltkreises festgelegt. Es gibt drei Kombinationen der Potentialpegel an den Ausgangsanschlüssen 229 und 230, nämlich H/H, H/L und L/L. Die Ausgangssignale von den Ausgangsanschlüssen 229 und 230 werden in dem Umschalterschaltkreis 250 eingegeben. Der vom Signal abhängige Umschalterschaltkreis 250 legt im ersten Zyklus das Ausgangssignal vom Ausgangsanschluß 229 und im zweiten Zyklus das Ausgangssignal vom Ausgangsanschluß 230 an die Bitleitung BL an. Auf diese Weise wird eine Datenschreiboperation ausgeführt.

Die Fig. 9A zeigt ein Zeitdiagramm zum Lesen der in Fig. 3 dargestellten Ausgabedaten (a), (c), (d) und (f) und die Fig. 9B ein Zeitdiagramm einer Leseoperation der in Fig. 3 dargestellten Ausgabedaten (b) und (e).

Bezüglich der Fig. 10 sind Leseverstärker 251 und 252 für die jeweiligen Bitleitungen gebildet. Die Leseverstärker 251 und 252 werden von Signalen R1 und R2 von einem Schaltkreis, der den Betrieb der Wortleitungen ( und ) beim Schreiben speichert, gesteuert.

Im folgenden wird unter Bezugnahme auf die Fig. 9A, 9B und 10 die Leseoperation beschrieben. Zuerst werden in Abhängigkeit von einem Adreßsignal Daten von einem (nicht gezeigten) Schaltkreis gelesen, der den Betrieb der Wortleitungen zum Zeitpunkt des Schreibens speichert. Auf der Basis dieser Daten wird bestimmt, ob das Signal beim Schreiben angelegt war oder nicht. Falls die Signale und beim Schreiben beide angelegt waren (entsprechend den Fällen (a), (c), (d) und (f) der Fig. 3), werden die Daten wie in Fig. 9A gezeigt gelesen. Genauer gesagt wird in Abhängigkeit vom Signal R1 die Wortleitung WL1 auf den H-Pegel gesetzt. Zur selben Zeit schaltet der Transistor 253 durch, um den Leseverstärker 251 zu aktivieren. Die im Kondensator 3 gespeicherten Ladungen werden vom Leseverstärker 251 verstärkt. Anschließend wird in Abhängigkeit vom Signal R2 die Wortleitung WL2 zugeschaltet. Zur selben Zeit schaltet der Transistor 254 durch, um den Leseverstärker 252 zu aktivieren. Die im Kondensator 4 gespeicherten Ladungen werden vom Leseverstärker 252 verstärkt. In Abhängigkeit von den Signalen, die von den Leseverstärkern 251 und 252 verstärkt worden sind, ändert sich das Potential auf der Bitleitung BL und nimmt einen von fünf verschiedenen Werten an. Falls das Ausgabedatum gleich (a) ist, sind Ladungen vom H-Pegel in den beiden Kondensatoren 3 und 4 beim Schreiben gespeichert worden. Das Potential auf der Bitleitung BL wird über die Leseverstärker 251 und 252 entsprechend dem Anstieg der Potentialpegel auf den Wortleitungen WL1 und WL2 in Abhängigkeit von den Signalen R1 und R2 gelesen. Bei der Leseoperation wird das Potential V5, wie bei (a) in Fig. 9A gezeigt ist, ausgelesen. Falls die Ausgabedaten gleich (c) oder (d) entsprechen, werden Ladungen mit H- und L-Pegel bzw. Ladungen mit L- und H-Pegel in den Kondensatoren 3 und 4 beim Schreiben eingespeichert. Das Potential auf der Bitleitung BL wird über die Leseverstärker 251 und 252 entsprechend dem Anstieg der Potentialpegel auf den Wortleitungen WL1 und WL2 in Abhängigkeit von den Signalen R1 und R2 gelesen. Bei dieser Leseoperation wird das Potential V3, wie in (c) und (d) der Fig. 9A gezeigt ist, ausgelesen. Falls das Ausgabedatum gleich (f) ist, werden beim Schreiben Ladungen des L-Pegels in den beiden Kondensatoren 3 und 4 gespeichert. Diese werden über die Leseverstärker 251 und 252 entsprechend dem Anstieg der Potentialpegel der Wortleitungen WL1 und WL2 in Abhängigkeit von den Signalen R1 und R2 ausgelesen. Bei dieser Leseoperation wird das Potential V1, wie bei (f) in Fig. 9A gezeigt ist, ausgelesen.

Falls nur das Signal beim Schreiben angelegt worden ist (entsprechend den Fällen (b) und (e) der Fig. 3), wird beim Lesen nur das Signal R1 angelegt, wie in Fig. 9B gezeigt ist. Die Wortleitung WL1 wird nämlich in Abhängigkeit vom Signal R1 in den aktiven Zustand versetzt und der Leseverstärker 251 zur selben Zeit aktiviert. Folglich werden die im Kondensator 3 gespeicherten Ladungen verstärkt. Falls das Ausgabedatum gleich (b) ist, werden beim Schreiben nur Ladungen des H-Pegels im Kondensator 3 gespeichert. Daher wird das Potential auf der Bitleitung BL über den Leseverstärker 251 entsprechend dem Anstieg des Potentials auf der Wortleitung WL1 in Abhängigkeit vom Signal R1 gelesen. Bei dieser Leseoperation wird das Potential V4 ausgelesen, wie bei (b) in Fig. 9B gezeigt ist. Auch für das Ausgabedatum (e) werden beim Schreiben nur Ladungen des H-Pegels im Kondensator 3 gespeichert. Der Potentialpegel auf der Bitleitung wird durch den Leseverstärker 251 entsprechend dem Anstieg des Potentiales auf der Wortleitung WL1 in Abhängigkeit vom Signal R1 gelesen. Bei dieser Leseoperation wird das Potential V2 ausgelesen, wie bei (e) in Fig. 9B gezeigt ist.

Wie oben beschrieben worden ist, können bei dieser Ausführung fünf verschiedene Daten in die Speicherzelle eines dynamischen RAMs geschrieben oder aus dieser gelesen werden. Daher können alle Daten, die im Binärsystem bearbeitet worden sind, im Fünfer- oder Vierersystem bearbeitet werden, wodurch die Datenverarbeitungsfähigkeit erheblich verbessert werden kann. Obwohl bei der beschriebenen Ausführung zwei Sätze von Transistoren und Kondensatoren in einer Zelle vorhanden sind, können drei oder mehr Transistoren und drei oder mehr Kondensatoren in einer Zelle vorhanden sein. In diesem Fall können Daten, die in einem N-System mit einer größeren Basis N dargestellt sind, verarbeitet werden. Die Verarbeitung von Daten im N-System kann auch durch eine Änderung der Kapazitäten des ersten und zweiten Kondensators verwirklicht werden.

Nun wird das Herstellungsverfahren für die in Fig. 11 dargestellte Speicherzelle des DRAMs unter Bezugnahme auf die Fig. 12A bis 12G beschrieben. Wie in Fig. 12A gezeigt ist, wird ein Siliziumsubstrat 101 durch ein LOCOS-Verfahren (Local Oxidation of Silicon=lokale Oxidation von Silizium) selektiv oxidiert, um einen isolierenden Feldoxidfilm 102 zu schaffen. Anschließend wird ein Graben 130 für einen Grabenkondensator an der gewünschten Stelle auf dem Si-Substrat 101 gebildet. Eine N-Störstellenschicht 131 wird für den Grabenkondensator im Graben 130 durch Ionenimplantation geschaffen.

Wie in Fig. 12B dargestellt ist, wird die gesamte Oberfläche des Si-Substrates 101 oxidiert, um einen (nicht gezeigten) Gateoxidfilm zu bilden und einen (nicht gezeigten) ersten Polysiliziumfilm durch ein CVD-Verfahren (Chemical Vapour Deposition=chemische Dampfabscheidung) unter vermindertem Druck abzuscheiden. Gewünschte Muster werden durch Photolithographie und Trockenätzung gebildet, um einen Gateoxidfilm 141 und eine Elektrode 151 des Grabenkondensators zu schaffen. Wie in Fig. 12C gezeigt ist, wird anschließend das gesamte Si-Substrat 101 mit einem ersten (nicht dargestellten) Zwischenschichtisolierfilm durch ein CVD-Verfahren unter vermindertem Druck bedeckt und dieser Oxidfilm 160 durch ein RIE-Verfahren (Reactive Ion Etching=reaktive Ionenätzung) geätzt, wodurch der tiefe Graben im Bereich des Grabenkondensators mit dem Oxidfilm 161 gefüllt wird.

Wie in Fig. 12D gezeigt ist, wird anschließend die gesamte Oberfläche des Si-Substrates 101 erneut oxidiert, um einen zweiten (nicht gezeigten) Gateoxidfilm zu schaffen und es wird ein zweiter (nicht dargestellter) Polysiliziumfilm auf diesem abgeschieden. Es werden die gewünschten Muster durch Photolithographie und Trockenätzung gebildet und Transfergatter 153 und 154, Gateoxidfilme 143 und 144 der Transfergatter und Wortleitungen 155 und 156 geschaffen. Anschließend wird eine Störstellenimplantation 171 ausgeführt, um eine Source und eine Drain des Transistors zu bilden. Falls ein Transistor mit LDD-Struktur (Lightly Doped Drain=schwach dotierte Drain) gebildet werden soll, fährt der Prozeß mit dem Schritt zur Herstellung derselben fort, obwohl hier eine detaillierte Beschreibung dieses Schrittes unterlassen wird.

Anschließend wird das Si-Substrat 101 wärmebehandelt, wie in Fig. 12E dargestellt ist, um Störstellendiffusionsschichten 132, 133, 134 und 135 zu schaffen. Dann wird das gesamte Si-Substrat 101 mittels des CVD-Verfahrens unter reduzierten Druck von einem zweiten Zwischenschichtisolierfilm 162 bedeckt und ein erstes Kontaktloch 181 an der gewünschten Stelle gebildet.

Anschließend wird, wie in Fig. 12F dargestellt ist, ein dritter Polysiliziumfilm auf der gesamten Oberfläche des Si-Substrates 101 abgeschieden und in eine entsprechende Form gebracht, so daß ein Speicheranschluß 158 einer Stapelzelle gebildet wird. Der Speicheranschluß 158 ist über das Kontaktloch 181 mit der Stör­ stellendiffusionsschicht 135 im Si-Substrat verbunden.

Danach wird ein dritter Gateoxidfilm 145 auf dem Speicheranschluß 158 durch thermische Oxidation des Si-Substrates 101 geschaffen. Anschließend wird die gesamte Oberfläche des Si-Substrates 101 mit einem vierten (nicht gezeigten) Polysiliziumfilm durch das CVD- Verfahren unter vermindertem Druck bedeckt, gewünschte Muster werden gebildet und eine Zellenelektrode 191 einer Zelle von Stapeltyp (Stapelzelle) wird geschaffen.

Nun wird, wie in Fig. 12G dargestellt ist, ein dritter Zwischenschicht­ isolierfilm 163 mittels des CVD-Verfahrens unter reduziertem Druck abgeschieden und ein zweites Kontaktloch 182 an der gewünschten Stelle geschaffen. Zuletzt wird ein fünfter (nicht gezeigter) Polysiliziumfilm durch das CVD-Verfahren unter vermindertem Druck abgeschieden, gewünschte Muster gebildet und eine Bitleitung 193 der Speicherzelle geschaffen. Obwohl die entsprechende Beschreibung nicht dargelegt ist, werden Verfahrensschritte zur Bildung von z. B. Al-Verdrahtungsschichten als Verbindungen zwischen den Einrichtungen ausgeführt.

Die Fig. 13 stellt einen Querschnitt der Speicherzelle eines DRAMs in Übereinstimmung mit einer anderen Ausführungsform dar. Das Herstellungsverfahren dieser Speicherzelle stimmt mit demjenigen der in Fig. 11 gezeigten Speicherzelle überein, so daß deren Beschreibung nicht wiederholt wird. Obwohl ein Grabenkondensator und ein Stapelkondensator bzw. zwei Grabenkondensatoren als die zwei Kondensatoren einer Speicherzelle bei der beschriebenen Ausführung verwendet werden, können auch zwei Stapelkondensatoren oder Kondensatoren vom Planartyp verwendet werden.

Claims (9)

1. Speicherzelle für einen dynamischen Speicher mit wahlfreiem Zugriff, der mit einer ersten und einer zweiten Wortleitung (WL1, WL2) und einer Bitleitung (BL) verbunden ist und erste und zweite Signale empfängt, umfassend eine erste und eine zweite Kapazitäts­ einrichtung zum Speichern eines Datensignales, eine erste Schalt­ einrichtung, die zwischen die Bitleitung (BL) und die erste Kapa­ zitätseinrichtung geschaltet und vom ersten Signal auf der ersten Wortleitung (WL1) abhängig ist, und eine zweite Schalteinrichtung, die über die erste Schalteinrichtung zwischen die Bitleitung (BL) und die zweite Kapazitätseinrichtung geschaltet und vom zweiten Signal auf der zweiten Wortleitung (WL2) abhängig ist.

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Kapazitätseinrichtung einen ersten bzw. einen zweiten Kondensator (3, 4) umfaßt.

3. Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste und die zweite Schalteinrichtung ein erstes bzw. einen zweiten Feldeffektbauelement (1, 2) eines bestimmten Lei­ tungstyps umfaßt.

4. Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß eine erste Leitungselektrode des ersten Feldef­ fekttransistors (1) mit der Bitleitung (BL), eine zweite Leitungs­ elektrode des ersten Feldeffekttransistors (1) mit dem ersten Kon­ densator (3) und eine Steuerelektrode des ersten Feldeffekttransi­ stors (1) mit der ersten Wortleitung (WL1) verbunden ist, und eine erste Leitungselektrode des zweiten Feldeffekttransistors (2) mit der zweiten Leitungselektrode des ersten Feldeffekttransistors (1), eine zweite Leitungselektrode des zweiten Feldeffekttransi­ stors (2) mit dem zweiten Kondensator (4) und eine Steuerelektrode des zweiten Feldeffekttransistors (2) mit der zweiten Wortleitung (WL2) verbunden ist.

5. Speicherzelle nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, daß der erste Kondensator (3) ein auf einem Halbleitersubstrat (101) gebildeten Kondensator (131, 141, 151) von Grabentyp und der zweite Kondensator (4) ein auf dem Halbleitersubstrat (101) gebildeten Kondensator (145, 158, 191) vom Stapeltyp ist.

6. Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß die ersten und zweiten Konden­ satoren (3, 4) einen auf dem Halbleitersubstrat (101) gebildeten Kondensator (131, 141, 151) vom Grabentyp umfassen.

7. Speicherzelle nach einem der Ansprüche 1 bis 6, gekennzeichnet durch eine von einem Adreßsignal abhängige Treibereinrichtung (5) zum Treiben der ersten und zweiten Wortleitung (WL1, WL2), und eine Datenzuführungseinrichtung (57) zum Anlegen eines externen Datensignales an die Bitleitung (BL).

8. Speicherzelle nach Anspruch 7, gekennzeichnet durch eine von einem Datensignal von der Datenzuführungseinrichtung (57) abhängige Bitleitungsspannungs-Steuereinrichtung (8) zum Steuern einer an die Bitleitung (BL) anzulegenden Spannung, und eine Einrichtung (7) zum Verstärken der Potentialänderung auf der Bitleitung (BL), um diese beim Lesen des in der Speicherzelle gespeicherten Datums an die Datenzuführungseinrichtung (57) anzulegen.

9. Verfahren zum Herstellen eines dynamischen RAM mit einer Mehr­ zahl von Speicherzellen, die mit einer ersten und einer zweiten Wortleitung (WL1, WL2) und einer Bitleitung (BL) verbunden sind, ersten und zweiten Kapazitätseinrichtungen sowie ersten und zweiten Schalteinrichtung, gekennzeichnet durch die Schritte:
Bilden eines isolierenden Feldoxidfilmes (102) auf einen Abschnitt eines Halbleitersubstrates (101) und in einem Abstand Bilden einer ersten Störstellenschicht (131) eines zweiten Leitungstyps in einem Graben im Halbleitersubstrat (101);
Bilden einer ersten Oxidschicht (141) auf der ersten Störstellen­ schicht (131) und eines ersten Polysiliziumfilms (151) auf der Oxidschicht (141);
Bilden eines Oxidfilms (161) im Bereich des Grabens auf dem Poly­ siliziumfilm (151);
Bilden einer zweiten und dritten Oxidschicht (143, 144) in einem Abstand dem Graben benachbart auf Abschnitten des Siliziumsub­ strats (101) und Bilden eines zweiten und dritten Polysilizium­ films (153, 154) auf der zweiten bzw. dritten Oxidschicht (143, 144);
Bilden einer ersten (155) und zweiten (156) Polysiliziumschicht auf dem Feldoxidfilm (102) bzw. auf dem Oxidfilm (161) oberhalb des Grabens;
Bilden eines ersten, zweiten und dritten Störstellenbereichs (135, 134, 133, 132) eines zweiten Leitungstyps durch Diffusion zwischen Feldoxidfilm (102) und drittem Polysiliziumfilm (154), zwischen drittem (154) und zweitem (153) Polysiliziumfilm und neben dem zweiten Polysiliziumfilm (153) im Halbleitersubstrat (101);
Bilden eines ersten Zwischenschichtisolierfilms (162) über dem Halbleitersubstrat (101) und Bilden eines ersten Kontaktloches (181) im ersten Zwischenschichtisolierfilm (162) oberhalb des ersten Störstellenbereichs (135) zwischen Feldoxidfilm (102) und dritten Polysiliziumfilm (154), das auf den ersten Störstellenbe­ reich (135) herabreicht;
Bilden einer dritten Polysiliziumschicht (158) auf dem ersten Zwi­ schenschichtisolierfilm (162) im Bereich oberhalb der ersten Poly­ siliziumschicht (155) und des dritten Polysiliziumfilms (154) sowie im ersten Kontaktloch (181), wobei die dritte Polysilizium­ schicht (158) mit dem ersten Störstellenbereich (135) in Kontakt tritt;
Bilden einer vierten Oxidschicht (145) auf der dritten Polysi­ liziumschicht (158) durch thermische Oxidation;
Bilden einer vierten Polysiliziumschicht (191) auf der vierten Oxidschicht (145);
Bilden eines zweiten Zwischenschichtisolierfilms (163) über der gesamten Oberfläche des Halbleitersubstrats (101);
Bilden eines zweiten Kontaktloches (182) im zweiten Zwischen­ schichtisolierfilm (163) oberhalb des dritten Störstellenbereichs (132) neben dem zweiten Polysiliziumfilm (153); und
Bilden einer fünften Polysiliziumschicht (193) auf dem zweiten Zwischenschichtisolierfilm (163) sowie im zweiten Kontaktloch (182), wobei die fünfte Polysiliziumschicht (193) mit dem dritten Störstellenbereich (132) in Kontakt tritt.