DE4041426C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine programmierbare Logikvorrichtung und ein Verfahren zum Betreiben einer programmierbaren Logikvorrichtung.

Seit einigen Jahren werden Logikvorrichtungen, die als Programmierbares Logikfeld (Programmable Logic Array=PLA) oder Programmierbare Logikvorrichtung (Programmable Logic Device= PLD) bekannt sind, verbreitet benutzt, um Entwurf und hohe Integrationsdichte von logischen Schaltkreisen zu vereinfachen. Die programmierbare Logikvorrichtung nutzt die Tatsache aus, daß die logische Verknüpfung als eine Logik vom Produkt-Summen- Typ ausgedrückt werden kann und ist mit einer AND-Ebene versehen, die die logischen Produkte von beliebigen Eingangssignalen aus einer Mehrzahl von Eingangssignalen auf die Produktterm-Leitungen ausgibt. Sie ist auch mit einer OR- Ebene versehen, die die logische Summe von Ausgangssignalen von jeder Produktterm-Leitung der zur AND-Ebene gehörenden Produktterm-Leitungen verarbeitet.

Sowohl die AND-Ebene als auch die OR-Ebene weisen Transistorfelder auf, die ähnlich denen eines Nur-Lesespeichers (ROM) sind, wobei die Transistor-Feldanordnung programmiert ist, womit die vorgesehene logische Funktion erreicht werden kann. Das Logikprogramm, welches durch die programmierbare Logikvorrichtung realisiert wird, besteht in der Präsenz/Abwesenheit eines Transistors oder in der Präsenz/Abwesenheit von Verbindungen zu Transistoren, die in einer Feldanordnung entsprechend der Logik "1" und "0" angeordnet sind.

Als Vertreter einer derartigen programmierbaren Logikvorrichtung gibt es eine programmierbare Logikvorrichtung vom synchronen Typ, welche den logischen Verarbeitungsvorgang auf Eingangssignale in Abhängigkeit von externen Taktsignalen anwendet.

Die Fig. 1 ist ein Diagramm, welches ein Beispiel einer programmierbaren Logikvorrichtung nach dem Stand der Technik zeigt, wie es z. B. in Tomizawa et al. (verantwortlich für die Übersetzung) "Principles of CMOS VLSI DESIGN A Systems Perspective", Maruzen Co. Ltd., 1988, Seite 332 beschrieben ist.

Bezugnehmend auf Fig. 1 weist die programmierbare Logikvorrichtung eine AND-Ebene 2a auf, die die logische Produkt-Operation auf Eingangssignale eines Eingangspuffers 1 zur Ausgabe anwendet, ferner eine OR-Ebene 4a, welche die logische Produkt- Ausgabesignale (Produktterm-Leitung) A1 bis A4 von der AND-Ebene 2a empfängt und auf diese die logische Summenoperation anwendet, sowie einen Ausgabepuffer 6 zum Festhalten der logischen Summen-Ausgabesignale (Summenterm-Leitung bis von der OR-Ebene zur Ausgabe. In der Ausbildungsform gemäß Fig. 1 wird die Ausbildung des Logikkreises mit zwei Eingangs- und vier Ausgangsleitungen beispielhaft gezeigt.

Der Eingangspuffer 1 weist einen Eingangspufferkreis 1a auf, der Eingangssignale IN1 von außen empfängt und der nicht-invertierte und invertierte Signale erzeugt, sowie einen Eingangspufferkreis 1b, der von außen angelegte Eingangssignale IN2 empfängt, woraus er nicht-invertierte und invertierte Signale erzeugt. Der Eingangspufferkreis 1a umfaßt einen Inverter IV10, der das Eingangssignal IN1 empfängt und die invertierten Signale zu einer komplementären internen Dateneingangsleitung überträgt, sowie einen Inverter IV11, der Ausgangssignale des Inverters IV10 empfängt und das invertierte Signal zu einer internen Dateneingangsleitung B1 überträgt. Der Eingangspufferkreis 1b umfaßt einen Inverter IV20, der das Eingangssignal IN2 von außen empfängt und das invertierte Signal zu einer komplementären internen Dateneingangsleitung überträgt, sowie einen Inverter IV21, der Ausgangssignale des Inverters IV20 empfängt und das invertierte Signal zu einer internen Dateneingangsleitung B2 überträgt.

Die AND-Ebene 2a weist Produktterm-Leitungen A1, A2, A3 und A4 auf, die in orthogonaler Richtung zu den Dateneingangsleitungen B1, , B2, angeordnet sind, sowie Transistoren T21- T27, die selektiv an den Kreuzungspunkten zwischen den Dateneingangsleitungen B1, , B2, und den Produktterm-Leitungen (Datenausgangsleitungen) A1 bis A4 angeordnet sind. Potentialversorgungsleitungen D21-D24 zum Übertragen des Referenzpotentials verlaufen parallel zu jeder der Potentialterm-Leitungen A1-A4. Jeder der Transistoren T21-T27 ist ein Feldeffekttransistor vom Isolationstyp und wird durch das Potentialsignal auf der zugeordneten Eingangssignalleitung leitend gemacht, so daß die entsprechende Produktterm-Leitung und die entsprechende Potentialversorgungsleitung (D2i; i=1-4) miteinander verbunden werden.

Für die OR-Ebene 4a sind die Produktterm-Leitungen A1-A4 der AND-Ebene 2a so angeordnet, daß diese in ihr Inneres hereinreichen, so daß die Potentialsignale auf den Produktterm-Leitungen A1-A4 als Eingangssignale empfangen werden. Die OR- Ebene 4a weist ferner Summenterm-Leitungen - auf, die derart verlaufen, daß sie die Produktterm-Leitungen A1-A4 kreuzen, um die logische Summe jedes Potentialsignals auf den Produkttermleitungen A1-A4 zu bilden und dieses auszugeben. Außerdem sind Transistoren T41-T46 selektiv an den Kreuzungspunkten zwischen den Produktterm-Leitungen A1-A4 und den Summenterm-Leitungen - angeordnet. Zweite Potentialversorgungsleitungen D41-D44 sind derart vorgesehen, daß sie ein Referenzpotential (Erdpotential) parallel zu den Summenterm-Leitungen - führen. Jeder der Transistoren D41- D46 wird durch das Potentialsignal auf der entsprechenden Produktterm-Leitung Ai (i=1-4) leitend gemacht, so daß die entsprechende Summenterm-Leitung (j=1-4) mit der zweiten Potentialversorgungsleitung D4j verbunden wird.

Ein Ausgabepuffer 6 ist entsprechend jeder der Summenterm-Leitungen - vorgesehen und weist Ausgangs-Pufferkreise 6a- 6d zum Festhalten und zum Ausgeben des Potentialsignals auf der zugeordneten Summenterm-Leitung auf. Jeder der Ausgangs- Pufferkreise 6a-6d umfaßt einen Haltekreis Li zum Halten oder Durchlassen des Potentialsignals auf der entsprechenden Summentermleitung nach Maßgabe eines von außen angelegten Taktsignals CLK2 sowie einen Inverter IV, um das Ausgabesignal des Haltekreises Li zu invertieren und es als Ausgangsdatensignal OUTi auszugeben. Das bedeutet, daß der Ausgangspufferkreis 6a einen Haltekreis L1 zum Halten oder Durchlassen des Potentialsignals auf der Summenterm-Leitung in Antwort auf das Taktsignal CLK2 aufweist sowie einen Inverter IV30 zum Invertieren des Ausgangssignals des Haltekreises L1 und zum Ausgeben des Ausgangs-Datensignals OUT1 aufweist. Der Ausgangspufferkreis 6b umfaßt einen Haltekreis L2 zum Halten des Potentialsignals auf der Summenterm-Leitung in Antwort auf das Taktsignal CLK2 sowie einen Inverter IV40, um das Ausgangssignal des Haltekreises L2 zu invertieren und ein Ausgangs- Datensignal OUT2 zu erzeugen. Der Ausgangspufferkreis 6c umfaßt einen Haltekreis L3 zum Halten des Potentialsignals auf der Summenterm-Leitung in Antwort auf das Taktsignal CLK2 sowie einen Inverter IV50, um das Ausgangssignal des Haltekreises L3 zu invertieren und ein Ausgangs-Datensignal OUT3 zu erzeugen. Der Ausgangspufferkreis 6d umfaßt einen Haltekreis L4 zum Halten des Potentialsignals auf der Summenterm-Leitung in Antwort auf das Taktsignal CLK2 sowie einen Inverter IV60, um das Ausgangssignal des Haltekreises L4 zu invertieren und ein Ausgangs-Datensignal OUT4 zu erzeugen.

Um die Produktterm-Leitung Ai der AND-Ebene 2a mit einem vorbestimmten Potential vorzubelegen, ist ein Vorbelegungskreis 3a vorgesehen. Der Vorbelegungskreis 3a umfaßt p-Kanal MIS- Feldeffekttransistoren (Feldeffekttransistoren mit isoliertem Gate) PT21-PT24 zum Empfangen des Taktsignals CLK1, welches von außen über den Inverter IV1 an das Gate angelegt wird und jede der Produktterm-Leitungen A1-A4 mit einem Referenzpotential (Spannungsversorgungspotential Vdd) vorbelegt. Der Vorbelegungskreis 3a umfaßt ferner n-Kanal MIS-Transistoren NT21-NT24, welche durch das invertierende Taktsignal leitend gemacht werden und jede der Potentialversorgungsleitungen D21-D24 mit dem zweiten Referenzpotential (Erdpotential) Vss verbinden.

Um jede der Summenterm-Leitung - der OR-Ebene 4a mit einem Vorbelegungspotential vorzubelegen, ist ein zweiter Vorbelegungskreis 5a vorgesehen. Der Vorbelegungskreis 5a umfaßt p- Kanal MIS-Feldeffekttransistoren PT51-PT54, die in Antwort auf das Taktsignal CLKOR des Inverters 8a leitend gemacht werden und die die Summenterm-Leitung mit dem Referenzpotential Vdd vorbelegen, sowie n-Kanal MIS-Transistoren NT51-NT54, welche durch das Taktsignal CLKOR leitend gemacht werden und jede der Potentialversorgungsleitungen D41-D44 mit dem Erdpotential Vss vorbelegen.

Um das Taktsignal CLKOR zu erzeugen, das die Betriebszeitpunkte des Vorbelegungskreises 5a steuert, ist ein Blind-AND- Kreis 7a vorgesehen. Der Blind-AND-Kreis 7a umfaßt eine Blind- Produkttermleitung AD, eine Referenzpotential-Versorgungsleitung D70, Transistoren T73, T74, T75 und T76, die an den Kreuzungspunkten zwischen der Blind-Produkttermleitung AD und den internen Dateneingangsleitungen B1, , B2 und angeordnet sind, einen p-Kanal MIS-Transistor PT71 zum Vorbelegen der Blind-Produkttermleitung AD mit dem Versorgungsspannungspotential Vdd in Antwort auf das invertierte Taktsignal des Inverters IV1 und einen n-Kanal MIS-Transistor NT72, welcher durch das invertierte Taktsignal leitend gemacht wird und die Potentialversorgungsleitung D70 mit der Erde Vss verbindet.

Die Zahl der Transistoren, die mit der Blind-Produkttermleitung AD des Blind-AND-Kreises 7a verbunden sind, ist gleich der maximalen Zahl der mit den Produkttermleitungen A1-A4 verbundenen Transistoren, die gleichzeitig eingeschaltet werden können. Da das nicht-invertierte Signal und das invertierte Signal durch die Eingangspufferkreise 1a bzw. 1b in der Anordnung nach Fig. 1 erzeugt werden, bedeutet dies, daß die Zahl der Transistoren, die mit einer Produktterm-Leitung verbunden werden können, maximal vier werden kann. Folglich sind vier Transistoren mit der Blind-Produkttermleitung AD verbunden. Das Ausgangssignal AD des Blind-AND-Kreises 7a wird als Taktsignal CLKOR zum Steuern des Vorbelegungsbetriebs des Vorbelegungskreises 5a über den Inverter 8a benutzt.

Der Vorbelegungskreis 3a und die AND-Ebene 2a bilden einen NOR-Kreis vom synchronen Typ in Abhängigkeit von der Anordnung der Transistoren T21-T27, wobei die am Eingangspuffer 1 anliegenden Eingangssignale IN1, IN2 benutzt werden. Außerdem bilden die OR-Ebene 4a und der Vorbelegungskreis 5a einen NOR- Kreis vom synchronen Typ in Abhängigkeit von der Anordnung der Transistoren T41-T46, wobei die Potentialsignale auf den Produkttermleitungen A1-A4 der AND-Ebene 2a als Eingangssignale benutzt werden.

Anschließend wird der Betrieb anhand des Pulsdiagramms gemäß Fig. 2 beschrieben.

In der Anordnung der AND-Ebene 2a und der OR-Ebene 4a gemäß Fig. 1 werden die folgenden logischen Operationen ausgeführt, wobei in der Notation eine Signalleitung und das daraufliegende Signal mit denselben Buchstaben dargestellt sind:

Die Taktsignale CLK1 und CLK2 liegen nicht gleichzeitig auf "H" und überlappen einander nicht, sie bilden die nicht-überlappenden, zweiphasigen Taktsignale. Wenn das Taktsignal CLK1 auf "H" steht, wird das invertierte Taktsignal durch den Inverter IV1 zu "L". Die p-Kanal MIS-Transistoren (nachfolgend einfach als "pMIS-Transistoren" bezeichnet) PT21-PT24, die im Vorbelegungskreis 3a enthalten sind, werden eingeschaltet, während die n-Kanal MIS-Transistoren (nachfolgend einfach als "nMIS-Transistoren" bezeichnet) NT21-NT24 ausgeschaltet werden.

In diesem Fall befindet sich der NOR-Kreis vom synchronen AND- Typ, der durch die AND-Ebene 2a und den Vorbelegungskreis 3a gebildet wird, in der Vorbelegungsphase. Dies bedeutet, daß das Potential auf der Produktterm-Leitung (nachfolgend als "Ausgangssignalleitung" bezeichnet) Ai (i=1-4) zu "H" wird, unabhängig von den Eingangssignalen, die am Eingangspuffer 1 anliegen. Außerdem werden der pMIS-Transistor PT71 ein- und der nMIS-Transistor NT72 des Blind-AND-Kreises 7a ausgeschaltet, und das Potentialsignal AD auf der Ausgangssignalleitung AD liegt auf "H" (nachfolgend werden eine Signalleitung und das Signal, welches über diese Signalleitung läuft, mit der selben Bezugsziffer bezeichnet).

Andererseits befindet sich in der OR-Ebene das Taktsignal CL- KOR als Ausgangssignal des Inverters 8a auf "L", die pMIS- Transistoren PT51-PT54, die im Vorbelegungskreis 5a enthalten sind, sind eingeschaltet und die nMIS-Transistoren NT51- NT54 ausgeschaltet. Folglich befindet sich der NOR-Kreis vom synchronen Typ, der durch die OR-Ebene 4a und den Vorbelegungskreis 5a gebildet wird, auch in der Vorbelegungsphase, und jedes Ausgangssignal (Summenterm-Leitung) (i=1-4) liegt auf "H".

Da das Taktsignal CLK2 bezogen auf das Taktsignal CLK1 die umgekehrte Phase aufweist, befindet sich das Taktsignal CLK2 auf "L". Die Haltekreise L1-L4, die Bestandteile des Ausgabepuffers 6 sind, befinden sich im Haltezustand durch das auf "L" stehende Taktsignal CLK2 und halten das Ausgangssignal des vorhergehenden Taktzyklus. Folglich wird das Ausgangssignal OUTi (i=1-4) des vorhergehenden Taktzyklus durchgehend gehalten und vom Ausgabepuffer 6 ausgegeben.

Anschließend wird der Betrieb beschrieben, wenn das Taktsignal CLK1 von "H" auf "L" wechselt. Das invertierte Taktsignal des Inverters IV1 steigt von "L" auf "H" und der von der AND- Ebene 2a und dem Vorbelegungskreis 3a gebildete NOR-Kreis vom synchronen AND-Typ sowie der Blind-AND-Kreis werden in den Auswertezustand versetzt. Die bedeutet, daß im Vorbelegungskreis 3a die pMIS-Transistoren PT21-PT24 ausgeschaltet werden und die nMIS-Transistoren NT21-NT24 eingeschaltet werden. Dadurch sind die Potentialversorgungsleitungen D21-D24 mit dem Erdpotential Vss verbunden. Außerdem wird im Blind- AND-Kreis 7a der pMIS-Transistoren PT71 ausgeschaltet und der nMIS-Transistor NT72 eingeschaltet. Dadurch ist die Potentialleitung D70 mit dem Erdpotential Vss verbunden.

In der AND-Ebene 2a mit den Transistoren T21-T27, die an den Verbindungsstellen zwischen den Dateneingangsleitungen B1, , B2, und den Datenausgangsleitungen (Produktterm-Leitungen) A1-A4 angeordnet sind, wird daher für den Fall, daß an dieser Stelle ein Transistor existiert, an dessen Gate "H"-Potential angelegt wird, das Potential der Ausgangsleitung Aj, mit der der Transistor verbunden ist, durch den leitenden Transistor entladen und fällt vom "H"-Zustand auf den "L"-Zustand.

In der AND-Ebene 2a behält die Ausgangsleitung Aj, mit der nur ein Transistor verbunden ist, an dessen Gate kein "H"-Signal angelegt ist, ihren hohen Impedanzzustand und bleibt auf "H"- Potential.

Als Beispiel wird im Pulsdiagramm in Fig. 2 angenommen, daß das Eingangssignal IN1 auf "L" und das Eingangssignal IN2 auf "H" liegen. In diesem Fall sind Transistoren im leitenden Zustand die Transistoren T21, T23, T26 und T27. Folglich behält die Ausgangssignalleitung A3 ihren hohen Impedanzzustand mit "H"-Potential, während die Ausgangssignalleitungen A1, A2 und A4 durch die durchgeschalteten Transistoren entladen werden und ihr Potential auf "L" fällt.

Die Anzahl der durchgeschalteten Transistoren, die mit der Ausgangssignalleitung A2 verbunden sind, beträgt zwei, während die durchgeschalteten Transistoren, die mit den Ausgangssignalleitungen A1, A4 verbunden sind, nur einen zählen. Da die Geschwindigkeit, mit der das Potential der Ausgangssignalleitung Ai von "H" auf "L" wechselt annähernd umgekehrt proportional der Zahl der durchgeschalteten Transistoren ist, die mit der Ausgangssignalleitung Ai verbunden sind, findet eine schnelle Entladung der Ausgangssignalleitung A2 statt, mit der zwei leitende Transistoren verbunden sind, während die Entladung der Ausgangssignalleitungen A1, A4, mit denen ein leitender Transistor verbunden ist, langsam verläuft.

Der Blind-AND-Kreis 7a benutzt jedes beliebige Eingangssignal aus dem Eingangspuffer 1 als Eingangssignal, und der Transistor ist entsprechend jeder Eingangssignalleitung vorgesehen. Daher sind genauso viele Transistoren wie Eingangsleitungen (zwei Transistoren in Fig. 1) immer eingeschaltet. Genauer gesagt ergibt sich folgender Sachverhalt: Im Blind-AND-Kreis 7a schalten sich die Transistoren T73 und T74 komplementär zueinander ein und die Transistoren T 75 und T76 schalten sich komplementär zueinander ein. Zwei Transistoren sind daher immer eingeschaltet. In der AND-Ebene 2a werden während des Betriebs bezogen auf eine einzelne Ausgangsleitung Ai maximal zwei Transistoren eingeschaltet, da eine einzelne Ausgangsleitung Ai in der Anordnung gemäß Fig. 1 nicht mit drei Transistoren versehen werden kann. Folglich wird die Ausgangssignalleitung AD mit einer Geschwindigkeit auf "L" entladen, die gleich oder höher als die höchste der Entladungsgeschwindigkeiten der Ausgangssignalleitungen Ai ist.

Als Antwort auf den Potentialübergang des Signals AD auf der logischen Blind-Ausgangssignalleitung AD verändert sich das Potential des Taktsignals CLKOR des Inverters 8a von "L" auf "H". Als Antwort auf das Taktsignal CLKOR wird der Vorbelegungsbetrieb des Vorbelegungskreises 5a beendet und der durch die OR-Ebene 4a und den Vorbelegungskreis 5a gebildete NOR- Kreis vom synchronen OR-Typ in den Auswertzustand versetzt.

Da die in dem Vorbelegungskreis 5a enthaltenen pMIS-Transistoren PT51-PT54 ab- und die nMIS-Transistoren NT51-NT54 eingeschaltet werden, bedeutet dies, daß die Potentialversorgungsleitungen D41-D44 mit dem Erdpotential Vss verbunden werden und die Ausgangssignalleitungen - vom Versorgungsspannungspotential Vdd getrennt werden. In der OR-Ebene 4a wird ein Transistor aus den Transistoren T41-T46, an dessen Gate das "H"-Potential übertragen wird, eingeschaltet, wobei die Transistoren T41-T46 auf den Kreuzungspunkten des Gitters gebildet aus den Ausgangssignalleitungen (Produkttermleitungen) A1-A4 der AND-Ebene 2a und den Ausgangssignalleitungen (Summentermleitungen) - der OR- Ebene 4a angeordnet sind. Folglich wird in der OR-Ebene das Potential der Summenterm-Leitung , die mit dem eingeschalteten Transistor verbunden ist, von "H" auf "L" geändert. Die Summenterm-Leitung, mit der ein derartiger eingeschalteter Transistor nicht verbunden ist, verbleibt auf dem hohen Impedanzzustand mit "H"-Potential.

Wie im Betriebs-Pulsdiagramm in Fig. 2 zu sehen ist, wird in der OR-Ebene 4a nur der Transistor 42 eingeschaltet und die übrigen sind ausgeschaltet, wenn alleine die Produktterm-Leitung A3 sich auf "H"-Potential befindet und die Produktterm-Leitungen A1, A2 und A4 sich auf "L"-Potential befinden. Folglich ändert sich das Potential der Summentermleitung von "H" und "L". Da dann die Potential-Übergangsgeschwindigkeit der Produktterm-Leitungen A1 und A4 wie in Fig. 2 gezeigt langsam ist, wird in der Übergangsperiode, in der das Taktsignal CLKOR von "L" auf "H" steigt und die Produktterm-Leitungen A1 und A4 von "H" auf "L" entladen werden, eine Überlappungsperiode an der Zwischenspannung zwischen "H" und "L" erzeugt. Das heißt, daß in Antwort auf den Anstieg des Taktsignals CLKOR diese Periode erzeugt wird, während der der nMIS- Transistor in Vorbelegungskreis 5a eingeschaltet wird, der abzuschaltende Transistor in der OR-Ebene 4a aber seinen Einschaltzustand noch beibehält. Folglich wird während der Überlappungsperiode das Potential durch die eingeschalteten Transistoren (Transistoren T41, T46 in Fig. 1) entladen und verringert. Wie durch Pfeil A in Fig. 2 gezeigt, bedeutet dies, daß das Signalpotential auf den Summenterm-Leitungen , sich geringfügig auf eine gewisse Zwischenspannung verringert, da die Entladungsgeschwindigkeit der Produktterm-Leitungen A1, A4 langsam ist.

Wenn andererseits das Taktsignal CLK1 auf "L"-Potential fällt, steigt das Taktsignal CLK2 an der umgekehrten Phase auf "H"- Potential. Als Antwort hierauf werden die im Ausgabepuffer 6 enthaltenen Haltekreise L1-L4 in den Durchgangszustand geschaltet, wodurch das eingespeiste Signal unverändert wieder ausgegeben wird. Folglich empfängt das Ausgangssignal OUTi der Ausgabepufferkreise 6a-6d die vorbestimmte Spannung der Summenterm-Leitung als Antwort auf den Anstieg des Taktsignals CLK2 auf "H" und verändert sich auf "L"-Potential. Das Ausgangssignal OUTi verändert sich auch in Abhängigkeit von der Potentialänderung der Summenterm-Leitungen -. Die Zwischenspannung der Summenterm-Leitungen , , die auf einem Zwischenwert gehalten wird, ist dann größer als die logische Eingangs-Schwellenspannung des Ausgabepuffers 6 (logische Schwellspannung der Haltekreise L1-L4) und wird daher als "H" erkannt.

Nach Maßgabe des oben beschriebenen Betriebs wird das Ausgangssignal OUTi nach dem vorgesehenen logischen Verknüpfungsvorgang INi von dem Ausgabepuffer 6 ausgegeben. Der Zusammenhang zwischen dem Eingangssignal INi und dem Ausgangssignal OUTi hängt vom programmierten Zustand ab, d. h. von der Anordnung der Transistoren in der AND-Ebene 2a und der OR-Ebene 4a.

Wenn das Taktsignal CLK2 auf "L"-Potential fällt, hält jeder der im Ausgabepuffer 6 enthaltenen Haltekreise L1-L4 das angelegte Signal und gibt es kontinuierlich aus.

Bei dem oben erwähnten Ausführungsbeispiel aus dem Stand der Technik ist der Zusammenhang zwischen Eingangssignal INi und Ausgangssignal OUTi wie folgt:

Anschließend werden, wenn das Taktsignal CLK1 von "L" auf "H" geändert wird, der aus der AND-Ebene 2a und dem Vorbelegungskreis 3a bestehende NOR-Kreis vom synchronen Typ sowie der Blind-AND-Kreis 7a zuerst in den Vorbelegungszustand versetzt. In Antwort auf den Übergang des Blind-AND-Kreises 7a in den Vorbelegungszustand verändert sich das Taktsignal CLKOR aus dem Inverter 8a von "H" auf "L" und der aus der OR-Ebene und dem Vorbelegungskreis 5a bestehende NOR-Kreis vom synchronen Typ wird in den Vorbelegungskreis versetzt. Hierdurch wird die Logikvorrichtung bis auf die in den Haltekreisen L1-L4 des Ausgabepuffers 6 gehaltenen Daten in den Ausgangszustand zurückgesetzt.

Die programmierbare Logikvorrichtung nach dem Stand der Technik ist wie oben beschrieben aufgebaut und führt die Steuerung des Vorbelegungs-/Auswertebetriebs unter Benutzung des Ausgangssignals aus dem Blind-AND-Kreis durch. Folglich kann nach dem Beginn der Auswertung der AND-Ebene die OR-Ebene in den Auswertzustand versetzt werden.

Der Inverter 8a zum Erzeugen des Taktsignals für die Steuerung des Betriebs der OR-Ebene besitzt eine Treiberwirkung, die groß genug ist, um die Transistoren PT51-PT54 und NT51- NT54 des Vorbelegungskreises 5a für die OR-Ebene zu treiben, daher ist die Anstiegsgeschwindigkeit des Taktsignals CLKOR hoch. Folglich ist jedesmal zum Zeitpunkt der Beendigung des Vorbelegungsbetriebs des Vorbelegungskreises 5a für die OR- Ebene das Entladen der Produktterm-Leitungen noch nicht vollständig beendet, und eine Periode wird erzeugt, in der der im Auswertbetrieb auszuschaltende Transistor sich noch im eingeschalteten Zustand befindet. Folglich wird das Potential der Summenterm-Leitung , welches "H"-Potential aufweisen soll, auf ein Zwischenpotential verringert und damit die Gefahr vergrößert, daß das Signalpotential fehlerhaft erkannt und in den Ausgabepuffer ausgegeben wird.

Das Ausmaß der Potentialverringerung der Summenterm-Leitungen auf ein Zwischenpotential vergrößert sich in dem Maße, wie der Umfang der Logikvorrichtung zunimmt. Der Grund liegt im folgenden. Wenn die Anzahl der Eingangssignale zunimmt, vergrößert sich der Unterschied zwischen der minimalen Entladegeschwindigkeit der Produktterm-Leitung Ai und der Ausgangssignal- Änderungsgeschwindigkeit des Ausgangssignals AD des Blind-AND-Kreises 7a. Wenn andererseits die Zahl der Ausgangssignale ansteigt, wächst die Zahl der Vorbelegungstransistoren des Vorbelegungskreises 5a der OR-Ebene entsprechend, und wenn nun der Inverter 8a mit hoher Treiberleistung benutzt wird, übersteigt die Änderungsgeschwindigkeit des Taktsignals CLKOR deutlich die Geschwindigkeit der Potentialänderung auf der Produktterm-Leitung Ai. Dies bedeutet, daß nach Beendigung der Vorbelegung ein längerer Zeitraum benötigt wird, während der der abzuschaltende Transistor in der OR-Ebene den eingeschalteten Zustand behält, während sich die Summenterm-Leitung im Zustand hoher Impedanz befindet. Folglich wird ein längerer Zeitraum nötig, um das Potential der Summenterm-Leitung im Zustand hoher Impedanz durch einen derartigen Transistor zu entladen.

Im allgemeinen ist der Ausgabepuffer an seinem Eingang mit einem CMOS-Inverter (Complementary Insulated Gate Transistors) versehen, der zwischen dem Referenzpotential Vdd auf einem weiteren Referenzpotential Vss verbunden ist. Durch das Zwischenpotential auf einer solchen Summenterm-Leitung sind sowohl der pMIS-Transistor als auch der nMIS-Transistor eingeschaltet und das Problem tritt auf, daß durch den Stromfluß durch die Transistoren der Stromverbrauch ansteigt.

Außerdem müssen zwei Taktsignale verwendet werden, ein Taktsignal zum Steuern des Betriebs des AND-Gatters und der OR-Ebene und ein Taktsignal zum Steuern des Haltevorgangs im Ausgabepuffer. Folglich entsteht ein Problem dadurch, daß die durch die Taktsignalzuführungen benötigte Verdrahtungsfläche zunimmt, und die zweiphasigen Taktsignale, die einander nicht überlappen sollen, weisen einen überlappenden Bereich im Hochgeschwindigkeitsbetrieb auf, wodurch ein zuverlässiger logischer Betrieb nicht mehr sichergestellt ist und auch die Bemessung der zweiphasigen Taktsignale schwierig wird.

Ein weiteres Problem besteht darin, daß eine Potentialversorgungsleitung zum Entladen für jede der Produktterm- und Summenterm-Leitungen vorgesehen ist, wodurch der Verdrahtungsaufwand für die Signalleitungen steigt und eine hohe Integration der Logikvorrichtung deutlich behindert wird.

Bei der Ausbildung derart, daß der Vorbelegungs- und Auswertbetrieb der OR-Ebene mit Hilfe des Ausgangssignals des Blind-AND-Kreises gesteuert werden, hängt die Zeit eines Betriebszyklus von dem Ende der Auswertung ab, d. h. von der Zeit, die benötigt wird vom Belegen der Summentermleitung mit dem Potential bis zum Festhalten des sich einstellenden Potentials durch den Ausgabepuffer. Da ein Spielraum für diesen Zeitraum angenommen werden muß, entsteht das Problem, daß die Vorbelegungszeiten der OR-Ebene nicht sehr schnell gewählt werden können und daß daher die Ausführung einer Logikvorrichtung mit hoher Betriebsgeschwindigkeit schwierig ist.

Aufgabe der Erfindung ist es, eine programmierbare Logikvorrichtung zur Verfügung zu stellen, in der die Nachteile einer oben erwähnten Logikvorrichtung nach dem Stand der Technik überwunden sind und eine programmierbare Logikvorrichtung zu schaffen, die für fehlerfreien Hochgeschwindigkeitsbetrieb geeignet ist.

Es soll eine programmierbare Logikvorrichtung geschaffen werden, in der die für die Signalleitungsverdrahtung belegte Fläche verkleinert ist, und in der Taktsignale zum Steuern des Vorbelegens/Auswertens der OR-Ebene zum optimalen Zeitpunkt einfach erzeugt werden können, unabhängig vom Umfang der Vor­ richtung.

Vorzugsweise soll ein sicherer Hochgeschwindigkeitsbetrieb möglich sein bei niedrigem Stromverbrauch und dementsprechender hoher möglicher Integrationsdichte.

Insbesondere soll der Zeitpunkt der Vorbelegung in der OR- Ebene früher gelegt werden, die Zeitdauer der Vorbelegung verkürzt werden und damit ein Hochgeschwindigkeitsbetrieb durchgeführt werden.

Nach einer Weiterbildung soll eine programmierbare Logikvorrichtung geschaffen werden, in der der Betriebszeitpunkt für das Vorbelegen/Steuern der AND-Ebene und der OR-Ebene sowie die Ablaufsteuerung des Haltebetriebs im Ausgabepuffer einfach entworfen werden kann, ohne daß die Hochgeschwindigkeitseigenschaften verschlechtert werden.

Die Aufgabe wird durch die programmierbare Logikvorrichtung nach den Ansprüchen 1, 8, 14 sowie durch das Verfahren nach den Ansprüchen 21, 23 gelöst.

Eine programmierte Logikvorrichtung umfaßt eine erste logische Ebene, die vorbestimmte logische Operationen auf Eingangssignale anwendet, eine zweite logische Ebene, die weitere logische Operationen auf Ausgangssignale der ersten logischen Ebene anwendet, einen ersten Blind-Logikkreis, welcher eine logische Operation durchführt und immer gleiche Ausgangssignale unabhängig von den Eingangssignalen erzeugt, sowie einen zweiten Blind-Logikkreis, welcher die Ausgangssignale des ersten Blind-Logikkreises aufnimmt.

Der erste Blind-Logikkreis umfaßt eine Einrichtung zum Ändern des Ausgangssignalzustands mit der gleichen Potential- Änderungsgeschwindigkeit wie die langsamste Potential-Änderungs­ geschwindigkeit der Ausgangssignalleitungen in der ersten logischen Ebene. Das bedeutet, daß der erste Blind-Logikkreis eine Ausgangssignalleitung aufweist, mit der eine Zahl von Transistoren verbunden ist, die der Zahl von Transistoren entspricht, die maximal mit einer Ausgangssignalleitung der ersten logischen Ebene verbunden sein können. Normalerweise ist nur einer von diesen Transistoren im Einschaltzustand und alle übrigen Transistoren befinden sich im Ausschaltzustand.

Der zweite Blind-Logikkreis weist eine Ausgangssignalleitung auf, mit der eine Lastkapazität verbunden ist, die genauso groß ist, wie die Kapazität der Transistoren, die maximal mit einer Eingangssignalleitung der zweiten logischen Ebene verbunden sein können.

Ein erster Pufferkreis ist zwischen der Ausgangssignalleitung der ersten logischen Ebene und der Eingangssignalleitung der zweiten logischen Ebene angeordnet, und ein zweiter Pufferkreis ist zwischen der Ausgangssignalleitung des ersten Blind-Logikkreises und der Eingangssignalleitung des zweiten Blind-Logikkreises angeordnet. Der erste und der zweite Pufferkreis treiben die zugeordneten Eingangssignalleitungen mit hoher Ge­ schwindigkeit in Antwort auf das Potential auf den zugeordneten Ausgangssignalleitungen.

Die programmierbare Logikvorrichtung umfaßt weiterhin eine Takterzeugungseinrichtung zum Erzeugen interner Takt-Steuersignale in Antwort auf von außen angelegte Taktsignale, eine erste Vorbelegungseinrichtung zum Vorbelegen der Ausgangssignalleitungen der ersten logischen Ebene und des ersten Blind-Logikkreises auf ein vorbestimmtes Potential in Antwort auf Taktsignale der Taktsignalerzeugungseinrichtung, eine zweite Takterzeugungseinrichtung zum Erzeugen zweiter Taktsignale in Antwort auf Taktsignale der Taktsignalerzeugungseinrichtung und Ausgangssignale der zweiten Pufferkreise, und eine zweite Vorbelegungseinrichtung zum Vorbelegen der Ausgangssignalleitung der zweiten logischen Ebene in Antwort auf Taktsignale der zweiten Taktsignalerzeugungseinrichtung.

Sowohl in der ersten logischen Ebene als auch in der zweiten Ebene und dem ersten Blind-Logikkreis sind die Ausgangssignalleitungen in Zweiergruppen eingeteilt, und eine Potentialversorgungsleitung aus dem Paar von Ausgangssignalleitungen ist für ein zweites Referenzpotential unterschiedlich vom Vorbelegungspotential vorgesehen. Jeder der Transistoren der ersten logischen Ebene, der zweiten logischen Ebene und des ersten Blind-Logikkreises verbindet die zugeordnete Ausgangssignalleitung wahlweise mit der zugeordneten Referenzpotentialleitung in Antwort auf das Potentialsignal auf der zugeordneten Eingangssignalleitung.

Die programmierbare Logikvorrichtung umfaßt ferner eine Taktverzögerungsvorrichtung zum Verzögern des ersten Taktsignals für die Steuerung des Vorbelegungsbetriebs der ersten logischen Ebene um eine vorbestimmte Zeit und zum Übertragen des verzögerten Signals, zusätzlich einen Haltekreis zum Halten des Potentialsignals auf der Ausgangssignalleitung der zweiten logischen Ebene in Antwort auf das verzögerte Taktsignal der Taktverzögerungsvorrichtung. Die Verzögerungszeit der Taktverzögerungsvorrichtung wird auf eine Zeit gesetzt, die kürzer ist, als die Verzögerungszeit, die zum Übertragen des ersten Taktsignals zum Vorbelegungskreis der zweiten logischen Ebene notwendig ist.

Der erste Blind-Logikkreis ändert das Ausgangssignal mit einer Geschwindigkeit, die gleich oder langsamer als die langsamste Potential-Änderungsgeschwindigkeit in der ersten logischen Ebene ist. Der Vorbelegungsbetrieb der zweiten logischen Ebene wird in Antwort auf die Eingangssignalleitung des zweiten Blind-Logikkreises beendet. Das Potential der Eingangssignalleitung des zweiten Blind-Logikkreises ändert sich mit einer Geschwindigkeit, die gleich oder langsamer ist, als die langsamste Potential-Änderungsgeschwindigkeit der Eingangssignalleitung der zweiten logischen Ebene. Folglich findet die Beendigung der Vorbelegung und der Anfang der Auswertung erst dann statt, nachdem jeder auszuschaltende Transistor in der zweiten logischen Ebene sich sicher im AUS-Zustand befindet, wodurch vermieden wird, daß sich das Potential auf der Ausgangssignalleitung der zweiten logischen Ebene auf ein Zwischenpotential verringert.

Da eine Referenzpotential-Versorgungsleitung, die zu den beiden Ausgangssignalleitungen gehört, sowohl für die erste als auch für die zweite logische Ebene geschaffen wird, kann die mit der Signalleitungsverdrahtung belegte Fläche verkleinert werden.

Taktsignale der selben Takterzeugungsquelle werden sowohl als Steuertakt für den Betrieb der Ausgangs-Haltekreise als auch als Takt für die Steuerung des Vorbelegungs-/Auswert-Betriebs im Ausgangs-Haltekreis und in der ersten und zweiten Logikebene benutzt, wobei die benutzten Taktsignale sich voneinander nur durch die Verzögerungszeit unterscheiden. Hierdurch kann die für die Taktsignalverdrahtung benötigte Fläche verkleinert werden, und der Entwurf des Zeitablaufs für den Vorbelegungs-/ Auswert-Betrieb im Ausgangs-Haltekreis und in der ersten und zweiten Logikebene wird vereinfacht.

Da der Takt zum Steuern der Vorbelegung der zweiten logischen Ebene in Antwort auf das Taktsignal der Taktsignalerzeugungsquelle und das Eingangssignal in den zweiten Blind-Logikkreis erzeugt wird, ist der Vorbelegungsbetrieb in der zweiten logischen Ebene abgeschlossen, nachdem das Eingangssignalpotential auf den Eingangssignalleitungen der zweiten logischen Ebene aufgebracht wurde, so daß in den Auswertbetrieb gewechselt werden kann. Der Beginn der Vorbelegung in der zweiten logischen Ebene kann durch den Takt der Taktsignalerzeugungsquelle festgelegt werden, wobei die Bestimmung des Beginns der Vorbelegung früher erfolgen kann, ohne daß dies zu negativen Einflüssen auf den Auswertzustand in der zweiten logischen Ebene führt.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Diagramm mit einem Beispiel des Aufbaus einer programmierbaren Logikvorrichtung nach dem Stand der Technik;

Fig. 2 ein Puls-Diagramm, mit welchem der Betrieb der programmierbaren Logikvorrichtung gemäß Fig. 1 illustriert wird;

Fig. 3 ein Diagramm, welches eine programmierbare Logikvorrichtung entsprechend einer Ausführungsform zeigt;

Fig. 4 ein Puls-Diagramm, mit welchem der Betrieb der programmierbaren Logikvorrichtung gemäß Fig. 3 illustriert wird;

Fig. 5 ein Diagramm mit dem Aufbau einer programmierbaren Logikvorrichtung nach einer anderen Ausführungsform;

Fig. 6 ein Diagramm mit dem Aufbau einer programmierbaren Logikvorrichtung nach einer weiteren Ausführungsform und

Fig. 7 ein Diagramm mit dem Aufbau einer programmierbaren Logikvorrichtung nach noch einer weiteren Ausführungsform.

Das Diagramm in Fig. 3 zeigt ein Beispiel des Aufbaus einer programmierbaren Logikvorrichtung nach einer Ausführungsform. Die in Fig. 3 gezeigte Logikvorrichtung arbeitet ähnlich wie die Logikvorrichtung nach dem Stand der Technik, wie sie in Fig. 1 gezeigt ist, und die entsprechenden Bestandteile sind mit denselben Bezugszeichen versehen wie in Fig. 1.

Bezogen auf Fig. 3 umfaßt die Logikvorrichtung eine AND-Ebene 2b, welche die vorbestimmte logische Operation auf die Eingangssignale der Eingangspufferkreise 1a, 1b anwendet, einen Vorbelegungskreis 3b zum Vorbelegen der AND-Ebene, eine OR- Ebene 4b, welche eine weitere vorbestimmte logische Operation auf Ausgangssignale der AND-Ebene 2b anwendet und das erzeugte Signal ausgibt, und einen Ausgabepuffer 6 zum Halten des Ausgangssignals der OR-Ebene 4b und zum Ausgeben des festgehaltenen Signals.

In der AND-Ebene 2b und im Vorbelegungskreis 3b sind die Ausgangssignalleitungen in Zweiergruppen zusammengefaßt, und jede der Referenzpotential-Signalleitungen CD1, CD2 ist für die zwei benachbarten Ausgangssignalleitungen eines Paares vorgesehen. Dies bedeutet, daß die Referenzpotential-Signalleitung CD1 gemeinsam für die Produktterm-Leitungen A1 und A2 vorgesehen ist, während die Referenzpotential-Signalleitung CD2 gemeinsam für die Produktterm-Leitungen A3 und A4 vorgesehen ist. Die AND-Ebene 2b und der Vorbelegungskreis 3b bilden einen NOR-Kreis vom synchronen AND-Typ.

Um Taktsignale zur Steuerung des Vorbelegungs-/Auswert-Betriebs der OR-Ebene 4b zu erzeugen, sind ein Blind-AND-Kreis 7b, ein Blind-OR-Kreis 10 und ein invertierender Pufferkreis 8b vorgesehen.

Der Blind-AND-Kreis 7b ist mit logischen Blind-Ausgangssignalleitungen AD1 und AD2 als Paar versehen. Eine Referenzpotential- Versorgungsleitung CD10 ist parallel zu den logischen Blind-Ausgangssignalleitungen AD1 und AD2 und für diese gemeinsam vorgesehen. Eine Anzahl von Transistoren, die der maximalen Zahl von Transistoren entspricht, die mit einer Produktterm-Leitung in der AND-Ebene 2b verbunden werden können (d. h. zwei in der Ausführungsform nach Fig. 3), sind mit den Ausgangssignalleitungen AD1 und AD2 des Blind-AND-Kreises 7b verbunden. Das bedeutet, daß die Transistoren T701 und T703 mit der Blind-Logikausgangssignalleitung AD1 verbunden sind, und die Transistoren T702 und T704 sind mit der Blind-Logikausgangssignalleitung AD2 verbunden. Jeder der Transistoren T701, T702 und T704 ist mit seinem Gate mit dem ersten Referenzpotential Vdd verbunden und wird normalerweise eingeschaltet. Der Transistor T703 ist mit seinem Gate mit dem zweiten Referenzpotential Vss verbunden und ist normalerweise ausgeschaltet. Die Geschwindigkeit der Potentialänderung (Entladegeschwindigkeit) des Ausgangssignals AD1 wird dadurch auf eine Geschwindigkeit gesetzt, die gleich oder kleiner ist als die langsamste Entladegeschwindigkeit aller Entladegeschwindigkeiten der Produktterm-Leitungen in der AND-Ebene.

Der Blind-OR-Kreis 10 besitzt Eingangssignalleitungen ADB1 und ADB2. Die gleiche Lastkapazität wie die von der maximalen Zahl von Transistoren, die mit der Eingangssignalleitung der OR- Ebene verbunden sein können, ist an die Eingangssignalleitungen ADB1 bzw. ADB2 angeschlossen. Das bedeutet, daß Kapazitäten CA1, CA2, CA3 und CA4 in der gleichen Zahl wie die Zahl der Ausgangsleitungen der OR-Ebene (vier im Ausführungsbeispiel nach Fig. 3) mit der Eingangssignalleitung ADB1 und der Eingangssignalleitung ADB2 verbunden sind. Die Kapazitäten CA1- CA8 werden gebildet, indem Source und Drain eines MIS-Transistors mit der Referenzpotential-Versorgungsleitung verbunden werden.

Auch sind in der OR-Ebene 4b die Ausgangssignalleitungen paarweise angeordnet, und jede der Referenzpotential-Versorgungsleitungen CD3 und CD4 ist einem der Paare von Ausgangssignalleitungen zugeordnet.

Durch die Lastkapazität im Blind-OR-Kreis 10 kann das Potential der Eingangssignalleitungen ADB1 und ADB2 mit einer Geschwindigkeit geändert werden, die gleich oder geringer als die langsamste Änderungsgeschwindigkeit der Eingangssignalleitungen AB1-AB4 der OR-Ebene 4b ist.

Damit sich die Änderung des Signalpotentials auf den Eingangssignalleitungen AB1-AB4 sowie auf ADB1 und ADB2 der OR-Ebene 4b und des Blind-OR-Kreises 10 so schnell wie möglich vollzieht, werden Pufferkreise 9 vorgesehen, die das Potentialsignal der Ausgangssignalleitungen A1-A4 sowie AD1 und AD2 empfangen. Jeder Pufferkreis 9 wird von zwei Invertern IV90 und IV91 in zweistufiger Kaskadenanordnung gebildet.

Ein Pufferkreis 8b erzeugt das Taktsignal CLKOR zum Steuern des Betriebs des Vorbelegungskreises 8b in Antwort auf das Potentialsignal auf der Eingangssignalleitung ADB1 des Blind-OR-Kreises 10. Hierdurch wird das Taktsignal CLKOR erzeugt, nachdem das Potentialsignal auf der Eingangssignalleitung mit der langsamsten Änderungsgeschwindigkeit in der OR-Ebene 4b erzeugt ist, wobei der Vorbelegungsbetrieb des Vorbelegungskreises 5b abgeschlossen ist.

Der Blind-AND-Kreis 7b ist der AND-Ebene 2b und dem Vorbelegungskreis 3b benachbart angeordnet, und Blind-OR-Kreis 10 ist der OR-Ebene 4b bzw. dem Vorbelegungskreis 5b benachbart angeordnet. Dies hat die Absicht, das Layout zu vereinfachen. Außerdem weisen die Blind-AND-Kreise 7b und 10 die zwei Ausgangssignalleitungen AD1, AD2 bzw. die Eingangssignalleitungen ADB1, ADB2 auf, so daß das Verdrahtungsmuster in der AND-Ebene 2b sich wiederholt und die Logikvorrichtung einfach entworfen werden kann.

Taktsignale zum Steuern des Haltebetriebs der Haltekreise L1- L4, die im Ausgangspuffer 6 enthalten sind, werden durch die Takterzeuger 15 und 16 hindurch übertragen. Der Takterzeuger 15 überträgt das Taktsignal CLK, welches von außen angelegt wird, zum Vorbelegungskreis 3b und zum Vorbelegungskreis, der im Blind-AND-Kreis 7b enthalten ist, und überträgt es auch über den im Takterzeuger 15 enthaltenen Inverter IV15 zum Taktverzögerungskreis 16. Der Takterzeuger 15 besitzt Inverter IV15 und IV16 in zweistufiger Kaskadenordnung, während der Taktverzögerungskreis 16 einen einstufigen invertierenden Puffer IV17 aufweist. Folglich wird der Haltebetrieb der Haltekreise L1-L4, die im Ausgabepuffer 6 enthalten sind, durch das in Phase mit dem von außen angelegten Taktsignal CLK liegenden Taktsignal gesteuert.

Bei dem vorliegenden Aufbau bezüglich des zu den Haltekreisen L1-L4 des Ausgabepuffers 6 übertragenen Taktsignals wird das Taktsignal CLK nur einer Verzögerung durch Logikgatter in zwei Stufen in Form der Inverter IV15 und IV17 ausgesetzt, während das Taktsignal CLKOR im Vorbelegungskreis 5b der OR-Ebene durch die Inverter IV15, IV16, den Blind-AND-Kreis 7b, den Pufferkreis 9 und den invertierenden Pufferkreis 8b, also durch Logikgatter in insgesamt sechs Stufen ausgehend vom Taktsignal CLK, verzögert wird.

Im folgenden wird der Betrieb unter Bezug auf Fig. 4 als Betriebs-Pulsdiagramm beschrieben.

Während sich das Taktsignal CLK auf "L" befindet, sind die im Vorbelegungskreis 3b enthaltenen pMIS-Transistoren PT201- PT204 eingeschaltet und die nMIS-Transistoren NT201 und NT202 sind ausgeschaltet. Außerdem sind im Blind-AND-Kreis 7b die pMIS-Transistoren PT71, PT72 eingeschaltet und der nMIS-Transistor NT71 ausgeschaltet. Folglich ist jede der Ausgangssignalleitungen (Produktterm-Leitungen) A1-A4 der AND-Ebene 2b mit dem Niveau des Referenzpotentials Vdd unabhängig vom Eingangssignal vorbelegt, und auch die Blind-Ausgangssignalleitungen AD1 und AD2 sind mit dem Niveau des Referenzpotentials Vdd vorbelegt.

In diesem Fall befindet sich das Taktsignal CLKOR auch auf "L"-Potential, die pMIS-Transistoren PT501-PT504 im Vorbelegungskreis 5b sind eingeschaltet, während die nMIS-Transistoren NT501 und NT502 ausgeschaltet sind. Folglich befindet sich die OR-Ebene 4b auch im Vorbelegungszustand unabhängig vom Signalzustand auf den Eingangssignalleitungen AB1-AB4. Die im Ausgabepuffer enthaltenen Haltekreise L1-L4 halten die Ausgangssignale, welche im vorherigen Betriebszyklus erzeugt wurden und geben diese aus. Das bedeutet, daß invertierte Signale der Daten, die jeweils von den Haltekreisen L1-L4 gehalten werden, als Ausgangssignale OUT1-OUT4 aus dem Ausgabepuffer 6 ausgegeben werden.

Anschließend wird der Betrieb für den Fall beschrieben, daß das Taktsignal CLK von "L" auf "H" wechselt. Wenn sich das Taktsignal CLK von "L" auf "H" ändert, ist der Vorbelegungsprozeß durch den Vorbelegungskreis 3b abgeschlossen und der aus der AND-Ebene 2b und dem Vorbelegungskreis 3b gebildete NOR-Kreis vom synchronen AND-Typ sowie der Blind-AND-Kreis 7b werden in den Auswertzustand versetzt. Im Auswertzustand werden Transistoren, deren Gate auf "H" liegt, in Antwort auf das an den Eingangspuffer 1 angelegte Potentialsignal der Eingangssignale IN1, IN2 eingeschaltet. Die Produktterm-Leitungen A1-A4 wechseln von "H" auf "L" mit unterschiedlicher Geschwindigkeit oder bleiben auf "H" mit hohem Impedanzniveau in Abhängigkeit von der Zahl der Transistoren in eingeschaltetem Zustand, die mit den Produkttermleitungen verbunden sind.

Die Treiberwirkung des Pufferkreises 9 ist größer als die Fähigkeit des NOR-Kreises vom synchronen AND-Typ, die Produktterm-Leitungen A1-A4 zu treiben. Folglich ändert sich das Potentialsignal auf den Eingangssignalleitungen AB1-AB4 mit hoher Geschwindigkeit, obwohl der Beginn des Potentialwechsels der Eingangssignalleitungen AB1-AB4 im Verhältnis zum Beginn des Potentialwechsels der Produktterm-Leitungen A1- A4 verzögert ist. Im Betriebs-Pulsdiagramm in Fig. 4 wird ein Beispiel gezeigt für den Fall, daß das Eingangssignal IN1 auf "L" steht und das Eingangssignal IN2 auf "H" steht.

Andererseits beträgt die Zahl der eingeschalteten Transistoren im Blind-AND-Kreis 7b, die mit der logischen Blind-Ausgangssignalleitung AD1 verbunden sind, eins, und das Potentialniveau der Ausgangssignalleitung AD1 wechselt mit einer Geschwindigkeit, die gleich oder langsamer als die Geschwindigkeit derjenigen Produktterm-Leitung ist, die die langsamste Änderungsgeschwindigkeit aller Produktterm-Leitungen A1-A4 aufweist. Dies gilt immer, unabhängig von der Zahl der Eingangssignale, da die Entladung der logischen Blind-Ausgangssignalleitung AD1 des Blind-AND-Kreises durch nur einen Transistor erfolgt, welche Zahl von Eingangssignalen auch immer am Eingangspuffer 1 anliegt.

Die zur Eingangssignalleitung ADB1 des Blind-OR-Kreises 10 gehörende Lastkapazität ist fast gleich oder größer als die größte der zu den Eingangssignalleitungen AB1-AB4 der OR- Ebene 4b gehörenden Kapazitäten. Folglich wechselt die logische Blind-Eingangssignalleitung ADB1 von "H" auf "L" mit einer Geschwindigkeit, die fast gleich oder niedriger ist als die geringste Änderungsgeschwindigkeit der Eingangssignalleitungen AD1-AD4 der OR-Ebene 4b. Es gilt immer, unabhängig von der Zahl der Eingangssignale und Ausgangssignale, daß die Änderungsgeschwindigkeit der logischen Blind-Eingangssignalleitung ADB1 fast gleich oder langsamer als die langsamste Änderungsgeschwindigkeit der Eingangssignalleitungen der OR- Ebene 4b. Dies liegt daran, daß die der logischen Blind-Eingangssignalleitung ADB1 zugehörende Ladekapazität auf einen Wert gesetzt wird, der fast gleich der maximalen Lastkapazität durch die verbindbaren Eingangssignalleitungen in der OR-Ebene 4b ist.

Das Taktsignal CLKOR des invertierenden Pufferkreises 8b steigt von "L" auf "H", wenn das logische Blind-Eingangssignal ADB1 wechselt und die logische Schwellspannung des Pufferkreises 8b übersteigt. Der Vorbelegungskreis 5b beendet den Vorbelegungsbetrieb, wenn das Taktsignal CLKOR auf "H" steigt. Dadurch wird der durch die OR-Ebene 4b und den Vorbelegungskreis 5b gebildete NOR-Kreis vom synchronen OR-Typ in den Auswertzustand versetzt, nachdem das Potentialsignal der Eingangssignalleitungen ABi (i=1-4) aufgebracht wurde.

In der OR-Ebene 4b wechselt die Ausgangssignalleitung, d. h. die Summentermleitung (i=1-4), von "H" auf "L", abhängig von der Zahl der damit verbundenen Transistoren. Auf der betreffenden Leitung von den Eingangssignalleitungen AB1- AB4, deren Potential auf "L" wechseln soll, liegt dann schon "L"-Potential, wenn das Vorbelegen durch den Vorbelegungskreis 5b abgeschlossen ist. Da sich der Anstieg des Taktsignals CLKOR von "L" auf "H" zeitlich mit dem Übergang der Eingangssignalleitung ABi der OR-Ebene 4b von "H" auf "L" nicht überschneidet und der auszuschaltende Transistor sich nicht im EIN-Zustand befindet, wird folglich die Summentermleitung der OR-Ebene, die auf "H"-Niveau bleiben soll, nicht auf ein Zwischenpotential abgesenkt.

Hierdurch kann die Erzeugung eines Leckstroms in den Haltekreisen L1-L4 des Ausgabepuffers 6 sowie die Erkennung falscher Daten verhindert werden.

Wenn der NOR-Kreis vom synchronen OR-Typ in den Auswertbetrieb versetzt wird, steigt das an die im Ausgabepuffer 6 enthaltenen Haltekreise L1-L4 angelegte Taktsignal bereits auf "H". Folglich lassen die Haltekreise das Signal durch und ein "L"- Potential wird vom Ausgabepuffer 6 ausgegeben. Nachfolgend wird ein Signal von "L" oder "H" aus dem Ausgabepuffer 6 in Antwort auf das Potentialsignal auf der Summenterm-Leitung ausgegeben. Im Betriebs-Pulsdiagramm in Fig. 4 wird ein Beispiel für den Fall gezeigt, daß sich die Ausgangssignale OUT1, OUT3 oder OUT4 auf "L" befinden und das Ausgangssignal OUT2 auf "H" liegt.

Wenn dann das Taktsignal CLK von "H" auf "L" fällt, wird die Haltefunktion der im Ausgabepuffer 6 eingeschlossenen Haltekreise L1-L4 aktiviert und das Potentialsignal auf den Summenterm- Leitungen - wird festgehalten und kontinuierlich ausgegeben.

Ebenfalls in Antwort auf den Abfall des Taktsignals CLK auf "L" wird der NOR-Kreis vom synchronen AND-Typ in den Vorbelegungszustand versetzt, anschließend fällt das Taktsignal CLKOR auf "L" und der NOR-Kreis vom synchronen AND-Typ wird in den Vorbelegungszustand versetzt.

Da das Taktsignal CLK zum Haltekreis des Ausgabepuffers 6 durch weniger Stufen von logischen Gattern läuft als zum Vorbelegungskreis 5b, ist die Ausbreitungsverzögerung des Taktsignals CLK zum Ausgabepuffer kürzer. Folglich liegt der Zeitpunkt, zu dem die Haltekreise L1-L4 im Ausgabepuffer 6 in den Signal-Haltezustand versetzt werden, stets früher als der Zeitpunkt, zu dem die Summentermleitung durch den Vorbelegungskreis 5b vorbelegt wird und auf "H" geändert wird.

Da die Festlegung des Daten-Haltezeitpunktes im Ausgabepuffer 6 und des Zeitpunktes des Vorbelegungsbetriebs durch den NOR- Kreis vom synchronen OR-Typ phasengleich durch denselben Taktgenerator erfolgen und sich nur durch die Verzögerungszeit unterscheiden, wird selbst im Hochgeschwindigkeitsbetrieb stets erst dann die Vorbelegung der OR-Ebene 4b beendet und durch den Auswertbetrieb ersetzt, nachdem die Haltefunktion im Ausgabepuffer 6 gelöst wurde. Die Haltefunktion kann aktiviert werden, nachdem das Potentialsignal auf der Ausgangssignalleitung (Summenterm-Leitung) durch den Auswe 17468 00070 552 001000280000000200012000285911735700040 0002004041426 00004 17349rtbetrieb der OR- Ebene 4b aufgelegt wurde. Hierdurch kann nicht nur die durch die Taktsignalleitung benötigte Fläche verringert, sondern auch die Festlegung der Taktzeiten vereinfacht werden.

Die Fig. 5 zeigt den Aufbau einer programmierbaren Logikvor­ richtung nach einer anderen Ausführungsform. In Fig. 5 weist ein Blind-AND-Kreis 7c Transistoren T711, T712 sowie T713, T714 in Paaren auf, deren Gates mit komplementären Signalleitungen von einem Ausgangspufferkreis 1a (Eingangssignalleitungen von einer AND-Ebene 2b) verbunden sind. Jeweils eine Leitungselektrode (Source) der Transistoren T711 und T712 ist mit einer logischen Blind-Ausgangssignalleitung AD1 verbunden, während jeweils eine Leitungselektrode (Source) der Transistoren T713 und T714 mit einer logischen Blind-Ausgangssignalleitung AD2 verbunden ist.

Die in Fig. 5 gezeigte Logikvorrichtung umfaßt weiterhin einen Pufferkreis 8c zum Erzeugen eines Vorbelegungs-Taktsignals für die OR-Ebene, der Vorbelegungs-Steuertaktsignale CLKOR in Antwort auf ein Potentialsignal auf einer Eingangssignalleitung ADB1 eines Blind-AND-Kreises 10 und in Antwort auf ein Taktsignal des Taktgenerators 15 erzeugt. Der Pufferkreis 8c umfaßt ein NOR-Gatter 81, welches das Signal der logischen Blind-Eingangssignal­ leitung ADB1 und das Ausgangssignal eines im Taktgenerator 15 enthaltenen Inverters IV15 empfängt. Der Pufferkreis 8c umfaßt zusätzlich die in zweistufiger Kaskadenschaltung angeordneten Inverter 82 und 83, die das Ausgangssignal des NOR-Gatters 81 empfangen. Das Vorbelegungs-Steuertaktsignal CLKOR wird durch den Inverter 83 erzeugt.

Da immer komplementäre Signale auf den Eingangssignalleitungen B1, der AND-Ebene 2b liegen, ist in der Anordnung gemäß Fig. 5 nur einer der mit der logischen Blind-Ausgangssignalleitung AD1 verbundenen Transistoren T711 und T712 immer eingeschaltet. Folglich kann bei diesem Aufbau auch die Potentialwechselgeschwindigkeit der logischen Blind-Ausgangssignalleitung AD1 fast gleich oder langsamer als die langsamste Potentialwechselgeschwindigkeit einer Produktterm-Leitung Ai der AND-Ebene 2b eingerichtet werden.

Der Pufferkreis 8c erzeugt auch das Vorbelegungs-Taktsignal CLKOR der OR-Ebene in Antwort auf ein Taktsignal des Taktgenerators 15 (Inverter IV15) und das Potentialsignal auf der Signal­ leitung ADB1. Bei diesem Aufbau entspricht die Zeit für das Beenden der Vorbelegung in der OR-Ebene, d. h. die Zeit, in der das Taktsignal CLKOR auf "H"-Potential ansteigt, der entsprechenden Zeit für den Aufbau nach Fig. 3. Da allerdings die Zahl der Stufen von logischen Gattern, durch die das Taktsignal CLK hindurchläuft, bis es den Pufferkreis 8c erreicht, im Vergleich mit der Ausführungsform nach Fig. 3 verringert werden kann, findet der Zeitpunkt des Abfalls des Taktsignals CLKOR von "H" auf "L" früher als in der Ausführungsform nach Fig. 3 statt, wie dies durch eine unterbrochene Linie in Fig. 4 gezeigt ist. Auch kann der Zeitpunkt des Beginns der Vorbelegung in der OR-Ebene nach vorn gelegt werden. Da die Verzögerungszeit des übertragenen Taktsignals im Ausgabepuffer 6 immer kürzer ist als die Verzögerungszeit des zum Vorbelegungskreis 5b übertragenen Taktsignals, kann in diesem Fall der Vorbelegungsbetrieb der OR-Ebene sicher durchgeführt werden, nachdem die Haltefunktion im Ausgabepuffer 6 aktiviert wurde. Folglich kann der Zeitpunkt der Vorbelegung früher gelegt werden, ohne daß Betriebsfehler in der OR-Ebene auftreten, wodurch der Betriebszyklus verkürzt und logische Operationen mit hoher Geschwindigkeit durchgeführt werden können.

Das Diagramm in Fig. 6 zeigt den Aufbau einer programmierbaren Logikvorrichtung nach einer weiteren Ausführungsform. Ein Blind-Logikkreis 7d in Fig. 6 umfaßt Transistoren T751, T752, T753 und T754, die normalerweise eingeschaltet sind. Die Transistoren T751 und T752 sind mit einer logischen Blind-Ausgangssignalleitung AD1 verbunden, während die Transistoren T753 und T754 mit einer logischen Blind-Ausgangssignalleitung AD2 verbunden sind.

Im allgemeinen ist bei einem MIS-Transistor die parasitäre Kapazität desto größer, je größer die Gatelänge L ist. Je kleiner die Gatebreite W ist, desto kleiner ist die parasitäre Kapazität. Andererseits ist der maximale Strom je größer, desto größer die Gatebreite W ist. Außerdem ist der Leitwert des MIS-Transistors proportional zum Verhältnis der Gatebreite zur Gatelänge, d. h. W/L.

Da die durch den MIS-Transistor verursachte parasitäre Kapazität parallel zwischen Signalleitung AD1 und Referenzpotential- Versorgungsleitung CD10 verbunden ist, verhält sich die Entladezeitkonstante der Signalleitungen AD1 und AD2 proportional zum Produkt der kombinierten parasitären Kapazität C und des kombinierten Widerstands im eingeschalteten Zustand des MIS- Transistors. Wenn zum Beispiel für den Fall, daß nur eine Signal­ leitung AD1 zum Erzeugen des Vorbelegungs-Taktsignals CLKOR benutzt wird, der Widerstand im eingeschalteten Zustand der Transistoren T751 und T752 durch Verkleinern der Gatebreite, Erhöhen der Gatelänge oder Erhöhen der Schwellspannung hochgesetzt wird, kann die Entladegeschwindigkeit der logischen Blind-Ausgangssignalleitungen AD1 und AD2 kleiner gemacht werden, als die langsamste Entladegeschwindigkeit der Produktterm-Leitungen in der AND-Ebene 2b, sogar wenn alle Transistoren T751-T754 normalerweise eingeschaltet sind. Daher kann eine ähnliche Funktion wie die des Blind-Logikkreises in Fig. 3 oder Fig. 5 realisiert werden. Eine weitere Verdrahtung für die Taktzuführung zum Erzeugen des Taktes CLKOR ist nicht erforderlich.

Weiterhin weist in der Logikvorrichtung nach Fig. 6 ein Pufferkreis 8d zum Erzeugen des Vorbelegungs-Taktsignals CLKOR ein NOR-Gatter 85 mit drei Eingangsleitungen auf, woran das Potentialsignal der logischen Blind-Ausgangssignalleitung AD1 sowie die Potentialsignale der Eingangssignalleitungen ADB1 bzw. ADB2 zum Blind-Logikkreis 10 angelegt werden, und umfaßt zusätzlich in einer zweistufigen Kaskadenbindung angeordnete Inverter 86 und 87, die das Ausgangssignal des NOR-Gates 85 empfangen. Im Blindkreis 7d sind die Transistoren T751 und T753 eingeschaltet, während die Transisatoren T752 und T754 ausgeschaltet gelassen werden. Im Pufferkreis 8d ist der Zeitpunkt des Übergangs des Taktsignals CLKOR von "L" auf "H"-Potential ähnlich dem in Fig. 3 und Fig. 5 gezeigten und kann so eingestellt werden, daß der Übergang erst eintritt, wenn die Signalpotentiale auf den Eingangssignalleitungen AB1-AB4 der OR-Ebene 4b liegen. Der Zeitpunkt, zu dem das Taktsignal CLKOR von "H" auf "L"-Potential wechselt, liegt allerdings früher im Vergleich zum in Fig. 6 gezeigten Aufbau, der Übergang des Taktsignals CLKOR von "H" auf "L"-Potential wird in Antwort auf den Anstieg des Potentialsignals der Signalleitung AD1 auf "H"-Potential bewirkt. Folglich kann in diesem Fall die durch die Logikgatter erzeugte Verzögerung der Taktsignale des Taktgenerators 15 auf der logischen Blind-Ausgangssignalleitung AD1 durch die Verzögerungszeit der Logikgatter im Pufferkreis 9 im Vergleich zum Aufbau in Fig. 3 vermindert werden. Nach dem Beginn des Vorbelegungsbetriebs in der OR-Ebene kann, sogar wenn das Taktsignal CLK zum selben Zeitpunkt wechselt, dies verglichen mit dem Aufbau nach Fig. 3 vorverlegt werden. Hierdurch wird eine Logikvorrichtung erzeugt, bei der eine Reduzierung der Vorbelegungszeit und des Betriebszyklus erreicht wurde, womit Operationen mit hoher Geschwindigkeit durchgeführt werden können.

Im Prinzip verhalten sich die Ausgangssignale ADB1 und ADB2 gleich. Begründet durch Abweichungen in Fertigungsparametern allerdings unterscheidet sich jeder Kreis 9 in seiner Betriebscharakteristik ein wenig von den anderen. Dadurch entstehen Phasenunterschiede der Ausgangssignale ADB1 und ADB2. Die ansteigende Flanke des Taktsignals CLKOR wird durch den langsamsten der dem Kreis 8d zugeführten Takte bestimmt, während die abfallende Flanke durch das Signal AD1 bestimmt wird.

In der Anordnung nach Fig. 6 kann ein inverses Signal des Taktsignals CLK anstelle des Signals AD1 verwendet werden, wodurch der Zeitpunkt des Abfalls des Taktsignals CLKOR früher stattfindet.

Das Diagramm in Fig. 7 zeigt den Aufbau einer programmierbaren Logikvorrichtung nach noch einer weiteren Ausführungsform. Ein Pufferkreis 8e in Fig. 7 umfaßt einen Inverter 91 zum Empfangen des Taktsignals aus einem Taktgenerator 15, ein NOR-Gatter 92, in das das Ausgangssignal des Inverters 91 und das Signalpotential auf einer logischen Blind-Eingangssignalleitung ADB1 eingespeist werden, sowie in zweistufiger Kaskadenschaltung angeordnete Inverter 93 und 94 zum Empfangen des Ausgangssignals aus dem NOR-Gatter 92. Das Vorbelegungs- Steuersignal CLKOR wird durch den Inverter 94 erzeugt. Außerdem ist bei der in Fig. 7 gezeigten Schaltung die Treiberwirkung des Inverters 91 größer als diejenige, mit der der Blind-AND-Kreis 7b die Ausgangssignalleitung treibt. Folglich liegt der Zeitpunkt der Beendigung der Vorbelegung der OR-Ebene ähnlich wie bei den in Fig. 3, Fig. 5 und Fig. 6 gezeigten Schaltungen, aber der Anfangszeitpunkt der Vorbelegung kann im Vergleich mit dem herkömmlichen Fall früher gelegt werden, wodurch höhere Betriebsgeschwindigkeit realisiert werden kann.

In diesem in Fig. 7 gezeigten Fall kann der Vorbelegungstakt des Vorbelegungskreises 3b zum Vorbelegen der AND-Ebene 2b durch einen Verzögerungskreis 20 zum Vorbelegen des Blind-AND- Kreises 7b übertragen werden. Der Verzögerungskreis umfaßt invertierende Puffer IV200 und IV201, die als zweistufige Kaskade angeordnet ist. Da bei diesem Aufbau die Ausgabe-Treiberwirkung des Verzögerungskreises 20 und des Inverters 91 größer ist als diejenige, mit der der Blind-AND-Kreis 7b die Ausgangssignalleitung treibt, ist der Signalwechsel schnell verglichen mit der Ausgangssignalleitung des Blind-AND-Kreises 7b, wodurch der Anfangszeitpunkt der Vorbelegung in der OR- Ebene früher im Vergleich zu einer herkömmlichen Schaltung gelegt werden kann.

Da für den Pufferkreis 8 in jeder der in den Fig. 5 bis 7 gezeigten Ausführungsformen die Verzögerung des Taktsignals CLK durch logische Gatter, die das Taktsignal beeinflussen, bevor es den Pufferkreis 8 erreicht, größer ist, als die durch diejenigen logischen Gatter verursachte Verzögerungszeit, die für das Taktsignal zum Steuern des Haltebetriebs des Ausgabepuffers 6 maßgeblich sind, ist die sichere Datenerkennung und Haltefunktion im Ausgabepuffer 6 möglich, ohne daß ein Hochge­ schwindigkeitsbetrieb behindert wäre.

Da außerdem im Aufbau nach Fig. 7 der Vorbelegungsbetrieb des Blind-AND-Kreises mit Hilfe des Verzögerungskreises 20 gesteu­ ert wird, kann die Beendigung des Vorbelegungsbetriebs des Vorbelegungskreises 5b, verglichen mit den Ausbildungsformen nach Fig. 3, Fig. 5 und Fig. 6 auf einen späteren Zeitpunkt gelegt werden. Folglich kann der Übergang zum Signal-Auswertbetrieb in der OR-Ebene vorgenommen werden, nachdem das Potential auf der Eingangssignalleitung der OR-Ebene sicher anliegt, wodurch ein zuverlässigerer Logikbetrieb realisiert werden kann. Der Verzögerungskreis 20 kann auf einer Signalleitung zwischen dem Blindkreis 7b und dem Pufferkreis 8e vorgesehen sein, oder zwischen dem Kreis 7b und dem Pufferkreis 9 für das Ausgangssignal ADB1, je nachdem, welche Anordnung den größeren Betriebsspielraum erlaubt.

Obwohl in der oben beschriebenen Ausführungsform ein Beispiel beschrieben wurde, bei dem sowohl die AND-Ebene als auch die OR-Ebene den NOR-Kreis bilden, kann eine ähnliche Wirkung auch erzeugt werden, wenn die Ausführung aus anderen Kombinationen von logischen Schaltkreisen vom synchronen Typ, wie dem NOR- Kreis und dem NAND-Kreis, besteht.

Wie oben beschrieben, sind zwei Ausgangssignalleitungen der AND-Ebene und der OR-Ebene paarweise angeordnet, und eine Referenzpotential-Signalleitung ist gemeinsam den beiden Ausgangssignalleitungen des Paares zugeordnet. Hierdurch kann die für die Verdrahtung der Signalleitungen benötigte Fläche verringert werden und eine für eine hohe Integrationsdichte geeignete programmierbare Logikvorrichtung kann erreicht werden.

Außerdem werden gemäß der Erfindung Taktsignale zum Steuern des Vorbelegungsbetriebs der OR-Ebene in Antwort auf das Potential­ signal auf der Eingangssignalleitung des Blind-AND-Kreises und in Antwort auf Taktsignale des Taktgenerators für das Steuern der Vorbelegung der AND-Ebene erzeugt. Hierdurch können Vorbelegungs-/Auswertbetrieb der OR-Ebene immer auf den optimalen Zeitpunkt gelegt werden, unabhängig von der Zahl der Eingangsleitungen, der Zahl der Ausgangsleitungen oder der Zahl der Produktterm-Leitungen der programmierbaren Logikvor­ richtung, unabhängig von der Programmierung (Präsenz/Fehlen von Transistoren an Kreuzungspunkten), und man erhält eine programmierbare Logikvorrichtung, die im Betrieb fehlerfrei arbeitet, keinen Leckstrom (Gleichstrom) im Ausgabepuffer erzeugt und Hochgeschwindigkeitsbetrieb zuläßt.

Außerdem werden das Taktsignal zur Steuerung des Haltebetriebs des Ausgabepuffers und das Taktsignal zum Vorbelegen der AND- Ebene mit Hilfe eines Taktsignals aus demselben Taktgenerator gebildet, und die Verzögerungszeit des Taktsignals zum Steuern des Haltebetriebs des Ausgabepuffers wird kleiner gewählt als die Verzögerung des Taktsignals für das Vorbelegen der OR- Ebene. Hierdurch kann selbst im Hochgeschwindigkeitsbetrieb der Haltebetrieb im Ausgabepuffer fehlerfrei gesteuert werden, und der Entwurf der Taktzeitpunkte kann vereinfacht werden.

Außerdem ist ein Blind-AND-Kreis vorgesehen, dessen Entladegeschwindigkeit auf der Ausgangssignalleitung so eingestellt wird, daß die Entladegeschwindigkeit gleich oder länger ist als die langsamste Entladegeschwindigkeit der Produktterm-Leitungen in der AND-Ebene, und das Taktsignal zum Vorbelegen der OR-Ebene wird mit Hilfe des Ausgangssignals des Blind-AND- Kreises erzeugt. Da die Verzögerungszeit des Taktsignals zum Vorbelegen der OR-Ebene immer auf den Optimalwert eingestellt wird, indem die Verzögerungszeit in Abhängigkeit vom Umfang der Logikvorrichtung (bestimmt durch z. B. die Zahl der Eingangs-, Ausgangs- und Produktterm-Leitungen) erhöht oder verringert wird, kann der logische Hochgeschwindigkeitsbetrieb sichergestellt werden. Außerdem kann während des Designs der Logikvorrichtung die Erfindung effektiv in einem PLA-Modul-Generator implementiert werden, mit dem die gesamte Logikvorrichtung automatisch erzeugt wird, indem Blattzellen (Transistoren), die zugeordneten Parametern entsprechen, auf den Kreuzungspunkten der AND-Ebene und der OR-Ebene angeordnet sind, wobei die zugeordneten Parameter die Zahl der Eingangsleitungen, die Zahl der Ausgangsleitungen, den logischen Inhalt oder ähnliches beschreiben.

Da außerdem das Taktsignal zum Steuern der Vorbelegung der OR- Ebene in Antwort auf das Eingangssignal des Blind-OR-Kreises und ein Taktsignal des Taktgenerators erzeugt wird, kann der Zeitpunkt der Vorbelegung in der OR-Ebene vorverlegt werden, obwohl das externe Taktsignal zum selben Zeitpunkt angelegt wird, wodurch eine höhere Betriebsgeschwindigkeit der Logik­ vorrichtung erreicht wird.

Claims (24)

1. Logikvorrichtung zum Anwenden einer vorbestimmten logischen Operation auf eine Mehrzahl von von außen angelegten Eingangssignalen und zum Ausgeben der verarbeiteten Signale mit
einem ersten Logikkreis (2b), der eine Mehrzahl von ersten Eingangsleitungen (B1, , B2, ) zum Übertragen der Mehrzahl von Eingangssignalen, eine Mehrzahl von ersten Ausgangsleitungen (A1, A2, A3, A4), welche die ersten Eingangsleitungen schneidend angeordnet sind, sowie eine Mehrzahl von ersten Transistoren (T21-T27) aufweist, wobei die Transistoren selektiv an den Kreuzungspunkten zwischen den ersten Eingangsleitungen und den ersten Ausgangsleitungen angeordnet sind und das Potential der jeweiligen ersten Ausgangsleitung entweder auf ein erstes Referenzpotential oder auf ein zweites Referenz­ potential in Abhängigkeit vom Potential auf der jeweiligen ersten Eingangsleitung gesetzt wird,
einem ersten Blindkreis (7b, 7c, 7d) mit einer ersten Blind- Ausgangsleitung (AD1) zum Ausführen einer Blind-Logikoperation ähnlich der des ersten Logikkreises, wobei mit der ersten Blind-Ausgangsleitung (AD1) eine Anzahl von Transistoren verbunden ist, die der Zahl von ersten Transistoren entspricht, die potentiell mit einer der ersten Ausgangsleitungen verbindbar sind;
einer Vorrichtung (15) zum Erzeugen eines ersten Taktsignals in Antwort auf ein externes Taktsignal;
einer ersten Vorbelegungseinrichtung (PT71, PT72; PT201- PT204) zum Vorbelegen der ersten Ausgangsleitungen und der ersten Blind-Ausgangsleitung mit dem ersten Referenzpotential in Antwort auf das erste Taktsignal;
einem zweiten Logikkreis (4b), der eine Mehrzahl von den ersten Ausgangsleitungen entsprechenden zweiten Eingangsleitungen (AB1-AB4), eine Mehrzahl von zweiten Ausgangsleitungen (-), welche die zweiten Eingangsleitungen schneidend angeordnet sind, sowie eine Mehrzahl von zweiten Transistoren (T41-T46) umfaßt, wobei die Transistoren selektiv an den Kreuzungspunkten zwischen den zweiten Eingangsleitungen und den zweiten Ausgangsleitungen angeordnet sind und die jeweils das Potential der zugeordneten ersten Ausgangsleitung entweder auf das erste Referenzpotential oder auf das zweite Referenz­ potential in Abhängigkeit vom Potentialsignal auf einer zugeordneten zweiten Eingangsleitung setzen;
einem der ersten Blind-Ausgangsleitung entsprechenden zweiten Blindkreis (10) mit einer ersten Blind-Eingangsleitung (ADB1), mit der eine Lastkapazität verbunden ist, die mindestens der maximalen Lastkapazität von potentiell zuzuordnenden zweiten Eingangsleitungen entspricht;
einer Blind-Eingangsleitungs-Treibervorrichtung (9) für eine Pufferoperation des Potentialsignals auf der ersten Blind-Ausgangssignalleitung und zum Übertragen des so behandelten Potential­ signals zur ersten Blind-Eingangssignalleitung;
einer zwischen den ersten Ausgangsleitungen und den zweiten Eingangsleitungen vorgesehenen Eingangsleitungs-Treibervorrichtung (9) für eine Pufferoperation des Potentialsignals auf den ersten Ausgangsleitungen und zum Übertragen des so behandelten Potentialsignals zu den zweiten Eingangsleitungen;
einer Vorrichtung (8c, 8d, 8e) zum Erzeugen eines zweiten Taktsignals in Antwort auf zumindest das erste Taktsignal und ein Ausgangssignal der Blind-Eingangsleitungs-Treibervorrichtung; und
einer zweiten Vorbelegungseinrichtung (5b) zum Vorbelegen der zweiten Ausgangsleitungen mit dem ersten Referenzpotential in Antwort auf das zweite Taktsignal.

2. Logikvorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die erste Taktsignal-Erzeugungsvorrichtung eine erste Invertier­ vorrichtung (IV15) zum Invertieren des externen Taktsignals und eine zweite Invertiervorrichtung (IV16) zum Invertieren des Ausgangssignals der ersten Invertiervorrichtung und zum Erzeugen des ersten Taktsignals aufweist, und
daß die zweite Taktsignal-Erzeugungsvorrichtung ein logisches Gatter (81) zum Empfangen des Ausgangssignals der ersten Invertier­ vorrichtung und eines Signals auf der ersten Blind-Eingangsleitung (ADB1) aufweist, wobei das logische Gatter ein logisch wahres Signal nur dann erzeugt, wenn beide empfangenen Signale logisch falsch sind, sowie eine Verzögerungseinrichtung (82, 83) zum Verzögern des Ausgangssignals des logischen Gatters und zum Erzeugen des zweiten Taktsignals, wobei die zweite Vorbelegungseinrichtung aktiviert wird, wenn das Ausgangssignal der Verzögerungseinrichtung logisch wahr ist.

3. Logikvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
der erste Blindkreis eine ein Paar mit der ersten Blind-Ausgangsleitung bildende zweite Blind-Ausgangsleitung (AD2), sowie eine ein Paar mit der ersten Blind-Eingangsleitung bildende zweite Blind-Eingangsleitung (ADB2) aufweist,
die zweite Taktsignal-Erzeugungsvorrichtung ein logisches Gatter (15) zum Empfangen des Potentialsignals auf der ersten Blind-Ausgangsleitung, des Potentialsignals auf der ersten Blind-Eingangsleitung und des Potentialsignals auf der Blind- Eingangsleitung aufweist, wobei ein logisch wahres Signal nur dann ausgegeben wird, wenn alle empfangenen Potentialsignale logisch falsch sind, und
die zweite Taktsignal-Erzeugungsvorrichtung eine Verzögerungs­ einrichtung zum Verzögern des Ausgangssignals des logischen Gatters und zum Erzeugen des zweiten Taktsignals aufweist, wobei die zweite Vorbelegungseinrichtung aktiviert wird, wenn das Ausgangssignal der Verzögerungseinrichtung logisch wahr ist.

4. Logikvorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Taktsignal-Erzeugungsvorrichtung eine erste Verzögerungseinrichtung (91) zum Invertieren und Verzögern des ersten Taktsignals, ein logisches Gatter (92) zum Empfangen des Ausgangssignals der ersten Verzögerungs­ einrichtung und des Potentialsignals auf der Blind-Eingangssignalleitung und zum Ausgeben eines logisch wahren Signals nur dann, wenn beide empfangenen Signale logisch falsch sind, umfaßt, sowie eine zweite Verzögerungseinrichtung (93, 94) zum Verzögern des Ausgangssignals des logischen Gatters umfaßt, wobei die zweite Vorbelegungseinrichtung aktiviert wird, wenn das Ausgangssignal der zweiten Verzögerungseinrichtung logisch wahr ist.

5. Logikvorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Vorbelegungseinrichtung einen ersten Vorbelegungskreis (3b) zum Vorbelegen der ersten Ausgabe­ leitungen und einen zweiten Vorbelegungskreis (NT71, PT71, PT72) zum Vorbelegen der ersten Blind-Ausgangsleitung umfaßt; und die Logikvorrichtung ferner eine Vorrichtung zum Verzögern des an den ersten Vorbelegungskreis angelegten ersten Taktsignals um eine vorbestimmte Zeit und zum Übertragen des verzögerten Signals zum zweiten Vorbelegungskreis aufweist.

6. Logikvorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß
der erste Logikkreis ferner eine Mehrzahl von das zweite Referenz­ potential (Vss) übertragenden ersten Potentialversorgungsleitungen (CD1, CD2) aufweist;
der zweite Logikkreis ferner eine Mehrzahl von das zweite Referenzpotential übertragenden zweiten Potentialversorgungsleitungen (CD3, CD4) aufweist;
die ersten Ausgangsleitungen in Paaren von zwei Leitungen angeordnet sind, wobei jede erste Potentialversorgungsleitung einem Paar der ersten Ausgangsleitungen gemeinsam zugeordnet ist, und jeder erste Transistor selektiv die entsprechende erste Ausgangsleitung mit der zugeordneten ersten Potentialversorgungsleitung in Antwort auf das angelegte Eingangssignal verbindet;
die zweiten Ausgangsleitungen in Paaren von zwei Leitungen angeordnet sind, wobei jede zweite Potentialversorgungsleitung einem Paar der zweiten Ausgangsleitungen gemeinsam zugeordnet ist, und jeder der zweiten Transistoren selektiv die entsprechende zweite Ausgangsleitung mit der zugeordneten zweiten Potentialversorgungsleitung in Antwort auf das auf der zugeordneten zweiten Eingangsleitung liegende Potentialsignal verbin­ det;
die erste Vorbelegungseinrichtung eine Vorrichtung (NT201, NT202) zum Trennen der ersten Potentialversorgungsleitung von einer Potentialquelle des zweiten Referenzpotentials in Antwort auf das erste Taktsignal umfaßt, wobei das Trennen während des Vorbelegungsbetriebs der ersten Ausgangsleitungen mit dem ersten Referenzpotential stattfindet; und
die zweite Vorbelegungseinrichtung eine Vorrichtung (NT501, NT502) zum Trennen der zweiten Potentialversorgungsleitung von der Potentialquelle des zweiten Referenzpotentials in Antwort auf das zweite Taktsignal umfaßt, wobei das Trennen während des Vorbelegungsbetriebs der zweiten Ausgangsleitungen mit dem ersten Referenzpotential stattfindet.

7. Logikvorrichtung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch
eine Vorrichtung (16) zum Verzögern des externen Taktsignals um eine vorbestimmte Zeit und zum Erzeugen eines dritten Taktsignals, wobei die Verzögerungszeit des dritten Taktsignals so eingestellt wird, daß sie kleiner als die Verzögerungszeit des zweiten Taktsignals zum externen Taktsignal ist; und
eine Vorrichtung (L1-L4) zum Halten des Potentialsignals als ein Ausgangssignal auf den zweiten Ausgangsleitungen in Antwort auf das dritte Taktsignal, wobei die Haltevorrichtung das Potentialsignal auf den zweiten Ausgangsleitungen durchläßt, wenn das dritte Taktsignal logisch wahr ist und das Potential­ signal auf den zweiten Ausgangsleitungen festhält, wenn das dritte Taktsignal logisch falsch ist.

8. Logikvorrichtung zum Anwenden einer vorbestimmten logischen Operation auf eine Mehrzahl von Eingangssignalen und zum Ausgeben der verarbeiteten Signale mit:
einem ersten Logikkreis (2b), der eine Mehrzahl von ersten Eingangsleitungen (B1, , B2, ) zum Übertragen der Mehrzahl von Eingangssignalen, eine Mehrzahl von ersten Ausgangsleitungen (A1-A4), welche die ersten Eingangsleitungen schneidend angeordnet sind, eine Mehrzahl von das zweite Referenzpotential (Vss) übertragenden ersten Potentialversorgungsleitungen (CD1, CD2) sowie eine Mehrzahl von ersten Transistoren (T21-T27) aufweist, wobei die Transistoren selektiv an den Kreuzungspunkten zwischen den ersten Eingangsleitungen und den ersten Ausgangsleitungen angeordnet sind und jeder erste Transistor selektiv die entsprechende erste Ausgangsleitung mit der zugeordneten ersten Potentialversorgungsleitung in Antwort auf das angelegte Eingangssignal verbindet;
einem ersten Blind-Logikkreis (7b) mit logischen Blind-Ausgangssignalleitungen (AD1, AD2), zweiten Potentialversorgungsleitungen (CD10) zum Übertragen des ersten Referenzpotentials und zweiten Transistoren (T701-T704), die zwischen den Blind-Ausgangssignalleitungen und den zweiten Potentialversorgungsleitungen angeordnet sind und die die gleiche Anzahl von Transistoren aufweisen, die der maximalen Zahl von Transistoren entspricht, die potentiell mit den ersten Ausgangssignalleitungen verbindbar sind;
einer Vorrichtung (15) zum Erzeugen eines ersten Taktsignals in Antwort auf ein externes Taktsignal;
einer ersten Vorbelegungseinrichtung (3b, PT71, PT72) zum Vorbelegen der ersten Ausgangsleitungen und der logischen Blind-Ausgangsleitungen mit dem ersten Referenzpotential (Vcc) in Antwort auf das erste Taktsignal;
einem zweiten Logikkreis (4b) mit den ersten Ausgangsleitungen entsprechenden zweiten Eingangsleitungen (AB1-AB4) zum Empfangen des Potentialsignals auf den entsprechenden ersten Ausgangsleitungen, einer Mehrzahl von zweiten Ausgangsleitungen (-, welche die zweiten Eingangsleitungen schneidend angeordnet sind, dritten Potentialversorgungsleitungen (CD3, CD4) zum Übertragen des ersten Referenzpotentials sowie einer Mehrzahl von dritten Transistoren (T41-T46), wobei die Transistoren selektiv an den Kreuzungspunkten zwischen den zweiten Eingangsleitungen und den zweiten Ausgangsleitungen angeordnet sind und die zugeordnete zweite Ausgangsleitung selektiv mit der zugeordneten dritten Referenzpotential-Versorgungsleitung verbinden;
einem zweiten Logik-Blindkreis (10) mit Blind-Eingangsleitungen (ADB1, ADB2) zum Empfangen des dorthin übertragenen Potentialsignals auf den Blind-Logikleitungen, wobei die Blind-Logikleitungen mit einer Lastkapazität versehen sind, die mindestens der gleichen Lastkapazität entspricht, die von der maximalen Zahl potentiell mit den zweiten Eingangsleitungen verbindbarer dritten Transistoren stammt;
einer Schaltung (8b, 8c, 8d) zum Erzeugen eines zweiten Taktsignals in Antwort auf zumindest das Potentialsignal auf den Blind-Eingangsleitungen; und
einer zweiten Vorbelegungseinrichtung (5b) zum Vorbelegen der zweiten Ausgangsleitungen mit dem zweiten Referenzpotential in Antwort auf das zweite Taktsignal;
wobei die ersten Ausgangsleitungen in Paaren von zwei Leitungen angeordnet sind, und jede erste Potentialversorgungsleitung einem Paar der ersten Ausgangsleitungen gemeinsam zugeordnet ist;
die zweiten Ausgangsleitungen in Paaren von zwei Leitungen angeordnet sind, wobei jede dritte Potentialversorgungsleitung einem Paar der zweiten Ausgangsleitungen gemeinsam zugeordnet ist;
die logischen Blind-Ausgangsleitungen eine erste logische Blind-Ausgangsleitung (AD1) zum Erzeugen eines Signals, von dem das zweite Taktsignal abgeleitet wird, und eine zweite logische Blind-Ausgangsleitung (AD2), die ein Paar mit der ersten logischen Blind-Ausgangsleitung bildet, umfassen;
die mit der ersten logischen Blind-Ausgangsleitung verbundenen zweiten Transistoren (T701, T703; T711, T712; T751, T752) die gleiche Zahl von Transistoren aufweisen, die potentiell mit den ersten Ausgangsleitungen verbindbar sind, wobei nur einer von diesen zweiten Transistoren normalerweise eingeschaltet wird und alle übrigen dieser zweiten Transistoren normalerweise ausgeschaltet sind und die mit der zweiten logischen Blind-Ausgangsleitung verbundenen zweiten Transistoren (T702, T704; T753, T754) die gleiche Zahl von Transistoren aufweisen wie die Zahl von mit den ersten logischen Blind-Ausgangsleitungen verbundenen Transistoren, wobei diese zweiten Transistoren normalerweise eingeschaltet sind; und
die erste und die zweite Vorbelegungseinrichtung Vorrichtungen (NT201, NT202, NT71, NT501, NT502) zum Trennen der ersten bis dritten Potentialversorgungsleitung von einer Potentialquelle des ersten Potentials während des Vorbelegungsbetriebs der ersten Ausgangsleitungen, der zweiten Ausgangsleitungen und der logischen Blindleitungen mit dem zweiten Referenzpotential um­ faßt.

9. Logikvorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß
die erste Taktsignal-Erzeugungsvorrichtung eine erste Invertier­ vorrichtung (IV15) zum Invertieren des externen Taktsignals und eine zweite Invertiervorrichtung (IV16) zum Invertieren des Ausgangssignals der ersten Invertiervorrichtung und zum Erzeugen des ersten Taktsignals aufweist, und
daß die zweite Taktsignal-Erzeugungsvorrichtung ein logisches Gatter (81) zum Empfangen des Ausgangssignals der ersten Invertier­ vorrichtung und eines Signals auf der ersten Blind-Eingangsleitung (ADB1) aufweist, wobei das logische Gatter ein logisch wahres Signal nur dann erzeugt, wenn beide empfangenen Signale logisch falsch sind, sowie eine Verzögerungseinrichtung zum Verzögern des Ausgangssignals des logischen Gatters und zum Erzeugen des zweiten Taktsignals, wobei die zweite Vorbelegungseinrichtung aktiviert wird, wenn das Ausgangssignal der Verzögerungseinrichtung logisch wahr ist.

10. Logikvorrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß
die Blind-Eingangsleitungen ein Paar von ersten und zweiten Blind-Eingangsleitungen (ADB1, ADB2) aufweisen, die den ersten und zweiten logischen Blindleitungen entsprechen;
die zweite Taktsignal-Erzeugungsvorrichtung ein logisches Gatter zum Empfangen des Potentialsignals auf der ersten Blind- Ausgangsleitung, des Potentialsignals auf der ersten Blind-Eingangsleitung und des Potentialsignals auf der Blind-Eingangsleitung aufweist, wobei ein logisch wahres Signal nur dann ausgegeben wird, wenn alle empfangenen Potentialsignale logisch falsch sind; und
die zweite Taktsignal-Erzeugungsvorrichtung eine Verzögerungseinrichtung zum Verzögern des Ausgangssignals des logischen Gatters und zum Erzeugen des zweiten Taktsignals aufweist, wobei die zweite Vorbelegungseinrichtung aktiviert wird, wenn das Ausgangssignal der Verzögerungseinrichtung logisch wahr ist.

11. Logikvorrichtung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß
die Blind-Eingangsleitungen ein Paar von ersten und zweiten Blind-Eingangsleitungen (ADB1, ADB2) umfassen, die den ersten und zweiten logischen Blind-Ausgangsleitungen entsprechen; und
die zweite Taktsignal-Erzeugungsvorrichtung eine erste Verzögerungseinrichtung (91) zum Invertieren und Verzögern des ersten Taktsignals, ein logisches Gatter (92) zum Empfangen des Ausgangssignals der ersten Verzögerungseinrichtung und des Potentialsignals auf der Blind-Eingangssignalleitung und zum Ausgeben eines logisch wahren Signals nur dann, wenn beide empfangenen Signale logisch falsch sind, umfaßt, sowie eine zweite Verzögerungseinrichtung (93, 94) zum Verzögern des Ausgangssignals des logischen Gatters umfaßt, wobei die zweite Vorbelegungseinrichtung aktiviert wird, wenn das Ausgangssignal der zweiten Verzögerungseinrichtung logisch wahr ist.

12. Logikvorrichtung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die erste Vorbelegungseinrichtung einen ersten Vorbelegungskreis (3b) zum Vorbelegen der ersten Ausgabeleitungen und einen zweiten Vorbelegungskreis (NT71, PT71, PT72) zum Vorbelegen der Blind-Ausgangsleitungen umfaßt; und die Logikvorrichtung ferner eine Vorrichtung zum Verzögern des an den ersten Vorbelegungskreis angelegten ersten Taktsignals um eine vorbestimmte Zeit und zum Übertragen des verzögerten Signals zum zweiten Vorbelegungskreis aufweist.

13. Logikvorrichtung nach einem der Ansprüche 8 bis 12, gekennzeichnet durch
eine Vorrichtung (16) zum Verzögern des externen Taktsignals um eine vorbestimmte Zeit und zum Erzeugen eines dritten Taktsignals, wobei die Verzögerungszeit des dritten Taktsignals so eingestellt wird, daß sie kleiner als die Verzögerungszeit des zweiten Taktsignals zum externen Taktsignal ist; und
eine Vorrichtung (L1-L4) zum Halten des Potentialsignals als ein Ausgangssignal auf den zweiten Ausgangsleitungen in Antwort auf das dritte Taktsignal, wobei die Haltevorrichtung das Potentialsignal auf den jeweiligen zweiten Ausgangsleitungen durchläßt, wenn das dritte Taktsignal logisch wahr ist und das Potentialsignal auf den jeweiligen zweiten Ausgangsleitungen festhält, wenn das dritte Taktsignal logisch falsch ist.

14. Logikvorrichtung zum Anwenden einer vorbestimmten logischen Operation auf eine Mehrzahl von Eingangssignalen und zum Ausgeben der verarbeiteten Signale mit:
einem ersten Logikkreis (2b), der eine Mehrzahl von ersten Eingangssignalleitungen (B1, , B2, ) zum Empfangen der Mehrzahl von Eingangssignalen, eine Mehrzahl von ersten Aus­ gangssignalleitungen (A1-A4), welche die ersten Eingangssignalleitungen schneidend angeordnet sind, sowie eine Mehrzahl von ersten Transistoren (T21-T27) aufweist, wobei die Transistoren selektiv an den Kreuzungspunkten zwischen der Mehrzahl der ersten Eingangsleitungen und der Mehrzahl der ersten Ausgangsleitungen angeordnet sind, um ein erstes Referenzpotential selektiv auf zugeordnete erste Ausgangssignalleitungen in Antwort auf das Potentialsignal auf den entsprechenden ersten Eingangssignalleitungen zu übertragen;
einer Vorrichtung (15) zum Erzeugen eines ersten Taktsignals in Antwort auf ein externes Taktsignal;
einer ersten Vorbelegungseinrichtung (3b) zum Vorbelegen der ersten Ausgangssignalleitungen dem zweiten Referenzpotential in Antwort auf das erste Taktsignal;
einem zweiten Logikkreis (4b), der eine Mehrzahl von den ersten Ausgangssignalleitungen entsprechenden zweiten Eingangssignalleitungen (AB1-AB4) zum Empfangen von Signalen auf den entsprechenden ersten Ausgangssignalleitungen, eine Mehrzahl von zweiten Ausgangssignalleitungen (-), welche die zweiten Eingangsleitungen schneidend angeordnet sind, sowie eine Mehrzahl von zweiten Transistoren (T41-T44) umfaßt, wobei die Transistoren selektiv an den Kreuzungspunkten zwischen den zweiten Eingangssignalleitungen und den zweiten Ausgangssignalleitungen angeordnet sind und die jeweils das Potential der entsprechenden zweiten Ausgangssignalleitung auf das erste Referenzpotential in Abhängigkeit vom Potentialsignal auf einer zugeordneten zweiten Eingangsleitung setzen;
einer ersten Taktsignalverzögerungsvorrichtung (7b, 8b, 9; 7c, 8c, 9; 7d, 8d, 9; 20, 8e) zum Verzögern des ersten Taktsignals um eine erste Verzögerungszeit und zum Übertragen des verzögerten Signals;
einer zweiten Vorbelegungseinrichtung (5b) zum Vorbelegen der zweiten Ausgangssignalleitungen mit einem zweiten Referenzpotential in Antwort auf das verzögerte Taktsignal der ersten Taktsignalverzögerungsvorrichtung;
einer zweiten Taktsignalverzögerungsvorrichtung (16) zum Verzögern des ersten Taktsignals um eine zweite Verzögerungszeit und zum Übertragen des verzögerten Signals; und
einer Vorrichtung (L1-L4) zum Halten des Potentialsignals auf der Mehrzahl von zweiten Ausgangssignalleitungen in Antwort auf das verzögerte Taktsignal der zweiten Taktsignalverzögerungsvorrichtung, wobei das verzögerte Taktsignal der zweiten Verzögerungsvorrichtung und das Taktsignal in Phase sind und die Haltevorrichtung den Haltebetrieb ausführt, bevor die Vorbelegung durch die zweite Vorbelegungseinrichtung be­ ginnt.

15. Logikvorrichtung nach Anspruch 14, gekennzeichnet durch
einen ersten Blindkreis (7b, 7c, 7d) mit einer ersten Blind- Ausgangsleitung (AD1), wobei mit der ersten Blind-Ausgangsleitung eine Anzahl von Transistoren verbunden ist, die der Zahl von ersten Transistoren entspricht, die potentiell mit den ersten Ausgangsleitungen verbindbar sind, um eine künstliche Logikoperation durchzuführen, die der des ersten Logikkreises entspricht;
einem der ersten Blind-Ausgangsleitung zugeordneten zweiten Blindkreis (10) mit einer ersten Blind-Eingangsleitung (ADB1), mit der eine Lastkapazität verbunden ist, die mindestens der maximalen Lastkapazität von potentiell zuzuordnenden zweiten Eingangssignalleitungen entspricht;
einer Blind-Eingangsleitungs-Treibervorrichtung (9) für eine Pufferoperation des Potentialsignals auf der ersten Blind-Ausgangssignalleitung und zum Übertragen des so behandelten Potentialsignals zur ersten Blind-Eingangssignalleitung;
einer zwischen den ersten Ausgangssignalleitungen und den zweiten Eingangssignalleitungen vorgesehenen Eingangsleitungs- Treibervorrichtung (9) für eine Pufferoperation des Potentialsignals auf den ersten Ausgangssignalleitungen und zum Übertragen des behandelten Potentialsignals zu den zweiten Ein­ gangsleitungen;
einer Vorrichtung (8c, 8d, 8e) zum Erzeugen eines zweiten Taktsignals in Antwort auf zumindest das erste Taktsignal der Taktsignalerzeugungsvorrichtung und ein Ausgangssignal der Blind-Eingangsleitungs-Treibervorrichtung; und
einer zweiten Vorbelegungseinrichtung (5b) zum Vorbelegen der zweiten Ausgangsleitungen mit dem ersten Referenzpotential in Antwort auf das zweite Taktsignal.

16. Logikvorrichtung nach Anspruch 14 oder 15, dadurch gekenn­ zeichnet,
daß die erste Taktsignal-Erzeugungsvorrichtung eine erste In­ vertiervorrichtung (IV15) zum Invertieren des externen Taktsignals und eine zweite Invertiervorrichtung (IV16) zum Invertieren des Ausgangssignals der ersten Invertiervorrichtung und zum Erzeugen des ersten Taktsignals aufweist, und
daß die zweite Taktsignal-Erzeugungsvorrichtung ein logisches Gatter (81) zum Empfangen des Ausgangssignals der ersten Invertier­ vorrichtung und eines Signals auf der ersten Blind-Eingangsleitung (ADB1) aufweist, wobei das logische Gatter ein logisch wahres Signal nur dann erzeugt, wenn beide empfangenen Signale logisch falsch sind, sowie eine Verzögerungseinrichtung (82, 83) zum Verzögern des Ausgangssignals des logischen Gatters und zum Erzeugen des zweiten Taktsignals, wobei die zweite Vorbelegungseinrichtung aktiviert wird, wenn das Ausgangssignal der Verzögerungseinrichtung logisch wahr ist.

17. Logikvorrichtung nach einem der Ansprüche 15 oder 16, da­ durch gekennzeichnet, daß
der erste Blindkreis eine ein Paar mit der ersten Blind-Ausgangsleitung bildende zweite Blind-Ausgangsleitung (AD2), sowie eine ein Paar mit der ersten Blind-Eingangsleitung bildende zweite Blind-Eingangsleitung (ADB2) aufweist; und
die zweite Taktsignal-Erzeugungsvorrichtung ein logisches Gatter (15) zum Empfangen des Potentialsignals auf der ersten Blind-Ausgangsleitung, des Potentialsignals auf der ersten Blind-Eingangsleitung und des Potentialsignals auf der zweiten Blind-Eingangsleitung aufweist, wobei ein logisch wahres Si­ gnal nur dann ausgegeben wird, wenn alle empfangenen Potentialsignale logisch falsch sind, und
die zweite Taktsignal-Erzeugungsvorrichtung eine Verzögerungs­ einrichtung (86, 87) zum Verzögern des Ausgangssignals des logischen Gatters und zum Erzeugen des zweiten Taktsignals aufweist, wobei die zweite Vorbelegungseinrichtung aktiviert wird, wenn das Ausgangssignal der Verzögerungseinrichtung logisch wahr ist.

18. Logikvorrichtung nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, daß die zweite Taktsignal-Erzeugungsvorrichtung eine erste Verzö­ gerungseinrichtung (91) zum Invertieren und Verzögern des ersten Taktsignals, ein logisches Gatter (92) zum Empfangen des Ausgangssignals der ersten Verzögerungseinrichtung und des Po­ tentialsignals auf der Blind-Eingangssignalleitung und zum Ausgeben eines logisch wahren Signals nur dann, wenn beide empfangenen Signale logisch falsch sind, umfaßt, sowie eine zweite Verzögerungseinrichtung (93, 94) zum Verzögern des Ausgangs­ signals des logischen Gatters umfaßt, wobei die zweite Vorbelegungseinrichtung aktiviert wird, wenn das Ausgangssignal der zweiten Verzögerungseinrichtung logisch wahr ist.

19. Logikvorrichtung nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, daß die erste Vorbelegungseinrichtung einen ersten Vorbelegungskreis (3b) zum Vorbelegen der ersten Ausgabeleitungen und einen zweiten Vorbelegungskreis (NT71, Pt71, PT72) zum Vorbelegen der ersten Blind-Ausgangsleitung umfaßt; und die Logikvorrichtung ferner eine Vorrichtung zum Verzögern des an den ersten Vorbelegungskreis angelegten ersten Taktsignals um eine vorbestimmte Zeit und zum Übertragen des verzögerten Signals zum zweiten Vorbelegungskreis aufweist.

20. Logikvorrichtung nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, daß
der erste Logikkreis ferner eine Mehrzahl von das zweite Referenz­ potential (Vss) übertragenden ersten Potentialversorgungsleitungen (CD1, CD2) aufweist;
der zweite Logikkreis ferner eine Mehrzahl von das zweite Referenzpotential übertragenden zweiten Potentialversorgungsleitungen (CD3, CD4) aufweist;
die ersten Ausgangssignalleitungen in Paaren von zwei Leitungen angeordnet sind, wobei jede erste Potentialversorgungsleitung einem Paar der ersten Ausgangssignalleitungen gemeinsam zugeordnet ist, und jeder erste Transistor selektiv die entsprechende erste Ausgangsleitung mit der zugeordneten ersten Potentialversorgungsleitung in Antwort auf das angelegte Eingangssignal verbindet;
die zweiten Ausgangssignalleitungen in Paaren von zwei Leitungen angeordnet sind, wobei jede zweite Potentialversorgungs­ leitung einem Paar der zweiten Ausgangssignalleitungen gemeinsam zugeordnet ist, und jeder der zweiten Transistoren selektiv die entsprechende zweite Ausgangssignalleitung mit der zugeordneten zweiten Potentialversorgungsleitung in Antwort auf das auf der zugeordneten zweiten Eingangssignalleitung liegende Potentialsignal verbindet;
die erste Vorbelegungseinrichtung eine Vorrichtung (NT201, NT202) zum Trennen der ersten Potentialversorgungsleitung von einer Potentialquelle des zweiten Referenzpotentials in Antwort auf das erste Taktsignal umfaßt, wobei das Trennen während des Vorbelegungsbetriebs der ersten Ausgangssignalleitungen mit dem ersten Referenzpotential stattfindet; und
die zweite Vorbelegungseinrichtung eine Vorrichtung (NT501, NT502) zum Trennen der zweiten Potentialversorgungsleitung von der Potentialquelle des zweiten Referenzpotentials in Antwort auf das zweite Taktsignal umfaßt, wobei das Trennen während des Vorbelegungsbetriebs der zweiten Ausgangsleitungen mit dem ersten Referenzpotential stattfindet.

21. Verfahren zum Betreiben einer programmierbaren Logikvorrichtung mit
ersten Eingangsleitungen (B1, , B2, ) zum Übertragen von Eingangssignalen,
Produktterm-Leitungen (A1-A4) zum Übertragen der Signale auf den ersten Eingangsleitungen nach Maßgabe des ersten vorprogrammierten Musters,
ersten Blind-Ausgangsleitungen (AD1, AD2),
ersten Blind-Eingangsleitungen (ADB1, ADB2),
zweiten Eingangsleitungen zum Übertragen der Signale auf den Produktterm-Leitungen undSummenterm-Leitungen (-) zum Übertragen der Signale auf den zweiten Eingangsleitungen nach Maßgabe des zweiten vorprogrammierten Musters, gekennzeichnet durch die Schritte:
Übertragen der zu verarbeitenden Eingangssignale zu den ersten Eingangssignalleitungen;
Erzeugen eines ersten Taktsignals in Antwort auf ein von außen angelegtes Taktsignal;
Abschließen des Vorbelegungsbetriebs der Produktterm-Leitungen auf ein vorbestimmtes Potential in Antwort auf das erste Takt­ signal,
Abgleichen der Signale auf den Produktterm-Leitungen durch das Potential auf den Eingangsleitungen entsprechend dem ersten Muster und Wechseln des Potentials auf den ersten Blind-Ausgangsleitungen mit einer Geschwindigkeit, die geringer ist, als die niedrigste Potential-Änderungsgeschwindigkeit auf den Produktterm-Leitungen;
Durchführen eines Puffervorgangs des auf den ersten Blind-Ausgangsleitungen und den Produktterm-Leitungen liegenden Potentials und Übertragen des verarbeiteten Potentials auf die ersten Blind-Eingangsleitungen und die zweiten Eingangsleitungen, wobei die Potential-Änderungsgeschwindigkeit auf den ersten Blind-Eingangsleitungen geringer ist, als die niedrigste Lade-/Entladegeschwindigkeit der zweiten Eingangsleitungen; und
Erzeugen eines zweiten Taktsignals mindestens in Antwort auf die Taktsignale der ersten Blind-Eingangsleitungen und des ersten Taktsignals, Abschließen des Vorbelegungsbetriebs der Summentermleitungen mit dem vorbestimmten Potential und Abgleichen des Potentialsignals auf den Summenterm-Leitungen mit den durch Verarbeitung der Signale auf den zweiten Eingangsleitungen nach Maßgabe des zweiten Musters erhaltenen Potential­ signalen.

22. Verfahren nach Anspruch 21, gekennzeichnet durch die Schritte
Verzögerung des von außen angelegten Taktsignals um eine vorbestimmte Zeit und Erzeugen eines dritten Taktsignals, wobei das dritte Taktsignal zu einem früheren Zeitpunkt verglichen mit dem zweiten Taktsignal erzeugt wird; und
Aufheben des Haltezustandes des Potentialsignals auf den Summenterm- Leitungen in Antwort auf das dritte Taktsignal und Erzeugen der Ausgangssignale, wobei der Haltezustand in Antwort auf das dritte Taktsignal vor dem durch das zweite Taktsignal aktivierten Vorbelegungsbetrieb aktiviert wird.

23. Verfahren zum Betreiben einer programmierbaren Logikvorrichtung mit
ersten Eingangsleitungen (B1, , B2, ) zum Übertragen von Eingangssignalen,
Produktterm-Leitungen (A1-A4) zum Übertragen der Signale auf den ersten Eingangsleitungen nach Maßgabe des ersten vorprogrammierten Musters,
zweiten Eingangsleitungen zum Übertragen der Signale auf den Produktterm-Leitungen undSummenterm-Leitungen (-) zum Übertragen der verarbeiteten Signale auf den zweiten Signalleitungen nach Maßgabe eines zweiten vorprogrammierten Musters, gekennzeichnet durch die Schritte:
Übertragen der zu verarbeitenden Eingangssignale zu den ersten Eingangssignalleitungen;
Erzeugen eines ersten Taktsignals in Antwort auf ein von außen angelegtes Taktsignal;
Verzögern des externen Taktsignals um eine vorbestimmte Zeit und Erzeugen eines zweiten Taktsignals in Phase mit dem externen Taktsignal;
Abschließen des Vorbelegungsbetriebs der Produktterm-Leitungen auf ein vorbestimmtes Potential in Antwort auf das erste Taktsignal und Abgleichen der Signale auf auf den Produktterm-Leitungen durch das Potential auf den Eingangsleitungen in Antwort auf das Potential auf den Eingangsleitungen und entsprechend dem ersten Muster;
Erzeugen eines dritten Taktsignals zu einem späteren Zeitpunkt als das zweite Taktsignal in Antwort auf das erste Taktsignal;
Durchführen eines Puffervorgangs des auf den Produktterm-Leitungen liegenden Potentials und Übertragen des verarbeiteten Potentials auf die ersten Eingangsleitungen;
Abschließen des Vorbelegungsbetriebs der Summentermleitungen mit einem vorbestimmten Potential in Antwort auf das dritte Taktsignal und Abgleichen des Potentialsignals auf den Summen­ term-Leitungen mit den durch Verarbeitung der Signale auf den zweiten Eingangsleitungen nach Maßgabe des zweiten Musters erhaltenen Potentialsignale; und
Aufheben des Haltezustands des Potentialsignals auf den Summenterm- Leitungen in Antwort auf das zweite Taktsignal und Erzeugen von Ausgangssignalen, wobei der Haltezustand in Antwort auf das Taktsignal vor dem durch das dritte Taktsignal aktivierten Vorbelegungsbetrieb der Summenterm-Leitungen aktiviert wird.

24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß
die programmierbare Logikvorrichtung zusätzlich erste Blind- Ausgangsleitungen (AD1, AD2) und erste Blind-Eingangsleitungen (ADB1, ADB2) aufweist, und der Schritt zum Erzeugen des dritten Taktsignals folgende Schritte umfaßt:
Bestimmen der Potential-Änderungsgeschwindigkeit auf den ersten Blind-Eingangsleitungen geringer als die niedrigste Lade- /Entladegeschwindigkeit der Produktterm-Leitungen in Antwort auf das erste Taktsignal;
Durchführen eines Puffervorgangs des auf den ersten Blind-Ausgangsleitungen liegenden Potentials und Übertragen des verarbeiteten Potentials auf die Blind-Eingangsleitungen und Bestimmen der Potential-Änderungsgeschwindigkeit auf den ersten Blind-Eingangsleitungen geringer als die niedrigste Lade- /Entladegeschwindigkeit der Summenterm-Leitungen; und
Erzeugen des dritten Taktsignals mindestens in Antwort auf das erste Taktsignal und das Potentialsignal auf den ersten Ein­ gangsleitungen.