JPS60233933A - プログラム可能な論理アレイ - Google Patents
プログラム可能な論理アレイInfo
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- JPS60233933A JPS60233933A JP59089685A JP8968584A JPS60233933A JP S60233933 A JPS60233933 A JP S60233933A JP 59089685 A JP59089685 A JP 59089685A JP 8968584 A JP8968584 A JP 8968584A JP S60233933 A JPS60233933 A JP S60233933A
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- Japan
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- logical
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はプログラム可能な論理アレイに関するものであ
る。
る。
（従来技術とその問題点）
プログラム可能な論理プレイ（以下、ＰＬＡと記す。）
は第１図に示すように、入力データのＡＮＤ論理とＯＲ
論理とを用いて、任意の論理を出力する論理回路である
。ＡＮＤ論理とＯＲ論理とはアレイ中のトランジスタの
位置を適当に選ぶことＫよりて、任意の論理が構成でき
ることから、プログラム可能であると言われる。以下説
明を簡単にするために、ここでは、入力データをＩＩ、
Ｉ２．出力データをＯｆ、０２の２種類に限定し、これ
らの間に、０１＝Ｉ １・Ｉ ２＋Ｉ １・ｆ ２．０
２＝１１・Ｉ２の論理関係があると仮定して、説明する
。１１゜■２０反転論理ＩＩ、Ｉ２はインバータＲ１，
Ｒ２によって作られる。
は第１図に示すように、入力データのＡＮＤ論理とＯＲ
論理とを用いて、任意の論理を出力する論理回路である
。ＡＮＤ論理とＯＲ論理とはアレイ中のトランジスタの
位置を適当に選ぶことＫよりて、任意の論理が構成でき
ることから、プログラム可能であると言われる。以下説
明を簡単にするために、ここでは、入力データをＩＩ、
Ｉ２．出力データをＯｆ、０２の２種類に限定し、これ
らの間に、０１＝Ｉ １・Ｉ ２＋Ｉ １・ｆ ２．０
２＝１１・Ｉ２の論理関係があると仮定して、説明する
。１１゜■２０反転論理ＩＩ、Ｉ２はインバータＲ１，
Ｒ２によって作られる。
従来、相補型のＭＯＳ （以下Ｃ−ＭＯ８と記す。）、
つまシ、反対の極性を持ったＭＯＳＦＥＴによって構成
されたＰＬＡとして、スタティック型とダイナミック型
との２種類のＰＬＡが用いられている。これらのＣ−Ｍ
ＯＳに′よるＰＬＡの例を、第２図及び３図に示す。
つまシ、反対の極性を持ったＭＯＳＦＥＴによって構成
されたＰＬＡとして、スタティック型とダイナミック型
との２種類のＰＬＡが用いられている。これらのＣ−Ｍ
ＯＳに′よるＰＬＡの例を、第２図及び３図に示す。
図中、１はＡＮＤ論理部、２はＯＲ論理部、Ｑｌｌ。
Ｑ１１Ｑ１３．Ｑ１４はＡＮＤ論理用ｎ −ＭＯＳＦＥ
Ｔ 。
Ｔ 。
Ｑ２１ 、Ｑ２２．Ｑ２３けＯＲ論理用ｎ −ＭＯ８Ｆ
’ＥＴ 。
’ＥＴ 。
Ｑ３１ 、Ｑ３２ 、Ｑ３３ 、Ｑ３４は充電用ｐ−Ｍ
Ｏ８ＦＫＴｓ Ｑ ４１ 、Ｑ ４２ 、Ｑ ４３ 、
Ｑ ４４は放電用ＴＦ−ＭＯ８陀Ｔ％Ｒ１、Ｒ２，Ｒ３
，Ｒ４はインバータ、φ１゜φ２はクロック信号をそれ
ぞれ示す。第２図のスＩｆ４ 、り型ＰＬＡけ、充電用
ｐ−ＭＯ８ＦＥＴＯｆ −）が常に接地されているのに
対し、第３図のダイナミック型ＰＬＡけ、充電用ｐ−Ｍ
Ｏ８ＦＥＴと放電用ｎ −ＭＯＳＦＥＴが、互いに同一
のクーロツク信号に結合している。両図とも、ＡＮＤ論
理とＯＲ論理がＮＯＲ回路によって作られている。スタ
ティック型ＰＬＡは入力信号Ｉｆ。
Ｏ８ＦＫＴｓ Ｑ ４１ 、Ｑ ４２ 、Ｑ ４３ 、
Ｑ ４４は放電用ＴＦ−ＭＯ８陀Ｔ％Ｒ１、Ｒ２，Ｒ３
，Ｒ４はインバータ、φ１゜φ２はクロック信号をそれ
ぞれ示す。第２図のスＩｆ４ 、り型ＰＬＡけ、充電用
ｐ−ＭＯ８ＦＥＴＯｆ −）が常に接地されているのに
対し、第３図のダイナミック型ＰＬＡけ、充電用ｐ−Ｍ
Ｏ８ＦＥＴと放電用ｎ −ＭＯＳＦＥＴが、互いに同一
のクーロツク信号に結合している。両図とも、ＡＮＤ論
理とＯＲ論理がＮＯＲ回路によって作られている。スタ
ティック型ＰＬＡは入力信号Ｉｆ。
工２の変化とともに、一定の時間遅れで、出力信号ｏ、
１．ｏ２が決まるのに対し、ダイナミック型ＰＬＡはク
ロックφ１によってＭの論理が決まシ、その後、クロッ
クφ２によってＯＲ論理が決定し、出力が決まる。
１．ｏ２が決まるのに対し、ダイナミック型ＰＬＡはク
ロックφ１によってＭの論理が決まシ、その後、クロッ
クφ２によってＯＲ論理が決定し、出力が決まる。
しかし、これらのＰＬＡは実用上、いずれも問題点を有
する。スタティック型のＰＬＡは、定常的に電流が流れ
るため、低消費電力で大規模な論理回路には不適当であ
る。ダイナミック型のＰＬＡは、前段に用いるＭの論理
部と後段に用いるＯＲ論理部とを活性化するタイミング
をずらし、２相のクロ、りφ１．φ２を用いて駆動する
方式が一般的である。このような２相クロ、り駆動のＰ
ＬＡで、論理回路を構成した場合に、常に位相のずれた
二つのクロックが必要であシ、１相目のクロックの立ち
上がシ時間と、２相目のクロックの立ち上がシ時間との
差は、ＡＮＤ論理の論理処理時間と同一（最高速動作）
かそれよシ長くしなければならない。従って、高速動作
の達成には、二つのクロックφｌ、φ２の時間遅れの制
御が困難であシ、従来、両クロ、りの時間遅れは動作マ
ージンを見込んで、長目に取られていたため、高速動作
には不向きであるという欠点があった。
する。スタティック型のＰＬＡは、定常的に電流が流れ
るため、低消費電力で大規模な論理回路には不適当であ
る。ダイナミック型のＰＬＡは、前段に用いるＭの論理
部と後段に用いるＯＲ論理部とを活性化するタイミング
をずらし、２相のクロ、りφ１．φ２を用いて駆動する
方式が一般的である。このような２相クロ、り駆動のＰ
ＬＡで、論理回路を構成した場合に、常に位相のずれた
二つのクロックが必要であシ、１相目のクロックの立ち
上がシ時間と、２相目のクロックの立ち上がシ時間との
差は、ＡＮＤ論理の論理処理時間と同一（最高速動作）
かそれよシ長くしなければならない。従って、高速動作
の達成には、二つのクロックφｌ、φ２の時間遅れの制
御が困難であシ、従来、両クロ、りの時間遅れは動作マ
ージンを見込んで、長目に取られていたため、高速動作
には不向きであるという欠点があった。
（発明の目的）
本発明の目的は、ＯＲ論理部の動作開始用クロックを、
ＡＮＤ論理部の駆動クロックを用いて自動的に発生させ
て高速動作を可能としたＰＬＡを提供することにある。
ＡＮＤ論理部の駆動クロックを用いて自動的に発生させ
て高速動作を可能としたＰＬＡを提供することにある。
（発明の構成）
本発明は、第１のクロックによって論理動作を開始する
瓜論環部と、第２のクロ、りＫよって論理動作を開始す
るＯＲ論理部と、前記ＡＮＤ・論理の動作の完了と同時
に、前記第２のクロックを自動的に発生させるダミー回
路とを備えた事を特徴とするプログラム可能な論理アレ
イである。
瓜論環部と、第２のクロ、りＫよって論理動作を開始す
るＯＲ論理部と、前記ＡＮＤ・論理の動作の完了と同時
に、前記第２のクロックを自動的に発生させるダミー回
路とを備えた事を特徴とするプログラム可能な論理アレ
イである。
（発明の原理と作用）
ＡＮＤ論理部とＯＲ論理部とがともにＮＯＲ回路で構成
されたＰＬＡはもつと高速な動作が可能となる。
されたＰＬＡはもつと高速な動作が可能となる。
この構成のＰＬＡにおいては、Ｍ■論理とＯＲ論理駆動
用に別々のクロックが必要であったが、本発明はＡＮＤ
論理の論理動作完了に合わせて、ＯＲ論理部の論理動作
を開始させるクロックを、ＭΦ論理部に類似したダミー
回路を通して、最適時刻に自動的に発生させるものであ
る。これによって１．コンパクトで、且つ、高速なＰＬ
Ａが実現できる。
用に別々のクロックが必要であったが、本発明はＡＮＤ
論理の論理動作完了に合わせて、ＯＲ論理部の論理動作
を開始させるクロックを、ＭΦ論理部に類似したダミー
回路を通して、最適時刻に自動的に発生させるものであ
る。これによって１．コンパクトで、且つ、高速なＰＬ
Ａが実現できる。
（実施例）
以下、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第４図は本発明の概念を示すブロック図である。
本発明のＰＬＡは、従来のＭ■論理部とＯＲ論理部以外
に、ＭΦ論理部に類似したダミー論理回路を有している
。クロックφ１によシ、ＭΦ論理が開始され、この論理
の終了と同時Ｋ、ダミー論理回路を通して自動的に発生
されたクロックφ２がＯＲ論理を開始させ、全体のＰＬ
Ａ動作が終了する。
に、ＭΦ論理部に類似したダミー論理回路を有している
。クロックφ１によシ、ＭΦ論理が開始され、この論理
の終了と同時Ｋ、ダミー論理回路を通して自動的に発生
されたクロックφ２がＯＲ論理を開始させ、全体のＰＬ
Ａ動作が終了する。
第５図は本発明をＣ−ＭＯＳに適用した場合の一例を示
す回路図で、１はＭΦ論理部、２はＯＲ論理部、３はダ
ミー論理回路、Ｑｌｌ、Ｑ１２．Ｑ１３．Ｑ１４はＡＮ
Ｄ論理用ｎ−ＭＯＳＦＥＴ、Ｑ２１ 、Ｑ２２ 、Ｑ２
３はＯＲ論理用ｎ−ＭＯＳＦＥＴ、Ｑ３１．Ｑ３２．Ｑ
３３．Ｑ３４は充電用ｐ−ＭＯ８ＦＥＴ、Ｑ４１ 、Ｑ
４２ 、Ｑ４３ 、Ｑ４４は放電用ｎ−ＭＯ８ＦＥＴ％
Ｒ１、Ｒ２，Ｒ３，Ｒ４はインバータ、Ｑ１５゜Ｑ１６
はダミー論理回路内のｎ −ＭＯＳＦＥＴ、 Ｑ ２４
、Ｑ ２５はダミー用ｎ−ＭＯ８ＦＥＴ、 Ｑ ３５
は充電用ｐ−ＭＯ８ＦＩＴ １Ｑ４５は放電用ｎ−ＭＯ
８ＦＥＴ 、 Ｒ５は遅延用インバータをそれぞれ示す
、 ＡＮＤ論理部内のｎ−ＭＯＳＦＥＴ Ｑ ４１ 。
す回路図で、１はＭΦ論理部、２はＯＲ論理部、３はダ
ミー論理回路、Ｑｌｌ、Ｑ１２．Ｑ１３．Ｑ１４はＡＮ
Ｄ論理用ｎ−ＭＯＳＦＥＴ、Ｑ２１ 、Ｑ２２ 、Ｑ２
３はＯＲ論理用ｎ−ＭＯＳＦＥＴ、Ｑ３１．Ｑ３２．Ｑ
３３．Ｑ３４は充電用ｐ−ＭＯ８ＦＥＴ、Ｑ４１ 、Ｑ
４２ 、Ｑ４３ 、Ｑ４４は放電用ｎ−ＭＯ８ＦＥＴ％
Ｒ１、Ｒ２，Ｒ３，Ｒ４はインバータ、Ｑ１５゜Ｑ１６
はダミー論理回路内のｎ −ＭＯＳＦＥＴ、 Ｑ ２４
、Ｑ ２５はダミー用ｎ−ＭＯ８ＦＥＴ、 Ｑ ３５
は充電用ｐ−ＭＯ８ＦＩＴ １Ｑ４５は放電用ｎ−ＭＯ
８ＦＥＴ 、 Ｒ５は遅延用インバータをそれぞれ示す
、 ＡＮＤ論理部内のｎ−ＭＯＳＦＥＴ Ｑ ４１ 。
Ｑ４２及びｐ−ＭＯ８ＦＥＴ Ｑ ３１ 、 Ｑ ３２
とダミー論理回路内のｎ−ＭＯＳＦＥＴ Ｑ ４５及び
ｐ−ＭＯＳＦＥＴ Ｑ ３５のダートは、クロック信号
φ１に接続し、ＯＲ論理部内のｎ−ＭＯＳＦＥＴ Ｑ
４３ 、 Ｑ ４４及びｐ−ＭＯＳＦＥＴ Ｑ ３３
、 Ｑ ３４のゲートはダミー論理回路３の出力端子Ｎ
６に接続している。ダミー論理回路内のｎ −ＭＯＳＦ
ＥＴ Ｑ １５のダートは電源線ｖＤＤＫ％Ｑ１６のダ
ートは接地線ＧＮＤに接続している。ダミー用ｎ−ＭＯ
８ＦＥＴ Ｑ ２４とＱ２５とのダートは、ダミー論理
回路内のＮＯＲ回路の出力端子Ｎ５に結合し、それらの
ソース及びドレインは互いに結合してｒ−）容量として
ふるまう。本発明のＰＬＡの動作を第６図に示す動作波
形図を用いて説明する。時刻ｔｏにおいてクロック信号
φ１の電圧は低レベルに保持され、ＡＮＤ論理部内のＮ
ＯＲ回路の出力端子Ｎ１．Ｎ２及びダミー論理回、路内
の端子Ｎ５の電圧は高レベルに、端子Ｎ６の電圧は低レ
ベルに、ＯＲ論理部内のＮＯＲ回路の出力端子Ｎ３．Ｎ
４の電圧は高レベルに、・出力端子０１，０２の紙圧は
低レベルにそれぞれプリチャージされる。論理動作が始
まるｔｌ までに、入力信号１１．Ｉ２のレベルが予め
決められ、インバータＲ１、Ｒ２全通した反転信号とと
もに、ＡＮＤ論理部の入力として使われる。時刻ｔ１に
お。
とダミー論理回路内のｎ−ＭＯＳＦＥＴ Ｑ ４５及び
ｐ−ＭＯＳＦＥＴ Ｑ ３５のダートは、クロック信号
φ１に接続し、ＯＲ論理部内のｎ−ＭＯＳＦＥＴ Ｑ
４３ 、 Ｑ ４４及びｐ−ＭＯＳＦＥＴ Ｑ ３３
、 Ｑ ３４のゲートはダミー論理回路３の出力端子Ｎ
６に接続している。ダミー論理回路内のｎ −ＭＯＳＦ
ＥＴ Ｑ １５のダートは電源線ｖＤＤＫ％Ｑ１６のダ
ートは接地線ＧＮＤに接続している。ダミー用ｎ−ＭＯ
８ＦＥＴ Ｑ ２４とＱ２５とのダートは、ダミー論理
回路内のＮＯＲ回路の出力端子Ｎ５に結合し、それらの
ソース及びドレインは互いに結合してｒ−）容量として
ふるまう。本発明のＰＬＡの動作を第６図に示す動作波
形図を用いて説明する。時刻ｔｏにおいてクロック信号
φ１の電圧は低レベルに保持され、ＡＮＤ論理部内のＮ
ＯＲ回路の出力端子Ｎ１．Ｎ２及びダミー論理回、路内
の端子Ｎ５の電圧は高レベルに、端子Ｎ６の電圧は低レ
ベルに、ＯＲ論理部内のＮＯＲ回路の出力端子Ｎ３．Ｎ
４の電圧は高レベルに、・出力端子０１，０２の紙圧は
低レベルにそれぞれプリチャージされる。論理動作が始
まるｔｌ までに、入力信号１１．Ｉ２のレベルが予め
決められ、インバータＲ１、Ｒ２全通した反転信号とと
もに、ＡＮＤ論理部の入力として使われる。時刻ｔ１に
お。
いて、クロック信号φ１が低レベルから高レベルに上が
ると、放電用ｎ−ＭｐｓＦＥＴ Ｑ ４１ 、 Ｑ ４
２ 。
ると、放電用ｎ−ＭｐｓＦＥＴ Ｑ ４１ 、 Ｑ ４
２ 。
Ｑ４５が導通状態となシ、入力信号１１．Ｉ２に応じて
、端子Ｎｌ 、Ｎ２の電圧が時刻ｔｓにおいて決定され
る。例えば、入力信号のＩＩ 、１２がともに低レベル
の場合には、端子Ｎ１の電圧は高レベルに保持され続け
る一方、端子Ｎ２の電圧は低レベルに下がる。この動作
に平行して端子Ｎ５の電圧はｎ−ＭＯ８ＦＥＴＱ１５及
びＱ４５が導通しているので低レベルに下がシ、時刻ｔ
３に端子Ｎ６の電圧は低レベルから高レベルに上がる。
、端子Ｎｌ 、Ｎ２の電圧が時刻ｔｓにおいて決定され
る。例えば、入力信号のＩＩ 、１２がともに低レベル
の場合には、端子Ｎ１の電圧は高レベルに保持され続け
る一方、端子Ｎ２の電圧は低レベルに下がる。この動作
に平行して端子Ｎ５の電圧はｎ−ＭＯ８ＦＥＴＱ１５及
びＱ４５が導通しているので低レベルに下がシ、時刻ｔ
３に端子Ｎ６の電圧は低レベルから高レベルに上がる。
この結果、放電用ｎ−ＭＯ８ＦＥＴ Ｑ ４３ 、 Ｑ
４４が導通状態とな９、端子Ｎ１．Ｎ２の電圧に応じ
て端子Ｎ３ 、Ｎ４の電圧が時刻ｔ４に決定される。こ
こでは、端子Ｎｌの電圧が藁レベルで端子Ｎ２の電圧が
低レベルであるので、端子Ｎ３の電圧は低レベルに下が
る一方、端子Ｎ４の電圧は高レベルに保持され続ける。
４４が導通状態とな９、端子Ｎ１．Ｎ２の電圧に応じ
て端子Ｎ３ 、Ｎ４の電圧が時刻ｔ４に決定される。こ
こでは、端子Ｎｌの電圧が藁レベルで端子Ｎ２の電圧が
低レベルであるので、端子Ｎ３の電圧は低レベルに下が
る一方、端子Ｎ４の電圧は高レベルに保持され続ける。
この後、時刻ｔｓにおいて、出力端子０１の電圧は高レ
ベルに上がる一方、出力端子０２の電圧は低レベルを保
持し続ける。このようにして、０１＝１１・Ｉ２＋ Ｉ
Ｉ・Ｉ２ 、０２＝ ＩＩ・工２の論理処理が行なわれ
る。次に、時刻ｔ６において、クロック信号φ１が高レ
ベルから低レベルに下がると、上述したと同じような動
作過程を通じて時刻ｔｏのプリチャージ状態に戻る。
ベルに上がる一方、出力端子０２の電圧は低レベルを保
持し続ける。このようにして、０１＝１１・Ｉ２＋ Ｉ
Ｉ・Ｉ２ 、０２＝ ＩＩ・工２の論理処理が行なわれ
る。次に、時刻ｔ６において、クロック信号φ１が高レ
ベルから低レベルに下がると、上述したと同じような動
作過程を通じて時刻ｔｏのプリチャージ状態に戻る。
この動作過程において、時刻ｔ３は時刻ｔ２よ）少し遅
れているが、端子Ｎ５の寄生容量・又は、遅延用インバ
ータＲ５の大きさｔ−Ｍ節して、時刻ｔｓを時刻ｔ２と
同じにすることもできる。この場合がこのＰＬＡ Ｏ最
高速動作となる。第５図の本実施例では、端子Ｎ５の寄
生容量を端子Ｎ２と同じにするために、Ｎ０８回路のｒ
−）数及びダミー用ｎ−ＭＯ８ＦＥＴの数をそれぞれ２
ケとし、ｎ−ＭＯ８ＦＥＴＱ１６のｒ−トを接地して非
導通とし、ｎ −ＭＯＳ ＦＩＴＱ１５だけで端子Ｎ５
の電荷を放電するようにしている。ｎ−ＭＯＳＦＥＴ
Ｑ １５− Ｑ １６ Ｏｌ” −） ｔ”電源ｉＩＭ
ｖＤＤと接地線ＧＮＤとに接続する以外に、入力データ
■１と口、又は、Ｉ２と百にそれぞれ接続しても同じ動
作が実現できる。
れているが、端子Ｎ５の寄生容量・又は、遅延用インバ
ータＲ５の大きさｔ−Ｍ節して、時刻ｔｓを時刻ｔ２と
同じにすることもできる。この場合がこのＰＬＡ Ｏ最
高速動作となる。第５図の本実施例では、端子Ｎ５の寄
生容量を端子Ｎ２と同じにするために、Ｎ０８回路のｒ
−）数及びダミー用ｎ−ＭＯ８ＦＥＴの数をそれぞれ２
ケとし、ｎ−ＭＯ８ＦＥＴＱ１６のｒ−トを接地して非
導通とし、ｎ −ＭＯＳ ＦＩＴＱ１５だけで端子Ｎ５
の電荷を放電するようにしている。ｎ−ＭＯＳＦＥＴ
Ｑ １５− Ｑ １６ Ｏｌ” −） ｔ”電源ｉＩＭ
ｖＤＤと接地線ＧＮＤとに接続する以外に、入力データ
■１と口、又は、Ｉ２と百にそれぞれ接続しても同じ動
作が実現できる。
（発明の効果）
この一連の動作において、ＰＬＡの論理処理時間は時刻
ｔｉにおけるＩ１の立ち上りから時刻ｔ５における出力
端子０１，０２の電圧決定までであシ、論理動作は連続
的に行なわすると同時に、ダミー論理回路を最適に設計
することによって、最高速の論理処理時間全１相クロツ
クφ１で達成できる利点がある。このことは、本実施例
で示したＡＮＤ論理部とＯＲ論理部とをともに、ＮＯＲ
回路で実現した場合に、特に、烏速動作が可能となり、
実。
ｔｉにおけるＩ１の立ち上りから時刻ｔ５における出力
端子０１，０２の電圧決定までであシ、論理動作は連続
的に行なわすると同時に、ダミー論理回路を最適に設計
することによって、最高速の論理処理時間全１相クロツ
クφ１で達成できる利点がある。このことは、本実施例
で示したＡＮＤ論理部とＯＲ論理部とをともに、ＮＯＲ
回路で実現した場合に、特に、烏速動作が可能となり、
実。
用土、有利となる。
以上実施例では、説明を入出力端子数が２ケずつの場合
について行なったが、これは何も本発明を拘束するもの
ではなく、任意の数の入出力端子の場合についても成シ
立つ。但し、ＡＮＤ論理部の出力端子が多い場合には、
ダミー論理回路の出力端子Ｎ６の電圧が低レベルから高
レベルに上がる時刻ｔ３は、ＡＮＤ論理部内のＮＯＲ回
路の出力端子の電圧が、高レベルから低レベルに下がる
もつとも遅い時刻よシ、早くしないように設定しなけれ
ばならない。
について行なったが、これは何も本発明を拘束するもの
ではなく、任意の数の入出力端子の場合についても成シ
立つ。但し、ＡＮＤ論理部の出力端子が多い場合には、
ダミー論理回路の出力端子Ｎ６の電圧が低レベルから高
レベルに上がる時刻ｔ３は、ＡＮＤ論理部内のＮＯＲ回
路の出力端子の電圧が、高レベルから低レベルに下がる
もつとも遅い時刻よシ、早くしないように設定しなけれ
ばならない。
第１図は一般的なＰＬＡのブロック構成図、第２図は従
来のスタテイ、り型Ｃ−ＭＯ８ＰＬＡの回路図、第３図
は従来のダイナミック型Ｃ−ＭＯ８ＰＬＡの回路図、第
４図は本発明のＰＬＡのブロック構成図、第５図は本発
明をｃ−ｂｉｏｓに適用した場合の一実施例を示す回路
図、第６図は第５図のＰＬＡの動作を示す波形図でろる
。 図において、ｌはＡＮＤ論理部、２はＯＲ論理部、３は
ダミー論理回路、ＱはＭＯＳＦＥＴ 、 Ｒはインバー
タ、φはクロック信号、Ｎは端子、■は入力データ、０
は出力データ、ｔは時刻、ｖｏｌ）は電源線、ＧＮＤは
接地線を、それぞれ示す。 第１図 第２図
来のスタテイ、り型Ｃ−ＭＯ８ＰＬＡの回路図、第３図
は従来のダイナミック型Ｃ−ＭＯ８ＰＬＡの回路図、第
４図は本発明のＰＬＡのブロック構成図、第５図は本発
明をｃ−ｂｉｏｓに適用した場合の一実施例を示す回路
図、第６図は第５図のＰＬＡの動作を示す波形図でろる
。 図において、ｌはＡＮＤ論理部、２はＯＲ論理部、３は
ダミー論理回路、ＱはＭＯＳＦＥＴ 、 Ｒはインバー
タ、φはクロック信号、Ｎは端子、■は入力データ、０
は出力データ、ｔは時刻、ｖｏｌ）は電源線、ＧＮＤは
接地線を、それぞれ示す。 第１図 第２図
Claims (1)
- 第１のクロックによって論理動作を開始するＡＮＤ ｉ
環部と、第２のクロックによって論理動作を開始するＯ
Ｒ論理部と、前記ＡＮＤ論理の動作の完了と同時に１前
記第２のクロックを自動的に発生させるダミー回路とを
備えた事を特徴とするプログラム可能な論理アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089685A JPS60233933A (ja) | 1984-05-04 | 1984-05-04 | プログラム可能な論理アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089685A JPS60233933A (ja) | 1984-05-04 | 1984-05-04 | プログラム可能な論理アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60233933A true JPS60233933A (ja) | 1985-11-20 |
| JPH0578972B2 JPH0578972B2 (ja) | 1993-10-29 |
Family
ID=13977620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089685A Granted JPS60233933A (ja) | 1984-05-04 | 1984-05-04 | プログラム可能な論理アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233933A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154315A (ja) * | 1984-12-21 | 1986-07-14 | ナームローゼ フエンノートチヤツプ フイリツプス グロエイラムペンフアブリーケン | 無比率ｆｅｔプログラム可能論理配列 |
| JPS6333923A (ja) * | 1986-07-23 | 1988-02-13 | エイ・ティ・アンド・ティ・コーポレーション | Ｃｍｏｓプログラマブル論理配列 |
| JPS6397014A (ja) * | 1986-10-14 | 1988-04-27 | Matsushita Electric Ind Co Ltd | プログラマブルロジツクアレイ |
| JPS63177615A (ja) * | 1987-01-19 | 1988-07-21 | Oki Electric Ind Co Ltd | 半導体論理回路 |
| JPH01175414A (ja) * | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | 半導体集積回路 |
| JPH03231515A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | プログラマブル論理装置 |
-
1984
- 1984-05-04 JP JP59089685A patent/JPS60233933A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154315A (ja) * | 1984-12-21 | 1986-07-14 | ナームローゼ フエンノートチヤツプ フイリツプス グロエイラムペンフアブリーケン | 無比率ｆｅｔプログラム可能論理配列 |
| JPS6333923A (ja) * | 1986-07-23 | 1988-02-13 | エイ・ティ・アンド・ティ・コーポレーション | Ｃｍｏｓプログラマブル論理配列 |
| JPS6397014A (ja) * | 1986-10-14 | 1988-04-27 | Matsushita Electric Ind Co Ltd | プログラマブルロジツクアレイ |
| JPS63177615A (ja) * | 1987-01-19 | 1988-07-21 | Oki Electric Ind Co Ltd | 半導体論理回路 |
| JPH01175414A (ja) * | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | 半導体集積回路 |
| JPH03231515A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | プログラマブル論理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578972B2 (ja) | 1993-10-29 |
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