KR0140644B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법

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KR0140644B1 KR1019940000428A KR19940000428A KR0140644B1 KR 0140644 B1 KR0140644 B1 KR 0140644B1 KR 1019940000428 A KR1019940000428 A KR 1019940000428A KR 19940000428 A KR19940000428 A KR 19940000428A KR 0140644 B1 KR0140644 B1 KR 0140644B1
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문정환
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Abstract

본 발명은 반도체 메모리장치 및 이의 제조방법에 관한 것으로, 게이트전극(13), 게이트절연막(12), 소오스 및 드레인영역(S/D)으로 이루어지는 전송트랜지스터와 스토리지노드와 유전체막 및 플레이트전극으로 이루어지는 전하축적커패시터로 구성되는 메모리셀이 매트릭스형태로 배열되어 이루어지는 반도체 메모리장치에 있어서, 상기 전하축적 커패시터의 스토리지노드가 상기 전송트랜지스터 상부에 절연층(14)을 개재하여 상기 전송트랜지스터의 소오스 또는 드레인영역중의 어느 한쪽에 접속되어 형성된 실린더 형태의 하부전극(16)과, 상기 하부전극(16)상에 상기 하부전극과 연결되어 형성된 덮개 형태의 상부전극(19)으로 구성된 것을 특징으로 하는 반도체 메모리장치를 제공한다.
본 발명에 의하면, 반도체 메모리장치의 커패시터 스토리지노드를 상부의 덮개형태의 구조물과 하부의 실린더 형태의 구조물이 연결된 형태로 제조함으로써 3차원 공간구조를 효율적으로 활용하여 커패시터 용량을 증대시킬 수 있게 된다.

Description

반도체 메모리장치 및 그 제조방법
제 1 도는 종래의 실린더구조의 커패시터 스토리지노드를 갖춘 반도체 메모리장치 제조방법을 도시한 공정순서도.
제 2 도는 본 발명의 제 1 실시예에 의한 반도체 메모리장치 커패시터 구조를 도시한 단면도.
제 3 도는 본 발명의 제 1 실시예에 의한 반도체 메모리장치 커패시터의 스토리지노드 구조를 도시한 사시도.
제 4 도는 본 발명의 제 1 실시예에 의한 반도체 메모리장치 제조방법을 도시한 공정순서도.
제 5 도는 본 발명의 제 2 실시예에 의한 반도체 메모리장치 제조방법을 도시한 공정순서도.
제 6 도는 본 발명의 제 3 실시예에 의한 반도체 메모리장치 제조방법을 도시한 공정순서도.
제 7 도는 본 발명의 제 4 실시예에 의한 반도체 메모리장치 제조방법을 도시한 공정순서도.
제 8 도는 본 발명의 제 5 실시예에 의한 반도체 메모리장치 제조방법을 도시한 공정순서도.
제 9 도는 본 발명의 제 6 실시예에 의한 반도체 메모리장치 제조방법을 도시한 공정순서도.
제 10 도는 제 9 도의 본 발명의 제 6 실시예에 의해 제조된 반도체 메모리장치 커패시터의 스토리지전극부위를 도시한 사시도.
* 도면의 주요부분에 대한 부호의 설명 *
100. 반도체기판12. 게이트절연막
13. 게이트전극14. 제 1 절연충
15. 콘택홀16. 제 1 도전층
17. 제 2 절연층18,23,24. 측벽스페이서
19. 제 2 도전층20. 커패시터 스토리지노드
21. 커패시터 유전체막22. 커패시터 플레이트전극
25,26. 절연층PR1∼PR8. 포토레지스트패턴
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 대용량의 커패시터를 갖춘 반도체 메모리장치 및 이의 제조방법에 관한 것이다.
반도체장치의 발전에 따라 하나의 반도체칩상에 높은 집적도로서 많은 소자들을 집적시키는 작업이 활발하게 진행되어 오고 있다. 특히, DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자크기를 최소로 하기 위해 여러가지 다양한 셀구조가 제안되어 왔다.
고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성하는 것이 바람직하다. 이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭트랜지스터)에 연결되는 커패시터의 스토리지노드(storage node)에 저장된다. 따라서 반도체 메모리장치의 고집적화로 인해 메모리셀 크기가 작아지게 되면 이에 따라 커패시터 크기도 작아지게 되므로 스토리지노드에 저장할 수 있는 신호전하의 수도 감소되게 된다. 그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터용량 확보를 위해 메모리셀의 커패시터 스토리지노드가 어떤 정해진 값이상의 표면적을 가져야 한다.
따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 표면적을 가져야만 한다.
이와 같이 커패시터 스토리지노드의 표면적을 증대시키기 위해 여러가지 방법들이 제안되어 왔다.
3차원구조로 커패시터를 형성하는 것은 커패시터 스토리지노드 표면적을 증대시켜 커패시터 용량을 최대화시킬 수 있는 방법으로, 현재까지 핀(Fin)구조, 실린더(cylinder)구조, 박스(Box)구조 등과 같은 다양한 3차원구조의 커패시터가 제안되어 왔다.
이중에서 실린더구조는 단위면적에 대한 커패시터 용량을 최대한으로 확보할 수 있어 16M DRAM이상의 메모리소자에 적용이 가능하다.
일반적인 실린더형 커패시터 제조방법을 제 1 도를 참조하여 설명하면 다음과 같다.
먼저, 제 1 도 (a)에 도시된 바와 같이 필드산화막(2)에 의해 활성영역과 소자분리영역으로 구분된 반도체기판(1)상에 일반적인 MOS트랜지스터 제조공정에 의해 게이트전극(3)과 소오스 및 드레인영역(S/D)으로 이루어진 셀 트랜지스터를 형성한 후, 그 전면에 절연층(4)을 형성한다. 이어서 상기 절연층(4)을 선택적으로 식각하여 상기 셀트랜지스터의 소오스 또는 드레인영역을 노출시키는 콘택홀을 형성한다.
다음에 제 1 도 (b)에 도시된 바와 같이 상기 결과물 전면에 제 1 폴리실리콘층(5)을 1500-2000Å두께로 형성하고, 이 위에 산화막(6)을 5000-6000Å두께로 형성한 다음 커패시터 스토리지노드 형성용 마스크를 적용한 포토리소그래피공정을 통해 포토레지스트패턴(7)을 상기 산화막(6)상에 형성한다.
이어서 제 1 도 (c)에 도시된 바와 같이 상기 포토레지스트패턴(7)을 마스크로 하여 상기 산화막(6) 및 제 1 폴리실리콘층(5)을 스토리지노드패턴으로 식각한다.
다음에 제 1 도 (d)에 도시된 바와 같이 상기 포토레지스트패턴을 제거한 후, 결과물 전면에 제 2 폴리실리콘층(8)을 형성한 다음, 제 1 도 (e)에 도시된 바와 같이 상기 제 2 폴리실리콘층(8)을 에치백하여 상기 산화막(6) 및 제 1 폴리실리콘층(5) 측면에 제 2 폴리실리콘 측벽(8A)을 형성한다.
이어서 제 1 도 (f)에 도시된 바와 같이 상기 산화막을 제거해냄으로써 제 1 폴리실리콘층(5)과 제 2 폴리실리콘 측벽(8A)으로 이루어진 실린더구조의 커패시터 스토리지노드를 형성한다.
다음에 제 1 도 (g)에 도시된 바와 같이 상기 커패시터 스토리지노드 전표면에 커패시터 유전체막(9)을 형성한 다음, 커패시터 유전체막(9) 전면에 도전물질을 증착하여 커패시터 플레이트전극(10)을 형성함으로써 실린더구조의 커패시터를 완성한다.
상기 종래기술에 있어서는 커패시터 스토리지노드의 점유면적을 토대로 볼 때 스토리지노드패턴의 외곽부에만 실린더(제 1 도 (g)의 참조부호9로 도시된 측벽부)가 형성되어 실린더 내부에는 공간이 형성되므로 3차원 공간이용 측면에서 효율성이 떨어지게 된다.
본 발명은 종래의 실린더구조의 커패시터를 공간활용을 통하여 개량한 것으로, 본 발명의 목적은 대용량의 커패시터를 갖춘 반도체 메모리장치를 제공하는 데 있다.
본 발명의 다른 목적은 커패시터용량을 극대화시킬 수 있는 반도체 메모리장치 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 게이트전극(13), 게이트절연막(12), 소오스 및 드레인영역(S/D)으로 이루어지는 전송트랜지스터와 스토리지노드와 유전체막 및 플레이트전극으로 이루어지는 전하축적커패시터로 구성되는 메모리셀이 매트릭스형태로 배열되어 이루어지는 반도체 메모리장치에 있어서, 상기 전하축적 커패시터의 스토리지노드가 상기 전송트랜지스터 상부에 절연층(14)을 개재하여 상기 전송트랜지스터의 소오스 또는 드레인영역중의 어느 한쪽에 접속되어 형성된 실린더 형태의 하부전극(16)과, 상기 하부전극(16)상에 상기 하부전극과 연결되어 형성된 덮개 형태의 상부전극(19)으로 구성된 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 반도체기판(100)상에 게이트절연막(12), 게이트전극(13), 소오스 및 드레인영역(S/D)으로 이루어진 전송트랜지스터를 형성하는 단계와, 상기 전송트랜지스터가 형성된 반도체기판 전면에 제 1 절연층(14)을 형성하는 단계, 상기 제 1 절연층(14)을 선택적으로 식각하여 상기 전송트랜지스터의 소오스영역 또는 드레인영역중의 어느 한쪽을 노출시키는 단계, 상기 결과물 전면에 제 1 도전층(16)을 형성하는 단계, 상기 제 1 도전층(16)을 선택적으로 식각하여 부분적으로 단차가 형성되도록 하는 단계, 상기 제 1 도전층(16)상에 제 1 도전층 표면이 부분적으로 노출되도록 절연층을 선택적으로 형성하는 단계, 상기 결과물 전면에 제 2 도전층(19)을 형성하여 상기 제 1 도전층(16)과 부분적으로 접속되도록 하는 단계, 상기 제 2 도전층(19)을 소정의 스토리지노드패턴으로 패터닝하는 단계, 상기 제 1 도전층(16)상에 형성된 절연층을 제거하는 단계, 및 상기 제 1 도전층(16)을 상기 스토리지노드패턴으로 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명의 반도체 메모리장치 커패시터는 커패시터 스토리지노드가 실린더 형태의 하부구조와 실린더 내부공간에 형성되는 상부구조로 된 복합구조를 가짐으로써 커패시터 용량을 극대화시킬 수 있도록 한 것이다.
먼저, 제 2 도 내지 제 4 도를 참조하여 본 발명의 제 1 실시예를 설명한다.
일반적인 DRAM셀은 전송트랜지스터와 전하축적 커패시터로 구성되며 전송트랜지스터는 게이트전극, 게이트절연막, 소오스 및 드레인전극으로 구성된다. 전하축적 커패시터는 전송트랜지스터에서 전송된 전하를 축적하는 역할을 하는 것으로, 커패시터의 스토리지전극이 전송트랜지스터의 드레인 또는 소오스전극에 연결된다.
제 2 도에 도시된 바와 같이 본 발명의 제 1 실시예에 의한 반도체 메모리장치는 상기한 바와 같이 게이트전극(13), 게이트절연막(12), 소오스 및 드레인전극(S/D)으로 구성된 전송트랜지스터와 절연층(14)을 개재하여 상기 전송트랜지스터 상부에 형성되며 전송트랜지스터의 소오스 또는 드레인전극(S/D)에 연결된 커패시터 스토리지전극(21)를 갖추고 있는 바, 상기 커패시터 스토리지전극(21)은 상기한 바와 같이 전송트랜지스터의 소오스 또는 드레인전극(S/D)에 연결된 실린더형태의 하부구조와 이 하부구조 내부공간에 형성된 덮개형태의 상부구조로 이루어져 있다.
제 3 도는 본 발명의 제 1 실시예에 의한 반도체 메모리장치의 커패시터 스토리지전극부위만을 도시한 사시도이다.
제 3 도에서 볼 수 있는 바와 같이 본 발명에 의한 반도체 메모리장치 커패시터는 실린더 형태의 구조물(16) 내부에 또하나의 덮개형태의 구조물(19)이 형성되어 이들이 함께 커패시터 스토리지전극을 구성하게 되므로 커패시터 유효면적을 최대한 증대시킬 수 있다. 따라서 커패시터 용량 또한 최대화시킬 수 있게 된다.
상기 제 2 도의 본 발명의 제 1 실시예에 따른 반도체 메모리장치 제조방법을 제 4 도를 참조하여 설명하면 다음과 같다.
먼저, 제 4 도 (a)에 도시된 바와 같이 반도체기판(100)상에 통상의 LOCOS(Local Oxidation of Silicon)공정을 통해 4000Å정도 두께의 소자분리용 필드산화막(11)을 형성하여 소자분리영역과 활성영역을 정의한 후, 결과물 전면에 산화공정에 의해 100Å∼200Å정도 두께의 게이트산화막(12)을 형성한다.
이후, 전면에 화학기상증착(CVD;Chemical Vapor Deposition)방법으로 3000Å∼4000Å정도 두께로 불순물이 도핑된 폴리실리콘층을 형성한 후 소정의 게이트전극패턴으로 패터닝하여 게이트전극(13)을 형성한다.
이어서 As+이온 등의 불순물 이온을 1014∼1015㎝-3의 농도로 60∼80KeV의 가속에너지에 의해 기판에 주입하고 열처리하여 n형 불순물 확산영역을 형성함으로써 소오스 및 드레인전극(S/D)을 형성한다.
이와 같이 하여 게이트전극(13), 게이트절연막(12), 소오스 및 드레인전극(S/D)으로 이루어진 전송트랜지스터를 형성한다.
다음에 상기 전송트랜지스터가 형성된 반도체기판 전면에 제 1 절연층(14)으로서, 예컨대 산화막 또는 질화막을 CVD 또는 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition)방법으로 형성한다. 이어서 상기 제 1 절연층(14)을 사진식각공정에 의해 선택적으로 식각하여 상기 전송트랜지스터의 소오스 또는 드레인전극(S/D)을 노출시키는 콘택홀(15)을 형성한다.
이어서 제 4 도 (b)에 도시된 바와 같이 상기 제 1 절연층(14)이 형성된 반도체기판(100) 전면에 제 1 도전층(16)으로서, 예컨대 520℃∼620℃의 온도에서 LPCVD방법에 의해 SiH4또는 Si2H6와 PH3가스를 사용하여 도핑된 비정질실리콘층 또는 폴리실리콘층을 3000Å∼5000Å정도의 두께로 형성한다. 이 때, 상기 제 1 도전층의 적정두께는 상기 형성된 콘택홀(15)이 채워질 수 있는 두께, 즉, 콘택홀 반지름 이상의 두께로 한다.
이어서 상기 제 1 도전층(16)상에 제 2 절연층(17)으로서, 예컨대 산화막 또는 질화막을 CVD 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법에 의해 1000Å정도의 두께로 형성한다.
다음에 제 4 도 (c)에 도시된 바와 같이 상기 제 2 절연층(17)상에 포토레지스트(PR1)를 도포한 후, 이를 사진식각공정을 통해 소정패턴으로 패터닝한 다음 이 포토레지스트패턴을 마스크로 하여 상기 제 2 절연층(17)과 제 1 도전층(16)을 반응성 이온식각(RIE;Reactive Ion Etching)과 같은 이방성 건식식각방법을 통해 선택적으로 식각한다. 이 때, 상기 제 2 절연층(17)은 CF4와 H2를 포함하는 가스를 사용하여 식각하고, 제 1 도전층(16)인 실리콘층은 CCl2와 O2등의 가스를 사용하여 식각한다. 상기 제 1 도 전층(16)은 도시된 바와 같이 실린더 측벽높이에 해당하는 단차를 형성하기 위해 일정한 두께로 식각하고 실린더 바닥이 될 부분은 남도록 한다.
이어서 제 4 도 (d)에 도시된 바와 같이 상기 포토레지스트패턴을 제거한 후, 그 결과물 전면에 제 3 절연층(18)으로서, 예컨대 산화막 또는 질화막을 CVD 또는 PECVD 방법으로 약 1000Å 두께로 형성한 다음 마스크없이 에치백(Etchback)공정을 행하여 상기 제 2 절연층(17) 및 제 1 도전층(16)의 식각된 측면에 측벽스페이서(18)를 형성한다.
이어서 결과물 전면에 제 2 도전층(19)으로서, 예컨대 LPCVD방법을 통해 도핑된 실리콘층을 1000Å정도의 두께로 형성한다.
다음에 제 4 도 (e)에 도시된 바와 같이 상기 제 2 도전층(19)상에 포토레지스트(PR2)를 도포한 후, 이를 사진식각공정을 통해 소정의 커패시터 스토리지전극패턴으로 패터닝한다.
이어서 상기 포토레지스트패턴(PR2)을 마스크로 하여 상기 제 2 도전층(19)을 선택적으로 식각하여 상기 제 2 절연층(17)을 노출시킨 후, 제 2 절연층(17)과 측벽스페이서(19)를 습식식각에 의해 제거한다. 이 때 절연층이 산화막인 경우에는 불산(HF)을 포함하는 용액을 이용하고, 질화막인 경우에는 인산(H3PO4)을 포함하는 용액을 이용하여 습식식각을 행한다.
계속해서 상기 제 3 절연층 및 측벽스페이서를 완전히 제거한 후, 이에 따라 노출되는 상기 제 1 도전층(16)을 상기 포토레지스트패턴(PR2)을 마스크로 하여 선택적으로 식각한다.
이어서 제 4 도 (f)에 도시된 바와 같이 상기 포토레지스트패턴을 제거함으로써 실린더 형태의 하부구조(16)와 이 하부구조 실린더 내부에 그 하부가 연결된 덮개형태의 상부구조(19)로 이루어진 커패시터 스토리지전극(20)을 완성한다.
다음에 상기 커패시터 스토리지전극(20) 전표면에 커패시터 유전체막(21)을 형성하고, 그 전면에 도전물질을 증착하고 패터닝하여 커패시터 플레이트전극(22)을 형성함으로써 제 2 도에 도시된 바와 같은 본 발명의 제 1 실시예에 따른 반도체 메모리장치 커패시터가 완성된다.
다음에 제 5 도를 참조하여 본 발명의 제 2 실시예를 설명한다.
본 발명의 제 2 실시예에 의한 반도체 메모리장치 제조방법은 우선, 상기 제 1 실시예의 공정을 도시한 제 4 도 (a) 내지 (c)의 공정과 동일한 공정에 따라 상기 제 2 절연층(17)상에 포토레지스트(PR1)를 도포한 후, 이를 사진식각공정을 통해 소정패턴으로 패터닝한 후, 제 5 도 (a)에 도시된 바와 같이 상기 포토레지스트패턴(제 5 도에는 도시되지 않음)을 마스크로 하여 상기 제 2 절연층(17)을 반응성 이온식각(RIE;Reactive Ion Etching)과 같은 이방성 건식식각방법을 통해 CF4와 H2를 포함하는 가스를 사용하여 선택적으로 식각한다. 이어서 상기 제 1 도전층(16)을 먼저 등방성식각에 의해 식각한 다음 제 5 도 (b)에 도시한 바와 같이 이방성식각하여 제 1 도전층(16)에 언더컷(undercut)이 발생하도록 하여 실린더 내부의 측벽형상을 만든 후, 제 4 도 (d) 내지 (f)의 공정과 동일한 공정에 의해 본 발명의 제 2 실시예에 따른 반도체 메모리장치의 커패시터를 완성한다.
한편, 상기 제 2 실시예에서 제 5 도 (a)와 같이 제 1 도전층(16)의 등방성식각만을 행한 후, 이후의 공정을 진행할 수도 있다.
다음에 제 6 도를 참조하여 본 발명의 제 3 실시예에 의한 반도체 메모리장치 제조방법을 설명한다.
먼저, 제 6 도 (a)에 도시된 바와 같이 반도체기판(100)상에 통상의 LOCOS (Local Oxidation of Silicon)공정을 통해 4000Å정도 두께의 소자분리용 필드산화막(11)을 형성하여 소자분리영역과 활성영역을 정의한 후, 결과물 전면에 산화공정에 의해 100Å∼200Å정도 두께의 게이트산화막(12)을 형성한다.
이후, 전면에 화학기상증착(CVD;Chemical Vapor Deposition)방법으로 3000Å∼4000Å정도 두께로 불순물이 도핑된 폴리실리콘층을 형성한 후 소정의 게이트전극패턴으로 패터닝하여 게이트전극(13)을 형성한다.
이어서 As+이온 등의 불순물 이온을 1014∼1015㎝-3의 농도로 60∼80KeV의 가속에너지에 의해 기판에 주입하고 열처리하여 n형 불순물 확산영역을 형성함으로써 소오스 및 드레인전극(S/D)을 형성한다.
이와 같이 하여 게이트전극(13), 게이트절연막(12), 소오스 및 드레인전극(S/D)으로 이루어진 전송트랜지스터를 형성한다.
다음에 상기 전송트랜지스터가 형성된 반도체기판 전면에 제 1 절연층(14)으로서, 예컨대 산화막 또는 질화막을 CVD 또는 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition)방법으로 형성한다. 이어서 상기 제 1 절연층(14)을 사진식각공정에 의해 선택적으로 식각하여 상기 전송트랜지스터의 소오스 또는 드레인전극(S/D)을 노출시키는 콘택홀(15)을 형성한다.
이어서 제 6 도 (b)에 도시된 바와 같이 상기 제 1 절연층(14)이 형성된 반도체기판(100) 전면에 제 1 도전층(16)으로서, 예컨대 520℃∼620℃의 온도에서 LPCVD방법에 의해 SiH4또는 Si2H6와 PH3가스를 사용하여 도핑된 비정질실리콘층 또는 폴리실리콘층을 3000Å∼5000Å정도의 두께로 형성한다. 이 때, 상기 제 1 도전층의 적정두께는 상기 형성된 콘택홀(15)이 채워질 수 있는 두께, 즉, 콘택홀 반지름 이상의 두께로 한다.
이어서 제 6 도 (c)에 도시된 바와 같이 포토레지스트(PR1)를 도포한 후, 이를 사진식각공정을 통해 소정패턴으로 패터닝한 다음 이 포토레지스트패턴을 마스크로 하여 상기 제 1 도전층(16)을 반응성 이온식각(RIE;Reactive Ion Etching)과 같은 이방성 건식식각방법을 통해 선택적으로 식각한다. 이 때, 상기 제 1 도전층(16)인 실리콘층은 CCl2와 O2등의 가스를 사용하여 식각한다. 상기 제 1 도전층(16)은 도시된 바와 같이 실린더 측벽높이에 해당하는 단차를 형성하기 위해 일정한 두께로 식각하고 실린더 바닥이 될 부분은 남도록 한다.
다음에 제 6 도 (d)에 도시된 바와 같이 상기 포토레지스트패턴을 제거한 후, 그 결과물 전면에 제 2 절연층(17)으로서, 예컨대 산화막 또는 질화막을 CVD 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법에 의해 약 1000Å정도의 두께로 형성한다. 이어서 상기 제 2 절연층(17)상에 포토레지스트(PR3)를 도포한 후, 사진식각공정을 통해 소정의 패턴으로 패터닝한다.
이어서 제 6 도 (e)에 도시된 바와 같이 상기 포토레지스트패턴(PR3)을 마스크로 하여 상기 제 2 절연층(17)을 선택적으로 식각하여 상기 제 1 도전층(16)의 일부분을 노출시킨 후, 그 결과물 전면에 제 2 도전층(19)으로서, 예컨대 LPCVD방법을 통해 도핑된 실리콘층을 1000Å정도의 두께로 형성한다.
다음에 제 6 도 (f)에 도시된 바와 같이 상기 제 2 도전층(19)상에 포토레지스트(PR2)를 도포한 후, 이를 사진식각공정을 통해 소정의 커패시터 스토리지전극패턴으로 패터닝한다.
이어서 상기 포토레지스트패턴(PR2)을 마스크로 하여 상기 제 2 도전층(19)을 선택적으로 식각하여 상기 제 2 절연층(17)을 노출시킨 후, 제 2 절연층(17)을 습식식각에 의해 제거한다. 이 때 절연층이 산화막인 경우에는 불산(HF)을 포함하는 용액을 이용하고, 질화막인 경우에는 인산(H3PO4)을 포함하는 용액을 이용하여 습식식각을 행한다.
계속해서 제 6 도 (g)에 도시된 바와 같이 상기 제 2 절연층을 제거함에 따라 노출되는 상기 제 1 도전층(16)을 상기 포토레지스트패턴(PR2)을 마스크로 하여 선택적으로 식각한 다음 상기 포토레지스트패턴을 제거함으로써 실린더 형태의 하부구조(16)와 이 하부구조 실린더 내부에 그 하부가 연결된 덮개형태의 상부구조(19)로 이루어진 커패시터 스토리지전극(20)을 완성하고, 계속해서 상기 커패시터 스토리지전극(20) 전표면에 커패시터 유전체막(21)을 형성하고, 그 전면에 도전물질을 증착하고 패터닝하여 커패시터 플레이트전극(22)을 형성함으로써 본 발명의 제 3 실시예에 따른 반도체 메모리장치 커패시터를 완성한다.
다음에 제 7 도를 참조하여 본 발명의 제 4 실시예에 따른 반도체 메모리장치 제조방법을 설명한다.
먼저, 상기 제 1 실시예 내지 제 3 실시예와 동일한 방법에 의해 반도체기판상에 게이트전극(13), 게이트절연막(12), 소오스 및 드레인전극(S/D)으로 이루어진 전송트랜지스터를 형성한 다음, 상기 전송트랜지스터가 형성된 반도체기판 전면에 제 1 절연층(14)으로서, 예컨대 산화막 또는 질화막을 CVD 또는 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition)방법으로 형성하고, 상기 제 1 절연층(14)을 사진식각공정에 의해 선택적으로 식각하여 상기 전송트랜지스터의 소오스 또는 드레인전극(S/D)을 노출시키는 콘택홀(15)을 형성한다.
이어서 제 7 도 (a)에 도시된 바와 같이 상기 제 1 절연층(14)이 형성된 반도체기판(100) 전면에 제 1 도전층(16)으로서, 예컨대 520℃∼620℃의 온도에서 LPCVD방법에 의해 SiH4또는 Si2H6와 PH3가스를 사용하여 도핑된 비정질실리콘층 또는 폴리실리콘층을 3000Å∼5000Å정도의 두께로 형성한다. 이 때, 상기 제 1 도전층(16)의 적정두께는 상기 형성된 콘택홀(15)이 채워질 수 있는 두께, 즉, 콘택홀 반지름 이상의 두께로 한다.
다음에 상기 제 1 도전층(16)상에 포토레지스트(PR4)를 도포한 다음 사진식각공정에 의해 상기 포토레지스트를 패터닝하여 소정의 포토레지스트패턴(PR4)을 형성한 후, 이를 마스크로 하여 상기 제 1 도전층(16)을 식각한다. 이 때, 상기 제 1 도전층(16을 완전히 식각하지 않고 일정두께만을 식각하여 제 1 도전층에 단차가 형성되도록 한다.
이어서 제 7 도 (b)에 도시된 바와 같이 상기 포토레지스트패턴(PR4)을 제거한 후, 그 결과물 전면에 절연층으로서, 예컨대 산화막 또는 질화막을 CVD 또는 PECVD방법에 의해 약 1000Å정도의 두께로 형성한 다음 마스크없이 에치백공정을 행하여 상기 제 1 도전층(16)의 단차부위에 제 1 측벽스페이서(23)를 형성한다.
이어서 제 7 도 (c)에 도시된 바와 같이 상기 제 1 측벽스페이서(23)를 마스크로 하여 상기 제 1 도전층(16)을 형성하고자 하는 실린더 측벽높이에 해당하는 만큼 일정두께 식각해낸다.
이어서 제 7 도 (d)에 도시된 바와 같이 상기 결과물 전면에 다시 절연층으로서, 예컨대 산화막 또는 질화막을 CVD 또는 PECVD방법에 의해 약 1000Å정도의 두께로 형성한 다음 마스크없이 에치백공정을 행하여 상기 제 1 도전층(16)의 단차부위에 제2 측벽스페이서(24)를 형성한다.
이어서 제 7 도 (e)에 도시된 바와 같이 상기 결과물 전면에 제 2 도전층(19)으로서, 예컨대 LPCVD방법을 통해 도핑된 실리콘층을 1000Å정도의 두께로 형성한다.
다음에 제 7 도 (f)에 도시된 바와 같이 상기 제 2 도전층(19)상에 포토레지스트(PR2)를 도포한 후, 이를 사진식각공정을 통해 소정의 커패시터 스토리지전극패턴으로 패터닝한다.
이어서 상기 포토레지스트패턴(PR2)을 마스크로 하여 상기 제 2 도전층(19)을 선택적으로 식각하고 이에 따라 노출되는 상기 제 1 측벽스페이서(23) 및 제 2 측벽스페이서(24)를 습식식각에 의해 제거한다. 이 때 상기 제 1 및 제 2 측벽스페이서가 산화막인 경우에는 불산(HF)을 포함하는 용액을 이용하고, 질화막인 경우에는 인산(H3PO4)을 포함하는 용액을 이용하여 습식식각을 행한다.
계속해서 상기 측벽스페이서를 완전히 제거한 후, 이에 따라 노출되는 상기 제 1 도전층(16)을 상기 포토레지스트패턴(PR2)을 마스크로 하여 선택적으로 식각한다.
이어서 제 7 도 (g)에 도시된 바와 같이 상기 포토레지스트패턴을 제거함으로써 실린더 형태의 하부구조(16)와 이 하부구조 실린더 내부에 그 하부가 연결된 덮개형태의 상부구조(19)로 이루어진 커패시터 스토리지전극(20)을 완성한다.
다음에 상기 커패시터 스토리지전극(20) 전표면에 커패시터 유전체막(21)을 형성하고, 그 전면에 도전물질을 증착하고 패터닝하여 커패시터 플레이트전극(22)을 형성함으로써 본 발명의 제 4 실시예에 따른 반도체 메모리장치 커패시터를 완성한다.
다음에 제 8 도를 참조하여 본 발명의 제 5 실시예에 의한 반도체 메모리장치 제조방법을 설명한다.
먼저, 상기 제 1 실시예 내지 제 3 실시예와 동일한 방법에 의해 반도체기판상에 게이트전극(13), 게이트절연막(12), 소오스 및 드레인전극(S/D)으로 이루어진 전송트랜지스터를 형성한 다음, 상기 전송트랜지스터가 형성된 반도체기판 전면에 제 1 절연층(14)으로서, 예컨대 산화막 또는 질화막을 CVD 또는 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition)방법으로 형성하고, 상기 제 1 절연층(14)을 사진식각공정에 의해 선택적으로 식각하여 상기 전송트랜지스터의 소오스 또는 드레인전극(S/D)을 노출시키는 콘택홀(15)을 형성한다.
이어서 제 8 도 (a)에 도시된 바와 같이 상기 제 1 절연층(14)이 형성된 반도체기판(100) 전면에 제 1 도전층(16)으로서, 예컨대 520℃∼620℃의 온도에서 LPCVD방법에 의해 SiH4또는 Si2H6와 PH3가스를 사용하여 도핑된 비정질실리콘층 또는 폴리실리콘층을 3000Å∼5000Å정도의 두께로 형성한다. 이 때, 상기 제 1 도전층(16)의 적정두께는 상기 형성된 콘택홀(15)이 채워질 수 있는 두께, 즉, 콘택홀 반지름 이상의 두께로 한다.
다음에 상기 제 1 도전층(16)상에 포토레지스트(PR4)를 도포한 다음 사진식각공정에 의해 상기 포토레지스트를 패터닝하여 소정의 포토레지스트패턴(PR4)을 형성한 후, 이를 마스크로 하여 상기 제 1 도전층(16)을 식각한다. 이 때, 상기 제 1 도전층(16)을 완전히 식각하지 않고 일정두께만을 식각하여 제 1 도전층에 단차가 형성되도록 한다.
이어서 제 8도 (b)에 도시된 바와 같이 상기 포토레지스트패턴(PR4)을 제거한 후, 그 결과물 전면에 절연층으로서, 질화막을 CVD 또는 PECVD방법에 의해 1000Å정도의 두께로 형성한 다음 이 위에 포토레지스트를 도포하고 사진식각공정에 의해 패터닝하여 소정의 포토레지스트패턴(PR5)을 형성하여 이를 마스크로 하여 상기 질화막(5)을 선택적으로 식각하여 상기 제 1 도전층(16)의 일정부위를 노출시킨다.
이어서 제 8 도 (c)에 도시된 바와 같이 상기 질화막(25)을 마스크로 하여 상기 노출된 부위의 제 1 도전층(16)을 이방성식각에 의해 선택적으로 일정두께 식각해낸다.
다음에 제 8 도 (d)에 도시된 바와 같이 상기 결과물 전면에 제 2 도전층(19)으로서, 예컨대 LPCVD방법을 통해 도핑된 실리콘층을 1000Å정도의 두께로 형성한다.
다음에 제 8 도 (e)에 도시된 바와 같이 상기 결과물 전면에 포토레지스트를 도포한 후 사진식각공정에 의해 소정의 포토레지스트패턴(PR6)을 형성한 후, 이를 마스크로 하여 상기 제 2 도전층(19)과 질화막(25)를 이방성 건식식각하여 상기 제 1 도전층(16)의 단차부위에 측벽스페이서(25A)를 형성한다.
이어서 제 8 도 (f)에 도시된 바와 같이 상기 포토레지스트패턴(PR6)과 측벽스페이서(25A)를 마스크로 하여 상기 제 1 도전층(16)을 일정두께 식각해낸 후, 상기 포토레지스트패턴을 제거한다.
다음에 제 8 도 (g)에 도시된 바와 같이 상기 제 2 도전층(19)과 제 1 도전층(16)사이에 잔존하는 질화막(25) 및 측벽스페이서(25A)를 습식식각에 의해 제거함으로써 이중실린더 복합형태의 커패시터 스토리지전극(20)을 완성한다.
이후, 상술한 실시예들과 동일한 공정에 의해 상기 커패시터 스토리지전극(20) 전표면에 커패시터 유전체막을 형성하고, 그 전면에 도전물질을 증착하고 패터닝하여 커패시터 플레이트전극을 형성함으로써 본 발명의 제 5 실시예에 따른 반도체 메모리장치 커패시터를 완성한다.
다음에 제 9 도를 참조하여 본 발명의 제 6 실시예에 따른 반도체 메모리장치 제조방법을 설명한다.
먼저, 상기 실시예들과 동일한 방법에 의해 반도체기판상에 게이트전극(13), 게이트절연막(12), 소오스 및 드레인전극(S/D)으로 이루어진 전송트랜지스터를 형성한 다음, 상기 전송트랜지스터가 형성된 반도체기판 전면에 제 1 절연층(14)으로서, 예컨대 산화막 또는 질화막을 CVD 또는 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition)방법으로 형성하고, 상기 제 1 절연층(14)을 사진식각공정에 의해 선택적으로 식각하여 상기 전송트랜지스터의 소오스 또는 드레인전극(S/D)을 노출시키는 콘택홀(15)을 형성한다.
이어서 제 9 도 (a)에 도시된 바와 같이 상기 결과물 전면에 제 1 도전층(16)으로서, 예컨대 520℃∼620℃의 온도에서 LPCVD방법에 의해 SiH4또는 Si2H6와 PH3가스를 사용하여 도핑된 비정질실리콘층 또는 폴리실리콘층을 1000Å정도의 두께로 형성한 후, 이 위에 절연층(26)으로서, 산화막 또는 질화막을 CVD 또는 PECVD방법에 의해 1000Å정도의 두께로 형성한다.
다음에 제 9 도 (b)에 도시된 바와 같이 상기 절연층(26)상에 포토레지스트를 도포하고 사진식각공정에 의해 패터닝하여 소정의 포토레지스트패턴(PR7)을 형성하여 이를 마스크로 하여 상기 절연층(26)을 선택적으로 식각해낸다.
이어서 제 9 도 (c)에 도시된 바와 같이 상기 포토레지스트패턴(PR7)을 마스크로 하여 상기 제 1 도전층(16)을 이방성식각에 의해 선택적으로 식각한 후, 상기 포토레지스트패턴을 제거해낸다.
다음에 제 9 도 (d)에 도시된 바와 같이 상기 결과물 전면에 제 2 도전층(19)으로서, 예컨대 LPCVD방법을 통해 도핑된 실리콘층을 1000Å정도의 두께로 형성한다.
다음에 제 9 도 (e)에 도시된 바와 같이 상기 제 2 도전층(19) 전면에 포토레지스트를 도포한 후 사진식각공정에 의해 상기 절연층패턴(26)보다 작은 크기의 포토레지스트패턴(PR8)을 형성한 후, 이를 마스크로 하여 상기 제 2 도전층(19)을 식각하여 상기 절연층(16)을 부분적으로 노출시킴과 동시에 상기 절연층(26) 측면에 제 2 도전층으로 된 측벽스페이서(19A)가 형성되도록 한다.
이어서 제 9 도 (f)에 도시된 바와 같이 상기 포토레지스트패턴(PR7)을 제거한다.
다음에 제 9 도 (g)에 도시된 바와 같이 상기 절연층(26)을 습식식각에 의해 제거함으로써 하부의 실린더 형태의 구조물(16)과 상부의 덮개형태의 구조물(19, 19A)이 연결되어 이루어진 커패시터 스토리지전극(20)을 완성한다.
제 10 도는 제 9 도 (g)의 단면도로 나타낸 스토리지전극(20)부위를 사시도로 나타낸 것으로, 상부의 제 2 도전층(19)이 제 2 도전층 측벽스페이서(19A)와 연결된 하부의 제 1 도전층(16)과 일부(X)에서 측벽을 통해 부분적으로 연결된 구조를 나타낸 것이다.
이후, 상술한 실시예들과 동일한 공정에 의해 상기 커패시터 스토리지전극(20) 전표면에 커패시터 유전체막을 형성하고, 그 전면에 도전물질을 증착하고 패터닝하여 커패시터 플레이트전극을 형성함으로써 본 발명의 제 6 실시예에 따른 반도체 메모리장치 커패시터를 완성한다.
이상 상술한 바와 같이 본 발명에 의하면, 반도체 메모리장치의 커패시터 스토리지노드를 상부의 덮개형태의 구조물과 하부의 실린더 형태의 구조물이 연결된 형태로 제조함으로써 3차원 공간구조를 효율적으로 활용하여 커패시터 용량을 증대시킬 수 있게 된다.

Claims (20)

  1. 게이트전극, 게이트절연막, 소오스 및 드레인영역으로 이루어지는 전송트랜지스터와 스토리지노드와 유전체막 및 플레이트전극으로 이루어지는 전하축적 커패시터로 구성되는 메모리셀이 매트릭스형태로 배열되어 이루어지는 반도체 메모리장치에 있어서,
    상기 전하축적 커패시터의 스토리지노드가 상기 전송트랜지스터의 상부에 절연층을 개재하여 상기 전송트랜지스터의 소오스 또는 드레인영역중의 어느 한쪽에 접속되어 형성된 실린더 형태의 하부전극과,
    상기 하부전극상에 일정공간의 간격을 가지며, 상기 하부전극의 외곽 일측에서 도전성측벽에 의해 연결되어 형성된 덮개 형태의 상부전극으로 구성된 것을 특징으로 하는 반도체 메모리장치.
  2. 반도체기판상에 게이트절연막, 게이트전극, 소오스 및 드레인영역으로 이루어진 전송트랜지스터를 형성하는 단계와,
    상기 전송트랜지스터가 형성된 반도체기판 전면에 제 1 절연층을 형성하는 단계,
    상기 제 1 절연층을 선택적으로 식각하여 상기 전송트랜지스터의 소오스영역 또는 드레인영역중의 어느 한쪽을 노출시키는 단계,
    상기 결과물 전면에 제 1 도전층을 형성하는 단계,
    상기 제 1 도전층을 선택적으로 식각하여 부분적으로 단차가 형성되도록 하는 단계,
    상기 제 1 도전층상에 제 1 도전층 표면이 부분적으로 노출되도록 절연층을 선택적으로 형성하는 단계,
    상기 결과물 전면에 제 2 도전층을 형성하여 상기 제 1 도전층과 부분적으로 접속되도록 하는 단계,
    상기 제 2 도전층을 소정의 스토리지노드패턴으로 패터닝하는 단계,
    상기 제 1 도전층상에 형성된 절연층을 제거하는 단계, 및
    상기 제 1 도전층을 상기 스토리지노드패턴으로 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  3. 제 2 항에 있어서, 상기 제 1 도전층을 선택적으로 식각하여 부분적으로 단차가 형성되도록 하는 단계는 상기 제 1 도전층상에 절연층을 형성하는 공정과, 상기 절연층을 사진식각공정을 통해 소정패턴으로 패터닝하는 공정, 상기 절연층패턴을 마스크로 하여 상기 제 1 도전층의 중심부위를 일정깊이로 식각하는 공정으로 이루어짐을 특징으로 하는 반도체 메모리장치 제조방법.
  4. 제 3 항에 있어서, 상기 절연층패턴을 마스크로 하여 제 1 도전층을 식각하는 공정은 이방성 건식식각에 의해 행하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  5. 제 3 항에 있어서, 상기 절연층패턴을 마스크로 하여 제 1 도전층을 식각하는 공정은 등방성식각에 의해 행하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  6. 제 3 항에 있어서, 상기 절연층패턴을 마스크로 하여 제 1 도전층을 식각하는 공정은 등방성식각과 이방성식각을 조합하여 행하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  7. 제 2 항에 있어서, 상기 제 1 도전층상에 제 1 도전층 표면이 부분적으로 노출되도록 절연층을 선택적으로 형성하는 단계는 상기 제 1 도전층상에 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층을 사진식각공정을 통해 소정패턴으로 패터닝하는 공정, 상기 절연층패턴을 마스크로 하여 상기 제 1 도전층의 중심부위를 일정깊이로 식각하는 공정을 차례로 실시한 후에 결과물 전면에 제 3 절연층을 형성한 다음 에치백하여 상기 제 2 절연층 및 제 1 도전층의 식각된 측면에 측벽스페이서를 형성함으로써 행하는 것을특징으로 하는 반도체 메모리장치 제조방법.
  8. 제 2 항에 있어서, 상기 제 1 도전층을 선택적으로 식각하여 부분적으로 단차가 형성되도록 하는 단계는 상기 제 1 도전층상에 포토레지스트를 도포하는 공정과, 상기 포토레지스트를 사진식각공정에 의해 패터닝하는 공정, 상기 포토레지스트패턴을 마스크로 하여 상기 제 1 도전층의 중심부위를 일정깊이로 식각하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  9. 제 2 항에 있어서, 상기 제 1 도전층상에 제 1 도전층 표면이 노출되도록 절연층을 선택적으로 형성하는 단계는 상기 제 1 도전층상에 단차를 형성한 후에 그 결과물 전면에 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층을 사진식각공정에 의해 선택적으로 식각하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  10. 제 2 항에 있어서, 상기 제 1 도전층을 선택적으로 식각하여 부분적으로 단차가 형성되도록 하는 단계는 상기 제 1 도전층상에 포토레지스트를 도포하는 공정과, 상기 포토레지스트를 사진식각공정에 의해 패터닝하는 공정, 상기 포토레지스트패턴을 마스크로 하여 상기 제 1 도전층의 외곽부위를 일정깊이로 식각하는 공정, 결과물 전면에 절연층을 형성한 후, 에치백하여 상기 제 1 도전층의 식각된 측면에 측벽스페이서를 형성하는 공정, 상기 측벽스페이서를 마스크로 하여 상기 제 1 도전층을 일정깊이로 식각하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  11. 제 2 항에 있어서, 상기 제 1 도전층상에 제 1 도전층 표면이 부분적으로 노출되도록 절연층을 선택적으로 형성하는 단계는 상기 제 1 도전층상에 포토레지스트를 도포하는 공정과, 상기 포토레지스트를 사진식각공정에 의해 패터닝하는 공정, 상기 포토레지스트패턴을 마스크로 하여 상기 제 1 도전층의 외곽부위를 일정깊이로 식각하는 공정, 결과물 전면에 절연층을 형성한 후 에치백하여 상기 제 1 도전층의 식각된 측면에 측벽스페이서를 형성하는 공정, 상기 측벽스페이서를 마스크로 하여 상기 제 1 도전층을 일정깊이로 식각하는 공정을 차례로 행하여 제 1 도전층에 단차를 형성한 후, 결과물 전면에 절연층을 형성한 다음 이를 에치백하여 상기 제 1 도전층의 단차부위에 측벽스페이서를 형성하는 공정을 행함으로써 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  12. 제 2 항에 있어서, 상기 제 1 도전층상에 형성된 절연층을 제거하는 단계는 습식식각에 의해 행해지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  13. 제 2 항에 있어서, 상기 제 1 도전층을 스토리지노드패턴으로 패터닝하는 단계 후에 상기 스토리지노드패턴으로 패터닝된 제 1 도전층 및 제 2 도전층의 전표면에 커패시터 유전체막을 형성하는 단계와, 상기 커패시터 유전체막 전면에 도전물질을 증착하여 커패시터 플레이트전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  14. 반도체기판상에 게이트절연막, 게이트전극, 소오스 및 드레인영역으로 이루어진 전송트랜지스터를 형성하는 단계와,
    상기 전송트랜지스터가 형성된 반도체기판 전면에 제 1 절연층을 형성하는 단계,
    상기 제 1 절연층을 선택적으로 식각하여 상기 전송트랜지스터의 소오스영역 또는 드레인영역중의 어느 한쪽을 노출시키는 단계,
    상기 결과물 전면에 제 1 도전층을 형성하는 단계,
    상기 제 1 도전층을 선택적으로 식각하여 부분적으로 단차가 형성되도록 하는 단계,
    상기 제 1 도전층상에 절연층을 형성하는 단계,
    상기 절연층을 선택적으로 식각하여 상기 제 1 도전층의 중심부위를 노출시키는 단계,
    상기 결과물 전면에 제 2 도전층을 형성하는 단계,
    상기 제 2 도전층상에 포토레지스트를 도포한 후 사진식각공정에 의해 패터닝하여 소정의 포토레지스트패턴을 형성하는 단계,
    상기 포토레지스트패턴을 마스크로 하여 상기 제 2 도전층과 절연층을 이방성 건식식각하여 상기 제 1 도전층의 단차부위에 측벽스페이서를 형성하는 단계,
    상기 포토레지스트패턴과 측벽스페이서를 마스크로 하여 상기 제 1 도전층을 식각하는 단계,
    상기 포토레지스트패턴을 제거하는 단계, 및
    잔존하는 절연층 및 측벽스페이서를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  15. 제 14항에 있어서, 상기 절연층은 질화막으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  16. 제 20항에 있어서, 상기 잔존하는 절연층 및 측벽스페이서를 제거하는 단계 후에 결과물 전면에 커패시터 유전체막을 형성하는 단계와, 상기 커패시터 유전체막 전면에 도전물질을 증착하여 커패시터 플레이트전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  17. 반도체기판상에 게이트절연막, 게이트전극, 소오스 및 드레인영역으로 이루어진 전송트랜지스터를 형성하는 단계와,
    상기 전송트랜지스터가 형성된 반도체기판 전면에 제 1 절연층을 형성하는 단계,
    상기 제 1 절연층을 선택적으로 식각하여 상기 전송트랜지스터의 소오스영역 또는 드레인영역중의 어느 한쪽을 노출시키는 단계,
    상기 결과물 전면에 제 1 도전층을 형성하는 단계,
    상기 제 1 도전층상에 절연층을 형성하는 단계,
    상기 절연층의 외곽부위를 선택적으로 식각하는 단계,
    상기 절연층을 마스크로 하여 상기 제 1 도전층을 식각하는 단계,
    상기 결과물 전면에 제 2 도전층을 형성하는 단계,
    상기 제 2 도전층 전면에 포토레지스트를 도포한 후 사진식각공정에 의해 상기 절연층패턴보다 작은 크기의 포토레지스트패턴을 형성하는 단계,
    상기 포토레지스트패턴을 마스크로 하여 상기 제 2 도전층을 이방성 건식식각하여 상기 절연층을 부분적으로 노출시킴과 동시에 상기 절연층 측면에 제 2 도전층으로 된 측벽스페이서를 형성하는 단계,
    상기 포토레지스트패턴을 제거하는 단계, 및
    잔존하는 절연층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  18. 제 17항에 있어서, 상기 제 2 도전층은 상기 측벽스페이서의 일부분을 통해 제 1 도전층과 부분적으로 연결되는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  19. 제 17항에 있어서, 상기 절연층을 제거하는 단계는 습식식각에 의해 행해지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  20. 제 17항에 있어서, 상기 절연층을 제거하는 단계 후에 결과물 전면에 커패시터 유전체막을 형성하는 단계와 상기 커패시터 유전체막 전면에 도전물질을 증착하여 커패시터 플레이트전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치 제조방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996027901A1 (en) * 1995-03-07 1996-09-12 Micron Technology, Inc. Improved semiconductor contacts to thin conductive layers
JPH1098163A (ja) 1996-09-24 1998-04-14 Oki Electric Ind Co Ltd 半導体記憶装置のキャパシタ構造及びその形成方法
US6563192B1 (en) 1995-12-22 2003-05-13 Micron Technology, Inc. Semiconductor die with integral decoupling capacitor
US6285070B1 (en) 1995-12-22 2001-09-04 Micron Technology, Inc. Method of forming semiconductor die with integral decoupling capacitor
US5591664A (en) * 1996-03-20 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of increasing the capacitance area in DRAM stacked capacitors using a simplified process
GB2321776A (en) * 1996-08-16 1998-08-05 United Microelectronics Corp Method of fabricating a stacked capacitor
TW304288B (en) * 1996-08-16 1997-05-01 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor
US5759892A (en) * 1996-09-24 1998-06-02 Taiwan Semiconductor Manufacturing Company Ltd Formation of self-aligned capacitor contact module in stacked cyclindrical dram cell
US6010932A (en) 1996-12-05 2000-01-04 Micron Technology, Inc. Fork-like memory structure for ULSI DRAM and method of fabrication
US6066539A (en) 1997-04-11 2000-05-23 Micron Technology, Inc. Honeycomb capacitor and method of fabrication
US6063656A (en) * 1997-04-18 2000-05-16 Micron Technology, Inc. Cell capacitors, memory cells, memory arrays, and method of fabrication
US6188097B1 (en) 1997-07-02 2001-02-13 Micron Technology, Inc. Rough electrode (high surface area) from Ti and TiN
EP0954030A1 (de) * 1998-04-30 1999-11-03 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Kondensators für eine Halbleiter-Speicheranordnung
US6204118B1 (en) 1998-08-14 2001-03-20 Texas Instruments Incorporated Method for fabrication an open can-type stacked capacitor on local topology
US6291293B1 (en) 1998-08-31 2001-09-18 Texas Instruments Incorporated Method for fabricating an open can-type stacked capacitor on an uneven surface
US6303956B1 (en) 1999-02-26 2001-10-16 Micron Technology, Inc. Conductive container structures having a dielectric cap
US6281543B1 (en) 1999-08-31 2001-08-28 Micron Technology, Inc. Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same
US6498088B1 (en) 2000-11-09 2002-12-24 Micron Technology, Inc. Stacked local interconnect structure and method of fabricating same
KR101631165B1 (ko) * 2009-12-14 2016-06-17 삼성전자주식회사 반도체 셀 구조체의 형성방법, 상기 반도체 셀 구조체를 포함하는 반도체 장치의 형성 방법 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법
US9524982B2 (en) * 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2627515B2 (ja) * 1987-12-10 1997-07-09 富士通株式会社 半導体記憶装置及びその製造方法
JPH038061A (ja) * 1989-04-20 1991-01-16 Fuji Xerox Co Ltd 文書変換装置
JPH0824169B2 (ja) * 1989-05-10 1996-03-06 富士通株式会社 半導体記憶装置の製造方法
JPH02312269A (ja) * 1989-05-26 1990-12-27 Toshiba Corp 半導体記憶装置およびその製造方法
JPH0321062A (ja) * 1989-06-19 1991-01-29 Toshiba Corp 半導体記憶装置
KR930008583B1 (ko) * 1990-10-25 1993-09-09 현대전자산업주식회사 스택캐패시터 및 그 제조방법
JPH04216666A (ja) * 1990-12-17 1992-08-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5108943A (en) * 1991-01-02 1992-04-28 Micron Technology, Inc. Mushroom double stacked capacitor
KR930009594B1 (ko) * 1991-01-30 1993-10-07 삼성전자 주식회사 고집적 반도체 메모리장치 및 그 제조방법
US5219780A (en) * 1991-03-14 1993-06-15 Gold Star Electron Co., Ltd. Method for fabricating a semiconductor memory cell
US5084405A (en) * 1991-06-07 1992-01-28 Micron Technology, Inc. Process to fabricate a double ring stacked cell structure
JPH04361565A (ja) * 1991-06-10 1992-12-15 Fujitsu Ltd 半導体装置の製造方法
JP3048417B2 (ja) * 1991-07-15 2000-06-05 沖電気工業株式会社 半導体装置の製造方法
JP2838337B2 (ja) * 1992-03-27 1998-12-16 三菱電機株式会社 半導体装置
DE4306318C2 (de) * 1992-03-27 2001-07-12 Mitsubishi Electric Corp Verfahren zum Herstellen einer Halbleitervorrichtung mit Kondensatorelektroden
JPH05283643A (ja) * 1992-03-31 1993-10-29 Sanyo Electric Co Ltd 半導体素子の製造方法
US5244826A (en) * 1992-04-16 1993-09-14 Micron Technology, Inc. Method of forming an array of finned memory cell capacitors on a semiconductor substrate

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DE4408565A1 (de) 1995-07-13
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JP2689083B2 (ja) 1997-12-10
US5459094A (en) 1995-10-17
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