DE4038114C2 - Verfahren zum Herstellen eines Halbleiterspeichers - Google Patents

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterspeichers, Speziell geht es um einen dynamischen RAM (DRAM) mit einer Graben-Kondensatorstruktur sowie um ein Verfahren zur Herstellung eines solchen Bau­ elements.

In jüngerer Zeit wurde bei Halbleiterspeichern sowohl deren Integrationsdichte als auch deren Speichervermögen ständig erhöht. Geforscht wurde in Richtung Miniaturisierung der Speicherzellen in einem dynamischen MOS-RAM (DRAM), der in seinen Zellen jeweils einen einzelnen MOSFET und einen ein­ zelnen MOS-Kondensator aufweist.

Wegen der Miniaturisierung der Speicherzellen reduziert sich jedoch die Fläche des Kondensators, der die Informa­ tion in Form elektrischer Ladungen speichert. Demzufolge ergeben sich sogenannte Softfehler, d. h. ein fehlerhaf­ tes Lesen des Speicherinhalts, oder ein durch α-Strahlen verursachtes Verschwinden oder Verfälschen des Speicherin­ halts.

Es wurden verschiedene Verfahren entwickelt, um die Inte­ grationsdichte und das Speichervermögen heraufzusetzen, während gleichzeitig Softfehler vermieden werden sollen.

Unter diesen Verfahren richteten sich die Anstrengungen insbesondere auf die Erhöhung der Kapazität des Konden­ sators und mithin der Vergrößerung der gespeicherten elektrischen Ladungen, ohne daß dabei die von dem Kon­ densator belegte Fläche vergrößert würde.

Ein Vorschlag für einen DRAM mit Graben-Kondensatorstruktur soll im folgenden erläutert werden, vgl. JP 61-67954 A.

Fig. 13a und 13b zeigen einen DRAM mit Gräben 3 (3 ₁, 3 ₂, ...), die in einer Oberfläche eines p-leitenden Siliciumsubstrats 1 gebildet sind, sowie n-leitenden Schichten 6 (6 ₁, 6 ₂, ...), die an den Innenwänden der Gräben 3 gebildet sind, Kondensatorschichten 9 und Plat­ tenelektroden 10, die in der genannten Reihenfolge auf den Oberflächen der n-leitenden Schichten zur Bildung von Kon­ densatoren eingebettet sind. Bei dieser Struktur erhöht sich die Fläche (Kapazität) des Kondensators ohne Vergrößerung des Flächenbedarfs des Kondensators auf dem Substrat.

Jeder MOSFET enthält Source- und Drainzonen 14 einer n- leitenden Schicht und eine Gateelektrode 13 (13₁, 13₂, ._..), wobei eine Gateisolierschicht 12 zwischen Source- und Drainzonen 14 und der Gateelektrode 13 gebildet ist. Der MOSFET ist innerhalb einer Elementzone ausgebildet, welche definiert wird durch eine Feldoxidschicht 2 auf der Ober­ fläche des Siliciumsubstrats 1. Jeder MOS-Kondensator ent­ hält eine n-leitende Schicht 6 auf der Innenwand eines be­ nachbarten Grabens 3 und ist mit den Source- und Drainzonen 14 (14 ₁, 14 ₂, ...) der n-leitenden Schicht verbunden. Außerdem enthält der Kondensator eine Kondensatorisolier­ schicht 9 auf der Oberfläche der n-leitenden Schicht 6 und eine in dem Graben 3 eingebettete Plattenelektrode 10.

In dieser Struktur wird die Innenwand des Grabens 3 zur Bildung des MOS-Kondensators verwendet. Deshalb wird die Kapazität des Kondensators um ein Vielfaches gegenüber der Kapazität eines Kondensators mit Planarstruktur erhöht. Diese Struktur eignet sich mithin dazu, eine Abnahme der in der Speicherzelle gespeicherten Menge elektrischer Ladungen zu vermeiden, selbst wenn die von der Speicherzelle insge­ samt belegte Fläche verkleinert wird. Damit schafft diese Struktur einen kleinbemessenen DRAM mit hoher Speicher­ kapazität.

Allerdings reduziert sich bei dem oben beschriebenen Aufbau der Abstand zwischen den Gräben 3 ₁ und 3 ₂ benachbarter Speicherzellen, so daß die gespeicherten elektrischen La­ dungen, also die Information, mit einiger Wahrscheinlich­ keit durch den sogenannten Durchgriff verlorengehen, was zu einem Fehler der gespeicherten Daten führt.

Dieser Fehler tritt in einer Situation auf, in der Infor­ mationsladungen in der n-leitenden Schicht 6 ₁ des einen Grabens 3 ₁ gespeichert sind, während in der n-leitenden Schicht 6 ₂ des anderen Grabens 3 ₂ keine Informationsladun­ gen gespeichert sind. In dieser Situation bewegen sich die in der n-leitenden Schicht 6 ₁ gespeicherten Informations­ ladungen zu der anderen n-leitenden Schicht 6 ₂. Mit zuneh­ mender Tiefe der Gräben erhöht sich die Wahrscheinlichkeit für das Auftreten von Fehlern. Dies deshalb, weil die Länge für die horizontale Diffusion innerhalb der n-leitenden Schicht 6 um so größer ist, je tiefer der Graben ist. Damit redu­ ziert sich relativ der Abstand zwischen benachbarten n­ leitenden Schichten.

Wenn ein Graben beispielsweise 5 µm tief ist, so ist es sehr schwierig, den Abstand zwischen benachbarten Gräben auf 1,5 µm oder weniger zu reduzieren.

Dies ist ein schwerwiegendes Problem insoweit, als eine weitere Zunahme der Integrationsdichte von DRAMs verhindert wird.

Fig. 14 zeigt einen Vorschlag, wie das oben erläuterte Pro­ blem gelöst werden könnte. Bei der in Fig. 14 dargestellten Struktur wird ein Kondensator dadurch gebildet, daß nach­ einander eine Speicherknotenelektrode 7, eine Kondensator­ isolierschicht 9 und eine Plattenelektrode 10 über einer Isolatorschicht 4 (4 ₁, 4 ₂, 4 ₃) an der Innenwand eines Gra­ bens 3 (3 ₁, 3 ₂, 3 ₃) gebildet werden (JP-OS 61-67954). Das Bezugszeichen 6s bezeichnet eine n-leitende Schicht, die die Speicherknotenelektrode 7 mit einer n-leitenden Schicht 14 verbindet, die die Source- und Drainzonen bildet. 17 und 18 bezeichnen eine Bitleitung beziehungsweise eine Schutzschicht.

Da die Graben-Innenwand von der Isolierschicht 4 bedeckt ist, besteht keine Gefahr eines Leckens aufgrund eines Durchgriffs, der ansonsten zwischen den n-leitenden Schichten 6 ₁ und 6 ₂ bei der Struktur nach Fig. 13 auftreten würde, selbst wenn hier der Abstand zwischen benachbarten Gräben verkleinert ist.

Es gibt aber jedoch hier das Problem der Verringerung des Rauschabstands (S/N-Verhältnisses), weil in der Grenz­ schicht zwischen dem Substrat 1 und der Isolierschicht 4 zu viele Verarmungsschichten vorhanden sind. Diese Verar­ mungsschichten sind: eine Verarmungsschicht, die sich von der n-leitenden Schicht 14, welche die Source- und Drain­ zonen bildet, erstreckt, und eine Verarmungsschicht, die an einem Teil der Graben-Innenwand gebildet ist und sich von der n-leitenden Schicht 6s, die die Speicherelektrode 7 mit der n-leitenden Schicht 14 verbindet, erstreckt.

Bei der Ausbildung sehr kleiner, lochförmiger Speicherknotenkontakte wird bei der Musterbildung in einem Teil der Isolierschicht 4 innerhalb der Graben-Innenwand zum Zweck des Verbindens der n-leitenden Schicht 6s mit der Speicherknotenelektrode 7 ein Leckage-Problem verursacht, wenn eine Fehlausrichtung der Masken bei der Musterbil­ dung vorhanden ist.

Wie oben erläutert, ist bei den herkömmlichen Graben-Kondensatorstrukturen die Ver­ ringerung des Rauschabstands aufgrund der an der Grenzfläche zwischen dem Substrat und der Isolierschicht an der Graben-Innenwand vorhandenen Verarmungsschichten problema­ tisch, so daß es bei der Herstellung darum geht, eine sehr exakte Auflösung und Aus­ richtung bei der Musterbildung für den Speicherknotenkontakt zu erzielen.

Aus der JP 60-65559 A ist ein Verfahren zum Herstellen eines Halbleiterspeichers be­ kannt, bei dem in Speicherzellenzonen des Halbleitersubstrats Gräben gebildet werden, deren Innenwand mit einer Isolierschicht überzogen wird. Gemäß Fig. 7 wird eine Silizi­ umschicht auf der Graben-Isolierschicht aufgebracht. Der im Graben ausgebildete Kon­ densator ist als Zwei-Schicht-Struktur aufgebaut. Die den Kondensator kontaktierende Plattenelektrode erstreckt sich über seitlich angrenzende, flache Substratteile. Weiterhin wird ein MOSFET mit SOI-Aufbau derart hergestellt, daß die Plattenelektrode zugleich als Source- oder Drainzone dient. Zur Ausbildung eines Feldisolatorfilms wird das bekannte LOCOS-Verfahren eingesetzt. Bei dem bekannten Verfahren ist eine relativ hohe Anzahl von Verfahrensschritten mit entsprechendem Zeitbedarf erforderlich. Weiterhin ist es schwierig, die Halbleiterspeicher miniaturisiert herzustellen.

Aus der EP 0 207 619 A1 und der JP 62-35668 sind Verfahren zum Herstellen von Halbleiterbauelementen bekannt, bei denen die Oberfläche des Halbleitersubstrats zunächst durch eine Isolierschicht gleichmäßiger Dicke überzogen wird, wonach dann Gräben zur Erhöhung der Speicherkapazität der einzelnen Speicherzellen ausgebildet werden. Die anschließend hergestellten MOSFETs weisen einen SOI-Aufbau auf, wobei die Plattenelek­ troden jeweils die flachen Substratoberflächenbereiche mindestens teilweise überlappen.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Halbleiterspeichers mit einer Graben-Kondensatorstruktur anzugeben, der sich durch einen hohen Rauschabstand auszeichnet, und miniaturisiert werden kann, ohne daß es zu wesentlichen Leckage-Problemen kommt.

Gelöst wird die Aufgabe durch die in dem Anspruch 1 angegebene Erfindung.

Der erfindungsgemäß hergestellte Halbleiterspeicher enthält ein Halbleitersubstrat, in dessen Oberfläche ein Graben ausgebildet ist, wobei die Oberfläche des Substrats und die Innenwand des Grabens mit einer Isolierschicht abgedeckt worden sind. Ein Kondensator enthält eine Speicherknotenelektrode einer ersten Halbleiterschicht mit niedrigem Widerstand, eine Kondensatorisolierschicht und eine Plattenelektrode, wobei die Speicherknotenelektrode, die Kondensatorisolierschicht und die Plattenelektrode nacheinander auf die Innenwand des Grabens über der Isolierschicht aufgeschichtet werden. Weiterhin enthält der Halbleiterspeicher einen MOSFET mit einer Gateelektrode, die auf einer Oberfläche einer Halbleiterschicht ausgebildet ist, sowie Source- und Drainzonen, die in dieser Halbleiterschicht ausgebildet sind. Diese Halbleiterschicht ist auf einer Oberfläche in dem Substrat ausgebildet, wobei zwischen den Source- und Drainzonen ein Kanal liegt. Die Sourcezone oder die Drainzone erstreckt sich zu einem Umfang des Grabens hin und ist mit der Speicherknotenelektrode verbunden.

Bei der Struktur dieses Speichers sind das Substrat, der MOSFET und der Kondensator vollständig voneinander iso­ liert, so daß sie nicht durch Elektronen beeinflußt werden, die innerhalb des Substrats durch α-Strahlen und ähnliche Einflüsse erzeugt werden. Deshalb ist der erfindungsgemäße Halbleiterspeicher enorm widerstandsfähig gegenüber soge­ nannten Softfehlern.

Da der Halbleiterspeicher eine SOI-Struktur (Silicon on Insulator) aufweist, unterdrückt er einen Durchgriff durch das Substrat vollständig. Deshalb läßt sich relativ einfach eine hohe Integrationsdichte erzielen.

Da zwischen den die Kondensatoren bildenden Gräben prak­ tisch kein Durchgriff erfolgt, läßt sich der Abstand zwi­ schen den Gräben verringern. Damit wird es auch möglich, den von den Gräben belegten Flächenbereich zu vergrößern, so daß die Tiefe der Gräben reduziert werden kann, wobei die Gräben relativ einfach ausgebildet werden können.

Ferner erfordert der Halbleiterspeicher keine Kontakte zum Verbinden des MOSFETs mit dem Kondensa­ tor, so daß auch dadurch eine hohe Integrationsdichte ge­ fördert wird.

Im folgenden werden Ausführungsbeispiele der Erfindung an­ hand der Zeichnung näher erläutert. Es zeigen:

Fig. 1a bis 1c einen DRAM einer ersten Ausführungsform des Halbleiterspeichers ,

Fig. 2a, 2b bis 6a, 6b Ansichten zur Veranschaulichung von Herstellungsschritten des DRAM gemäß Fig. 1,

Fig. 7 einen DRAM einer zweiten Ausführungsform des Halbleiterspeichers,

Fig. 8a bis 8d Ansichten zur Veranschaulichung der Her­ stellungsschritte für den DRAM gemäß Fig. 7,

Fig. 9 eine dritte Ausführungsform des DRAMs,

Fig. 10a bis 10d Ansichten zum Veranschaulichen der Her­ stellungsschritte für den DRAM der Ausführungsform nach Fig. 9,

Fig. 11a bis 11e Ansichten zur Darstellung der Herstel­ lungsschritte eines peripheren Schaltkreises im Vergleich mit den Herstellungsschritten des ersten Ausführungsbeispiels,

Fig. 11f eine Modifikation des Schritts gemäß Fig. 11e,

Fig. 11 ein weiteres Beispiel der peripheren Schaltung, und

Fig. 13 und 14 herkömmliche DRAMs.

Fig. 1a, 1b und 1c sind eine Draufsicht auf eine erste Aus­ führungsform eines erfindungsgemäß hergestellten Halbleiterspei­ chers, beziehungsweise Schnittansichten entlang der Linie A-A' in Fig. 1a beziehungsweise B-B' in Fig. 1a.

Der DRAM ist durch folgende Besonderheiten gekennzeichnet: Die Oberfläche eines flachen Abschnitts eines Speicherzel­ lenzone in einem p-leitenden Siliciumsubstrat 1 wird von einer Isolierschicht 2 bedeckt. Die Innenwand eines Grabens 3 ist ebenfalls vollständig von einer Isolierschicht 4 be­ deckt. Ein MOSFET wird dadurch gebildet, daß eine Gateelek­ trode 13 (13 ₁, 13 ₂, ...) einer dritten polykristallinen Siliciumschicht über einer Gateisolierschicht 12 und einer Source- oder Drainzone 14 einer n-leitenden Schicht derart gebildet wird, daß sie sich selbst ausrichtet mit der ent­ sprechenden Gateelektrode in einer Kanalzone 11, die aus einer ersten polykristallinen Siliciumschicht über einer Isolierschicht auf der flachen Oberfläche des Substrats gebildet ist. Ein Kondensator wird dadurch gebildet, daß nacheinander eine Speicherknotenelektrode 7 (7 ₁, 7 ₂, ...) einer ersten polykristallinen Siliciumschicht, eine Kon­ densatorisolierschicht 8 mit einer Doppelschichtstruktur, die eine Siliciumoxidschicht und eine Siliciumnitridschicht umfaßt, und eine Plattenelektrode 9 (9 ₁, 9 ₂, ...) einer zweiten polykristallinen Siliciumschicht über einem Isola­ tor 4 in dem entsprechenden Graben 3 (3 ₁, 3 ₂, ...) einge­ bettet werden. Eine der die Source- und Drainzonen 14 bil­ denden n-leitenden Schichten wird derart ausgebildet, daß sie sich mit der Speicherknotenelektrode 7 überlappt. Der Speicherknoten 5 bildet einen Teil von Source und Drain.

Die Gateelektroden 13 sind in Reihen an einer Seite einer Speicherzellenmatrix angeordnet, um die entsprechenden Wortleitungen zu bilden.

Die Substratoberfläche, auf der der MOSFET und der Konden­ sator ausgebildet sind, ist von einer Zwischenisolier­ schicht 15 abgedeckt. Rechtwinklig zu den entsprechenden Wortleitungen sind Bitleitungen 17 angeordnet, um über Bitleitungskontakte 16 eine Verbindung zu der anderen der n-leitenden Schichten zu erhalten, welche die Source- und die Drainzonen 14 bilden. Das Bezugszeichen 18 bezeichnet eine Schutzschicht.

Im folgenden sollen die Herstellungsschritte des DRAM er­ läutert werden. Zunächst wird durch thermische Oxidation auf einem p-leitenden Siliciumsubstrat 1 mit einem Wider­ stand von 5 Ωcm eine 700 nm dicke Isolierschicht 2 aus Siliciumoxid gebildet. Auf der Isolierschicht 2 wird ein Resistmaterialmuster gebildet, und die Isolierschicht 2 in der Zone für die Bildung des Grabens wird durch anisotropes Ätzen abgeätzt. Die Substratoberfläche wird unter Verwen­ dung der verbleibenden Isolierschicht 2 als Maske zur Bil­ dung des Grabens 3 geätzt. Die sich daraus ergebende Pro­ duktoberfläche wird dann einer Naßbehandlung mit einer Al­ kalilösung unterzogen, um das Substrat um etwa 20 nm zu ätzen und dadurch Beschädigungen fortzuätzen, die bei der Bildung des Grabens entstanden sind. Die freigelegte In­ nenwand des Grabens 3 wird in einer Dampfatmosphäre bei 900°C oxidiert, um eine 80 nm dicke Siliciumoxidschicht 4 zu erhalten. Über der sich ergebenden gesamten Substrat­ oberfläche wird mittels CVD eine 100 nm dicke erste poly­ kristalline Siliciumschicht 5 gebildet (Fig. 2a und 2b).

Anschließend wird gemäß Fig. 3a und 3b die erste polykri­ stalline Siliciumschicht 5 unter Verwendung eines Resist­ materialmusters R1 als Maske mit einem Muster versehen. Dabei werden die Bedingungen so eingestellt, daß, wenn das Resistmaterial Licht ausgesetzt und entwickelt wird, das Resistmaterial R1 in den Böden der Gräben auch nach der Entwicklung verbleibt. Auf diese Weise wird lediglich in dem MOSFET und in der Zone zur Bildung des Bitleitungskon­ takts (flacher Abschnitt) und in der Zone mit Ausnahme der Graben-Innenwände die erste polykristalline Siliciumschicht belassen.

Anschließend wird nach den Fig. 4a und 4b der flache Ab­ schnitt, welcher den MOSFET und die Bitleitungs-Kontaktzone enthält, mit einem Resistmaterial R2 abgedeckt, und es werden die Gräben mit Arsenionen (As⁺) unter einem Winkel von 15° zu dem flachen Abschnitt implantiert, um dadurch den Widerstand der ersten polykristallinen Siliciumschicht 5 an der Graben-Innenwand zu reduzieren und dadurch eine Speicherknotenelektrode 7 zu bilden.

Alternativ kann das Dotieren der die Speicherknotenelek­ trode bildenden ersten polykristallinen Siliciumschicht dadurch erfolgen, daß mittels CVD eine AsSG-Schicht über der gesamten Oberfläche gebildet wird, die AsSG-Schicht durch reaktives Ionenätzen zurückgeätzt wird, wobei die AsSG-Schicht nur in der Graben-Innenwand stehengelassen wird, und das Produkt erhitzt wird, beispielsweise 30 Minuten lang auf 900°C, um dadurch eine Festphasen-Diffusion aus der AsSG-Schicht zu erhalten. In diesem Fall wird die AsSG- Schicht nach dem Dotieren mittels NH₄F oder dergleichen fortgeätzt.

Anschließend wird gemäß Fig. 5a und 5b das Resistmaterial­ muster R₂ beseitigt, die Oberfläche der Speicherknoten­ elektrode 7 wird gereinigt, und es wird eine Kondensator­ isolierschicht 5 aus einer Doppelschichtstruktur mit einer 5 nm dicken Siliciumnitridschicht und einer 3 nm dicken Siliciumoxidschicht gebildet. Es wird eine zweite n-lei­ tende dotierte polykristalline Siliciumschicht gebildet, und diese wird dann zur Bildung einer Plattenelektrode 9 mit einem Muster versehen. Dabei ist es jetzt wichtig, die Plattenelektrode 9 derart zu bilden, daß sie über dem Graben liegt und nicht über den flachen Abschnitt hängt, der die den MOSFET bildenden Zone darstellt, beziehungs­ weise diesen überlappt. Dadurch ist es dann nicht notwen­ dig, eine Ausrichtungsgrenze der Gateelektrode für die Plattenelektrode vorzusehen, so daß die Speicherzellen weiter miniaturisiert werden können.

Anschließend wird die Oberfläche des Produkts in einer Dampfatmosphäre bei 850°C oxidiert, um eine 100 nm dicke Siliciumoxidschicht 10 auf der Oberfläche der Plat­ tenelektrode 9 zu bilden. Hier sei angemerkt, daß die Kon­ densatorisolierschicht 8 auf der ersten polykristallinen Siliciumschicht in der den MOSFET bildenden Zone verbleiben sollte, um eine Oxidation zu verhindern. Wenn die Konden­ satorisolierschicht bereits unter Verwendung der Platten­ elektrode als Maske mit einem Muster versehen ist, kann mittels CVD eine Siliciumoxidschicht aufgebracht werden, diese zur Abdeckung der Plattenelektrode 9 mit einem Muster versehen werden, und anstelle der Siliciumoxidschicht 10 verwendet werden. Dadurch läßt sich das Oxidieren der ersten polykristallinen Siliciumschicht-Oberfläche in der MOSFET-Zone vollständig vermeiden.

Danach werden gemäß Fig. 6a und 6b Störstellen, deren Dichte einem gewünschten Schwellenwert entspricht, in die erste polykristalline Siliciumschicht der MOSFET-Zone in­ jiziert, um eine Kanalzone 11 zu erhalten. Danach wird die die Oberfläche bedeckende Isolierschicht 8 vorübergehend entfernt, um die Oberfläche der Kanalzone 11 zwischenzeit­ lich freizulegen. Danach wird eine beispielsweise aus einer Siliciumnitridschicht und deren Oxidschicht bestehende, etwa 10 nm dicke Gateisolierschicht 12 gebildet. Jetzt kann man die Anordnung so treffen, daß die Gateisolierschicht gebildet wird und dann Störstellen injiziert werden, um die Kanalzone zu bilden. Ferner wird eine polykristalline Siliciumschicht, in die n-Störstellen eingegeben werden, aufgebracht und diese zur Bildung einer Gateelektrode 13, die eine Wortleitung wird, mit einem Muster versehen.

Anschließend werden unter Verwendung der Gateelektrode 13 als Maske zur Bildung einer n-leitenden Schicht 14 als Source- und Drainzone Arsenionen implantiert. Die n-lei­ tende Schicht 14 besitzt einen Teil, der diejenige poly­ kristalline Siliciumschicht überlappt, die die Speicher­ knotenelektrode 7 bildet, welche bereits in dem Graben ausgebildet ist, um eine elektrische Verbindung herzu­ stellen.

Anschließend wird mittels CVD auf die gesamte Oberfläche des Substrats eine Siliciumoxidschicht 15 aufgebracht, und in dieser Schicht wird ein Kontaktloch 16 gebildet. Es wird eine Bitleitung 17 aus sogenanntem Polycid ausgebildet, die eine polykristalline Siliciumschicht und ein Molybdänsili­ cid enthält, und dann wird zur Vervollständigung des in Fig. 1 gezeigten DRAM eine Passivierungsschicht, zum Bei­ spiel eine CVD-Isolierschicht oder eine BPSG-Schicht auf die gesamte Oberfläche des Teils aufgebracht.

Bei dem erfindungsgemäßen DRAM sind der MOSFET und der Kondensator vollständig von dem Siliciumsubstrat 1 iso­ liert, so daß sie nicht von Elektronen beeinflußt werden, die in dem Substrat durch α-Strahlen erzeugt werden. Mithin zeichnet sich die Struktur des DRAM durch besondere Unan­ fälligkeit gegenüber sogenannten Softfehlern aus.

Source und Drain des MOSFETs und die Speicherknotenelek­ trode des Kondensators sind in derselben polykristallinen Siliciumschicht ausgebildet, und es wird keine spezielle Zone zur Bildung eines Kontakts zum Verbinden dieser Ele­ mente benötigt, so daß man eine hohe Integrationsdichte er­ reicht.

Ein Durchgriff durch das Substrat ist vollständig ausge­ schlossen, was einer hohen Integrationsdichte förderlich ist.

Es erfolgt kein Durchgriff zwischen benachbarten Gräben, die einen Teil des Kondensators bilden, so daß der Abstand zwischen den Gräben auf einen minimalen Wert reduziert werden kann, der durch die Beschränkungen bei der Litho­ grafie bestimmt wird.

Ausführungsbeispiel 2

Im folgenden wird ein zweites Ausführungsbeispiel der Er­ findung erläutert.

Bei dieser Ausführungsform, die eine Modifizierung der er­ sten Ausführungsform darstellt, geht es speziell um die Kanaltrennung des MOSFETs. Hier ist lediglich eine Quer­ schnittansicht dargestellt, die Fig. 1c entspricht. Der übrige Aufbau des zweiten Ausführungsbeispiels entspricht demjenigen des ersten Ausführungsbeispiels.

Bei der zweiten Ausführungsform wird gemäß Fig. 7 die Ka­ nalzone 11 (11 ₁) in eine durch CVD gebildete Siliciumoxid­ schicht 33 eingebettet, so daß die Seitenwand der Kanalzone von der Siliciumschicht 33 umgeben ist, um so die Bildung eines parasitären Kanals in der Seitenwand zu verhindern und eine Elementzone großer Flachheit auszubilden.

Das Herstellungsverfahren für diesen DRAM soll im folgenden erläutert werden:

Fig. 8a bis 8d sind Querschnittansichten des DRAM, die die jeweiligen Prozeßstufen veranschaulichen.

Zunächst wird ähnlich wie beim ersten Ausführungsbeispiel eine 700 nm dicke Siliciumoxidschicht 2 auf einer Ober­ fläche eines Siliciumsubstrats 1 gebildet, es wird ein Graben 3 ausgebildet, und durch CVD wird eine etwa 100 nm dicke polykristalline Siliciumschicht 5 auf die gesamte Ober­ fläche des Substrats aufgebracht. Nacheinander werden mittels CVD auf der Schicht 5 eine etwa 40 nm dicke Siliciumoxid­ schicht 31 und eine etwa 150 nm dicke Siliciumnitridschicht 32 aufgebracht. Die Schichten 31 und 32 werden mit Hilfe eines Resistmaterialmusters bearbeitet, wobei die erste polykristalline Siliciumschicht 5 unter Verwendung der Schichten 31 und 32 als Maske durch reaktives Ionenätzen mit einem Muster versehen wird (Fig. 8a).

Wie in Fig. 8b gezeigt ist, wird mittels CVD auf die ge­ samte Oberfläche des so erhaltenen Zwischenprodukts eine etwa 400 nm dicke Siliciumoxidschicht 33 aufgebracht und dann wird die Siliciumschicht 33 mit einer Resistmaterial­ schicht 34 überzogen.

Anschließend wird gemäß Fig. 8c die Oberfläche des Resist­ materials 34 durch Rückätzen abgeflacht, um die Silicium­ oxidschicht 32 in der den MOSFET bildenden Zone freizule­ gen.

Wie in Fig. 8d gezeigt ist, werden dann die Siliciumoxid­ schicht 31 und die Siliciumnitridschicht 32 fortgeätzt, um die erste polykristalline Siliciumschicht 5 freizulegen, wobei die Siliciumoxidschicht 33 an der Seitenwand der er­ sten polykristallinen Siliciumschicht 5 stehenbleibt.

Anschließend werden ähnlich wie beim ersten Ausführungs­ beispiel Störstellen in die erste polykristalline Sili­ ciumschicht 5 injiziert, um eine Kanalzone 11 mit einem geeigneten Schwellenwert zu bilden und dadurch den MOSFET herzustellen. In dem Graben wird lediglich in demjenigen Grabenabschnitt, der die Kondensatorzone der Speicherzelle bildet durch einen Resist-Maskenprozeß ein Fenster ausge­ bildet, um die Siliciumoxidschicht 31, die Siliciumnitrid­ schicht 32 und die Siliciumoxidschicht 33 in dem Graben zu beseitigen, und wie im ersten Ausführungsbeispiel den Kon­ densator auszubilden. Auf diese Weise wird die Entstehung des parasitären Kanals an der Seitenwand der Kanalzone 11 verhindert, was zu einem DRAM führt, der einen MOSFET mit hoher Flachheit und hoher Zuverlässigkeit enthält.

Ausführungsform 3

Ein Prozeß zum Trennen eines Kanals unter Verwendung selektiver Oxidation anstelle der Siliciumoxidschicht 33 beim zweiten Ausführungsbeispiel soll im folgenden in Verbindung mit einer dritten Ausführungsform der Erfindung erläutert werden.

Ähnlich wie bei der zweiten Ausführungsform ist für die dritte Ausführungsform lediglich eine Querschnittansicht entsprechend Fig. 1c dargestellt. Die übrigen Teile sind ähnlich wie beim ersten Ausführungsbeispiel.

Bei der dritten Ausführungsform wird die Seitenwand der Kanalzone 11 (11 ₁, 11 ₂, ...) durch eine durch selektive Oxidation gebildete Oxidschicht 43 abgedeckt, um die Aus­ bildung eines parasitären Kanals an der Seitenwand des Kanals zu verhindern.

Im folgenden soll die Herstellung des DRAM erläutert wer­ den. Fig. 10a bis 10c sind Querschnittansichten des DRAM, die jeweils einen Prozeßschritt veranschaulichen.

Zunächst wird auf einer Oberfläche eines Siliciumsubstrats 1 eine etwa 700 nm dicke Siliciumoxidschicht 2 gebildet, es wird ein Graben 3 ausgeformt, und durch CVD wird auf die gesamte Oberfläche des Substrats eine etwa 100 nm dicke, erste polykristalline Siliciumschicht 5 aufgebracht. Auf die Schicht 5 werden nacheinander eine Siliciumoxidschicht 41 mit einer Dicke von etwa 50 nm und eine etwa 150 nm dicke Siliciumnitridschicht 42 aufgebracht. Die Schichten 41 und 42 werden unter Verwendung eines Resistmaterialmu­ ster bearbeitet (Fig. 10a). Jetzt werden die Musterkanten der Schichten 41 und 42 so gebildet, daß sie von dem (nicht gezeigten) Graben derart zu der flachen Zone überhängen, daß die erste polykristalline Siliciumschicht 5, die zu der Speicherknotenelektrode in dem Graben wird, eine Verbindung zu dem flachen Abschnitt bildet.

Wie in Fig. 10b gezeigt ist, wird die erste polykristalline Siliciumschicht 5, die neben den Schichten 41 und 42 frei­ liegt, durch eine reguläre selektive Oxidation oxidiert, um eine Siliciumoxidschicht 43 zu erhalten.

Wie in Fig. 10c gezeigt ist, werden dann die Siliciumoxid­ schicht 41 und die Siliciumnitridschicht 42 weggeätzt, um die erste polykristalline Siliciumschicht 5 freizulegen, wobei die Siliciumoxidschicht 43 an der Seitenwand der Schicht 5 stehenbleibt.

Anschließend werden ähnlich wie beim ersten Ausführungs­ beispiel Fremdstoffe in die erste polykristalline Sili­ ciumschicht injiziert, um eine Kanalzone 11 mit einem gewünschten Schwellenwert zu bilden und dadurch den MOSFET zu erhalten. In dem Graben wird lediglich in dem Graben­ abschnitt, der die Kondensatorzone der Speicherzelle ist, mit einem Resistmaterial-Maskenprozeß ein Fenster ausge­ bildet, um die Siliciumoxidschicht 41 und die Silicium­ nitridschicht 42 in dem Graben zu entfernen und den Kon­ densator in dem gleichen Prozeß wie beim ersten Aus­ führungsbeispiel auszubilden.

Auf diese Weise wird die Entstehung eines parasitären Kanals an der Seitenwand der Kanalzone 11 verhindert, was die Herstellung eines DRAM ermöglicht, der einen MOSFET mit hoher Flachheit und hoher Zuverlässigkeit enthält.

Da der DRAM mit einer solchen Struktur vollständig von dem Substrat getrennt ist, gibt es keine Probleme mit Leckage und dergleichen, selbst wenn periphere Schaltungen in der Nähe des DRAM ausgebildet sind. Damit läßt sich ein höheres Maß an Integrationsdichte erzielen.

Bei der Herstellung ist der Prozeß zur Ausbildung des DRAM verwendbar bei der Ausbildung peripherer Schaltungen, wobei die Anzahl von Schritten reduziert ist.

Als Beispiel für die Ausbildung von peripheren Schaltungen bei der Entstehung eines DRAM mit dem oben beschriebenen Aufbau soll die Ausbildung eines CMOS beschrieben werden. Hier sollen nur die peripheren Schaltungen erläutert wer­ den.

Fig. 11a bis 11e entsprechen den Fig. 2 bis 6 vom ersten Ausführungsbeispiel.

Zunächst werden eine n-Mulde 62 und eine p-Mulde 61 ausge­ bildet, bei denen es sich um Zonen für einen p-Kanal-Tran­ sistor beziehungsweise einen n-Kanal-Transistor auf einer Oberfläche eines p-leitenden Substrats 1 mit einem spezi­ fischen Widerstand von etwa 5 Ωcm handelt. Eine aus Sili­ ciumoxid bestehende Isolierschicht 2 wird mit einer Dicke von 700 nm durch selektive Oxidation gebildet. Hierbei wird die Siliciumoxidschicht 2 auf der gesamten Oberfläche der den DRAM bildenden Zone ausgebildet. Vorab sollten unter den Siliciumoxidschichten 2 der n- und p-Mulden 62 und 61 n-leitende und p-leitende (nicht dargestellte) Inversions­ sperrschichten gebildet werden. Anschließend wird die Siliciumsubstratoberfläche der Elementzone durch Ätzen freigelegt, und es wird auf der freiliegenden Siliciumsub­ strat-Oberfläche eine etwa 50 nm dicke Schicht 63 aus ther­ mischem Oxid gebildet. Dieser Prozeß kann auch die Ausbil­ dung einer Schicht 4 aus thermischem Oxid an der Innenwand des Grabens in dem Prozeß zur Herstellung des DRAM gemäß Fig. 2 enthalten. Anschließend wird die erste polykristal­ line Siliciumschicht 5 auf der gesamten Oberfläche der thermischen Oxidschicht 63 gebildet (Fig. 11a).

Wenn gemäß dem in Fig. 3 dargestellten Prozeß die erste polykristalline Siliciumschicht 5 mit einem Muster versehen wird, wird die erste polykristalline Siliciumschicht 5 in dem die periphere Schaltung bildenden Abschnitt fortgeätzt, wie in Fig. 11b gezeigt ist.

Wie aus Fig. 11c hervorgeht, wird der Abschnitt für die periphere Schaltung mit einem Resistmaterial R2 bedeckt und nicht dotiert, während gemäß Fig. 4 ein Dotierprozeß zur Bildung der Speicherknotenelektrode in dem Graben erfolgt.

Der Abschnitt für die periphere Schaltung wird in dem in Fig. 5 dargestellten Prozeßschritt zur Bildung der Plat­ tenelektrode 9 und der oberen Siliciumoxidschicht nicht be­ einflußt (Fig. 11d).

Gleichzeitig mit der Ausbildung der Gateelektrode 13 gemäß Fig. 6 werden die Siliciumoxidschicht 63 und die polykri­ stalline Siliciumschicht 5 in der Elementzone auch in dem Abschnitt für die periphere Schaltung beseitigt, um die Substratoberfläche freizulegen. Danach werden mit der Aus­ bildung des MOSFETs innerhalb des Herstellungsprozesses für den DRAM eine Gateisolierschicht 12, eine Gateelektrode 13 und Source- und Drainzonen 14 ausgebildet. In dem vorlie­ genden speziellen Ausführungsbeispiel sollte, da der Tran­ sistor ein CMOS-Transistor ist, eine Kanal-Ionenimplanta­ tion in den p- und n-Kanal-Transistorzonen vorab durchgeführt werden, und zwar nach der Bildung der Gateisolierschicht und vor der Bildung der Gateelektrode. Dann wird die Gateelek­ trode gebildet, und es werden Fremdstoffe unter Verwendung der Gateelektrode als Maske eindiffundiert, um die Source- und Drainzonen 14 zu bilden (Fig. 11e).

Während beim vorliegenden Ausführungsbeispiel als Gateiso­ lierschicht eine Doppelschichtstruktur mit einer Silicium­ nitridschicht und einer Siliciumoxidschicht verwendet wird, kann lediglich für den Abschnitt der peripheren Schaltung gemäß Fig. 11f eine Schicht 45 aus thermischem Oxid ver­ wendet werden. In diesem Fall läßt sich die Schicht 45 vor der Ausbildung der Siliciumoxidschicht herstellen, und dann kann die aufgebrachte Siliciumnitridschicht in der Zone für die periphere Schaltung beseitigt werden.

Während bei diesem Ausführungsbeispiel der Abschnitt für die periphere Schaltung als auf dem Siliciumsubstrat aus­ gebildet dargestellt wird, kann der Abschnitt für die periphere Schaltung in der auf der Isolierschicht 2 ge­ bildeten ersten polykristallinen Siliciumschicht 5 ausge­ bildet sein, wie aus Fig. 12 hervorgeht, ähnlich wie die Ausbildung des DRAM.

Da in diesem Fall die p- und n-MOSFETs vollständig vom Substrat getrennt sind, brauchen keine p- und n-Mulden gebildet zu werden.

Bei diesem Aufbau werden die Gateisolierschicht 12 und die Gateelektrode 13 auf der Oberfläche der Kanalzone 11 gebil­ det, indem gewünschte Fremdstoffe in die erste polykri­ stalline Siliciumschicht 5 injiziert werden, und die Source- und Drainzonen 14p und 14n werden wie beim vorhergehenden Ausführungsbeispiel ausgebildet. Das Bezugszeichen 51 be­ zeichnet eine Verbindungsleiterschicht.

Bei der Herstellung wird die erste polykristalline Silici­ umschicht 5 in der MOSFET-Zone mit einem Muster versehen. Gleichzeitig erfolgt auch die Musterung der Zone für die periphere Schaltung. Zunächst werden in die Zone für die periphere Schaltung Kanalionen implantiert, um die Schwel­ lenspannungen für die p- und n-MOSFETs in der peripheren Schaltkreiszone einzustellen.

Ähnlich wie bei der Ausbildung des Speicherzellenabschnitts werden die Gateisolierschicht 12 und die Gateelektroden 13p und 13n gebildet, und dann die Source- und Drainzonen 14p und 14n unter Verwendung der Schichten 12 und der Elektroden 13p und 13n als Masken ausgebildet.

Dann wird auf den Source- und Drainzonen eine Zwischeniso­ lierschicht 15 ausgebildet, es werden ein Kontaktloch und eine Leiterschicht 51 gebildet, und so werden die n- und p- MOSFETs in dem peripheren Schaltkreisabschnitt vervoll­ ständigt.

Während beim vorliegenden Ausführungsbeispiel MOSFETs mit regulärer Struktur ausgebildet werden, sind auch LDD- Strukturen möglich.

Bei dieser Struktur werden der Abschnitt für die periphere Schaltung und der Abschnitt für die Speicherzellen zur Vereinfachung des Herstellungsprozesses mit derselben polykristallinen Siliciumschicht 5 gebildet. Da in dem Abschnitt der peripheren Schaltung keine Mulden gebildet werden müssen, reduziert sich die von dem MOSFET belegte Fläche.

Bei den oben beschriebenen Ausführungsbeispielen werden die Kanäle für die MOSFETs in der polykristallinen Silicium­ schicht ausgebildet, deren Qualität die Kennlinien des Transistors beeinflußt. Dementsprechend sollte eine quali­ tativ hochstehende polykristalline Siliciumschicht verwen­ det werden.

Hierzu werden zum Beispiel nach dem Aufbringen der poly­ kristallinen Siliciumschicht Siliciumionen in die Schicht implantiert und einer Wärmebehandlung unterzogen.

Man kann, um die Korngrößen in der polykristallinen Sili­ ciumschicht zu vergrößern, eine Hochtemperaturbehandlung vorsehen.

Weiter ist es besonders wichtig, die Qualität der polykri­ stallinen Siliciumschicht zu gewährleisten, wozu verschie­ dene Verfahren geeignet sind.

Die Erfindung ist nicht beschränkt auf die Verwendung einer polykristallinen Siliciumschicht, sondern es können auch andere Halbleiterschichten verwendet werden.

Während bei den oben beschriebenen Ausführungsbeispielen die Lagebeziehung zwischen benachbarten Speicherzellen, die in Reihenrichtung in Erstreckung der Wortleitungen angeord­ net sind, nicht dargestellt sind, kann die Anordnung der Speicherzellen eine Struktur mit gefalteter Bitleitung oder eine Struktur mit offener Bitleitung aufweisen. Bei einer Anordnung der Speicherzellen mit beispielsweise gefalteter Bitleitung verlaufen die Gateelektroden benachbarter Spei­ cherzellen, die längs den Wortleitungen in Reihenrichtung angeordnet sind, über die Plattenelektrodenzonen.

Claims (3)

1. Verfahren zum Herstellen eines Halbleiterspeichers, mit den Schritten:
es wird ein Halbleitersubstrat (1) gefertigt, dessen Oberfläche in ihrer Gesamt­ heit durch eine Isolierschicht (2) gleichmäßiger Dicke überzogen wird;
in jeweils einer Speicherzellenzone des Halbleitersubstrats (1) wird ein Graben (3) gebildet, und die Innenwand des Grabens (3) wird mit einer Isolierschicht (4) überzo­ gen;
die gesamte Fläche des Halbleitersubstrats einschließlich der mit der Isolier­ schicht (4) überzogenen Innenwand des Grabens (3) wird mit einer Halbleiterschicht (5) bedeckt, und in der Halbleiterschicht (5) wird ein bestimmtes Muster gebildet;
es wird ein Kondensator gebildet, indem Störstellen in einer Zone der Halblei­ terschicht eingebracht werden, die der Innenwand des Grabens (3) entspricht, um den Wi­ derstand der Zone zu senken und so eine Speicherknotenelektrode (7) zu erhalten, und in­ dem nacheinander eine Kondensatorisolierschicht (8) und eine Plattenelektrode (9) oberhalb der Speicherknotenelektrode (7) ausgebildet werden, wobei die Plattenelektrode (9) derart gebildet wird, daß sie einen zur Ausbildung eines MOSFETs dienenden flachen Abschnitt der Halbleiterschicht (5) nicht überlappt, und
es wird der MOSFET gebildet, indem eine Gateisolierschicht (12) und eine Gateelektrode (13) auf einer Oberfläche des flachen Abschnitts der Halbleiterschicht aus­ gebildet und Source- und Drainzonen (14) derart gebildet werden, daß eine dieser Zonen mit der Speicherknotenelektrode (7) verbunden ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine eine Kanalzone (11) des MOSFETs umgebende Siliciumoxidschicht gebildet und diese Schicht durch Rückätzen abgeflacht wird, nachdem die Halbleiterschicht (5) ausgebildet ist und bevor die Gateelektrode (13) des MOSFETs gebildet wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Seitenwand einer Kanalzone (11) des MOSFETs durch selektive Oxidation mit einer Oxidschicht überzogen wird, nachdem die Halbleiterschicht (5) gebildet ist und bevor die Gateelektrode (13) des MOSFETs gebildet wird.