DE4016268A1 - Halbleiterbauelement und verfahren zu seiner herstellung - Google Patents

Halbleiterbauelement und verfahren zu seiner herstellung

Info

Publication number
DE4016268A1
DE4016268A1 DE4016268A DE4016268A DE4016268A1 DE 4016268 A1 DE4016268 A1 DE 4016268A1 DE 4016268 A DE4016268 A DE 4016268A DE 4016268 A DE4016268 A DE 4016268A DE 4016268 A1 DE4016268 A1 DE 4016268A1
Authority
DE
Germany
Prior art keywords
layer
trench
conductive layer
region
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE4016268A
Other languages
English (en)
Other versions
DE4016268C2 (de
Inventor
Kum Seong-Tae
Choi Su-Han
Ko Jae-Hong
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE4016268A1 publication Critical patent/DE4016268A1/de
Application granted granted Critical
Publication of DE4016268C2 publication Critical patent/DE4016268C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

Die Erfindung betrifft ein Halbleiterbauelement, insbesondere ein solches, in welchem die Kapazität eines Speicherelementes möglichst groß ist, sowie ein Verfahren zu seiner Herstellung.
Mit dem Fortschritt auf dem Gebiet der Halbleiterfertigungs­ technologien und der Expansion des Einsatzes von Halbleitern werden in jüngster Zeit Speicherelemente hoher Kapazität ent­ wickelt und angeboten. Insbesondere DRAMs (dynamische Schreib- Lese-Speicher), die vorteilhaft höchstintegriert (VLSI) ausge­ führt sind, indem ein Speicherelement in einem Kondensator und einem Transistor errichtet ist, wurden in erheblichem Umfang entwickelt.
Ein solches DRAM ist als 4M DRAM ausführbar, indem hierzu eine dreidimensionale Struktur ausgedacht wurde, die in ihrer Spei­ cherelementstruktur anstelle eines früheren planaren Kondensa­ torelements ein stapelartiges und ein grabenartiges Kondensa­ torelement aufweist. Es ergeben sich jedoch Schwierigkeiten bei der Verwendung als ein 16M DRAM. Außerdem tritt beim obigen stapelartigen Kondensatorelement aufgrund einer stapelartig auf einem Transistor liegenden Kondensatorstruktur ein Stufenbe­ deckungsproblem auf, und in dem grabenartigen Kondensatorelement entsteht mit dem Arbeitsprozeß einer maßstäblichen Verkleinerung ein Leckstromproblem zwischen den Gräben. Folglich ist es schwierig, das oben erwähnte DRAM als 64M DRAM auszuführen.
Um dieses Problem des DRAMs hoher Kapazität zu lösen, ist es bekannt, einen stapel- und grabenartig kombinierten Kondensator mit einer dreidimensionalen Struktur vorzusehen, wie sie in Fig. 1 gezeigt ist.
Bezugnehmend auf Fig. 1 ist durch Aufwachsen einer Feldoxid­ schicht (101) auf ein Halbleitersubstrat (100) ein aktiver Be­ reich festgelegt. Eine erste leitende Schicht, wie beispielswei­ se eine fremdatomdotierte erste polykristalline Siliziumschicht, ist als Gateelektrode (2) auf dem aktiven Bereich unter Zwi­ schenschaltung einer Gateoxidschicht (1) gebildet. Weiterhin ist eine erste leitende Schicht (5), z. B. eine fremdatomdotierte erste polykristalline Siliziumschicht auf die Feldoxidschicht (101) dergestalt aufgebracht, daß sie mit einer Gateelektrode eines benachbarten Speicherelementes verbunden ist. Ein Source­ (Quellen-)Bereich (3) und ein Drain-(Senken-) Bereich (4) sind an der Oberfläche des Halbleitersubstrats an beiden Seiten der Gateelektrode (2) geschaffen, und eine erste Isolationsschicht (6) ist auf die gesamte Oberfläche der obigen Struktur aufge­ bracht. Danach ist mittels einer Maske auf der ersten Isola­ tionsschicht (6) zwischen der Feldoxidschicht (101) und der Ga­ teelektrode (2) ein Graben im Halbleitersubstrat (100) gebil­ det. Eine erste Elektrodenstruktur ist dann in Form einer zwei­ ten leitenden Schicht (12b), z. B. eine fremdatomdotierte zweite polykristalline Siliziumschicht, sowohl entlang der Innenseite des Grabens (10) als auch auf einem Teil der ersten Isolations­ schicht (6) geschaffen. Diese zweite leitende Schicht (12b) bildet eine erste Elektrode des Kondensators. Die Oberfläche der ersten Elektrodenstruktur ist dann von einer dielektrischen Schicht (14) überdeckt. Auf die gesamte Oberfläche dieser Struktur ist dann eine dritte leitende Schicht (15), z. B. eine fremdatomdotierte dritte polykristalline Siliziumschicht, auf­ gebracht, so daß diese als zweite Elektrode des Kondensators verwendet wird, was die Schaffung des kombinierten stapel- und grabenartigen Kondensators vervollständigt. Da bei dem bekann­ ten, in Fig. 1 gezeigten und oben im Detail beschriebenen, kombinierten stapel- und grabenartigen Kondensator die die erste Elektrode des Kondensators bildende zweite leitende Schicht direkt entlang der Innenseite des Grabens gebildet ist, verringert sich die Oberfläche des Grabens. Wenn dann der Kon­ densator durch Aufbringen der dielektrischen Schicht und der dritten leitenden Schicht auf diese kleine Oberfläche, i. e. die innenseitige Oberfläche des Grabens erzeugt wird, entsteht das Problem eines Verlustes an Kapazität.
Die Aufgabe der Erfindung besteht in der Schaffung eines Halb­ leiterbauelementes mit einem kombinierten stapel- und grabenar­ tigen Kondensator erhöhter Kapazität sowie in der Bereitstel­ lung eines Verfahrens, mit dem ein solches Halbleiterbauelement in effektiver Weise herstellbar ist.
Diese Aufgabe wird für ein Halbleiterbauelement mit einem Kon­ densator der eingangs genannten Art durch die kennzeichnenden Merkmale des Patentanspruches 1 sowie durch ein Verfahren zu seiner Herstellung gemäß der kennzeichnenden Merkmale des Patentanspruches 8 gelöst.
Bei dem neuen Kondensatorelement steht die gesamte Oberfläche des Grabens zur Bildung der ersten Kondensatorelektrode zur Verfügung.
Weitere Vorteile und Merkmale der Erfindung ergeben sich aus den Unteransprüchen.
Eine bevorzugte Ausführungsform der Erfindung ist in den Zeich­ nungen dargestellt und wird nachfolgend unter Bezugnahme auf diese beschrieben.
Fig. 1 zeigt einen Querschnitt eines bekannten Halbleiterbau­ elements mit einem kombinierten stapel- und grabenartigen Kondensator,
Fig. 2 zeigt einen Querschnitt eines erfindungsgemäßen Halb­ leiterbauelements mit einem kombinierten stapel- und grabenartigen Kondensator und die,
Fig. 3A bis 3K zeigen die Herstellung einer Ausführungsform eines erfindungsgemäßen Kondensators enthaltenden Halbleiterbauelements der Fig. 2.
Der erfindungsgemäße kombinierte stapel- und grabenartige Kon­ densator, der in Fig. 2 dargestellt ist, ist derart hergestellt, daß zunächst eine Feldoxidschicht (101) selektiv zur Festlegung eines aktiven Bereiches auf einem Halbleitersubstrat (100) mit einem ersten Ladungsträgertyp aufgebracht ist. Auf obigem akti­ vem Bereich ist durch eine Gateoxidschicht (1) getrennt eine Gateelektrode (2) angeordnet. Source- und Drain-Bereiche (3, 4) eines zweiten Ladungsträgertyps sind an der Oberfläche des Halbleitersubstrats an beiden Seiten der Gateelektrode (2) ge­ bildet. Eine erste leitende Schicht (5) ist auf einem bestimm­ ten, frei wählbaren Abschnitt der Feldoxidschicht (101) so an­ geordnet, daß sie mit der Gateelektrode einer benachbarten Speicherzelle verbunden ist. Durch den Source-Bereich (3) hin­ durch ist ein Graben (10) in das Halbleitersubstrat eingebracht. An der Oberfläche des Grabens (10) ist ein fremdatomdotierter Bereich des zweiten Ladungsträgertyps geschaffen, um den (durch den Graben geteilten) Source-Bereich zu verbinden. Auf die Ga­ teelektrode (2) und die erste leitende Schicht (5) ist eine erste Isolationsschicht (6) aufgebracht. Eine zweite polykri­ stalline Siliziumschicht (12b), die mit Fremdatomen des zweiten Ladungsträgertyps dotiert ist, ist zur Verbindung mit einem fremdatomdotierten Bereich (13) über einen Teil des Source-Be­ reichs auf die erste Isolationsschicht (6) im Bereich oberhalb der Gateelektrode (2) und oberhalb der ersten leitenden Schicht (5) aufgebracht. Eine dünne dielektrische Schicht (14) befindet sich auf der zweiten polykristallinen Siliziumschicht (12b) und auf dem die Innenseite des Grabens bildenden, mit Fremdatomen dotierten Bereich (13). Auf der dielektrischen Schicht (14) ist eine planierte dritte leitende Schicht (15) angeordnet, die eine Ätzsperrschicht (16) und eine vierte leitende Schicht (17) trägt. Eine fünfte leitende Schicht (18) ist auf die gesamte Oberfläche der oben erwähnten Struktur aufgebracht und vervoll­ ständigt die Herstellung des erfindungsgemäßen Halbleiterbau­ elements mit kombiniertem stapel- und grabenartigen Kondensator.
Die Fig. 3A bis 3K zeigen im Querschnitt nacheinander die Ver­ fahrensschritte bei einem Ausführungsbeispiel eines erfindungs­ gemäßen Verfahrens zum Herstellen des kombinierten stapel- und grabenartigen Kondensators.
Fig. 3A stellt das Verfahren zur Schaffung eines Transistors und eines ersten Fotolackmusters (PR1) auf dem Halbleitersub­ strat (100) dar. Im Verfahrensablauf der Fig. 3A wird zualler­ erst zur Festlegung eines aktiven Bereiches die Feldoxidschicht (101) durch einen selektiven Oxidationsprozeß auf das Halblei­ tersubstrat (100) eines ersten Ladungsträgertyps, z. B. eines p- Typs, aufgewachsen. Auf den aktiven Bereich wird die Gateoxid­ schicht (1) mit einer Dicke von ungefähr 10 mm bis 20 n aufge­ bracht. Anschließend wird die erste leitende Schicht, z. B. eine mit Fremdatomen dotierte erste polykristalline Siliziumschicht, welche die Gateelektrode (2) des Transistors bildet, auf der Gateoxidschicht (1) geschaffen und gleichzeitig die erste lei­ tende Schicht (5) auf einem beliebigen, vorgewählten Teil der Feldoxidschicht (101) dergestalt erzeugt, daß sie mit der Gate­ elektrode eines benachbarten Speicherelements verbunden ist. Dann wird durch Ionenimplantation mit Fremdatomen eines zweiten (n⁺)Ladungsträgertyps der Sourcebereich (3) und der Drainbereich (4) auf der Oberfläche des Halbleitersubstrats (100) an beiden Seiten der Gateelektrode (2) geschaffen, gefolgt vom Aufbringen der ersten Isolationsschicht (6) auf die gesamte Oberfläche der obigen Struktur. Anschließend wird das erste Fotolackmuster (PR1) erzeugt, um über weitere auf die erste Isolationsschicht (6) einwirkende Prozesse wie Fotolackbeschichtung, Maskenbe­ lichtung, Entwicklung, etc. einen Teil des Sourcebereiches freizulegen.
Fig. 3B stellt die Erzeugung einer Öffnung (20) durch einen Ätzprozeß dar. Im Verfahrensschritt der Fig. 3B wird unter Ver­ wendung des ersten Fotolackmusters (PR1) die erste Isolations­ schicht (6) über dem Sourcebereich mittels eines Naß- oder ei­ nes kombinierten Naß-Trocken-Ätzprozesses geätzt und so ein Teil des Sourcebereiches (3) freigelegt. Infolge des Auftretens einer horizontalen Ätzung während dieses Ätzprozesses wird die erste Isolationsschicht (6) zur Innenseite hin im Vergleich zur tatsächlichen Ausdehnung des ersten Fotolackmusters (PR1) über­ ätzt, wodurch die Öffnung (20) die in Fig. 3B gezeigte Gestalt erhält.
Fig. 3C stellt den Verfahrensschritt zum Schaffen einer die er­ ste Elektrode des Kondensators bildende zweite polykristalline Siliziumschicht und ein zweites Fotolackmuster (PR2) dar. Nach Entfernen des ersten Fotolackmusters erfolgt gemäß Fig. 3C die Abscheidung der zweiten polykristallinen Siliziumschicht (12) sowohl auf der ersten Isolationsschicht (6) als auch auf der gesamten Oberfläche des freigelegten Substrats. Durch die an­ schließenden Prozesse, wie Fotolackbeschichtung, Maskenbelich­ tung, Entwicklung, etc. wird auf der zweiten polykristallinen Siliziumschicht (12) das zweite Fotolackmuster (PR2) so erzeugt, daß es sich von oberhalb eines Teils der Gateelektrode (2) bis oberhalb eines Teils der ersten leitenden Schicht (5) erstreckt.
Der Verfahrensschritt zum Schaffen einer erstes Elektroden­ struktur (12a), einer zweiten Isolationsschicht (OX) und einem dritten Fotolackmuster (PR3) ist in Fig. 3D dargestellt. Im Verfahrensablauf der Fig. 3D wird unter Verwendung des zweiten Fotolackmusters (PR2) die erste Elektrodenstruktur (12a) des Kondensators durch Ätzen der zweiten polykristallinen Silizium­ schicht (12) geschaffen und sodann die zweite Isolationsschicht (OX), beispielsweise eine LTO-(Niedertemperaturoxid-)Schicht oder eine HTO- (Hochtemperaturoxid-)Schicht, abgeschieden, um das erste Elektrodenmuster (12a) abzudecken. Anschließend wird durch Prozesse wie Fotolackbeschichtung, Maskenbelichtung, Ent­ wicklung, etc. auf der zweiten Isolationsschicht (OX) das dritte Fotolackmuster (PR3) erzeugt, um die zweite Isolations­ schicht (OX) über dem Sourcebereich (3) zu belichten. Dazu ist die Ausdehnung des dritten Fotolackmusters (PR3) so gewählt, daß sie gleich groß oder kleiner als die kritische Ausdehnung des ersten Fotolackmusters (PR1) ist.
Die Fig. 3E stellt den Verfahrensschritt zur Schaffung einer Maske OXM zum Zwecke der Erzeugung des Grabens (10) dar. Im Prozeßschritt der Fig. 3E wird unter Verwendung des dritten Fotolackmusters (PR3) die zweite Isolationsschicht (OX) geätzt und die für die Bildung des Grabens benutzte Maske OXM durch Entfernen des dritten Fotolackmusters (PR3) hergestellt.
Den Verfahrensschritt zur Erzeugung des Grabens illustriert die Fig. 3F. Im Verfahrensschritt der Fig. 3F wird der Graben (10) in dem Halbleitersubstrat (100) durch den Source-Bereich (3) hindurch unter Verwendung der Maske OXM der zweiten Isolations­ schicht (OX) erzeugt.
Der Verfahrensschritt zur Erzeugung einer hilfsweisen Oxid­ schicht (11) ist in Fig. 3G dargestellt. Im Verfahrensschritt der Fig. 3G wird die Hilfsoxidschicht (11) durch thermische Oxidation in einer Dicke von ungefähr 10 nm bis 30 nm sowohl an der Seite der ersten Elektrodenstruktur (12a) als auch an der Innenseite des Grabens (10) zur Abrundung der scharfen Eckbe­ reiche des Grabens (10) geschaffen, wozu die im Verfahrens­ schritt der Grabenbildung als Maske (OXM) dienende zweite Iso­ lationsschicht (OX) benutzt wird. Die zweite (Masken-) Isola­ tionsschicht (OXM) wird hierbei als Keim für die Schaffung der Hilfsoxidschicht (11) benutzt. Durch die Erzeugung der Hilfs­ oxidschicht (11) kann auch eine Oberflächenbeschädigung des Halbleitersubstrats (100) beseitigt werden, die während der Bildung des Grabens (10) entsteht.
Der Verfahrensschritt für eine Fremdatomdotierung ist in Fig. 3H illustriert. Im Verfahrensstand der Fig. 3H werden nach Entfernen der obigen Maske (OXM) und der Hilfsoxidschicht (11) mittels der BOE-Technik (gepuffertes Oxidätzen) Fremdatome vom zweiten La­ dungsträgertyp (n⁺-Typ), wie z. B. POCl3, P, As, etc. in die zweite polykristalline Siliziumschicht (12a) der ersten Elek­ trodenstruktur und in das Halbleitersubstrat (100) auf der In­ nenseite des Grabens (10) mittels Fremdatomdiffusion oder Io­ nenimplantation eindotiert. Dank einer direkten Verbindung der fremdatomdotierten zweiten polykristallinen Siliziumschicht (12b) mit dem fremdatomdotierten Bereich (13) an der Oberfläche des Grabens (10) über einen Teil des n⁺-Sourcebereichs (3), die durch das Überätzen der ersten Isolationsschicht (6) gemäß Fig. 3B entsteht, dient die obige fremdatomdotierte zweite polykri­ stalline Siliziumschicht (12b) zusammen mit dem obigen fremd­ atomdotierten Bereich (13) als erste Kondensatorelektrode.
Der Verfahrensschritt zur Bildung der dielektrischen Schicht (14) ist in Fig. 3I dargestellt. Im Prozeßschritt der Fig. 3I erfolgt die Abscheidung einer ersten Oxidschicht, z. B. einer HTO-Schicht oder einer LTO-Schicht, mit einer Dicke von unge­ fähr 1 nm bis 6 nm sowohl auf der fremdatomdotierten zweiten polykristallinen Siliziumschicht (12b) als auch auf der Innen­ seite des Grabens (10) einschließlich des fremdatomdotierten Bereiches (13). Anschließend wird unter einem Fluß von NH3-Gas mittels der LPCVD-Technik (chemische Niederdruckgasphasenab­ scheidung) eine Nitridschicht mit einer Dicke von ungefähr 5 nm bis 15 nm auf die erste Oxidschicht aufgebracht und anschließend die dielektrische Schicht (14) in einer ONO-, i. e. Oxidschicht/ Nitridschicht/Oxidschicht-, Struktur durch Aufwachsen einer zweiten Oxidschicht in einer Dicke von ungefähr 1 nm bis 6 nm auf die Nitridschicht erzeugt. Indem eine HTO- oder eine LTO- Schicht als untenliegende Oxidschicht der dielektrischen Schicht (14) mit ONO-Struktur verwendet wird, kann eine einheitliche Oxidschicht erhalten werden, die nicht vom Dotierungsgrad und der Art des Substrats beeinflußt ist, auf das die Oxidschicht aufgebracht ist. Mit anderen Worten, es kann durch Abscheidung der Oxidschicht in Form einer HTO- oder einer LTO-Schicht eine einheitliche Oxidschicht gleichzeitig sowohl auf der fremdatom­ dotierten zweiten polykristallinen Siliziumschicht (12b) als auch auf der Innenseite des Grabens (10) einschließlich des fremdatomdotierten Bereiches (13) erhalten werden. Die Eigen­ schaften der dielektrischen Schicht (14) sind auch durch das Vorsehen der Nitridschicht verbessert, wodurch die dielektri­ sche Schicht (14) eine Mehrschichtstruktur in Form einer ONO- Struktur erhält.
Fig. 3J illustriert den Verfahrensschritt zur Schaffung der dritten leitenden Schicht (15), der Ätzsperrschicht (16) und der vierten leitenden Schicht (17). Im Verfahrensstand der Fig. 3J ist das Innere des Grabens (10) mit der dritten leitenden Schicht (15) aufgefüllt, die als erste Schicht für die zweite Elektrode des Kondensators auf der dielektrischen Schicht (14) benutzt wird und z. B. eine mit Fremdatomen dotierte dritte po­ lykristalline Siliziumschicht ist. Nach Abscheidung der dünnen Ätzsperrschicht (16) in Form einer LTO- oder HTO- Schicht auf der dritten leitenden Schicht (15), um Defekte zu entfernen, die im Inneren des Grabens (10) während des Auffüllprozesses Fehlstellen erzeugen, werden diese produzierten Fehlstellen im Innern des Grabens (10) durch die im weiteren erfolgende Bil­ dung der vierten leitenden Schicht (17), z. B. einer mit Fremd­ atomen dotierten vierten polykristallinen Siliziumschicht, be­ seitigt.
Die Fig. 3K schließlich illustriert den Verfahrensschritt zur Bildung der fünften leitenden Schicht (18) nach Planierung der Oberfläche der durch die oben beschriebenen Prozeßschritte er­ haltenen Probe. Im Prozeßschritt der Fig. 3K wird zur Planie­ rung der Oberfläche nach Aufbringen der vierten leitenden Schicht (17) ein Zurückätzprozeß durchgeführt, bis ein Teil der Ätzsperrschicht (16) freiliegt, und es wird dieser durch den Ätzprozeß freigelegte Teil der Ätzschicht (16) mittels BOE- Technik entfernt. Anschließend erfolgt durch Abscheidung der fünften leitenden Schicht (18), welche die zweite Schicht der zweiten Kondensatorelektrode bildet und beispielsweise als fünfte mit Fremdatomen dotierte polykristalline Siliziumschicht ausgeführt ist, die Fertigstellung des kombinierten stapel- und grabenförmigen Kondensators.
Gemäß der vorliegenden, wie oben beschriebenen Erfindung ist eine größere Elektrodenfläche des Kondensators erreicht als bei einer Kondensatorelektrode, die in der bekannten Weise dadurch entsteht, daß hierfür eine an der Innenseite des Grabens (10) aufgebrachte leitende Schicht dient; hierzu sieht nämlich die Erfindung vor, daß sowohl die fremdatomdotierte polykristalline Siliziumschicht (12b) des oberen Teils des Transistors als auch die Innenseite des Grabens (10) einschließlich eines fremdatom­ dotierten Bereiches (13) gleichzeitig als erste Elektrode für den Kondensator dienen, wodurch die hohe Kapazität dieses Kon­ densators erreicht wird.
Außerdem werden Durchbrucheffekte der dielektrischen Schicht (14) durch Verwendung einer HTO- oder LTO-Schicht als untere Oxidschicht für die dielektrische Schicht (14) mit ONO-Struk­ tur verhindert, die sonst aufgrund des lokalen elektrischen Feldes an der Grenzschicht von polykristallinem zu einkristal­ linem Silizium und aufgrund einer uneinheitlichen dielektri­ schen Schicht wegen jeweils unterschiedlichem Dickenwachstum der Oxidschicht auf polykristallinem bzw. einkristallinem Silizium auftreten.
Indem nacheinander die Ätzsperrschicht (16) und die vierte leitende Schicht (17) auf die als erste Schicht für die zweite Elektrode des Kondensators dienende dritte leitende Schicht (15) aufgebracht werden, werden Fehlstellen entfernt, die wäh­ rend der Schaffung der dritten leitenden Schicht (15) innerhalb des Grabens (10) entstehen. Somit sind die Zuverlässigkeit und die elektrischen Eigenschaften des Kondensators verbessert.

Claims (20)

1. Halbleiterbauelement mit:
einer selektiv erzeugten Feldoxidschicht zur Festlegung eines aktiven Bereiches auf einem Halbleitersubstrat eines ersten Leitfähigkeittyps, einer von dem aktiven Bereich elektrisch isolierten, von einer ersten leitenden Schicht gebildeten Gateelektrode,
  • - einem Source- und einem Drainbereich eines zweiten Leit­ fähigkeitstyps auf der Oberfläche des Halbleitersubstrats und an beiden Seiten der Gateelektrode,
  • - einem in das Halbleitersubstrat eingebrachten Graben,
  • - einer ersten Isolationsschicht zur Isolierung der ersten leitenden Schicht,
  • - einer zweiten leitenden Schicht auf der ersten Isolations­ schicht,
  • - einer dielektrischen Schicht auf der zweiten leitenden Schicht und
  • - einer dritten leitenden Schicht auf der dielektrischen Schicht,
dadurch gekennzeichnet, daß
  • - der Graben (10) durch den Sourcebereich (3) hindurchführt,
  • - ein mit Fremdatomen dotierter Bereich (13) des zweiten Leitfähigkeitstyps an der Oberfläche des Grabens (10) mit einer Verbindung mit dem Sourcebereich (3) geschaffen ist,
  • - die zweite leitende Schicht (12b) so gestaltet ist, daß sie mit dem fremdatomdotierten Bereich (13) über einen Teil des Sourcebereiches (3) verbunden ist,
  • - die dielektrische Schicht (14) im Inneren des Grabens (10) auf den fremdatomdotierten Bereich (13) aufgebracht ist,
  • - die dritte leitende Schicht (15) eine Ätzsperrschicht (16) und eine vierte leitende Schicht (17) zur Planarisierung des Bereiches oberhalb der dielektrischen Schicht (14) trägt und daß,
  • - eine fünfte leitende Schicht (18) aufgebracht ist, um die dritte leitende Schicht (15) und die vierte leitende Schicht (17) zu bedecken.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekenn­ zeichnet, daß die erste, zweite, dritte, vierte und fünfte lei­ tende Schicht (2, 12b, 15, 17, 18) jeweils als eine mit Fremd­ atomen dotierte polykristalline Siliziumschicht gestaltet ist.
3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Fremdatome der zweiten leitenden Schicht (12b) und des fremdatomdotierten Bereiches (13) P- oder As-Atome oder die Verbindung POCl3 beinhalten.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die dielektrische Schicht (14) die Struktur Oxidschicht/Nitridschicht/Oxidschicht (ONO-Struktur) aufweist.
5. Halbleiterbauelement nach Anspruch 4, dadurch gekenn­ zeichnet, daß die untenliegende Oxidschicht der dielektrischen Schicht (14) mit ONO-Struktur als HTO- oder LTO-Schicht gefer­ tigt ist.
6. Halbleiterbauelement nach Anspruch 5, dadurch gekenn­ zeichnet, daß die untenliegende Oxidschicht eine Dicke von 1 nm bis 6 nm aufweist.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Ätzsperrschicht (16) aus einer HTO- oder einer LTO-Schicht gefertigt ist.
8. Verfahren zur Herstellung eines Halbleiterbauelementes nach einem der Ansprüche 1 bis 7, gekennzeichnet durch folgende Verfahrensschritte:
  • - Aufwachsen der Feldoxidschicht (101) auf das Halbleiter­ substrat (100) des ersten Leitfähigkeitstyps zur Festle­ gung des aktiven Bereiches (erster Schritt);
  • - Aufbringen der ersten Isolationsschicht (6) auf die nach Schaffung der von der ersten leitenden Schicht gebildeten Gateelektrode (2), des Sourcebereiches (3) und des Drain­ bereiches (4) auf dem aktiven Bereich erhaltene Probe (zweiter Schritt) ;
  • - Schaffen einer Öffnung (20) zur Freilegung eines Teils des Sourcebereiches (3) (dritter Schritt);
  • - Erzeugen einer ersten Elektrodenstruktur (12a) durch Ab­ scheiden einer zweiten polykristallinen Siliziumschicht (12) auf der ersten Isolationsschicht (6) und der gesamten Oberfläche des freigelegten Teils des Substrats (vierter Schritt);
  • - Erzeugung einer Maske (OXM) durch Abscheiden einer zweiten Isolationsschicht (OX) auf die erste Elektrodenstruktur (12a) (fünfter Schritt);
  • - Schaffen des Grabens (10) im Halbleitersubstrat (100) durch den Sourcebereich (3) hindurch unter Verwendung der Maske (OXM) (sechster Schritt);
  • - Fremdatomdotieren der ersten Elektrodenstruktur (12a) und des Halbleitersubstrats (100) im Inneren des Grabens (10) (siebenter Schritt);
  • - Erzeugen der dielektrischen Schicht (14) auf der fremd­ atomdotierten ersten Elektrodenstruktur (12b) und der Innenseite des Grabens (10) einschließlich des fremdatom­ dotierten Bereiches (13) (achter Schritt);
  • - Abscheiden der dritten leitenden Schicht (15), der Ätz­ sperrschicht (16) und der vierten leitenden Schicht (17) nacheinander auf die dielektrische Schicht (14) (neunter Schritt) und
  • - Auftragen der fünften leitenden Schicht (18) nach Planari­ sierung der durch die vorigen Verfahrensschritte erhalten­ en Probe (zehnter Schritt).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Öffnung (20) im dritten Verfahrensschritt durch Ätzen der ersten Isolationsschicht (6) mittels eines Naß- oder eines kom­ binierten Naß-Trocken-Ätzprozesses erzeugt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die erste Isolationsschicht (6) bis zu einer Ausdehnung über­ ätzt wird, die größer als diejenige eines für die Bildung der Öffnung (20) verwendeten Fotolackmusters (PR1) ist.
11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die zweite Isolationsschicht (OX) im fünf­ ten Verfahrensschritt durch eine LTO- oder eine HTO-Schicht hergestellt wird.
12. Verfahren nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die Ausdehnung der Maske (OXM) im fünften Verfahrensschritt gleich groß oder kleiner ist als die kriti­ sche Ausdehnung des für die Schaffung der Öffnung (20) im drit­ ten Verfahrensschritt verwendeten Fotolackmusters (PR1).
13. Verfahren nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß nach Schaffung des Grabens (10) im sechsten Verfahrensschritt die Maske (OXM) des fünften Verfahrensschrit­ tes als Keim zum Aufwachsen einer Hilfsoxidschicht (11) benutzt wird, um die scharfen Eckbereiche des Grabens (10) abzurunden.
14. Verfahren nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß die Fremdatomdotierung im siebenten Verfah­ rensschritt mittels einer Diffusionstechnik oder Ionenimplanta­ tion erfolgt.
15. Verfahren nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß die Herstellung der dielektrischen Schicht (14) im achten Verfahrensschritt folgende Prozesse enthält:
  • - Erzeugen einer ersten Oxidschicht auf der zweiten leiten­ den Schicht (12b) und auf der Innenseite des Grabens (10) einschließlich des fremdatomdotierten Bereiches (13),
  • - Erzeugen einer Nitridschicht auf der ersten Oxidschicht und
  • - Erzeugen einer zweiten Oxidschicht auf der Nitridschicht.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die erste Oxidschicht aus einer HTO- oder einer LTO-Schicht be­ steht.
17. Verfahren nach einem der Ansprüche 8 bis 16, dadurch gekennzeichnet, daß die Ätzsperrschicht (16) des neunten Ver­ fahrensschrittes aus einer LTO- oder einer HTO-Schicht besteht.
18. Verfahren nach einem der Ansprüche 8 bis 17, dadurch gekennzeichnet, daß die Planarisierung im zehnten Verfahrens­ schritt mittels einer Zurückätztechnik erfolgt.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der bei dem Prozeß der Planarisierung freigelegte Teil der Ätz­ sperrschicht (16) mittels BOE-Technik entfernt wird.
DE4016268A 1989-12-08 1990-05-21 Halbleiterbauelement und verfahren zu seiner herstellung Granted DE4016268A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890018187A KR910013554A (ko) 1989-12-08 1989-12-08 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
DE4016268A1 true DE4016268A1 (de) 1991-06-13
DE4016268C2 DE4016268C2 (de) 1992-07-09

Family

ID=19292691

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4016268A Granted DE4016268A1 (de) 1989-12-08 1990-05-21 Halbleiterbauelement und verfahren zu seiner herstellung

Country Status (5)

Country Link
US (1) US5066608A (de)
JP (1) JPH03190162A (de)
KR (1) KR910013554A (de)
DE (1) DE4016268A1 (de)
GB (1) GB2238909A (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444278A (en) * 1992-01-18 1995-08-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
DE4345194C2 (de) * 1992-01-18 1996-10-31 Mitsubishi Electric Corp Halbleitereinrichtung und Herstellungsverfahren dafür

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03200366A (ja) * 1989-12-27 1991-09-02 Nec Corp 半導体装置及びその製造方法
KR930001418B1 (ko) * 1990-08-07 1993-02-27 삼성전자 주식회사 반도체 장치의 제조방법
KR930007194B1 (ko) * 1990-08-14 1993-07-31 삼성전자 주식회사 반도체 장치 및 그 제조방법
US5196363A (en) * 1990-10-11 1993-03-23 Samsung Electronics Co., Ltd. Method of forming mist type dynamic random access memory cell
US5234856A (en) * 1992-04-15 1993-08-10 Micron Technology, Inc. Dynamic random access memory cell having a stacked-trench capacitor that is resistant to alpha particle generated soft errors, and method of manufacturing same
KR100213189B1 (ko) * 1992-06-11 1999-08-02 김광호 반도체메모리장치 및 그 제조방법
US5564180A (en) * 1994-11-14 1996-10-15 United Microelectronics Corp. Method of fabricating DRAM cell capacitor
US5665624A (en) * 1996-02-01 1997-09-09 United Microelectronics Corporation Method for fabricating trench/stacked capacitors on DRAM cells with increased capacitance
US5585303A (en) * 1996-02-28 1996-12-17 United Microelectronics Corporation Method for manufacturing a stacked/trench DRAM capacitor
US5920785A (en) 1998-02-04 1999-07-06 Vanguard International Semiconductor Corporation Dram cell and array to store two-bit data having merged stack capacitor and trench capacitor
US5909619A (en) * 1998-02-04 1999-06-01 Vanguard International Semiconductor Corporation Method for forming a DRAM cell and array to store two-bit data
US6083788A (en) * 1999-03-26 2000-07-04 Infineon Technologies North America Corp. Stacked capacitor memory cell and method of manufacture
KR20130007375A (ko) * 2011-07-01 2013-01-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8642440B2 (en) 2011-10-24 2014-02-04 International Business Machines Corporation Capacitor with deep trench ion implantation
US9012296B2 (en) * 2012-12-11 2015-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned deep trench capacitor, and method for making the same
US20180047807A1 (en) * 2016-08-10 2018-02-15 Globalfoundries Inc. Deep trench capacitors with a diffusion pad
CN117337029A (zh) * 2022-06-24 2024-01-02 长鑫存储技术有限公司 一种半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3916228A1 (de) * 1988-05-18 1989-11-30 Toshiba Kawasaki Kk Halbleiterspeichervorrichtung mit stapelkondensatorzellenstruktur und verfahren zu ihrer herstellung
DE3927176A1 (de) * 1989-05-19 1990-11-22 Samsung Electronics Co Ltd Dynamische speicherzelle fuer willkuerlichen zugriff und ihr herstellungsverfahren
DE4001872A1 (de) * 1989-05-22 1990-11-29 Mitsubishi Electric Corp Halbleiterspeichereinrichtung und verfahren zu deren herstellung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
EP0169938B1 (de) * 1983-12-15 1989-03-29 Kabushiki Kaisha Toshiba Halbleiterspeichervorrichtung mit einem in einer Rille angeordneten Kondensator
CN1004734B (zh) * 1984-12-07 1989-07-05 得克萨斯仪器公司 动态随机存取存贮器单元(dram)和生产方法
DE3681490D1 (de) * 1985-04-01 1991-10-24 Nec Corp Dynamische speicheranordnung mit wahlfreiem zugriff mit einer vielzahl von eintransistorspeicherzellen.
US4679300A (en) * 1985-10-07 1987-07-14 Thomson Components-Mostek Corp. Method of making a trench capacitor and dram memory cell
US4751558A (en) * 1985-10-31 1988-06-14 International Business Machines Corporation High density memory with field shield
JPS62120070A (ja) * 1985-11-20 1987-06-01 Toshiba Corp 半導体記憶装置
US4820652A (en) * 1985-12-11 1989-04-11 Sony Corporation Manufacturing process and structure of semiconductor memory devices
GB2199696B (en) * 1987-01-06 1990-11-14 Samsung Semiconductor Inc Submerged storage plate memory cell
JPS6427252A (en) * 1987-04-13 1989-01-30 Nec Corp Semiconductor storage device
JPH0666437B2 (ja) * 1987-11-17 1994-08-24 富士通株式会社 半導体記憶装置及びその製造方法
KR910007181B1 (ko) * 1988-09-22 1991-09-19 현대전자산업 주식회사 Sdtas구조로 이루어진 dram셀 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3916228A1 (de) * 1988-05-18 1989-11-30 Toshiba Kawasaki Kk Halbleiterspeichervorrichtung mit stapelkondensatorzellenstruktur und verfahren zu ihrer herstellung
DE3927176A1 (de) * 1989-05-19 1990-11-22 Samsung Electronics Co Ltd Dynamische speicherzelle fuer willkuerlichen zugriff und ihr herstellungsverfahren
DE4001872A1 (de) * 1989-05-22 1990-11-29 Mitsubishi Electric Corp Halbleiterspeichereinrichtung und verfahren zu deren herstellung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444278A (en) * 1992-01-18 1995-08-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
DE4345194C2 (de) * 1992-01-18 1996-10-31 Mitsubishi Electric Corp Halbleitereinrichtung und Herstellungsverfahren dafür

Also Published As

Publication number Publication date
KR910013554A (ko) 1991-08-08
JPH03190162A (ja) 1991-08-20
GB2238909A (en) 1991-06-12
GB9011342D0 (en) 1990-07-11
DE4016268C2 (de) 1992-07-09
US5066608A (en) 1991-11-19

Similar Documents

Publication Publication Date Title
DE4016268C2 (de)
DE69221530T2 (de) Verfahren zum Erhöhen der Kapazität eines DRAMs durch Anodisieren der Polysiliziumschicht einer unteren Kondensatorplatte
DE3931711C2 (de) Dynamische Random-Access-Speicherzelle und Verfahren zur Herstellung
DE4031411A1 (de) Verfahren zur herstellung eines halbleiters
WO2001001489A1 (de) Dram-zellenanordnung und verfahren zu deren herstellung
DE2539073B2 (de) Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung
DE4328510C2 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einem Kondensator
DE4007604C2 (de)
DE4327813C2 (de) Verfahren zur Herstellung eines DRAM's
EP0987753A2 (de) Gestapelter DRAM-Flossenkondensator und Verfahren zur Herstellung desselben
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE3543937C2 (de)
DE69025888T2 (de) Halbleiterbauelement mit einem dielektrischen Isolierungsbereich mit der Struktur einer U-förmigen Nut
DE19610272A1 (de) Halbleitervorrichtung und Herstellungsverfahren derselben
DE4034995A1 (de) Hochintegriertes halbleiterspeicherbauelement und verfahren zu seiner herstellung
DE3927176C2 (de)
DE4441153C2 (de) Verfahren zur Herstellung eines Kondensators einer Halbleiterspeichervorrichtung
DE19845058A1 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE4113999A1 (de) Integrierte halbleitereinrichtung und herstellungsverfahren fuer diese
DE60037558T2 (de) Verfahren zur herstellung eines halbleiterbauelements mit einem bipolartransistor und einem kondensator
DE10147120B4 (de) Grabenkondensator und Verfahren zur Herstellung desselben
DE19843160B4 (de) Halbleitervorrichtung mit Grabentrennung und Verfahren zu dessen Herstellung mittels Vorplanarisierung
DE4441166A1 (de) Verfahren zur Herstellung eines Kondensators einer Halbleiterspeichervorrichtung
DE19720213C2 (de) Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung
DE4029070C2 (de)

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Free format text: PATENTANWAELTE RUFF, WILHELM, BEIER, DAUSTER & PARTNER, 70173 STUTTGART

8339 Ceased/non-payment of the annual fee