KR930001418B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR930001418B1
KR930001418B1 KR1019900012098A KR900012098A KR930001418B1 KR 930001418 B1 KR930001418 B1 KR 930001418B1 KR 1019900012098 A KR1019900012098 A KR 1019900012098A KR 900012098 A KR900012098 A KR 900012098A KR 930001418 B1 KR930001418 B1 KR 930001418B1
Authority
KR
South Korea
Prior art keywords
capacitor
trench
layer
conductive layer
forming
Prior art date
Application number
KR1019900012098A
Other languages
English (en)
Other versions
KR920005335A (ko
Inventor
안태혁
김성태
김경훈
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019900012098A priority Critical patent/KR930001418B1/ko
Priority to JP2248345A priority patent/JPH0736423B2/ja
Priority to US07/592,803 priority patent/US5234854A/en
Publication of KR920005335A publication Critical patent/KR920005335A/ko
Application granted granted Critical
Publication of KR930001418B1 publication Critical patent/KR930001418B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

내용 없음.

Description

반도체 장치의 제조방법
제1a도 내지 제1e도는 종래의 스택-트렌치 병합형 커패시터의 제조공정을 도시한 일부분 공정 순서도.
제2a도 내지 제2f도는 본 발명에 따른 스택-트렌치 병합형 커패시터의 제조공정을 도시한 일실시예의 일부분 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체기판 101 : 필드 산화막
1 : 게이트 전극 2 : 소오스영역
3 : 드레인 영역 4 : 제1도전층 혹은 제1다결정 실리콘층
5 : 절연층 6 : 트렌치
7 : 제1전극 혹은 제2도전층 혹은 제2다결정 실리콘층
7a : 제1전극 패턴 8 : 평탄화층 혹은 SOG막
PR : 포토레지스트 패턴
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 메모리소자의 커패시터 제조공정중에 발생하는 결함을 최소화할 수 있는 반도체 장치의 제조방법에 관한 것이다.
최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀(cell)을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DMAM(Dmnamic Random Memory)의 괄목할만한 발전이 이루어져 왔다.
이 DRAM은 집적도의 향상을 위한 메모리 셀 구조에 따라 종래 플래너(planar)형 커패시터 셀에서 스택(stack)형 커패시터 셀과 트렌치(trench)형 커패시터 셀의 3차원적인 구조가 고안되었다.
먼저 트렌치형 커패시터는 실리콘 기판을 이방성 에칭하여 그 넓어진 벽면을 커패시터 영역으로 사용하는 것으로서, 좁은 영역에서 충분한 커패시터 축적용량을 확보할 수 있으며, 평탄화면에서도 후술하는 스택형 커패시터보다 유리하다. 그러나, 알파입자에 의한 소프트 에러의 문제와 스켈링 다운(scaling down)작업의 진행에 의한 트렌치간 누설전류 문제가 커패시터 형성의 어려움이다. 이에 반해 스택형 커패시터는 실리콘 기판면 상측에 커패시터를 형성하는 것으로서, 확산영역이 적어 소프트 에러에 강하고, 공정이 비교적 간단한 장점이 있으나 트랜지스터위에 적층한 커패시터 구조 때문에 심한 단차 문제와 유전체막 성장기술에 어려움이 있다.
상술한 바와 같은 3차원적인 구조의 커패시터를 서브-하프-마이크론(sub-half-micron)영역에 근접한 초고집적도 메모리소자에 적용할 경우 커패시터 기판층의 토포그라피(topography)가 큰 스택형 혹은 스택-트렌치 병합형 커패시터가 제안되었는데, 이 스택-트렌치 병합형 커패시터의 제조공정은 제1a도 내지 제1e도에 도시된 바와 같으며, 그 제조공정을 살펴보면 다음과 같다.
제1a도는 반도체 기판(100)상에 트랜지스터 및 트렌치(6)의 형성공정을 도시한 것으로, 먼저 반도체기판(100)상에 필드 산화막(101)을 성장시켜 액티브 영역을 정의 한다. 그리고 상기 액티브 영역상에 메모리 셀의 구성요소인 트랜지스터의 게이트 전극(1), 소오스 영역(2) 및 드레인 영역(3)을 형성하고, 아울러 상기 필드 산화막(101)의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결되는 제1도전층(4), 예컨대 불순물이 도우핑된 제1다결정 실리콘층을 형성하며, 상술한 구조의 전체표면상에 1500Å∼1800Å정도의 절연층(5), 예컨대 HTO(High Temperature Oxide)막을 형성한다. 상기 소오스 영역 상부의 절연층상에 마스크를 적용하여 상기 소오스 영역부분이 노출되도록 개구를 형성하고, 이 개구가 형성된 절연층을 이용하여 트렌치(6)를 형성한다.
제1b도는 커패시터의 제1전극으로 사용되는 제2도전층(7)의 형성공정을 도시한 것으로, 상기 트렌치(6) 내면과 절연층(5)상에 커패시터의 제1전극으로 사용되는 제2도전층(7), 예컨대 불순물이 도우핑된 제2다결정 실리콘층을 저압화학기상증착(Low Pressure Chemical Vapor Deposition : LPCVD)방법으로 1000Å∼2000Å정도의 두께로 형성한다.
제1c도는 포토레지스트 패턴(PR)의 형성공정을 도시한 것으로, 상기 제2도전층(7)위에 포토레지스트 도포, 마스크노광, 현상등의 통상적인 사진식각 공정을 거쳐, 제1c도에 도시된 바와 같은 포토레지스트 패턴(PR)을 형성한다. 이때, 상기 포토레지스트가 트렌치(6)내부의 좁고 깊은 영역으로 침투됨을 알 수 있다.
제1d도는 제1전극 패턴(7a)의 형성공정을 도시한 것으로, 상기 포토레지스트 패턴(PR)을 적용하여 제2전도층을 에칭함으로써 커패시터의 제1전극 패턴(7a)을 형성한다.
제1e도는 상기 제1d도 공정이후 포토레지스트 패턴을 제거한 공정을 나타낸 것으로, 제1e도 공정이후 상기 제1전극 패턴(7a)위에 유전체막과 제3도전층을 차례로 형성하여 스택-트렌치 병합형 커패시터를 완성한다.
상술한 종래 스택-트렌치 병합형 커패시터의 제조방법에서는 커패시터의 제1전극으로 사용되는 제2도 전층을 형성한 후 사진식각 공정에 의해 제1전극 패턴을 형성하게 되는데, 이때 사진식각 공정에 사용되는 포토레지스트 패턴의 포토레지스트가 트렌치 내부의 좁고 깊은 영역에 채워져 있게 된다. 그래서 상기 포토레지스트 패턴을 적용하여 제1전극 패턴을 형성한 수 상기 포토레지스트 패턴을 제거할때 포토레지스트가 완전히 제거되지 않고 트렌치 내부의 제2도전층에 부착되어 이후의 유전체막 형성시 균일한 유전체막을 형성하기가 어렵게 되고, 아울러 이 유전체막위에 제3도전층을 침적하여 커패시터를 형성할 경우 커패시터의 신뢰도 및 전기적 특성을 저하시키는 문제점이 있었다.
따라서 본 발명의 목적은 상기한 바와 같은 종래의 기술의 문제점을 해결하기 위하여 트렌치 내면과 트랜지스터위에 제2도전층을 형성한 후 커패시터의 제1전극 패턴 형성시, 상기 제2도전층을 사진식각 공정중에 노출되지 않도록 하는 반도체 장치의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 제조방법은 스택-트렌치 병합형 커패시터를 구비하는 반도체 장치의 제조방법에 있어서, 트렌치 내면과 트랜지스터위에 커패시터의 제1전극으로 사용되는 도전층을 형성하고, 상기 트렌치 내부를 평탄화시키기 위하여 평탄화층을 형성하는 제1공정과, 상기 도전층의 전극패턴을 형성하기 위하여 상기 평탄화층위에 포토레지스트 패턴을 형성하는 제2공정과, 상기 포토레지스트 패턴을 사용하여 상기 평탄화층을 식각하는 제3공정과, 상기 제3공정이후 상기 도전층을 식각하는 제4공정과, 상기 포토레지스트 패턴을 제거하는 제5공정과, 상기 평탄화층을 제거하는 제6공정을 구비함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하기로 한다.
제2a도 내지 제2f도는 본 발명에 따른 스택-트렌치 병합형 커패시터의 제조공정을 도시한 일 실시예의 일부분 공정 순서도이다.
제2a도는 이전의 공정은 상기 제1a도 및 제1b도의 공정과 동일하다.
제2a도는 평탄화층(8)의 형성공정을 도시한 것으로, 상기 제1b도의 공정이후 평탄화층(8) 예컨대 SOG(Spin On Glass)막을 스핀코팅하여 상기 트렌치(6) 내부를 평탄화시킨다.
제2b도는 포토레지스트 패턴(PR)의 형성공정을 도시한 것으로, 상기 SOG막(8)위에 포토레지스트 도포, 마스크 노광, 형상등의 공정을 거쳐, 제2b도에 도시된 바와 같은 포토레지스트 패턴(PR)을 형성한다. 이때, 상기 포토레지스트 패턴은 SOG막(8)의 식각공정을 도시한 것으로, 상기 포토레지스트 패턴(PR)을 적용하여 건식식각 공정을 거치면 이후에 커패시터의 제1전극 패턴이 될 제2도전층부분의 SOG막을 제외한 SOG막이 식각된다. 이때 습식식각공정을 통하여 SOG막의 일부분을 식각할 수도 있다.
제2d도는 제1전극 패턴(7a)의 형성공정을 도시한 것으로, 상기 포토레지스트 패턴(PR)과 SOG막(8)을 마스크로 사용하여 제2도전층을 에칭함으로써 커패시터의 제1전극 패턴(7a)을 형성한다.
제2e도는 상기 제2d도 공정이후 상기 제1전극 패턴 형성시 마스크로 사용한 포토레지스트 패턴의 제거공정을 나타낸다.
제2f도는 상기 평탄화층의 제거공정을 도시한 것으로, 상기 제2e도 공정이후 습식식각 공정을 통하여 상기 SOG막을 제거함으로써 포토레지스트와 접촉되지 않은 커패시터의 제1전극 패턴(7a)을 완성한다. 이 제2f도 공정이후 상기 제1전극 패턴(7a)위에 유전체막과 제3도전층을 차례로 형성하여 스택-트렌치 병합형 커패시터를 완성한다.
이상과 같이 본 발명에 의한 커패시터의 제1전극 패턴은, 먼저 트렌치 내면과 트랜지스터위에 커패시터의 제1전극으로 사용되는 제2도전층을 형성하고, 이 제2도전층 위에 평탄화층을 사용하여 평탄화시킨 후 사진식각 공정에 의해 그 패턴을 형성하기 때문에, 종래 제2도전층위에 포토레지스트 패턴을 직접 사용하여 제1전극 패턴을 형성할때 트렌치 내부의 좁고 깊은 영역으로 상기 포토레지스트 패턴의 포토레지스트가 채워져 상기 제1전극패턴 형성후 포토레지스트 패턴 제거시 상기 트렌치 내부의 포토레지스트는 잘 제거되지 않아 제1전극 패턴의 제2도전층을 오염시키던 것을 방지할 수 있다. 즉, 커패시터의 제1전극 패턴이 사진식각 공정중에 노출되지 않도록 제2도전층과 포토레지스트 패턴 사이에 평탄화층을 형성시킴으로써, 상기 제1전극 패턴의 포토레지스트 오염을 방지하여 양질의 유전체막을 형성할 수 있다. 따라서 커패시터의 신뢰도 및 전기적 특성의 향상을 가져온다.

Claims (6)

  1. 스택-트렌치 병합형 커패시터를 구비하는 반도체 장치의 제조방법에 있어서, 트렌치 내면과 트랜지스터위에 커패시터의 제1전극으로 사용되는 도전층을 형성하고, 상기 트렌치 내부를 평탄화시키기 위하여 평탄화층을 형성하는 제1공정; 도전층의 전극패턴을 형성하기 위하여 상기 평탄화층위에 포토레지스트 패턴을 형성하는 제2공정; 상기 포토레지스트 패턴을 사용하여 상기 평탄화층을 식각하는 제3공정; 상기 제3공정이후 상기 도전층을 식각하는 제4공정; 상기 포토레지스트 패턴을 제거하는 제5공정; 그리고 상기 평탄화층을 제거하는 제6공정을 구비함을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 도전층은 불순물이 도우핑된 다결정 실리콘층으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 평탄화층은 SOG막을 스핀코팅하여 형성됨을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 제3공정은 건식식각 공정을 통하여 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 제3공정은 습식식각 공정을 통하여 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 제6공정은 습식식각 공정을 통하여 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
KR1019900012098A 1990-08-07 1990-08-07 반도체 장치의 제조방법 KR930001418B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019900012098A KR930001418B1 (ko) 1990-08-07 1990-08-07 반도체 장치의 제조방법
JP2248345A JPH0736423B2 (ja) 1990-08-07 1990-09-18 半導体装置の製造方法
US07/592,803 US5234854A (en) 1990-08-07 1990-10-04 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900012098A KR930001418B1 (ko) 1990-08-07 1990-08-07 반도체 장치의 제조방법

Publications (2)

Publication Number Publication Date
KR920005335A KR920005335A (ko) 1992-03-28
KR930001418B1 true KR930001418B1 (ko) 1993-02-27

Family

ID=19302088

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900012098A KR930001418B1 (ko) 1990-08-07 1990-08-07 반도체 장치의 제조방법

Country Status (3)

Country Link
US (1) US5234854A (ko)
JP (1) JPH0736423B2 (ko)
KR (1) KR930001418B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110017A (ja) * 1991-10-18 1993-04-30 Hitachi Ltd 半導体装置とその製造方法
GB2318681B (en) * 1996-10-22 2001-08-29 United Microelectronics Corp Silicon on insulator (soi) dram cell structure and process
US5920785A (en) * 1998-02-04 1999-07-06 Vanguard International Semiconductor Corporation Dram cell and array to store two-bit data having merged stack capacitor and trench capacitor
US5909619A (en) * 1998-02-04 1999-06-01 Vanguard International Semiconductor Corporation Method for forming a DRAM cell and array to store two-bit data
JP3307370B2 (ja) * 1999-07-16 2002-07-24 日本電気株式会社 半導体製造装置用治具及びその使用方法
JP2001352037A (ja) * 2000-06-08 2001-12-21 Sony Corp 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62120070A (ja) * 1985-11-20 1987-06-01 Toshiba Corp 半導体記憶装置
US4966870A (en) * 1988-04-14 1990-10-30 International Business Machines Corporation Method for making borderless contacts
DE3916228C2 (de) * 1988-05-18 1995-06-22 Toshiba Kawasaki Kk Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung
JPH0216763A (ja) * 1988-07-05 1990-01-19 Toshiba Corp 半導体装置の製造方法
US4944682A (en) * 1988-10-07 1990-07-31 International Business Machines Corporation Method of forming borderless contacts
US4885262A (en) * 1989-03-08 1989-12-05 Intel Corporation Chemical modification of spin-on glass for improved performance in IC fabrication
KR910013554A (ko) * 1989-12-08 1991-08-08 김광호 반도체 장치 및 그 제조방법
KR920004028B1 (ko) * 1989-11-20 1992-05-22 삼성전자 주식회사 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
US5234854A (en) 1993-08-10
JPH0736423B2 (ja) 1995-04-19
KR920005335A (ko) 1992-03-28
JPH0491468A (ja) 1992-03-24

Similar Documents

Publication Publication Date Title
JP3501297B2 (ja) 半導体メモリ装置の製造方法
KR100242352B1 (ko) 반도체 장치를 위한 자기 정합 컨택트홀의 제조방법
KR930002292B1 (ko) 반도체 장치 및 그 제조방법
EP0822593B1 (en) A method of manufacturing an insulated gate field effect transistor
KR100226591B1 (ko) 다이나믹 랜덤 액세스 메모리(dram)셀용의 트렌치캐패시터 및 그 제조방법과 트렌치캐태시터를 갖춘 다이나믹 랜덤에세스 메모리셀의 제조방법
JP2924771B2 (ja) 蓄積容量部形成方法
US5066608A (en) Method of making a DRAM cell with stacked trench capacitor
KR920004028B1 (ko) 반도체 장치 및 그 제조방법
KR100301370B1 (ko) 디램셀커패시터의제조방법
JP4001440B2 (ja) メモリセルのシリンダ型ストレージキャパシタ及びその製造方法
KR930001418B1 (ko) 반도체 장치의 제조방법
JP3227485B2 (ja) 半導体メモリ素子の製造方法
US5945703A (en) Semiconductor memory device and manufacturing method therefor
US5763304A (en) Method for manufacturing a capacitor with chemical mechanical polishing
KR930006144B1 (ko) 반도체 장치 및 방법
KR0122752B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100682166B1 (ko) 반도체 소자의 제조방법
KR100281546B1 (ko) 반도체 장치의 전하저장전극 형성을 위한 산화막 패턴 형성 방법
KR960003769B1 (ko) 반도체메모리장치 및 그 제조방법
KR100256239B1 (ko) 반도체 소자의 전하저장전극 형성 방법
KR970000226B1 (ko) 반도체 소자의 캐패시터 제조방법
KR920004370B1 (ko) 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 d램 셀과 그 제조방법
KR960013644B1 (ko) 캐패시터 제조방법
JP2777494B2 (ja) キャパシタにおける蓄積電極の形成方法
KR100269626B1 (ko) 반도체장치의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
WITB Written withdrawal of application