JPS6212124A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6212124A JPS6212124A JP15101785A JP15101785A JPS6212124A JP S6212124 A JPS6212124 A JP S6212124A JP 15101785 A JP15101785 A JP 15101785A JP 15101785 A JP15101785 A JP 15101785A JP S6212124 A JPS6212124 A JP S6212124A
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- layer
- oxide film
- polycrystalline silicon
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
表面に形成された拡散層と電極配線との良好なコンタク
トをとるための方法に係る。
表面に形成された拡散層と電極配線との良好なコンタク
トをとるための方法に係る。
従来、半導体基板上に形成された拡散層と接続された電
極配線を形成するためには、半導体基板の全面に絶縁膜
を形成し、拡散層上の一部を選択的にエツチングしてコ
ンタクトホールを形成した後、全面にＡ℃金合金蒸着し
、バターニングするという方法がとられている。
極配線を形成するためには、半導体基板の全面に絶縁膜
を形成し、拡散層上の一部を選択的にエツチングしてコ
ンタクトホールを形成した後、全面にＡ℃金合金蒸着し
、バターニングするという方法がとられている。
しかし、素子が微細化するにつれ、拡散層の接合深さが
浅くなってきているため、上記方法を用いると電極配線
用のＡＲ金合金浅い拡散層とのコンタクト部でＡｊ２と
８１との反応が起り、Ａ２が拡散ｍ＊深くまで侵入する
ため、接合における逆方向リーク電流が増大するという
問題が生じる。
浅くなってきているため、上記方法を用いると電極配線
用のＡＲ金合金浅い拡散層とのコンタクト部でＡｊ２と
８１との反応が起り、Ａ２が拡散ｍ＊深くまで侵入する
ため、接合における逆方向リーク電流が増大するという
問題が生じる。
上記現象を防止する方法として、例えば特公昭５７−３
８０２８号公報に記載されている方法が知られている。
８０２８号公報に記載されている方法が知られている。
この方法は、拡散層上に多結晶シリコン躾を介してＡ２
合金からなる電極配線を形成するものである。
合金からなる電極配線を形成するものである。
この方法を利用して例えばＮチャネルＭＯＳトランジス
タを製造する場合について第２因を参照して説明する。
タを製造する場合について第２因を参照して説明する。
まず、例えばＰ型シリコン基板１表面に選択酸化法によ
りフィールド酸化１！１２を形成する。次に、フィール
ド酸化膜２に囲まれた素子領域表面にゲート酸化ｌＩ３
を形成し、更に全面に不純物ドープ多結晶シリコン膜を
堆積した後、バターニングしてゲート電極４及び多結晶
シリコン配線４′を形成する。つづいて、ゲート電極４
をマスクとして例えばヒ素をイオン注入することにより
Ｎ＋型ソース、ドレイン領域５．６を形成する。次いで
、グー！〜電極４、多結晶シリコン配線４′及びソース
、ドレイン領域５．６の露出面に熱酸化Ｉｌ！７を形成
した後、全面にＣＶＤ酸化膜８を堆積する。つづいて、
ソース、ドレイン領域５．６上のＣＶＤ酸化膜８及び熱
酸化ｌｌｌ７の一部をエツチングしてコンタクトホール
を開孔する。
りフィールド酸化１！１２を形成する。次に、フィール
ド酸化膜２に囲まれた素子領域表面にゲート酸化ｌＩ３
を形成し、更に全面に不純物ドープ多結晶シリコン膜を
堆積した後、バターニングしてゲート電極４及び多結晶
シリコン配線４′を形成する。つづいて、ゲート電極４
をマスクとして例えばヒ素をイオン注入することにより
Ｎ＋型ソース、ドレイン領域５．６を形成する。次いで
、グー！〜電極４、多結晶シリコン配線４′及びソース
、ドレイン領域５．６の露出面に熱酸化Ｉｌ！７を形成
した後、全面にＣＶＤ酸化膜８を堆積する。つづいて、
ソース、ドレイン領域５．６上のＣＶＤ酸化膜８及び熱
酸化ｌｌｌ７の一部をエツチングしてコンタクトホール
を開孔する。
つづいて、全面に不純物ドープ多結晶シリコン膜を堆積
した後、バターニングしてソース、ドレイン領域５．６
と接続された多結晶シリコン膜パターン９、・・・を形
成する。つづいて、全面に層間絶縁１１１０を堆積した
後、前記多結晶シリコン膜パターン９、・・・上の一部
を選択的にエツチングしてコンタクトホールを開孔する
。つづいて、全面にＡ１合金を蒸着した後、バターニン
グして電極配線１１、・・・を形成する。
した後、バターニングしてソース、ドレイン領域５．６
と接続された多結晶シリコン膜パターン９、・・・を形
成する。つづいて、全面に層間絶縁１１１０を堆積した
後、前記多結晶シリコン膜パターン９、・・・上の一部
を選択的にエツチングしてコンタクトホールを開孔する
。つづいて、全面にＡ１合金を蒸着した後、バターニン
グして電極配線１１、・・・を形成する。
しかし、この方法には以下のような問題があり、半導体
装置の製造歩留りを低下させる一因となっている。すな
わち、ソース、ドレイン領域５．６、多結晶シリコン膜
パターン９及び電極配線１１の相互間のコンタクト抵抗
を極力小さくするために一般にソース、ドレイン領域５
．６及び多結晶シリコン膜パターン９の不純物濃度は １Ｘ１０２０α゛３以上が適当であるとされている。
装置の製造歩留りを低下させる一因となっている。すな
わち、ソース、ドレイン領域５．６、多結晶シリコン膜
パターン９及び電極配線１１の相互間のコンタクト抵抗
を極力小さくするために一般にソース、ドレイン領域５
．６及び多結晶シリコン膜パターン９の不純物濃度は １Ｘ１０２０α゛３以上が適当であるとされている。
ところが、このように高濃度の不純物を含んだシリコン
基板は通常のシリコン基板と比べて酸化されやすい。こ
のため、拡散層上の絶縁膜にコンタクトホールを開孔し
、多結晶シリコン膜を堆積する際の前処理時に酸化され
たり、ＣＶＤ炉内に残留している微量の酸素により酸化
されて拡散層表面に数人〜１０数人の酸化膜１２が形成
される。
基板は通常のシリコン基板と比べて酸化されやすい。こ
のため、拡散層上の絶縁膜にコンタクトホールを開孔し
、多結晶シリコン膜を堆積する際の前処理時に酸化され
たり、ＣＶＤ炉内に残留している微量の酸素により酸化
されて拡散層表面に数人〜１０数人の酸化膜１２が形成
される。
この現象については拡散層の不純物濃度が高いほど発生
率と酸化！１１１２の膜厚の増大が顕著となる。
率と酸化！１１１２の膜厚の増大が顕著となる。
この酸化膜の発生により、拡散層と多結晶シリコンとの
電気的接続が妨げられ、半導体装置の製造歩留りの低下
をもたらす。そして、この酸化膜の発生に起因する半導
体装置の不良の発生率は素子の微細化、高集積化に伴っ
て上昇することが判明している。
電気的接続が妨げられ、半導体装置の製造歩留りの低下
をもたらす。そして、この酸化膜の発生に起因する半導
体装置の不良の発生率は素子の微細化、高集積化に伴っ
て上昇することが判明している。
本発明は上記欠点を解消するためになされたものであり
、素子が微細化してもコンタクト部での電気的な接続不
良の発生を防止して半導体装置の製造歩留りを向上し得
る方法を提供しようとするものである。
、素子が微細化してもコンタクト部での電気的な接続不
良の発生を防止して半導体装置の製造歩留りを向上し得
る方法を提供しようとするものである。
本発明の半導体装置の製造方法は、第１導電型の半導体
基板表面に第２導電型の低濃度拡散層（不純物濃度ｌＸ
１０１”α°３以下であることが望ましい）を形成する
工程と、該低濃度拡散層の一部に選択的に第２導電型の
高濃度拡散層を形成する工程と、全面に第１の絶縁膜を
形成する工程と、該第１の絶縁膜の一部を選択的にエツ
チングして前記低濃度拡散層の一部を露出させる工程と
、露出した低濃度拡散層と接続された、第２導電型の不
純物を含む第１の導体層（多結晶シリコン、金属シリサ
イド等）を形成する工程と、該第１の導体層から第２導
電型の不純物を拡散させて前記低濃度拡散層内に第２導
電型の高濃度拡散層を形成する工程と、全面に第２の絶
縁膜を堆積する工程と、該第２の絶縁膜の一部をエツチ
ングして前２第１の導体層の一部を露出させる工程と、
露出した第１の導体層と接続された第２の導体層（Ａβ
合金等）を形成する工程とを具備したことを特徴とする
ものである。
基板表面に第２導電型の低濃度拡散層（不純物濃度ｌＸ
１０１”α°３以下であることが望ましい）を形成する
工程と、該低濃度拡散層の一部に選択的に第２導電型の
高濃度拡散層を形成する工程と、全面に第１の絶縁膜を
形成する工程と、該第１の絶縁膜の一部を選択的にエツ
チングして前記低濃度拡散層の一部を露出させる工程と
、露出した低濃度拡散層と接続された、第２導電型の不
純物を含む第１の導体層（多結晶シリコン、金属シリサ
イド等）を形成する工程と、該第１の導体層から第２導
電型の不純物を拡散させて前記低濃度拡散層内に第２導
電型の高濃度拡散層を形成する工程と、全面に第２の絶
縁膜を堆積する工程と、該第２の絶縁膜の一部をエツチ
ングして前２第１の導体層の一部を露出させる工程と、
露出した第１の導体層と接続された第２の導体層（Ａβ
合金等）を形成する工程とを具備したことを特徴とする
ものである。
このような方法によれば、第１の導体層を形成する前に
、第１の絶縁膜に形成されたコンタクトホールから露出
している拡散層は低濃度であるので、その表面は酸化さ
れにクク、第１の導体層形成時に拡散層表面に酸化膜が
形成されて電気的接続不良が生じるようなことはない。
、第１の絶縁膜に形成されたコンタクトホールから露出
している拡散層は低濃度であるので、その表面は酸化さ
れにクク、第１の導体層形成時に拡散層表面に酸化膜が
形成されて電気的接続不良が生じるようなことはない。
また、第１の導体層は最終的には第１の導電層から拡散
された不純物により高濃度となった拡散層と接続される
ので、コンタクト抵抗が小さく、良好なオーミックコン
タクトを得ることができる。
された不純物により高濃度となった拡散層と接続される
ので、コンタクト抵抗が小さく、良好なオーミックコン
タクトを得ることができる。
なお、高濃度拡散層の接合深さが低濃度拡散層の接合深
さよりも浅くなるように形成すれば、逆方向接合耐圧を
高くでき、また逆方向リーク電流の上昇を防止できる。
さよりも浅くなるように形成すれば、逆方向接合耐圧を
高くでき、また逆方向リーク電流の上昇を防止できる。
以下、本発明方法をＮチャネルＭｏＳトランジスタの製
造に適用した実施例を第１図（ａ）〜（ｆ）を参照して
説明する。
造に適用した実施例を第１図（ａ）〜（ｆ）を参照して
説明する。
まず、Ｐ型シリコン基板２１表面に選択酸化法によりフ
ィールド酸化Ｉｌ！２２を形成する。次に、フィールド
酸化ｌ！２２により囲まれた素子領域表面にゲート酸化
１１１２３を形成する。つづいて、全面にリンドープ多
結晶シリコン膜を堆積した後、パターニングしてゲート
電極２４及び多結晶シリコン配線２４′を形成する。つ
づいて、ゲート電極をマスクとして例えばリンを加速エ
ネルギー４０ｋｅＶ、ドーズ１ｉ７Ｘ１０”Ｃａ＋４の
条件でイオン注入することによりＮ−型拡散層２５．２
５を形成する（第１図（ａ）図示）。次いで、ホトレジ
ストパターン２６を形成した後、このホトレジストパタ
ーン２６をマスクとして例えばヒ素を加速エネルギー４
０ｋｅＶ、ドーズ量 ２．０Ｘ１０１’の条件でイオン注入することにより、
Ｎ−型拡散層２５．２５の一部にＮ＋型型数散層２７２
７を形成し、これらの拡散層からなるソース、ドレイン
領域２８．２９を形成する。なお、Ｎ中型拡散層２７の
接合深さはＮ−型拡散層２５の接合深さよりも浅く形成
されている。また、Ｎ＋型型数散層２７ソース領域２８
側ではゲート電極２４端部の下まで伸びているが、ドレ
イン領域２９側ではゲート電極２４端部の下まで達して
いない（同図（ｂ）図示）ａ 次いで、前記ホトレジストパターン２６を除去した後、
酸素雰囲気中、９２０℃で熱酸化を行ない、ゲート電極
２４、多結晶シリコン配線２４′及びソース、ドレイン
領域２８．２９の露出面に膜厚５００人の熱酸化ｆｉ１
３０を形成する。つづいて、全面に膜厚３０００人のＣ
ＶＤ酸化［１３１を堆積する（同図（Ｃ）図示）。次い
で、ＣＶＤ酸化膜３１及び熱酸化膜３０の一部を選択的
にエツチングして、ソース、ドレイン領域２８．２９を
構成するＮ−型拡散層２５．２５の一部が露出するよう
にコンタクトホールを開孔する。つづいて、減圧ＣＶＤ
法により全面に膜厚１０００人の多結晶シリコン膜を堆
積した後、パターニングしてＮ−型拡散層２５．２５と
接続された多結晶シリコン膜パターン３２、・・・を形
成する（同図（ｄ）図示）。
ィールド酸化Ｉｌ！２２を形成する。次に、フィールド
酸化ｌ！２２により囲まれた素子領域表面にゲート酸化
１１１２３を形成する。つづいて、全面にリンドープ多
結晶シリコン膜を堆積した後、パターニングしてゲート
電極２４及び多結晶シリコン配線２４′を形成する。つ
づいて、ゲート電極をマスクとして例えばリンを加速エ
ネルギー４０ｋｅＶ、ドーズ１ｉ７Ｘ１０”Ｃａ＋４の
条件でイオン注入することによりＮ−型拡散層２５．２
５を形成する（第１図（ａ）図示）。次いで、ホトレジ
ストパターン２６を形成した後、このホトレジストパタ
ーン２６をマスクとして例えばヒ素を加速エネルギー４
０ｋｅＶ、ドーズ量 ２．０Ｘ１０１’の条件でイオン注入することにより、
Ｎ−型拡散層２５．２５の一部にＮ＋型型数散層２７２
７を形成し、これらの拡散層からなるソース、ドレイン
領域２８．２９を形成する。なお、Ｎ中型拡散層２７の
接合深さはＮ−型拡散層２５の接合深さよりも浅く形成
されている。また、Ｎ＋型型数散層２７ソース領域２８
側ではゲート電極２４端部の下まで伸びているが、ドレ
イン領域２９側ではゲート電極２４端部の下まで達して
いない（同図（ｂ）図示）ａ 次いで、前記ホトレジストパターン２６を除去した後、
酸素雰囲気中、９２０℃で熱酸化を行ない、ゲート電極
２４、多結晶シリコン配線２４′及びソース、ドレイン
領域２８．２９の露出面に膜厚５００人の熱酸化ｆｉ１
３０を形成する。つづいて、全面に膜厚３０００人のＣ
ＶＤ酸化［１３１を堆積する（同図（Ｃ）図示）。次い
で、ＣＶＤ酸化膜３１及び熱酸化膜３０の一部を選択的
にエツチングして、ソース、ドレイン領域２８．２９を
構成するＮ−型拡散層２５．２５の一部が露出するよう
にコンタクトホールを開孔する。つづいて、減圧ＣＶＤ
法により全面に膜厚１０００人の多結晶シリコン膜を堆
積した後、パターニングしてＮ−型拡散層２５．２５と
接続された多結晶シリコン膜パターン３２、・・・を形
成する（同図（ｄ）図示）。
次いで、ヒ素を加速エネルギー６０ ｋｅＶ、ドーズ量
４Ｘ１０”０ｍ４の条件でイオン注入して多結晶シリコ
ン膜パターン３２、・・・を低抵抗化する。
４Ｘ１０”０ｍ４の条件でイオン注入して多結晶シリコ
ン膜パターン３２、・・・を低抵抗化する。
つづいて、全面に層間絶縁膜としてＣＶＤ酸化膜３３を
堆積する。つづいて、Ｎ２中、約９００℃でアニールを
行ない、多結晶シリコン膜パターン３２、・・・からヒ
素を拡散させ、ソース、ドレイン領域２８．２９を構成
するＮ−型拡散層２５．２５内にＮ＋型型数散層３４３
４を形成する（同図（ｅ）図示）。次いで、ＣＶＤ酸化
膜３３の一部を選択的にエツチングして多結晶シリコン
膜パターン３２、・・・及び多結晶シリコン配線２４′
の一部を露出させてコンタクトホールを開孔する。
堆積する。つづいて、Ｎ２中、約９００℃でアニールを
行ない、多結晶シリコン膜パターン３２、・・・からヒ
素を拡散させ、ソース、ドレイン領域２８．２９を構成
するＮ−型拡散層２５．２５内にＮ＋型型数散層３４３
４を形成する（同図（ｅ）図示）。次いで、ＣＶＤ酸化
膜３３の一部を選択的にエツチングして多結晶シリコン
膜パターン３２、・・・及び多結晶シリコン配線２４′
の一部を露出させてコンタクトホールを開孔する。
つづいて゛、全面にＡｇ−５ｒを蒸着した後、パターニ
ングして多結晶シリコン膜パターン３２、・・・、多結
晶シリコン配線２４′とそれぞれ接続された電極配置３
５、・・・を形成する（同図（ｆ）図示）。
ングして多結晶シリコン膜パターン３２、・・・、多結
晶シリコン配線２４′とそれぞれ接続された電極配置３
５、・・・を形成する（同図（ｆ）図示）。
このような方法によれば、第１図（ｄ）図示の工程でＣ
ＶＤ酸化！１１３１及び熱酸化膜３０の一部をエツチン
グしてソース、ドレイン領域２８．２９上に多結晶シリ
コン膜パターンとのコンタクトホールを開孔した際、露
出しているのは酸化されにくい低濃度のＮ′″型拡散拡
散層２５５であるので、その表面に酸化膜が形成される
のを防止することができる。また、最終的には多結晶シ
リコン膜パターン３２、・・・は高濃度のＮ＋型型数散
層３４・・・と接続されるので、両者の間のコンタクト
抵抗を低くし、良好なオーミックコンタクトを得ること
ができる。したがって、ソース、ドレイン領域２８．２
９と電極配線３５、・・・との電気的接続不良の発生を
著しく抑制することができ、製造歩留りを向上すること
ができる。
ＶＤ酸化！１１３１及び熱酸化膜３０の一部をエツチン
グしてソース、ドレイン領域２８．２９上に多結晶シリ
コン膜パターンとのコンタクトホールを開孔した際、露
出しているのは酸化されにくい低濃度のＮ′″型拡散拡
散層２５５であるので、その表面に酸化膜が形成される
のを防止することができる。また、最終的には多結晶シ
リコン膜パターン３２、・・・は高濃度のＮ＋型型数散
層３４・・・と接続されるので、両者の間のコンタクト
抵抗を低くし、良好なオーミックコンタクトを得ること
ができる。したがって、ソース、ドレイン領域２８．２
９と電極配線３５、・・・との電気的接続不良の発生を
著しく抑制することができ、製造歩留りを向上すること
ができる。
また、拡散層と接続された多結晶シリコン膜パターン３
２をフィールド酸化ｗＡ２２まで延ばし、フィールド酸
化膜２２上にコンタクトホールを開孔して多結晶シリコ
ン−へ℃合金間のコンタクトをとることもできるので、
拡散層上にコンタクトホールを開孔してＡ２合金とのコ
ンタクトをとる場合よりもコンタクトホール配置上の余
裕が増え、素子の高集積化に有利である。
２をフィールド酸化ｗＡ２２まで延ばし、フィールド酸
化膜２２上にコンタクトホールを開孔して多結晶シリコ
ン−へ℃合金間のコンタクトをとることもできるので、
拡散層上にコンタクトホールを開孔してＡ２合金とのコ
ンタクトをとる場合よりもコンタクトホール配置上の余
裕が増え、素子の高集積化に有利である。
更に、上記実施例では、コンタクトがとられる拡散層（
ソース、ドレイン領域２８．２９）では高濃度のＮ＋型
型数散層２７りも低濃度のＮ−型拡散層の方が接合深さ
が深くなっているので、逆方向接合耐圧を高くし、逆方
向リーク電流の増大を防止することができる。このこと
は特に、上記実施例のように微１１１ＭＯｓトランジス
タでいわゆるＬ Ｄ Ｄ （Ｌ ｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄ ｒａｉｎ）構造を採用した場合、ホッ
トキャリア耐性を向上するとと ″もに、ドレインブレ
ークダウン耐圧を向上することができ、非常に有利とな
る。
ソース、ドレイン領域２８．２９）では高濃度のＮ＋型
型数散層２７りも低濃度のＮ−型拡散層の方が接合深さ
が深くなっているので、逆方向接合耐圧を高くし、逆方
向リーク電流の増大を防止することができる。このこと
は特に、上記実施例のように微１１１ＭＯｓトランジス
タでいわゆるＬ Ｄ Ｄ （Ｌ ｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄ ｒａｉｎ）構造を採用した場合、ホッ
トキャリア耐性を向上するとと ″もに、ドレインブレ
ークダウン耐圧を向上することができ、非常に有利とな
る。
なお、上記実施例では第１図（ｄ）の工程でソース、ド
レイン領域２８．２９とのコンタクトホールを開孔する
際、Ｎ−型拡散層２５のみが露出するように酸化膜をエ
ツチングしたが、Ｎ＋型拡敢層２７の一部も露出するよ
うにエツチングを行なってもよい。この場合、多結晶シ
リコン膜堆積時にＮ＋型型数散層２７上は酸化膜が形成
されるおそれがあるが、Ｎ−型拡散層２５上には酸化膜
は形成されないので、本発明の効果を得ることができる
。
レイン領域２８．２９とのコンタクトホールを開孔する
際、Ｎ−型拡散層２５のみが露出するように酸化膜をエ
ツチングしたが、Ｎ＋型拡敢層２７の一部も露出するよ
うにエツチングを行なってもよい。この場合、多結晶シ
リコン膜堆積時にＮ＋型型数散層２７上は酸化膜が形成
されるおそれがあるが、Ｎ−型拡散層２５上には酸化膜
は形成されないので、本発明の効果を得ることができる
。
また、上記実施例では第１１ｇ（ｅ）の工程で多結晶シ
リコン膜パターン３２を形成した後、ヒ素をイオン注入
したが、パターニング前にイオン注゛入を行なってもよ
い。また、多結晶シリコン膜の気相成長時に不純物を導
入してもよい。この不純物はヒ素に限らず、リンを用い
てもよい。
リコン膜パターン３２を形成した後、ヒ素をイオン注入
したが、パターニング前にイオン注゛入を行なってもよ
い。また、多結晶シリコン膜の気相成長時に不純物を導
入してもよい。この不純物はヒ素に限らず、リンを用い
てもよい。
また、上記実施例では第１図（ｅ）の工程で層間絶縁膜
であるＣＶＤ酸化ｌ１１３３を堆積した後、アニールを
行ない、多結晶シリコン膜パターン３２から不純物を拡
散させたが、このアニールは多結晶シリコン膜に不純物
を導入した後、どの段階で行なってもよい。
であるＣＶＤ酸化ｌ１１３３を堆積した後、アニールを
行ない、多結晶シリコン膜パターン３２から不純物を拡
散させたが、このアニールは多結晶シリコン膜に不純物
を導入した後、どの段階で行なってもよい。
また、上記実施例では拡散層（ソース、ドレイン領域Ａ
域２８．２９）上に形成する第１の導体層として多結晶
シリコンを用いる場合について説明したが、これに限ら
ず例えば不純物をドープしたＭＯシリサイド、Ｔｉシリ
サイドなどの金属シリサイドを用いることもできる。
域２８．２９）上に形成する第１の導体層として多結晶
シリコンを用いる場合について説明したが、これに限ら
ず例えば不純物をドープしたＭＯシリサイド、Ｔｉシリ
サイドなどの金属シリサイドを用いることもできる。
更に、上記実施例では本発明方法をＮチャネルＭＯＳト
ランジスタの製造に適用した場合について説明したが、
これに限らず本発明方法はＰチャネルＭＯＳトランジス
タ、ＣＭ ＯＳ半導体装置、バイポーラ半導体装置にも
同様に適用可能なことは勿論である。
ランジスタの製造に適用した場合について説明したが、
これに限らず本発明方法はＰチャネルＭＯＳトランジス
タ、ＣＭ ＯＳ半導体装置、バイポーラ半導体装置にも
同様に適用可能なことは勿論である。
以上詳述した如く本発明の半導体装置の製造方法によれ
ば、素子が微細化してもコンタクト部での電気的接続不
良の発生を防止し、半導体装置の製造歩留りを向上でき
る等顕著な効果を奏するものである。
ば、素子が微細化してもコンタクト部での電気的接続不
良の発生を防止し、半導体装置の製造歩留りを向上でき
る等顕著な効果を奏するものである。
第１図（ａ）〜（ｆ）は本発明の実施例におけるＮチャ
ネルＭｏＳトランジスタの製造方法を示す断面図、第２
図は従来の方法により製造されたＮチャネルＭＯＳトラ
ンジスタの断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・ゲート酸化膜、２４・・・ゲート電極
、２４′・・・多結晶シリコン配線、２５・・・Ｎ−型
拡散層、２６・・・ホトレジストパターン、２７・・・
Ｎ＋型型数散層２８．２９・・・ソース、ドレイン領域
、３０・・・熱酸化膜、３１・・・ＣＶＤ酸化膜、３２
・・・多結晶シリコン膜パターン、３３・・・ＣＶＤ酸
化膜、３４・・・Ｎ＋型型数散層３５・・・電極配線。 出願人代理人 弁理士 鈴江武彦 ： 第 １ 図 第２図
ネルＭｏＳトランジスタの製造方法を示す断面図、第２
図は従来の方法により製造されたＮチャネルＭＯＳトラ
ンジスタの断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・ゲート酸化膜、２４・・・ゲート電極
、２４′・・・多結晶シリコン配線、２５・・・Ｎ−型
拡散層、２６・・・ホトレジストパターン、２７・・・
Ｎ＋型型数散層２８．２９・・・ソース、ドレイン領域
、３０・・・熱酸化膜、３１・・・ＣＶＤ酸化膜、３２
・・・多結晶シリコン膜パターン、３３・・・ＣＶＤ酸
化膜、３４・・・Ｎ＋型型数散層３５・・・電極配線。 出願人代理人 弁理士 鈴江武彦 ： 第 １ 図 第２図
Claims (3)
- （１）第１導電型の半導体基板表面に第２導電型の低濃
度拡散層を形成する工程と、該低濃度拡散層の一部に選
択的に第２導電型の高濃度拡散層を形成する工程と、全
面に第１の絶縁膜を形成する工程と、該第１の絶縁膜の
一部を選択的にエッチングして前記低濃度拡散層の一部
を露出させる工程と、露出した低濃度拡散層と接続され
た、第２導電型の不純物を含む第１の導体層を形成する
工程と、該第１の導体層から第２導電型の不純物を拡散
させて前記低濃度拡散層内に第２導電型の高濃度拡散層
を形成する工程と、全面に第２の絶縁膜を堆積する工程
と、該第２の絶縁膜の一部をエッチングして前記第１の
導体層の一部を露出させる工程と、露出した第１の導体
層と接続された第２の導体層を形成する工程とを具備し
たことを特徴とする半導体装置の製造方法。 - （２）低濃度拡散層の不純物濃度を １×１０＾１＾９ｃｍ＾−＾３以下とすることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 - （３）高濃度拡散層の接合深さを低濃度拡散層の接合深
さよりも浅くすることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15101785A JPS6212124A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15101785A JPS6212124A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6212124A true JPS6212124A (ja) | 1987-01-21 |
Family
ID=15509474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15101785A Pending JPS6212124A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6212124A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221652A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1985
- 1985-07-09 JP JP15101785A patent/JPS6212124A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221652A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
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