DE3885764T2 - Fernsehempfänger mit gespeichertem zweitem signal. - Google Patents

Description

• Diese Erfindung bezieht sich auf einen TV-Empfänger mit einer Digital-Überlagerungsmöglichkeit, um Spezial-Effekte zu erzeugen
• - z. B. Bild-im-Bild und Zoom.
• Es bestand ein wachsendes Interesse für Digital-Fernsehen aufgrund der größeren Verfügbarkeit von digitaler Hardware und Speichern zu geringeren Kosten. Das digitale Fernsehen erlaubt es dem Benutzer, die ankommenden Videosignale neu zu formatieren. In einem z. B. mit einer Bild-im-Bild-Möglichkeit (pip oder pix-in-pix) ausgerüsteten digitalen Fernseher definiert ein Hilfs- oder zweit-Videosignal SVS (z. B. von dem vcR-Zweitdetektor) ein kleines Bild auf dem Darstellungsschirm, das einem von einem Haupt- oder Primär-Videosignal PVS (z. B. von dem TV-Zweitdetektor) definierten großen Bild überlagert wird.
• Typisch wird dabei das sekundär-Videosignal SVS abgetastet und zu Zeitpunkten digitalisiert, die von einem Abtast-Taktsignal bestimmt werden. Die das Sekundär-Videosignal SVS repräsentierenden Digital-Abtastwerte werden dann unterabgetastet (subsampled), sowohl horizontal als auch vertikal, um eine Folge von Abtastwerten zu bilden, die ein Bild mit reduzierter Größe repräsentieren. Für eine 3-zu-1 Reduktion der Bildgröße wird jeder dritte Abtastwert und jede dritte Zeile bewahrt/gerettet und die zwischenliegenden Abtastwerte und Zeilen unberücksichtigt gelassen.
• Die Digital-Abtastwerte, die während eines Halbbildes oder eines Vollbildes des Sekundär-Videosignals SVS genommen werden, werden in einem Speicher gespeichert. Diese Abtastwerte werden sequentiell aus dem Speicher mit einem Taktsignal gelesen, das wünschenswert auf das Anzeige-Ablenksignal (z. B. Horizontal- und Vertikal-Synchronsignal-Komponenten des primär-Videosignals PVS) bezogen sind. Die aus dem Speicher gelesenen Abtastwerte (Samples) werden in ein Analogsignal SVS' konvertiert, das für das größenreduzierte Sekundär-Bild repräsentativ ist. Ein Video- Ausgangsschalter mit Eingangsanschlüssen, die zum Erhalt des primär-Videosignals PVS und des größenreduzierten Sekundär- Videosignals SVS' gekoppelt sind, führt den geeigneten/ gewünschten der beiden Eingangs-Signale ansprechend auf ein Schnell-Schaltsignal FSS einer Anzeigeeinrichtung zu, um ein kleines Bild innerhalb eines großen Bildes zu erzeugen. Die US-Patentanmeldung von McNeely et al., Serial No. 087,060, (EP-A-0 304 308) mit dem Titel "Mehrfach-Eingang-Digital-Video- Features-Prozessor für TV-Signale" beschreibt und veranschaulicht einen Bild-im-Bild TV-Empfänger.
• In Übereinstimmung mit einem Aspekt dieser Erfindung wird ein Fernseh- (TV) Signalverarbeitungs-System bereitgestellt, das enthält: eine Quelle eines ersten Videosignals FVS; eine Quelle eines zweiten Videosignals SVS; Abtastmittel beinhaltendes Mittel, das zum Erhalt des zweiten Videosignals gekoppelt ist und auf ein Taktsignal FCS der Frequenz fcs ansprechend m-Bit Digital-Abtastwerte des zweiten Videosignals bildet, die synchron mit dem Taktsignal auftreten, wobei m eine positive ganze Zahl größer als Eins ist; es ist gekennzeichnet durch: eine Quelle (60,508) eines n-Bit Schaltsignals SS, wobei n eine positive ganze Zahl größer als Eins ist; Mittel (500) zum Verketten von Bits des n-Bit Schaltsignals mit vorbestimmten Abtastwerten des abgetasteten zweiten Videosignals, um ein Digital-Kombinationssignal zu bilden, das aus Abtastwerten besteht, die synchron mit dein Taktsignal auftreten; Speichermittel (900) beinhaltendes Mittel, das auf das Taktsignal zum Speichern des Kombinations-Abtastsignals anspricht und zum Bereitstellen des Kombinations-Abtastsignals an seinem Ausgangsanschluß synchron mit dem Taktsignal; Mittel (702,712), das zum Erhalt des kombinierten Abtastsignals gekoppelt ist und auf das Taktsignal zum Rekonstruieren des zweiten Videosignals und des n-Bit Schaltsignals anspricht; eine Quelle (604) eines Context-Codesignals CCS; Dekodiermittel (800), das zum Erhalt des rekonstruierten Schaltsignals (im folgenden SS') gekoppelt ist und auf das Context-Codesignal CCS anspricht, zum Erzeugen eines schnell schaltenden Signals FSS synchron mit dem Taktsignal, wobei das schnell schaltende Signal FSS einen ersten Zustand aufweist, wenn das rekonstruierte Schaltsignal mit dem Contextcode-Signal korrespondiert, und anderenfalls einen zweiten Zustand aufweist; und Schaltmittel (80), das zum Erhalt des ersten Videosignals FVS und des rekonstruierten zweiten Videosignals (im folgenden SVS') gekoppelt ist und auf das schnell schaltende Signal FSS anspricht, um an seinem Ausgangsanschluß das erste Videosignal FVS und das rekonstruierte zweite Videosignal SVS' bereitzustellen, wenn das schnell schaltende Signal FSS in dem zweiten bzw. ersten Zustand ist.
• In einem bevorzugten Ausführungsbeispiel der Erfindung ist M=6 und n=2.
• In einem Ausführungsbeispiel der Erfindung ist das zweite Videosignals SVS ein Zwischenzeilen-Videosignal (interlaced video signal), das ein ungerades und ein gerades Halbbild enthält; der Speicher beinhaltet zwei Bereiche zum jeweiligen Speichern der geraden und ungeraden Halbbilder des zweiten Videosignals SVS; das in den zwei Bereichen des Speichers gespeicherte Schaltsignal SS ist jeweils repräsentativ für die ungeraden und geraden Halbbilder des zweiten Videosignals, die dem Schaltmittel-Ausgangsanschluß zugeführt werden sollen; das in weiteren Bereichen des Speichers gespeicherte Schaltsignal SS ist für das Nicht-Passieren des rekonstruierten zweiten Videosignals von dem Speicher an den Schaltmittel- Ausgangsanschluß repräsentativ.
• Z.B. ein 2-Bit Schaltsignal SS ist in den Bereichen des Speichers auf 10 und 01 gesetzt, die jeweils die ungeraden und geraden Halbbilder des Sekundär-Videosignals SVS speichern. Das 2-Bit Schaltsignal SS ist auf 00 in den verbleibenden Bereichen des Speichers gesetzt. Wenn die ungeraden und geraden Halbbilder des Sekundär-Videosignals zum Darstellen benötigt werden, wird das Contextcode-Signal CCS auf 10 bzw. 01 gesetzt. Der Dekoder vergleicht das Schaltsignal SS, das aus dem Speicher gelesen wird, mit dem Context-Codesignal CCS, um das schnell schaltende Signal FSS genau zu konditionieren.
• Das schnell schaltende Signal FSS wird auf eine logische Eins gesetzt, wenn (1) das ungerade Halbbild benötigt wird und das Schaltsignal SS, das aus dem Speicher wiedergewonnen wurde, gleich 10 ist, (2) das gerade Halbbild benötigt wird und das wiedergewonnene Schaltsignal SS gleich 01 ist. Das schnell schaltende Signal FSS wird auf eine logische Null anderenfalls gesetzt, wobei das erste Videosignal PVS an die Anzeigeeinrichtung abgegeben wird.
• In Übereinstimmung mit einem anderen Aspekt der Erfindung wird ein Fernseh- (TV) Signalverarbeitungssystem zur Verfügung gestellt, das enthält: eine Quelle eines Videosignals mit einer Liuminanz-Signalkomponente Y und einem Paar von Farb- Differenzsignal-Komponenten U (ad) und V; eine Quelle eines Taktsignals; gekennzeichnet durch (ein) Abtastmittel, das zum Erhalt der Videosignal-Komponenten Y, U und V gekoppelt ist und auf das Taktsignal zum Bilden eines Stroms von 6-Bit Digital- Abtastwerten anspricht, die synchron mit dem Taktsignal auftreten und die folgende Sequenz haben: Y&sub0;, U&sub0;, Y&sub1;, U&sub0;, Y&sub2;, U&sub0;, Y&sub3;, U&sub0;, Y&sub4;, V&sub0;, Y&sub5;, V&sub0;, Y&sub6;, V&sub0;, Y&sub7;, V&sub0;, Y&sub8;, U&sub1;, Y&sub9;, U&sub1; . . . , wobei die Indizes 0, 1, 2, . . . die Abtastwert-Zahlen repräsentieren und wobei die Abtastwerte mit der Taktrate CK auftreten; Mittel, das zum Erhalt der 6-Bit-Abtastwerte mit der CK-Rate gekoppelt ist, um einen Strom von 4-Bit-Digital-Nibbles zu erzeugen, die mit der CK/N-Rate auftreten, wobei N eine ganze Zahl größer oder gleich Eins ist, beinhaltend: erstes Reduziermittel (decimation means), das auf die 6-Bit Y-Komponenten-Abtastwerte anspricht, um 6-Bit Y-Komponenten- Samples zu erzeugen, die mit einer Frequenz von CK/2N auftreten; zweites Reduziermittel, das auf die 6-Bit U- und V-Komponenten- Abtastwerte anspricht, um eine alternierende Sequenz von 6-Bit U- und V-Komponenten-Abtastwerte zu erzeugen, die mit einer Frequenz von CK/8N auftreten; Mittel, das mit dem ersten Reduziermittel gekoppelt ist und auf die 6-Bit Y-Komponenten- Abtastwerte anspricht, die mit einer Frequenz von CK/2N auftreten, um eine Sequenz von 3-Bit Y-Komponenten-Abtastwerte mit einer Frequenz von CK/N, alternierende 3-Bit Abtastwerte mit der Frequenz CK/N, wobei sie die drei höherwertigen Bits bzw.
• die drei geringerwertigen Bits der 6-Bit Y-Komponenten- Abtastwerte, die mit der Frequenz CK/2N enthalten, zu erzeugen; und (ein) Mittel, das auf die 3-Bit Y-Komponenten-Abtastwerte und die 6-Bit U- und V-Komponenten-Abtastwerte, die mit der Frequenz CK/8N auftreten, anspricht, zum abwechselnden Verknüpfen/Verbinden der U- und V-Abtastwerte mit den Y-Komponenten-Abtastwerten, um eine Sequenz von 4-Bit-Nibbles zu erzeugen, worin sich gegenseitig ausschließende Einzelbits der jeweiligen 6-Bit U- oder V-Abtastwerte zu sechs aufeinanderfolgenden 3-Bit Y-Abtastwerten verbunden werden und vorbestimmte der 3-Bit Y-Abtastwerte zwischen jeder Gruppe von sechs aufeinanderfolgenden verknüpften Abtastwerten keine verknüpften U- oder V-Bits enthalten; und Speichermittel zum Speichern der 4-Bit Nibbles.
• In den Zeichnungen:
• Fig. 1 ist die Darstellung eines Blockschaltbildes eines TV-Empfängers, der einen Video-Features-Prozessor gemäß den Prinzipien der vorliegenden Erfindung enthält;
• Fig. 2 ist eine Blockschaltbild-Darstellung des Video-Features- Prozessors gemäß Fig. 1, der eine Analog/Digital-Sektion (A/D), eine Eingangs-Sektion, schaltsignal-Einfüge-Sektion; Zeitverlaufs- und Steuer-Sektion und eine Ausgangs-Sektion enthält;
• Fig. 3 ist ein detailliertes Blockschaltbild der A/D-Sektion;
• Fig. 4 ist ein detailliertes Blockschaltbild der Eingangs- Sektion;
• Fig. 5 ist ein detailliertes Blockschaltbild der Schaltsignal- Einfüge-Sektion;
• Fig. 6 ist ein detailliertes Blockschaltbild der Zeitgeber- und Steuersektion;
• Fig. 7 ist ein detailliertes Blockschaltbild der Ausgangs- Sektion;
• Fig. 8 ist eine Blockschaltbild-Darstellung einer Schaltung zur Erzeugung eines schnell schaltenden Signals FSS; und
• Fig. 9 greift Zeitdiagramme heraus, die beim Verständnis der Betriebsweise des Video-Features-Prozessors von Fig. 1 nützlich sind.
• In den Figuren repräsentieren die die verschiedenen Blocks verbindenden Linien entweder Einfach-Leitverbindungen, die analoge Signale übertragen, oder Busse, die Binär-Digitalsignale führen, abhängig vom jeweiligen Fall. Eine Zahl nahe eines Schrägstrichs, der eine bestimmte Verbindungslinie schneidet, repräsentiert die Anzahl der Parallelverbindungen dieser Linie oder dieses Busses und ein Wert in Klammern nahe einer Verbindung repräsentiert die Wiederholrate der Abtastwerte für diese Verbindung.
• Es wird weiter angenommen, daß das ankommende/eingehende Videosignal dem NTSC-Standardformat entspricht. Beispiele von Signalen, die nominell dem NTSC-Standardformat entsprechen, sind Videosignale, die von einem Video-Cassettenrekorder oder von einem Video-Plattenspieler (im folgenden nicht-standard Videosignale) stammen.
• Fig. 1 veranschaulicht einen speicher-basierten TV-Empfänger 20 zum gleichzeitigen Verarbeiten von Videosignalen von zwei nicht miteinander in Bezug stehenden Quellen 22 und 24. Die Quelle 22 (z. B. TV-Zweitdetektor) stellt ein erstes Basisband-Composit- Videosignal CV1 zur Verfügung. Die Quelle 24 (z. B. VCR- Zweitdetektor) bildet ein zweites Basisband-Composit-Videosignal CV2.
• Das erste und das zweite Composit-Videosignal CV1 bzw. CV2 wird jeweils einem Paar von Schaltern 26 und 28 zugeführt. Der auf ein Auswahlsignal ansprechende Schalter 26 wählt eine der beiden Eingangssignale CV1 oder CV2 (im folgenden als das Primär- Videosignal PVS bezeichnet) aus, um es einem ersten Eingangsanschluß eines dritten Schalters 80 (auch als Video- Ausgangsschalter bezeichnet) zuzuführen. Der auf ein anderes Auswahlsignal ansprechende zweite Schalter 28 führt entweder dasselbe oder das andere der zwei Eingangs-Signale CV1 und CV2 (im folgenden als das Sekundär- oder Hilfs-Videosignal SVS bezeichnet) einem Dekoder 30 und einem Synchron-Trenner 32 zu. Die Schalter 26 und 28 sind als Swap-Schalter (Wechselschalter) bekannt.
• Wie zuvor erwähnt, bildet das Primär-Videosignal PVS ein großes Bild mit voller Größe auf dem TV-Bildschirm, dem ein in seiner Größe reduziertes kleines Bild überlagert ist, das von dem Sekundär-Videosignal SVS gebildet wird. Der Benutzer entscheidet, welches der beiden ankommenden Videosignale CV1 und CV2 zur Definition des großen Bildes verwendet wird und welches zur Definition des kleinen Bildes herangezogen wird.
• Der Dekoder 30 beinhaltet einen Tiefpaß (LPF) und einen Bandpaß (BPF). Der Tiefpaß hat eine obere Grenzfrequenz von etwa 1,5 MHz, läßt das Luminanz-Signal (als Sekundär-Luminanzsignal Y bezeichnet) passieren und sperrt das Chrominanz-Signal. Der Bandpaß hat ein Durchlaßband von etwa 3,58 MHz ± 0,5 MHz und stellt die Chrominanz-Komponente C des Sekundär-Videosignals SVS wieder her. Ein Chrominanz-Demodulator, der zum Empfang/Erhalt des Chrominanz-Signales C gekoppelt/angeschlossen ist, bildet ein Paar von Basisband-Farbdifferenz-Signalen U und V (z. B. R-Y und B-Y).
• Die Synchron-Trenneinrichtung 32 bildet die Horizontal- und Vertikal-Synchronsignale HSSS und VSSS aus dem Sekundär- Videosignal SVS. Die in dem Dekoder 30 verwendeten Schaltungen und die Synchron-Trenneinrichtung 32 sind konventionell aufgebaut und werden daher nicht näher beschrieben.
• Die Ausgangssignale des Dekoders und des Synchron-Trennblocks (d. h. Y, U, V, HSSS und VSSS) werden einem Video-Features- Prozessor (VFP) 100 der vorliegenden Erfindung zugeführt. Die Y-, U- und V-Signale werden abgetastet (sampled), digitalisiert und gemultiplext, um einen Strom von 4 Bit Digital-Abtastwerten in der später im Detail beschriebenen Weise zu bilden. Die 4 Bit Abtastwerte werden an einen Video-Speicher mit wahlfreiem Zugriff (VRAM) 900 geführt, um gespeichert zu werden. Die gespeicherten 4 Bit Abtastwerte werden aus dem Speicher 900 synchron mit den Horizontal- und Vertikal-Rasterabtastungs- Signalen HDSD und VDSD ausgelesen und dann an den Video- Features-Prozessor 100 zurückgeführt.
• Im VFP 100 werden die aus dem Speicher 900 ausgelesenen 4 Bit Abtastwerte in analoge Signale Y', U' und V' rück-umgesetzt. Die analogen Signale Y', U' und V' werden einer Matrix-Schaltung 70 zugeführt, wo die Y'-, U'- und V'-Signale in jeweilige R-, G- und B-Signale konvertiert werden. Ein Kodierer 72 (Encoder), der zum Erhalt der R-, G-, 3-Signale gekoppelt ist und auf die Farb- Zwischenträger-Signalkomponente CSSP des Primär-Videosignals PVS anspricht, erzeugt ein rekonstruiertes Sekundär-Videosignal SVS' (in der Basisband-Composit-Form), das repräsentativ für das in seiner Größe reduzierte Sekundär-Bild ist.
• Das rekonstruierte (umgestaltete) Sekundär-Videosignal SVS' wird einem zweiten Eingangsanschluß des Video-Ausgangsschalters 80 zugeführt, dessen erster Eingangsanschluß zum Empfang/Erhalt des Primär-Videosignals PVS gekoppelt ist. Der Videoschalter 80, der auf ein schnell schaltendes Signal FSS von dem Video-Features- Prozessor 100 anspricht, schaltet zwischen dem Primär- Videosignal PVS und dem rekonstruierten Sekundär-Videosignal SVS' um, um ein Bild-im-Bild (PIP) Videosignal an seinem Ausgangsanschluß zu erzeugen. Das PIP-Videosignal repräsentiert ein zusammengesetztes Bild (Composit-Bild) mit einem ersten Bereich, der das Primär-Videosignal PVS darstellt, und einem zweiten, in seiner Größe reduzierten Bereich, der das rekonstruierte Sekundär-Videosignal SVS' darstellt.
• Das PIP-Videosignal vom Video-Ausgangsschalter 80 wird den Haupt-Signalverarbeitungs-Schaltungen 82 des TV-Empfängers 20 zugeführt. Die Haupt-Signalverarbeitungs-Schaltungen 82 erzeugen Rot-, Grün- und Blau-Ansteuersignale des PIP-Videosignals. Diese Signale werden den jeweiligen Rot-, Grün- und Blau- Elektronenkanonen der Bildröhre 90 zugeführt. Die Haupt- Signalverarbeitungs-Schaltungen 82 bilden zusätzlich ein Paar von Horizontal- und Vertikal-Ablenksignalen HDSD und VDSD, zum Zuführen an die Horizontal- und Vertikal-Ablenkwicklungen 92 der Bildröhre 90. Die Rot-, Grün- und Blau-Elektronenstrahlen, die auf die jeweiligen Ansteuer- und Ablenk-Signale ansprechen, tasten ein Raster auf dem Schirm 94 ab, um das erwünschte kleine Bild innerhalb des großen Bildes zu erzeugen.
• Die Haupt-Signalverarbeitungs-Schaltungen 82 gewinnen auch die Horizontal- und Vertikal-Synchronsignal-Komponenten HSSD und VSSD des Primär-Videosignals PVS wieder. Die Anzeige-Ablenksignale HDSD und VDSD werden mit den Horizontal- und Vertikal-Synchronsignal-Komponenten HSSD und VSSD des Primär- Videosignals PVS phasenverriegelt (locked).
• Die Horizontal-Synchronsignal-Komponente HSSD des Primär- Videosignals PVS wird zur Erzeugung eines ersten Taktsignals FCS verwendet, das mit ihr in Phase und Frequenz verriegelt ist. Die nominelle Frequenz (Nennfrequenz) des ersten Taktsignals FCS bildet sich bei 1280 mal der Frequenz FH des HSSD-Signals. Im NTSC-System wird die Horizontal-Synchronsignal-Frequenz FH auf 2/455 mal die Farb-Zwischenträgerfrequenz von 3,58 MHz gesetzt. Dieses bildet als Folge FH bei etwa 15,734 kHz und FFCS bei etwa 20 MHz.
• Wie in Fig. 1 dargestellt, wird das erste Taktsignal FCS durch 1280 geteilt, um ein Signal mit einer Phase zu erzeugen, das gegenüber dem ersten Taktsignal FCS ausgerichtet ist und eine Frequenz hat, die in etwa gleich der Frequenz FH der Horizontal- Synchronsignal-Komponente HSSD des Primär-Videosignals PVS ist. Ein Phasendetektor 102 vergleicht die Phase des FCS/1280-Signals mit der Phase des Horizontal-Synchronsignals HSSD (welches die Form eines Rücklaufsignals der Horizontal-Ablenkschaltungen des TV-Empfängers haben kann), um ein Phasen-Fehlersignal PESC (der Index "C" steht hier für "clock" bzw. Takt) zu bilden. Das Phasen-Fehlersignal PESC wird in einem Filter 40 tiefpaßgefiltert, um seine Rausch-Unempfindlichkeit zu verbessern und um die Eingangs-Frequenzen zum Phasendetektor 102 zu beseitigen. Das tiefpaß-gefilterte Phasen-Fehlersignal PESC (LPF) wird einem spannungsgesteuerten Oszillator (VCO) 42 zugeführt, um das erste Taktsignal FCS mit 20 MHz zu erzeugen, welches in Phase und Frequenz mit der Horizontal-Synchronsignal-Komponente HSSD des Primär-Videosignals PVS verriegelt ist.
• Der Video-Features-Prozessor 100 verwendet zwei Taktsignale: (1) ein erstes Taktsignal FCS (auch als das Haupt-, System-, anzeigeverriegeltes oder zeilenverriegeltes Taktsignal bezeichnet), das in Phase und Frequenz mit der Horizontal- Synchronsignal-Komponente HSSD des Primär-Videosignals PVS verriegelt ist, und (2) ein zweites Taktsignal SCS (auch als das skew-shifted bzw. verschobene Taktsignal bezeichnet), welches eine phasenverschobene Version des ersten Taktsignals ist. Die Phase des zweiten Taktsignals SCS wird einmal in jeder Horizontalzeile verschoben, um es gegenüber der Phase der Horizontal-Synchronsignal-Komponente HSSS des Sekundär- Videosignals SVS auszurichten und hat eine Periode, die gleich mit denjenigen des ersten Taktsignals SCS zwischen aufeinanderfolgenden Phasenabgleichen ist.
• Wenn ein Composite-Videosignal von einem Taktsignal abgetastet wird, das weder phasenfest noch zeilenfest gegenüber der Horizontal-Synchron-Komponente des Videosignals (das abgetastet wird) ist, dann können die Samples oder Pixel vertikal unausgerichtet sein. Dieses Problem, das sich in gezackten vertikalen Rändern bzw. Kanten des dargestellten Bildes manifestiert, wird als Verschiebefehler- oder Phasenfehler- Problem bezeichnet (skew-Error-Problem). In diesem speziellen Ausführungsbeispiel der Erfindung wird das Sekundär-Videosignal SVS von dem zweiten Taktsignal SCS abgetastet, dessen Phase gegenüber seiner Horizontal-Synchronsignal-Komponente HSSS einmal in jede Zeile ausgerichtet wird, um die Verschiebe-Fehler zu vermeiden.
• Während das Sekundär-Videosignal SVS von einem in seiner Phase ausgerichteten zweiten Taktsignal SCS abgetastet wird, werden diese Abtastwerte synchron mit dem ersten Taktsignal FCS angezeigt, das gegenüber der Horizontal-Synchronsignal- Komponente HSSD des Primär-Videosignals PVS phasenfest verriegelt ist (locked). Anderenfalls können Verschiebe-Fehler in dem angezeigten, eingefügten/eingesetzten Bild entstehen, die auf falschem Ausrichten zwischen dem HSSD-Signal (welches den Zeitverlauf des Display-Rasters steuert) und dem SCS-Taktsignal (welches den Zeitverlauf der Abtastwerte, die das eingefügte Bild definieren, steuert) beruhen.
• Wie später erläutert werden wird, beinhaltet der Video-Features- Prozessor 100 eine Takt-Umsetzungs-Schaltung, um Abtastwerte des Sekundär-Videosignals SVS, die synchron mit dem zweiten Taktsignal SCS auftreten, auf Abtastwerte umzusetzen, die synchron mit dem darstellungs-festen ersten Taktsignal SCS auftreten. Die zuvor erwähnte US-Patentanmeldung (Serial No. 087,060, EP-A-0304308) offenbart die Details eines solchen Zwei- Takt-Videosignal-Verarbeitungssystems.
• Wie in Fig. 2 veranschaulicht, besteht der Video-Features- Prozessor 100 aus den nachfolgend aufgelisteten Sektionen/Bereichen: - A/D-Sektion 300, - Eingangs-Sektion 400, - Signal-Einfüge-Sektion 500, - Zeitverlaufs- & Steuer-Sektion 600, und - Ausgangs-Sektion 700.
• Diese Sektionen werden zunächst kurz erläutert und dann wird jede der obigen Sektionen genauer in Verbindung mit den Fig. 3 bis 9 beschrieben.
• Die Haupt-Funktion der A/D-Sektion ist es, analoge Y-, U- und V- Signale von dem Dekoder 30 zu erhalten/empfangen, und sie in eine Folge/Strom von 6-Bit Digital-Samples mit der FCS-Taktrate zu wandeln, die die folgende Sequenz hat: Y&sub0;, U&sub0;, Y&sub1;, U&sub0;, Y&sub2;, U&sub0;, Y&sub3;, U&sub0;, Y&sub4;, V&sub0;, Y&sub5;, V&sub0;, Y&sub6;, V&sub0;, Y&sub7;, V&sub0;, Y&sub8;, U&sub1;, Y&sub9;, U&sub1;, . . . , wobei die Indizes 0, 1, 2, . . . die Sample-Zahlen repräsentieren. Die A/D-Sektion 300 dient zusätzlich dafür, ein Signal HRSTF der Eingangs-Sektion 400 zuzuführen, welches den Zeitverlauf des ersten Samples oder Pixels in jeder Zeile des Sekundär-Videosignals SVS repräsentiert (vgl. Fig. 9).
• Die Eingangs-Sektion 400 erhält die 6-Bit Digital-Samples von der A/D-Sektion 300 mit FCS-Rate und setzt diese in eine Sequenz von 4-Bit Nibbles um, die mit der FCS/N-Rate auftreten, wobei N eine ganze Zahl ist, die die Sample-Reduktion oder Reduzier-Rate (decimation rate) repräsentiert. Z. B. wird zum Erzeugen eines kleinen Bildes mit einem Drittel der Größe des ganzen Bildes N auf Drei gesetzt. Das Format der 4-Bit Nibbles wird unten angegeben: Tabelle 1 NIBBLE NUMBER NIBBLE BIT NUMBER
• . wobei die Indizes 0, N, 2N, . . . die Sample- Zahlen repräsentieren,
• . wobei die Zahlen 0, 1, 2, . . . in der Klammer die Bit-Zahl der 6-Bit Samples repräsentieren, und
• . wobei X einen Leerraum für einen der zwei Bits eines 2-Bit Schaltsignals SS repräsentiert.
• Die Schaltsignal-Einfügesektion 500 setzt die jeweiligen Bits des 2-Bit Schaltsignals SS in die Leerräume ein, die für sie in den 4-Bit Nibbles vorgesehen sind, die von der Eingangs-Sektion 400 gewonnen werden. Das 4-Bit Ausgangssignal der Schaltsignal- Einfügesektion 500 wird zu dem Speicher 900 geroutet und hat das unten angegebene Format: Tabelle 2 NIBBLE NUMBER NIBBLE BIT NUMBER
• . wobei die Indizes 0, N, 2N, . . . die Sample-Zahl repräsentieren,
• . wobei die Zahlen 0, 1, 2, . . . in Klammern die Bit-Zahlen repräsentieren.
• Die 4-Bit Nibbles, die in dem Speicher 900 gespeichert sind, werden ansprechend auf ein 6-Bit Speicher-Steuersignal der Zeitgebe- und Steuer-Sektion 600 zurückgewonnen und an die Ausgangs-Sektion 700 geroutet. Die Ausgangs-Sektion 700 empfängt die 4-Bit Nibbles und setzt diese in die analogen Luminanz- und Farb-Differenzsignale Y', U' und V' um, die für das größenreduzierte Bild repräsentativ sind, das in das Hauptbild eingefügt dargestellt werden soll, das von dem Primär- Videosignal PVS gebildet wird. Zusätzlich zu den Y'-, U'- und V'-Signalen stellt die Ausgangs-Sektion 700 das schnell schaltende Signal FSS zur Verfügung, um es dem Ausgangsschalter 80 zuzuführen.
• Die Timing- und Steuer-Sektion 600 erhält die Horizontal- und Vertikal-Synchronsignal-Komponenten der Primär- und Sekundär- Videosignale PVS und SVS und erzeugt eine Anzahl von Steuersignalen, einschließlich des 6-Bit Speicher-Steuersignals.
• Fig. 3 greift die A/D-Sektion 300 heraus. Die Y-, U- und V- Komponenten des Sekundär-Videosignals SVS werden der jeweiligen Sample/Hold-Schaltung 302, 304 bzw. 306 zugeführt. Die Sample/Hold-Schaltung 302 sampled das Luminanzsignal Y zu Zeitpunkten, die von dem SCS/2-Taktsignal bestimmt werden, und hält den Wert zwischen aufeinanderfolgenden Abtastpunkten. Ein A/D-Wandler 308, der auf das SCS/2-Taktsignal anspricht, wandelt das abgetastete Luminanzsignal Y in einen Strom von 6-Bit Digital-Samples (Abtastwerten) mit der SCS/2-Rate (d. h. etwa 10 MHz). Das Ausgangssignal des Luminanz-A/D-Wandlers 308 wird einem ersten Eingangsanschluß eines Multiplexers 310 zugeführt (im folgenden "MUX").
• Die Sample/Hold-Schaltungen 304 und 306 sprechen auf das SCS/16- Taktsignal (etwa 1,25 MHz) an und erzeugen Samples des U- und V- Signals. Die abgetasteten U- und V-Signale treten mit der scs/16-Rate auf und werden einem MUX 312 zugeführt. Der MUX 312 spricht auf das SCS/16-Taktsignal an und erzeugt einen Strom von gemultiplexten Abtastwerten, die mit der SCS/8-Rate (etwa
• 2,5 MHz) auftreten und die folgende Sequenz haben: U&sub0;, V&sub0;, U&sub1;, V&sub1;, U&sub2;, V&sub2;, . . . etc.
• Ein A/D-Wandler 314, der auf den SCS/8-Takt anspricht, wandelt den Strom U&sub0;, V&sub0;, U&sub1;, V&sub1;, . . . in eine Serie von 6-Bit Digital- Abtastwerten. Die 6-Bit Abtastwerte U&sub0;, V&sub0;, U&sub1; und V&sub1;, . . . etc. mit der SCS/8-Rate vom A/D-Wandler 314 werden zu einem zweiten Eingangsanschluß des MUX 310 geroutet, dessen erster Eingangsanschluß die 6-Bit Luminanz-Abtastwerte Y&sub0;, Y&sub1;, Y&sub2;, . . . etc. empfängt, die mit SCS/2-Rate auftreten. Der MUX 310, der auf das SCS/2-Taktsignal anspricht, erzeugt einen Strom von 6-Bit Digital-Samples, die mit der SCS-Rate (etwa 20 MHz) auftreten und die die folgende Sequenz haben:
• Y&sub0;, U&sub0;, Y&sub1;, U&sub0;, Y&sub2;, U&sub0;, Y&sub3;, U&sub0;, Y&sub4;, V&sub0;, Y&sub5;, V&sub0;, Y&sub6;, V&sub0;, Y&sub7;, V&sub0;, Y&sub8;, U&sub1;, . . . etc.
• Das Ausgangssignal des MUX 310 wird an eine Takt-Umsetzschaltung 316 geroutet, die im wesentlichen eine FIFO-Umsetzeinrichtung ist (first-in-first-out) . Die Takt-Umsetzschaltung 316, die auf die ersten und zweiten Taktsignale FCS und SCS anspricht, setzt einen Strom von YUV-Abtastwerten, die synchron mit dem SCS- Taktsignal auftreten, in einen Strom von YUV-Abtastwerten um, die synchron mit dem FCS-Taktsignal auftreten. Die vorgenannte US-Patentanmeldung von McNeely et al. (Serial No. 087,060) beschreibt eine geeignete Takt-Umsetzschaltung.
• Die in Fig. 3 gezeigte A/D-Sektion 300 weist eine Verschiebe- Einrichtung (Skew-Shifter) oder Phasen-Einstellschaltung 318 auf, um das zweite Taktsignal SCS zu erzeugen. Die Verschiebeschaltung 318 erfordert ein stabiles Referenzsignal HSSS,. Dieses wird erhalten mittels einer PLL 104, die in Fig. 1 dargestellt ist. Ein spannungsgesteuerter Oszillator (VCO) 52, der auf ein tiefpaßgefiltertes Phasenfehler-Signal PESH (LPF) anspricht, erzeugt das stabilisierte HSS'-Signal. (Hier steht der Index "H" für das Horizontal-Synchronsignal.) Ein Phasendetektor 106 vergleicht die Phasen der zwei Signale - HSSS und HSSS,, wobei er ein Phasen-Fehlersignal PESH erzeugt. Das Phasen-Fehlersignal PESH wird durch den Tiefpaß (LPF) 50 geroutet und dem VCO 52 zugeführt.
• Die in Fig. 9 dargestellten Signalverläufe veranschaulichen den Betrieb der Skew-Shifter-Schaltung 318. Um das SCS-Signal zu bilden, wird die Phase des ersten Taktsignals FCS ansprechend auf das Auftreten jedes Pulses der Horizonta)i-Synchronsignal- Komponente HSSS', des Sekundär-Videosignals SVS verschoben, so daß es einen festen Abstand δ (delta) zwischen dem jeweiligen Signalübergang (z. B. den ansteigenden Flanken) gibt. Die US- Patentanmeldung Serial No. 082,419 (US-A-4,814,879) mit dem Titel "Signal-Phasenausrichtungs-Schaltung", die für McNeely eingereicht wurde, beschreibt eine geeignete Skew-Shifter- Schaltung 318.
• Zusätzlich zum Umsetzen der synchron mit dem SCS-Takt auftretenden Abtastwerte auf synchron mit dem FCS-Takt auftretende Abtastwerte stellt die Takt-Umsetzschaltung 316 ein Reset-Signal HRSTF zur Verfügung, das in Fig. 9 dargestellt ist, welches den ersten Abtastwert des Sekundär-Videosignals SVS repräsentiert, der bezüglich des ersten Taktsignals FCS ausgerichtet ist. In Fig. 9 repräsentiert HRSTS das Timing des ersten Abtastwertes des Sekundär-Videosignals SVS, der synchron mit dem SCS-Taktsignal auftritt. Das Reset-Signal HRSTF wird zum zeitverlaufs-steuern verschiedener Signal-Verarbeitungs- Operationen in dem Video-Features-Prozessor 100 verwendet.
• Fig. 4 veranschaulicht die Eingangs-Sektion 400. Wie zuvor angedeutet, erhält die Eingangs-Sektion 400 die 6-Bit YUV- Abtastwerte, die mit der FCS-Rate auftreten, und setzt diese in einen Strom 4-Bit Nibbles oder Daten um, die mit der FCS/N-Rate auftreten, wobei die N die Abtastwert-Reduzierrate ist. Für eine 3-zu-1-Reduktion der Bildgröße ist N gleich 3. Bis hierher wird das 6-Bit YUV-Signal der A/D-Sektion 300 an einen Demultiplexer 402 geroutet (im folgenden "DEMUX"). Der DEMUX 402, der auf das FCS-Taktsignal anspricht, teilt den eingehenden Sample-Strom in zwei 6-Bit Sample-Ströme: (1) einen Strom von Luminanz-Samples Y&sub0;, Y&sub1;, Y&sub2;' . . . , die mit der FCS/2-Rate (etwa 10 MHz) auftreten, und (2) einen Strom von Chrominanz-Samples U&sub0;, V&sub0;, U&sub1;, V&sub1;, U&sub2;, V&sub2;, . . . , die mit der FCS/8-Rate (etwa 2,5 MHz) auftreten.
• Die 6-Bit Luminanz-Samples Y werden einem Luminanz-Horizontal- Antialiasing-Filter 404 zugeführt. Das Ausgangssignal des Horizontal-Antialiasing-Filters 404 wird einem Luminanz- Vertikal-Antialiasing-Filter 406 zugeführt. Die Horizontal- und Vertikal-Antialiasing-Filter 404 und 406 begrenzen die höchsten Frequenzen des Luminanz-Signals Y in Horizontal- bzw. Vertikal- Richtung, so daß Aliasing-Effekte in den in ihrer Größe reduzierten, eingesetzten Bildern im Bild-im-Bild-Modus reduziert werden.
• Der Luminanz-Vertikal-Antialiasing-Filterblock 406 beinhaltet auch eine Reduzierschaltung (decimation circuit). Im Bild-im- Bild-Modus rettet/speichert die Luminanz-Reduktionsschaltung jeden N-ten Abtastwert in Horizontal-Richtung und jede N-te Zeile in Vertikal-Richtung. Dazwischenliegende Pixel und Zeilen bleiben unberücksichtigt. Z. B. kann der Reduktionsfaktor N jede ganze Zahl 2, 3, 4, . . . etc. sein. In dem Vergrößerungs- oder Festhaltebild-Modus (Zoom- oder Freeze-Frame-Modus) wird der Reduktionsfaktor N auf Eins gesetzt, so daß das Videosignal, das im Speicher 900 gespeichert wird, nicht unter-abgetastet (subsampled) wird.
• Die 3 MSBs und die 3 LSBs der 6-Bit Luminanz-Samples Y&sub0;, Y&sub1;, Y&sub2;, etc. treten mit der FCS/2N-Rate [d. h. (FCS/2)·(1/N)] auf und werden jeweils an den ersten bzw. zweiten Eingangsanschluß des MUX 408 geroutet. Der auf das Fcs/2N-Taktsignal ansprechende MUX 408 erzeugt einen 3-Bit Sample-Strom, der mit der FCS/N-Rate auftritt und das folgende Format hat: Tabelle 3 NIBBLE NUMBER NIBBLE BIT NUMBER
• . wobei die Indizes 0, N, 2N, . . . die Sample-Zahlen darstellen, und
• . wobei die Zahlen 0, 1, 2, . . . in Klammern die Bit-Zahlen der 6-Bit Samples repräsentieren.
• Die 6-Bit Chrominanz-Samples U&sub0;, V&sub0;, U&sub1;, V&sub1;, . . . etc. (die mit der FCS/8-Rate auftreten) vom DEMUX 402 werden einem Chrominanz- Horizontal-Antialiasing-Filter 410 zugeführt, das die höchste Chrominanz-Frequenz in der Horizontal-Richtung begrenzt, um Aliasing-Effekte zu vermeiden. Das Chrominanz-Horizontal- Antialiasing-Filter 410 beinhaltet einen DEMUX zum Trennen des Chrominanz-Signals in einen Strom von 6-Bit Abtastwerten U&sub0;, U&sub1;, U&sub2;, . . . etc. und einen Strom von 6-Bit Abtastwerten V&sub0;, V&sub1;, V&sub2;, etc., die jeweils mit der FCS/16-Rate (etwa 1,25 MHz) auftreten.
• Die beiden 6-Bit Chrominanz-Sample-Ströme werden einem Chrominanz-MUX und einem Reduzier-Block 312 (decimation block) zugeführt. Die Reduzierschaltung im Block 312 rettet/speichert jedes N-te Sample in Horizontal-Richtung und jede N-te Zeile in Vertikal-Richtung. Zwischenliegende Pixel und Zeilen werden aus beiden Sample-Strömen/-Folgen unberücksichtigt gelassen. Die im Block 412 beinhaltete MUX-Schaltung kombiniert zwei Sample- Ströme und erzeugt einen 1-Bit Sample-Strom, der mit der FCS/N- Rate auftritt und das folgende Format hat: Tabelle 4 NIBBLE NUMBER CHROMA BIT
• . wobei die Indizes 0, N, 2N, . . . die Sample-Zahlen darstellen,
• . wobei die Zahlen 0, 1, 2, . . . in Klammern die Bit-Zahlen der 6-Bit Samples repräsentieren,
• . wobei X einen Leerraum für eines der zwei Bits eines 2-Bit Schaltsignals SS repräsentiert.
• Der 3-Bit Luminanz-Sample-Strom tritt mit der FCS/N-Rate auf und der 1-Bit Chrominanz-Sample-Strom tritt auch mit der FCS/N-Rate auf, sie werden kombiniert, um die 4-Bit Nibbles zu erzeugen, die mit der FCS/N-Rate auftreten und das Format haben, das in Tabelle 1 angegeben ist.
• Die Schaltsignal-Einfüge-Sektion 500, die in Fig. 5 dargestellt ist, dient zur Kombination der 4-Bit Nibbles oder Videodaten mit einem zugeordneten 2-Bit Schaltsignal SS, um ein 4-Bit Signal zu erzeugen, das das in Tabelle 2 veranschaulichte Format hat. Die 4-Bit Nibbles werden erhalten von entweder der Eingangs-Sektion 400 oder von dem Videospeicher 900. Die von der Eingangs-Sektion 400 kommenden Daten repräsentieren das abgetastete (gesamplete) und digitalisierte Eingangs-Sekundär-Videosignal SVS. Die von dem Speicher 900 kommenden Daten repräsentieren das Sekundär- Videosignal SVS, das zuvor gesampelt, digitalisiert und im Speicher gespeichert wurde, und dann erneut ausgelesen wird, um es der schaltsignal-Einfüge-Sektion 500 zuzuführen.
• Es gibt viele Gründe, warum die 4-Bit Daten aus dem Speicher 900 durch die schaltsignal-Einfügesektion 500 umgeleitet (rerouted) werden kann. Z.B. kann es wünschenswert sein, einen Datenblock zurückzuerhalten und ihn dann identisch an einen anderen Ort im Speicher 900 zu kopieren (um einen montageähnlichen Effekt auf dem Schirm zu erhalten). Ein anderes Beispiel, bei dem es wünschenswert sein kann, einen Datenblock auszulesen, kann das Ändern des ihm zugeordneten 2-Bit Schaltsignals sein, um es dann in den Speicher 900 zurückzuspeichern, entweder an denselben Ort oder an einen anderen Ort.
• Das zuletztgenannte Feature kann verwendet werden, um alphanumerische Zeichen in die gespeicherte Information einzufügen/einzusetzen. Die gespeicherte Information kann die Form jeweiliger Halbbilder eines Videosignals haben, das verschiedene Programme (z. B. 9) darstellt. Die Zeichen können in der Form von Kanalzahlen oder jeder anderen geeigneten programmidentifizierenden Information (z. B. Netzwerks-Kennzeichnung) sein. Diese Zeichen können in einem Teil des Speichers 900 gespeichert sein, der exklusiv für diesen Zweck bestimmt ist. Wenn erforderlich, können diese Zeichen aus dem Speicher 900 gelesen werden, mit dem passenden/geeigneten Schaltsignal SS kombiniert werden, und dann an einen geeigneten Ort im Speicher zurückgeführt werden, um die Kanalzahl- Identifikation bereitzustellen.
• Die 4-Bit Daten von der Eingangs-Sektion 400 und dem Video- Speicher 900 werden an einen MUX 502 in der in Fig. 5 dargestellten Weise geroutet (geführt). Die Daten von der Eingangs-Sektion 400 werden mit der FCS/N-Rate wiederholt, wobei N die Sample-Reduzierrate ist. In dem Bild-im-Bild-Modus ist die Sample-Reduzierrate N auf 2, 3, 4, . . . etc. gesetzt, abhängig von der erwünschten Herabsetzung der Größe des Einfüge-Bildes. In den Zoom- und Freeze-Bildmodi wird N auf 1 gesetzt.
• Die aus dem Videospeicher 900 ausgelesenen Daten werden zu dem MUX 502 mit der FCS/K-Rate umgeleitet. Die Rate, mit der der Speicher 900 ausgelesen wird, hängt ab von dem Modus des TV-Empfängers. In dem Bild-im-Bild- und Bild-Festhalte-Modus wird der Speicher 900 mit der vollen FCS-Taktrate (d. h. K=1) ausgelesen. In dem Zoom-Modus wird der Speicher mit einer reduzierten FCS/K-Rate ausgelesen, wobei K auf 2, 3, 4 . . . etc. gesetzt ist, abhängig von der erwünschten Vergrößerung oder Erweiterung. Z.B. wird K für eine 2-zu-1-Vergrößerung eines Teils des Bildes auf 2 gesetzt.
• Der Multiplexer 502 wählt eine der beiden Eingangs-Ströme zum Zuführen an den ersten Eingangs-Ahschluß eines Schaltsignal- Kombinierers 504 aus, ansprechend auf ein Steuersignal von der Zeitgeber- und Steuersektion 600. Der andere Eingangs-Anschluß des schaltsignal-Kombinierers 504 wird zum Erhalt des 2-Bit Schaltsignals SS gekoppelt.
• Das 2-Bit Schaltsignal SS hat vier mögliche Zustände (00,01,10 und 11). Diese vier Zustände können auf verschiedene Weisen zugewiesen werden. Um die Zuweisung der Zustände zu verstehen, ist es wichtig zu wissen, wie das Zustands-Signal SS (state signal) zur Bildung des Schnellschalt-Signals FSS verwendet wird. Wie zuvor erwähnt, wird das Zustands-Signal SS aus den 4-Bit Daten wiedergewonnen, die aus dem Videospeicher 900 gelesen werden. Das rekonstruierte Zustands-Signal SS' wird mit einem Context-Codesignal CCS (von der Zeitgeber- und Steuersektion 500 zugeführt) verglichen, um das schnell schaltende Signal FSS (z. B. 0 oder 1) zu bilden.
• In dem Ausführungsbeispiel der Fig. 5 wird das obere oder ungerade Halbbild des Sekundär-Videosignals SVS im Speicher 900 in einem ersten vorbestimmten Bereich gespeichert. Das Schaltsignal SS, das im ersten Bereich des Speichers 900 gespeichert (d. h. dem oberen Halbbild des Sekundär-Videosignals SVS zugeordnet) wird, erhält den Wert 10 zugewiesen.
• Das untere Halbbild oder das gerade Halbbild des Sekundär- Videosignals SVS wird in dem Speicher 900 in einem zweiten vorbestimmten Bereich gespeichert. Das in dem zweiten Bereich des Speichers 900 gespeicherte Schaltsignal SS (d. h. das dem unteren Halbbild des Sekundär-Videosignals SVS zugeordnete) erhält den Wert 01 zugewiesen.
• Wenn das obere (oder ungerade) Halbbild des Primär- Videosignals PVS gerade angezeigt wird und es gewünscht wird, daß das obere Halbbild des rekonstruierten Sekundär- Videosignals SVS' als Einfügebild darin dargestellt wird, wird die Zeitgebe- und Steuersektion 600 so programmiert, daß sie das Context-Codesignal CCS gleich 10 setzt. Das bewirkt, daß das FSS-Signal nur dann logisch Eins wird, wenn der vorbezeichnete erste Bereich des Speichers 900 (der das obere Halbbild des SVS'-Signals enthält) ausgelesen wird.
• Wenn das untere (oder gerade) Halbbild des Primär- Videosignals PVS gerade angezeigt wird und es gewünscht wird, daß das untere Halbbild des rekonstruierten Sekundär- Videosignals SVS' als ein kleines Bild darin angezeigt wird, setzt die Zeitgebe- und Steuer-Sektion 600 das Context- Codesignal CCS gleich 01. Dieses wiederum konditioniert das FSS-Signal so, daß es logisch Eins nur wird, wenn der vorbezeichnete zweite Bereich des Speichers 900 (der das untere Halbbild des SVS'-Signals enthält) ausgelesen wird.
• Der Wert des Schaltsignals SS, der in den verbleibenden Bereichen des Videospeichers 900 gespeichert wird, wird auf 00 gesetzt. Wenn das rekonstruierte Schaltsignal SS' 00 ist, wird das Primär-Videosignal PVS an die Bildröhre 90 geführt. Der Zustand 11 des Schaltsignals SS wird in diesem speziellen Ausführungsbeispiel nicht verwendet.
• In einem anderen Ausführungsbeispiel des Im- Speicher- Schaltsignal-Systems wird der Videospeicher 900 in drei Bereiche unterteilt. Die aufeinanderfolgenden, eingehenden Halbbilder des sekundär-Videosignals SVS (d. h. ungerade, gerade, ungerade etc.) werden aufeinanderfolgend in den drei Bereichen des Speichers 900 in einer zirkularen oder "round robin-Weise" gespeichert. Z.B. wird während des ersten Umlaufs das erste ungerade Halbbild, das zweite gerade Halbbild und das dritte ungerade Halbbild des ankommenden Sekundär-Videosignals SVS jeweils in dem ersten, zweiten bzw. dritten Bereich des Speichers 900 gespeichert. In dem zweiten Umlauf wird das vierte gerade Halbbild, das fünfte ungerade Halbbild und das sechste gerade Halbbild jeweils in dem ersten, zweiten und dritten Bereich des Speichers 900 gespeichert, u.s.f.
• Ein Vorteil des Zirkular-Speichersystems ist der, daß unabhängig davon, welches Halbbild (d. h. ungerade oder gerade) des ankommenden Sekundär-Videosignals SVS gerade in den Speicher 900 geschrieben wird, es immer ein anderes Halbbild derselben Art (d. h. ungerade bzw. gerade) gibt, das für die Darstellung verfügbar ist und welches nicht gerade überschrieben wird. Z.B. kann, wenn das vierte gerade Halbbild gerade in den ersten Bereich des Speichers 900 (während des zweiten Umlaufes) geschrieben wird und ein gerades Halbbild für die Darstellung benötigt wird, das zweite gerade Halbbild, das zuvor in dem zweiten Bereich des Speichers während des ersten Umlaufes geschrieben wurde, aus dem Speicher ausgelesen werden und zu der Bildröhre 90 geführt werden.
• Weil die Signale mit unterschiedlichen Geschwindigkeiten in den Speicher geschrieben und aus dem Speicher 900 gelesen werden, abhängig von dem Modus des TV-Empfängers (d. h. PIP, Zoom, etc.), ist es wichtig, eine Situation zu vermeiden, in der ein gegebener Bereich das Speichers gleichzeitig beschrieben und ausgelesen wird. Dieser Zustand kann eine Verzerrung (Tear) in dem dargestellten Bild an Punkten bewirken, wo der Übergang zwischen Schreiben und Lesen auftritt. Das Zirkular-Speicher- Feature, das oben beschrieben wurde, vermeidet dieses Problem.
• Um das Zirkular-Speicher-Feature zu implementieren, wird das Schaltsignal SS, das in dem ersten, zweiten bzw. dritten Bereich des Speichers 900 gespeichert ist, auf 01, 10 bzw. 11 gesetzt.
• Der Wert oder Zustand des Schaltsignals SS, der anderswo in dem Speicher 900 gespeichert wird, ist 00. Die Zeitgebe- und Steuersektion 600 ist über die in den drei Bereichen des Speichers 900 gespeicherten Halbbilder informiert und bildet die Werte des Context-Codesignals CCS in einer Weise, die das Übergangs- oder Bildriß-Problem (Picture-Tear) vermeidet.
• Es wird angemerkt, daß das Im-Speicher-Schaltsignal-System gemäß der vorliegenden Erfindung eine variable Zuordnungsmöglichkeit hat. Das rekonstruierte Schaltsignal SS' bestimmt nicht selbst den Status des Schnell-Schaltsignals FSS. Der Status des FSS-Signals wird von dem rekonstruierten Schaltsignal SS' in Verbindung mit dem Context-Codesignal CCS bestimmt, das von der Zeitgebe- und Steuersektion 600 des Video-Features- Prozessors 100 zur Verfügung gestellt wird.
• In der Ausführungsform gemäß Fig. 5 hat der MUX 506 zwei Eingangssignale: (a) ein 2-Bit Signal, das entweder 10 oder 01 ist, abhängig davon, ob das obere Halbbild oder das untere Halbbild des ankommenden Sekundär-Videosignals im Speicher 900 gespeichert wird, und (b) ein 2-Bit Signal, das von der IMBUS- Sektion 508 des Video-Features-Prozessors 100 zur Verfügung gestellt wird. Wenn das obere Halbbild des Sekundär- Videosignals SVS in den Speicher 900 geschrieben wird, geht das LOWER/WRITE-Signal (unten/schreiben) auf der Verbindung 510, die das geringstwertigste Bit (LSB) des Schaltsignals SS definiert, auf Low. Ein Inverter 512 invertiert das Signal auf der Verbindung 510, um das höchstwertigste Bit (MSB) des SS-Signals auf der Verbindung 514 zur Verfügung zu stellen, womit der Wert des SS-Signals mit 10 gebildet wird. Wenn das untere Halbbild des Sekundär-Videosignals SVS zu dem Speicher 900 geführt wird, geht das LOWER/WRITE-Signal auf der Verbindung 510 auf High und das Signal auf der Verbindung 514 geht auf Low, womit das SS-Signal auf 01 gesetzt ist.
• Wie zuvor erwähnt, werden in einem Ausführungsbeispiel des Im-Speicher-Schaltsignal-Systems alphanumerische Zeichen in einem Teil des Videospeichers 900 gespeichert, der exklusiv für diesen Zweck bestimmt ist. Das Schaltsignal SS, das den in diesem Bereich des Speichers 900 gespeicherten Zeichen zugeordnet ist, wird auf 00 festgelegt, so daß diese Zeichen nicht angezeigt werden, wenn dieser Teil des Speichers ausgelesen wird. Um diese Zeichen in die jeweiligen Halbbilder des gespeicherten Videosignals für den Zweck der Identifizierung der Programmquelle einzufügen, werden die Zeichen aus dem Speicher 900 ausgelesen, über die Schaltsignal- Einfügesektion 500 zur Kombination der Zeichen mit geeignetem Schaltsignal SS (z. B. 10 oder 01) geführt und dann zurück zum Speicher zur Speicherung geleitet. In diesem Modus stellt die IMBUS-Sektion 508 dem Multiplexer 506 das erwünschte Schaltsignal SS zur Verfügung.
• Der auf ein Steuersignal ansprechende MUX 506 routet das erwünschte 2-Bit Schaltsignal SS an den zweiten Eingangsanschluß des Schaltsignal-Kombinierers 504, dessen erster Eingangs- Anschluß zum Erhalt der 4-Bit Videodaten gekoppelt ist. Das Format der 4-Bit Videodaten, die dem Kombinierer 504 zugeführt werden, hängt von ihrer Quelle ab. Wenn die Videodaten von der Eingangs-Sektion 400 stammen, wird das Format von der Tabelle 1 beschrieben. Wenn die Daten von dem Speicher 900 stammen, wird das Format von der Tabelle 2 beschrieben.
• Der Schaltsignal-Kombinierer 504 ist eine Finite- Zustandsanordnung, die wiederholt durch eine Folge von Zuständen (8 in diesem Beispiel) in einer Umlauf-Art (round robin fashion) folgegesteuert (sequenced) wird, ansprechend auf ein Taktsignal (FCS/N oder FCS/K). Typisch beinhaltet der Schaltsignal-Kombinierer 504 einen Zähler, um die jeweiligen Zustände laufend verfolgen zu können und eine kombinatorische Logikschaltung, um die zwei Bits des Schaltsignals SS in den 4-Bit Datenstrom einzusetzen. Die zwei Bits des Schaltsignals SS werden an geeignetem Ort in der in Tabelle 2 dargestellten Weise eingefügt.
• Es kann wünschenswert sein, den gesamten Videospeicher 900 mit einer Grenzfarbe (z. B. blau) zu füllen. Bis hierher hat die Schaltsignal-Einfügesektion 500 einen Ausgangs-MUX 518. Der erste und zweite Eingangs-Anschluß des MUX 518 wird jeweils an den schaltsignal-Kombinierer 504 und die IMBUS-Sektion 508 gekoppelt. Die IMBUS-Sektion 508 stellt dem MUX 518 Videodaten zur Verfügung, die die erwünschte Grenzfarbe (border color) bei Bedarf definieren. Der MUX 518 wählt ansprechend auf ein Steuersignal ein geeignetes der beiden Eingangssignale zum Durchgang an den Videospeicher 900 aus.
• Die 4-Bit Nibbles, die das in Tabelle 2 gezeigte Format haben, werden in den Videospeicher 900, auf ein 6-Bit Speicher- Steuersignal ansprechend, geschrieben. Der Speicher 900 ist ein selbst-folgesteuernder (self-sequencing) Dual-Port-Speicher mit getrennten Eingangs- und Ausgangs-Ports. Der Speicher 900 ist im Raster/Gitter von 4-Bit Speicherzellen oder Speicherplätzen organisiert. Es gibt 28 (256) Reihen und 210 (1024) Spalten von 4-Bit Speicherplätzen, um ein gesamtes Halbbild eines TV-Signals (d. h. etwa 218 oder 262144 4-Bit Nibbles) zu speichern.
• Auf die Us-Patentanmeldung von Willis, Serial No. 008,729 (EP-A-0276870) kann Bezug genommen werden, die den Titel trägt "Dual-Port-Videospeicher-Systein mit Semi-Synchron-Dateneingang und -Datenausgang", wo sich eine detaillierte Erläuterung eines geeigneten Speichers dieses Typs findet. Dieser Speicher wird von Hitachi Corporation als integrierte Schaltung mit der Modellnummer HM 53051P hergestellt.
• Die Schreib- und Leseadressen WA und RA sind jeweils 13 Bit breit. Von den 13 Bits definieren die acht MSBs (2&sup8; oder 256 Positionen) eine Reihen-Adresse. Die fünf LSBs (2&sup5; oder 32 Blocks) definieren eine Adresse, die auf einen Block von 32 Spalten Bezug nimmt.
• In dem Bild-im-Bild-Modus wird das ankommende Videosignal SVS in den Speicher 900 mit reduzierter Geschwindigkeit (z. B. FCS/N und FH/N) geschrieben, während es aus dem Speicher mit der vollen Geschwindigkeit gelesen wird (z. B. FCS und FH). Bis hierher wird die Reihen-Adressenkomponente (d. h. fünf MSBs) des Schreib-Adressensignals WA (d. h. 13 Bits) auf eine geeignete Reihen-Adresse einmal pro Halbbild zurückgesetzt, ansprechend auf das Vertikal-Synchronsignal, und sie wird einmal pro N Horizontal-Zeilen (oder Horizontal-Synchronsignal-Impulsen) vorgestellt, wobei N (2, 3 . . . ) der Reduktionsfaktor ist. Wie zuvor erläutert, wird N gleich 2, 3, . . . in dem Bild-im-Bild- Modus gesetzt und wird auf 1 in dem Zoom-Modus gesetzt. Die spalten-Adressenkomponente (d. h. 8 LSBs) des Schreib- Adressensignals WA wird auf einen geeigneten Spalten-Wert einmal pro Horizontal-Zeile gesetzt, ansprechend auf das Horizontal- Synchronsignal, und wird vorgerückt einmal pro N Pulsen des Taktsignals FCS. Demzufolge ist erkennbar, daß die Digital- Samples, die das in seiner Größe reduzierte Einfügebild repräsentieren (d. h. das unter-abgetastete Sekundär-Videosignal) in aufeinanderfolgenden Speicherplätzen gespeichert werden. Die Fähigkeit, die Reihen- und Spalten-Adressen auf verschiedene Werte rückzusetzen, erlaubt das Speichern von mehrfachen, in ihrer Größe reduzierten Halbbildern (z. B. 2) in einem Halbbild- Speicher. Für eine 3-zu-1-Reduktion wird nur eines von drei aufeinanderfolgenden Pixeln und eine von drei aufeinanderfolgenden Horizontal-Zeilen im Speicher 900 gespeichert.
• In dem Bild-im-Bild-Modus wird die Reihen-Adressenkomponente des Lese-Adressensignals RA auf einen geeigneten Start-Reihen- Adressenwert pro Halbbild zurückgesetzt und pro Horizontal-Zeile vorgestellt/vorgerückt. Die Spalten-Adressenkomponente wird auf eine geeignete Start-Spalten-Adresse pro Horizontal-Zeile zurückgesetzt und mit jedem Taktzyklus vorgerückt/vorgestellt. Dieses erlaubt, daß das Sekundär-Videosignal SVS aus dem Speicher 900 synchron mit dem Haupt-Bild gelesen wird.
• Die Korrespondenz zwischen Speicher-Adresse und Raster oder Darstellungs-Position wird von der Start-Reihe und Spalten Adresse bestimmt. Wenn zwei verschiedene Halbbilder desselben reduzierten Videobildes in dem Halbbild-Speicher an zwei verschiedenen Orten gespeichert werden, werden die Start-Reihen- und Spaltenadressen-Werte synchron mit dem Context- Codesignal CCS geändert, um aufeinanderfolgende verkleinerte Halbbilder in demselben Darstellungsbereich sichtbar zu machen (z. B. untere rechte Ecke)
• In dem Zoom-Modus wird das ankommende Videosignal SVS in dem Speicher 900 mit der vollen Geschwindigkeit (z. B. FCS und FH) gespeichert, jedoch aus dem Speicher mit einer reduzierten Geschwindigkeit (z. B. FCS/K und FH/K) ausgelesen, wobei K der Vergrößerungsfaktor ist. Bis hierher wird die Reihen- Adressenkomponente des Schreib-Adressensignals WA jedes Halbbild zurückgesetzt und pro Zeile vorgerückt. Die Spalten- Adressenkomponente des Schreib-Adressensignals WA wird pro Zeile zurückgesetzt und pro Taktzyklus vorgerückt.
• In dem Zoom-Modus wird die Reihen-Adressenkomponente des Lese- Adressensignals RA auf eine geeignete Anfangs-Reihen-Adresse jedes Halbbild zurückgesetzt, jedoch einmal pro K Horizontal- Zeilen vorgerückt. Die Spalten-Adressenkomponente wird auf eine geeignete Anfangs-Spaltenadresse pro Zeile zurückgesetzt und alle K Taktzyklen vorgerückt. Dieses bewirkt, daß jedes Pixel und jede Zeile K-mal auf der Ausgangsseite des Speichers 900 im Zoom-Modus wiederholt wird. Die obere linke Ecke des dargestellten gezoomten Bereiches wird von der Anfangs-Reihen- und -Spaltenadresse bestimmt.
• Wie zuvor beschrieben, macht die Self-Sequencing-Eigenschaft des Videospeichers 900 die Notwendigkeit überflüssig, daß die Schreib- und Lese-Adressen zeitgleich mit jedem Sample, das in den Speicher geschrieben oder aus dem Speicher gelesen werden soll, zur Verfügung gestellt werden. Stattdessen werden die Schreib- und Lese-Adressen WA bzw. RA nur initialisiert, wenn es für die Synchronisation erforderlich ist. Darauffolgende Adressen werden automatisch innerhalb des Speichers 900, beginnend mit der letzten erhaltenen Adresse, erzeugt.
• Wie zuvor erläutert, wird in dem PIP- und Zoom-Modus die Information in den Speicher geschrieben und aus dem Speicher 900 mit einer reduzierten Geschwindigkeit gelesen (z. B. FCS/N, FH/N und FCS/K, FH/K). Der Mechanismus, durch den dies erreicht wird, arbeitet mit den folgenden Signalen: - CGW, Takt-Ansteuer-Schreibsignal (clock gate write), - WE, Schreib-Freigabesignal (write enable), und - CGR, Takt-Ansteuer-Lesesignal (clock gate read).
• Um jeden N-ten Abtastwert in aufeinanderfolgenden Speicherplätzen im PIP-Modus zu speichern, wird das Takt- Ansteuer-Schreibsignal CGW so konditioniert, daß es "High" (hochliegend) einmal pro N Takt-Impulsen ist. Um jede N-te Zeile in den Speicher 900 zu schreiben und die dazwischenliegenden (N-1) Zeilen zu überspringen, wird das Takt-Ansteuer- Schreibsignal CGW konditioniert, um einen logischen Null-Zustand alle N-1 Zeilen von N Zeilen zu haben. Das Schreib- Freigabesignal WE verbleibt High.
• Wenn die ungeraden und geraden Halbbilder desselben verkleinerten Videobildes im Halbbild-Speicher an zwei unterschiedlichen Orten gespeichert werden, wird das Schreib- Freigabesignal WE verwendet, um selektives Speichern des ungeraden Halbbildes im ersten vorbezeichneten Bereich und des geraden Halbbildes in dem zweiten vorbestimmten Bereich des Halbbild-Speichers zu erlauben.
• Um jedes Sample K-mal in dem Zoom-Modus zu wiederholen, wird das Takt-Ansteuer-Lesesignal CGR so konditioniert, daß es High einmal alle K Takt-Impulse ist. Um jede Zeile K-mal zu wiederholen, wird jede Reihen-Adresse für K Zeilen konstant gehalten.
• Fig. 6 veranschaulicht die Zeitgebe- und Steuer-Sektion 600, die verschiedene Steuersignale für die Zeitvorgabe der schreib- und Lese-Operationen des Speichers 900 erzeugt (z. B. WA, CGW, WE, RA, CGR, etc.). Die Zeitgebe- und Steuersektion 600 besteht aus dem Eingangs-Zeitgeberblock 602, Ausgangs-Zeitgeberblock 604 und seriell-Adressen-Interfaceblock 606.
• Der Eingangs-Zeitgeberblock 602 ist gekoppelt zum Erhalt der Vertikal- und Horizontal-Rücksetz-Signale VRST und HRST, die zum Rücksetzen der Reihen- und Spalten-Adressen verwendet werden, womit der Speicher 900 synchronisiert wird. Wenn das eingehende Sekundär-Videosignal SVS im Speicher 900 gespeichert ist, werden die Vertikal-Synchronsignal-Komponente VSSS des Sekundär- Videosignals und das HRSTF-Signal (kennzeichnend für das erste Sample des Sekundär-Videosignals, ausgerichtet bezüglich des FCS-Takts) als Vertikal- bzw. Horizontal-Rücksetz-Signale VRST bzw. HRST von dem Eingangs-Zeitgebeblock 602 verwendet.
• Wenn die Videodaten aus dem Speicher 900 zurück zum Speicher 900 synchron mit den Darstellungs-Ablenksignalen (z. B. zum Kopieren eines Blocks von Daten an einen anderen Ort) geleitet werden, wird die Vertikal-Synchronsignal-Komponente VSSD des Primär- Videosignals PVS und das HRSTD-Signal (kennzeichnend für das erste Sample des Videosignals, das von dem Speicher gegenüber dem FCS-Takt ausgerichtet gelesen wird) anstelle des VRST- bzw. HRST-Signals von dem Eingangs-Zeitgebeblock 602 verwendet. Die Multiplexer 608 und 610 wählen das geeignete Vertikal- und Horizontal-Rücksetzsignal VRST bzw. HRST, ansprechend auf die jeweiligen Steuersignale.
• Der Eingangs-Zeitgebeblock 602 erzeugt ein 1-Bit Schreib- Anforderungssignal WR zum Zuführen an den Seriell- Interfaceblock 606, um das Schreib-Adressensignal WA zu aktualisieren. In gleicher Weise liefert der Ausgangs- Zeitgebeblock 604 ein Lese-Anforderungssignal RR an das Seriell- Adresseninterface 606.
• Das Schreib-Adressensignal WA und das Schreib- Anforderungssignal WR vom Eingangs-Zeitgebeblock 602 werden zu dem seriell-Adressen-Interfaceblock 606 geroutet. Das Takt- Ansteuer-Schreibsignal CGW und das Schreib-Freigabesignal WE werden direkt mit einem 3-Bit Ausgangssignal des Seriell- Adressen-Interfaceblocks 606 zusammengeführt.
• Der Ausgangs-Zeitgebeblock 604, der auf die Vertikal- und Horizontal-Synchronsignal-Komponenten VSSD und HSSD des Primär- Videosignals PVS anspricht, erzeugt das Schreib- Adressensignal RA, das Takt-Ansteuer-Lesesignal CGR und das Lese-Anforderungssignal RR. Das Lese-Adressensignal RA und das Lese-Anforderungssignal RR werden zu dem Seriell-Adressen- Interfaceblock 606 geroutet. Das Takt-Ansteuer-Lesesignal CGR vom Ausgangs-Zeitgebeblock 604 wird direkt mit dem 3-Bit Ausgangssignal des seriell-Adressen-Interfaceblocks 606 zusammengeführt (merged)
• Der seriell-Adressen-Interfaceblock 606, der zum Erhalt der Schreib- und Lese-Adressen und der Schreib- und Lese- Anforderungen gekoppelt ist, erzeugt drei 1-Bit Signale: - invertiertes SAS, Adressen-Taktsignal, - invertiertes SAD, Seriell-Adressensignal, und - invertiertes TAS, Adressen-Übertragungssignal.
• Im wesentlichen ist das invertierte SAS ein über ein Gatter geführtes Taktsignal (gated clock signal), das die Übertragungsrate (rate of transfer) der Seriell-Adressendaten an den Speicher 900 steuert. Das invertierte SAD besteht aus einem 32 Bit Paket, das das 13 Bit Schreib-Adressensignal, das 13 Bit Lese-Adressensignal und 6 Bit einer Steuerinformation (d. h. Flags, etc.) enthält. Das invertierte TAS-Signal bewirkt die tatsächliche Übertragung der 32 Datenbits, wenn es auf Low (Niedrigpegel) geht.
• Das 3-Bit Ausgangssignal des Seriell-Adressen- Übertragungsblocks 606 wird mit den drei 1-Bit Signalen CGW, WE und CGR zusammengeführt, um das 6-Bit Speicher-Steuersignal MCL zu definieren. Es kann auf die zuvor erwähnte Us-Patentanmeldung, Serial No. 008,729 von Willis (EP-A-0276870) hinsichtlich weiterer Details der verschiedenen Speicher- Steuersignale verwiesen werden.
• Fig. 7 ist die Ausgangs-Sektion 700, die die 4-Bit Videodaten vom Speicher 900 in analoge Y'-, U'- und V'-Signale umsetzt, um sie der RGB-Matrix 70 und dem Composit-Signalkodierer 72 zuzuführen. Wie zuvor erwähnt, ist K der Vergrößerungsfaktor, der gleich 2, 3, 4, . . . im Zoom-Modus gewählt ist. In dem Bild-im-Bild-Modus ist K gleich 1 gewählt.
• Die drei MSBs der 4-Bit Videodaten mit dem in Tabelle 2 gezeigten Format, die mit der FCS/K-Rate auftreten, werden einem Paar von in Kaskade geschalteten Latches 702 und 704 zugeführt, die beide vom dem Fcs/K-Taktsignal angesteuert werden. Das erste Latch 702 synchronisiert die Daten mit dem FCS/K-Taktsignal. Die 3 MSBs am Eingang des Latches 704 werden mit den 3 LSBs an seinem Ausgang kombiniert, um ein 6-Bit Luminanz-Sample Y zu bilden.
• Das 6-Bit Luminanz-Sample Y wird einem 16-stufigen 6-Bit Schieberegister 706 zugeführt. Das 16-stufige Schieberegister 706 spricht auf das FCS/2K-Taktsignal an, verzögert das eingehende Luminanz-Sample Y, so daß es bezüglich der zugeordneten U'- und V'-Samples ausgerichtet ist.
• Ein MUX 708, der auf das Composit-Austastsignal vom Ausgangs- Zeitgebeblock 604 anspricht, fügt den gewünschten Schwarzpegel in das Luminanz-Signal Y' ein. Der D/A-Wandler 710, der auf das FCS/2-Taktsignal anspricht, bildet das Analog-Luminanzsignal Y'.
• Das LSB der 4-Bit Videodaten aus dem Speicher 900 wird einem achtstufigen (Seriell-Eingang-Parallel-Ausgang) Schieberegister 712 zugeführt, das von dem FCS/K-Taktsignal angesteuert wird. Das 8-Bit Schieberegister 712 bildet ein 8-Bit Sample an seinem Ausgang, die zwei LSBs davon repräsentieren das rekonstruierte Schaltsignal SS'.
• Die sechs MSBs des 8-Bit Signals von dem Schieberegister 712 repräsentieren die 6-Bit U- und V-Signale in einer alternierenden Weise. Ein Latch 714 reiht die 6-Bit U- und V-Samples auf. Ein Paar von Latches 716 und 718 trennen U'- bzw. V'-Samples.
• Die Ausgangssignale der Latche 716 und 718 werden den jeweiligen Interpolatoren 720 und 722 zugeführt. Die Interpolatoren 720 und 722 glätten die scharfen Stufen in den U'- und V'-Signalen durch Erzeugen zusätzlicher Samples. Die Multiplexer 724 und 726 fügen die erwünschten Schwarzpegel in die U'- und V'-Signale ein, ansprechend auf das Composit-Austastsignal. Die D/A-Wandler 728 und 730 bilden Analog-U' und -V'-Signale.
• Fig. 8 veranschaulicht einen Dekoder 800, der einen Teil der Ausgangs-Sektion 700 des Video-Features-Prozessors 700 (100) ist. Der Dekoder 800 erhält das rekonstruierte Schaltsignal SS' von der Einrichtung 700 der Fig. 7 und das Context- Codesignal CCS von der Zeitgebe- und Steuersektion 600. Das Ausgangssignal des Dekoders 800 ist das 1-Bit Schnell- Schaltsignal FSS, das dem Video-Ausgangsschalter 80 zugeführt wird. In der zuvor beschriebenen Weise schaltet der Ausgangsschalter 80 ansprechend auf das FSS-Signal zwischen dem Primär-Videosignal PVS und dem rekonstruierten Sekundär- Videosignal SVS' zur Definition eines kleinen Einsetz/Einfüge-Bildes innerhalb eines großen Haupt-Bildes um.
• Das 2-Bit Schaltsignal SS' wird einem Latch 804 zugeführt, das die eingehenden SS'-Samples gegenüber dem FCS/8K-Taktsignal ausrichtet. Die MSBs und LSBs des Schaltsignals SS' und das Context-Codesignal CCS werden jeweiligen ersten bzw. zweiten Eingangs-Anschlüssen eines Paares von UND-Gattern 806 und 808 zugeführt. Die Ausgangssignale der UND-Gatter 806 und 808 werden einem ODER-Gatter 810 zugeführt. Das Ausgangssignal des ODER-Gatters 810 ist das FSS-Signal.
• Die Eingangssignale der zwei UND-Gatter 806, 808 und des ODER-Gatters 810 und ihre jeweiligen Ausgangssignale werden in der nachstehenden Tabelle 5 zusammengefaßt. Tabelle 5 No. SS'(a) CCS(a) OUTPUT AND GATE OR GATE
• (a) Es wird ausgeschlossen, daß SS' und CCS gleich 11 sind.
• (b) Das Ausgangssignal des ODER-Gatters 810 ist das 1-Bit FSS-Signal.
• Wenn es eine Übereinstimmung zwischen den jeweiligen MSBs und den LSBs der zwei Signale SS' und CCS (Beispiele 1 und 4 der Tabelle 5) gibt, ist das Ausgangssignal FSS des ODER-Gatters 810 logisch Eins. Anderenfalls ist das Ausgangssignal FSS des ODER-Gatters 810 logisch Null.
• Das Ausgangssignal FSS des ODER-Gatters 810 wird einem Paar von kaskadiert verbundenen Latches 812 und 814 und einer programmierbaren Verzögerung 816 zugeführt, um das FSS-Signal gegen die zugeordneten Y'-, U'- und V'-Signale auszurichten. Das Ausgangssignal der programmierbaren Verzögerung 816 wird an den Video-Ausgangsschalter 80 geroutet.

Claims (12)

1. Fernseh- (TV) Signalverarbeitungssystem, enthaltend: - eine Quelle eines ersten Videosignals FVS; - eine Quelle eines zweiten Videosignals SVS; - Mittel mit Abtastmittel, das zum Erhalt des zweiten Videosignals gekoppelt ist und auf ein Taktsignal FCS der Frequenz fcs zum Bilden von synchron mit dem Taktsignal auftretenden m-Bit Digital-Abtastwerten des zweiten Videosignals anspricht, wobei m eine positive ganze Zahl (Integer) größer als Eins ist; gekennzeichnet durch - eine Quelle (60, 508) eines n-Bit Schaltsignals SS, wobei n eine positive ganze Zahl größer als Eins ist; - Mittel (500) zum Verketten/Verknüpfen von Bits des n-Bit Schaltsignals mit vorbestimmten Abtastwerten (Samples) des abgetasteten zweiten Videosignals, um ein kombiniertes Digitalsignal zu bilden, das aus synchron mit dem Taktsignal auftretenden Abtastwerten besteht; - Mittel mit Speichermittel (900), das auf das Taktsignal zum Speichern des kombinierten Abtastsignals anspricht, zum Bereitstellen des kombinierten Abtastsignals an seinem Ausgangsanschluß synchron mit dem Taktsignal; - Mittel (702, 712), das zum Erhalt des kombinierten Abtastsignals gekoppelt ist und auf das Taktsignal zum Rekonstruieren des zweiten Videosignals und des n-Bit Schaltsignals anspricht; - eine Quelle (604) eines Contextcode-Signals CCS; - Dekodermittel (800), das zum Erhalt des rekonstruierten Schaltsignals (im folgenden SS') gekoppelt ist und auf das Contextcode-Signal CCS anspricht, zum Erzeugen eines schnell schaltenden Signals FSS synchron mit dem Taktsignal, wobei das schnell schaltende Signal FSS einen ersten Zustand, wenn das rekonstruierte Schaltsignal mit dem Contextcode-Signal korrespondiert, und andernfalls einen zweiten Zustand einnimmt; - Schaltmittel (80), das zum Erhalt des ersten Videosignals FVS und des rekonstruierten zweiten Videosignals (im folgenden SVS') gekoppelt ist und auf das schnell schaltende Signal FSS anspricht, zum Bereitstellen des ersten Videosignals FVS und des rekonstruierten zweiten Videosignals SVS' an seinem Ausgangsanschluß, wenn das schnell schaltende Signal FSS in dem zweiten Zustand beziehungsweise dem ersten Zustand ist.

2. System nach Anspruch 1, bei dem das zweite Videosignal SVS ein Interlace-Videosignal ist, mit einem ungeraden Halbbild und einem geraden Halbbild; dadurch gekennzeichnet, daß der Speicher zwei Bereiche für jeweiliges Speichern der ungeraden und geraden Halbbilder des zweiten Videosignals SVS beinhaltet; wobei das Schaltsignal SS, das in den zwei Bereichen des Speichers gespeichert ist, jeweils repräsentativ für die ungeraden und geraden Halbbilder des zweiten Videosignals ist, die dem Ausgangsanschluß des Schaltmittels zugeführt werden (sollen); wobei das Schaltsignal SS, das in weiteren Bereichen des Speichers gespeichert ist, für das Nicht-Passieren des rekonstruierten zweiten Videosignals von dem Speicher an den Schaltmittel- Ausgangsanschluß repräsentativ ist.

3. System nach Anspruch 2, wobei das zweite Videosignal SVS ein Luminanzsignal Y und ein Paar von Farb- Differenzsignalen U und V aufweist; dadurch gekennzeichnet, daß das Mittel, das das Abtastmittel beinhaltet, Mittel beinhaltet, das zum Erhalt des zweiten Videosignals SVS gekoppelt ist, um einen Strom von m-Bit Digital-Abtastwerten mit folgender Sequenz zu erzeugen: Y&sub0;, U&sub0;, Y&sub1;, U&sub0;, Y&sub2;, U&sub0;, Y&sub3;, U&sub0;, Y&sub4;, V&sub0;, Y&sub5;, V&sub0;, Y&sub6;, V&sub0;, Y&sub7;, V&sub0;, Y&sub8;, U&sub1; . . ., wobei die Indizes 0, 1, 2, . . . die Abtastwert-Zahlen (Sample numbers) repräsentieren und wobei die Abtastwerte mit der Taktrate FCS auftreten.

4. System nach Anspruch 3, dadurch gekennzeichnet, daß das Mittel mit dem Abtastmittel weiter (ein) Mittel beinhaltet, das zum Erhalt der zweiten Videosignal- Abtastwerte mit m-Bit gekoppelt ist, um einen Strom von (m/2)+B Bit Videosignal-Nibbles zu erzeugen, wobei B eine ganze Zahl kleiner als m ist, enthaltend: - erstes Reduktionsmittel (decimation means), das auf die m-Bit Luminanz-Abtastwerte zum Erzeugen von m-Bit Luminanz- Abtastwerten einer ersten Unterabtast-Rate (subsample rate) anspricht, die kleiner ist als die Frequenz fcs; - Mittel, das auf die Unterabtast-Luminanz-Abtastwerte zum Erzeugen einer Sequenz von m/R Bit Luminanz-Abtastwerten anspricht, die mit R mal der ersten Unterabtast-Rate auftreten, wobei R eine ganze Zahl ist, (und) R aufeinanderfolgende m/R Bit Luminanz-Abtastwerte m/R gegenseitig ausschließende benachbarte Bits der unterabgetasteten Luminanz-Abtastwerte haben; - zweites Reduktionsmittel (decimation means), das auf die in-Bit und U- und V-Farbdifferenz-Abtastwerte anspricht, zum Erzeugen einer Sequenz von in-Bit alternierenden U- und V-Farbdifferenz-Abtastwerten, die mit einer zweiten Unterabtast-Rate auftreten, welche geringer als die erste Unterabtast-Rate ist; - Mittel zum Verknüpfen (sich) gegenseitig ausschließender 3-Bits der in-Bit unterabgetasteten Farbdifferenz-Abtastwerte mit aufeinanderfolgenden der m/R Bit Luminanz-Abtastwerte, um eine Sequenz von (m/R)+B Bit Nibbles zu erzeugen, und wobei regelmäßig auftretende, vorbestimmte der Nibbles keine Bits der Farbdifferenz-Abtastwerte enthalten, die mit den m/R Bit Luminanz-Abtastwerten verknüpft sind.

5. System nach Anspruch 4, dadurch gekennzeichnet, daß das Mittel zum Verknüpfen beinhaltet: - Mittel, das auf das n-Bit Schaltsignal und die Sequenz von (m/R)+B Bit Nibbles anspricht, zum Verknüpfen von Bits des n-Bit Schaltsignals mit m/R Bit Luminanz-Abtastwerten der vorbestimmten der Nibbles, die keine Bits der Farbdifferenz- Abtastwerte beinhalten.

6. System nach Anspruch 5, dadurch gekennzeichnet, daß das Rekonstruiermittel die (m/R)+B Bit Nibbles erhält, welche synchron mit dem Taktsignal auftreten, um ein in-Bit rekonstruiertes Luminanzsignal Y', ein Paar von m-Bit rekonstruierten Farbdifferenzsignalen U' und V' und ein n-Bit rekonstruiertes Schaltsignal SS' zu erzeugen.

7. System nach Anspruch 6, dadurch gekennzeichnet, daß das Rekonstruiermittel (reconstructing means) weiter (ein) Mittel beinhaltet, das zum Erhalt der m-Bit rekonstruierten Digital-Luminanz- und Taktdifferenz- Signale Y', U' und V' gekoppelt ist, und auf das Farbsignal zum Erzeugen rekonstruierter Analog-Luminanz- und -Farbdifferenzsignale anspricht.

8. System nach Anspruch 7, dadurch gekennzeichnet, daß das Wiederaufbaumittel weiter ein Codiermittel beinhaltet, das zum Erhalt der rekonstruierten Analog- Luminanz- und Farbdifferenz-Signale gekoppelt ist, zum Bilden eines rekonstruierten Basisband-Composit- Videosignals SVS', das für das zweite Videosignal repräsentativ ist, um es dem Schaltmittel zuzuführen.

9. System nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Videosignal SVS ein Interlace-Videosignal ist mit alternierenden ungeraden und geraden Halbbildern (odd and even fields); wobei der Speicher mindestens drei Bereiche zum Speichern aufeinanderfolgend eingehender Halbbilder des zweiten Videosignals SVS in einer Zirkular- oder Round-Robin-Fashion (Umlauf-Art) enthält; wobei das Schaltsignal SS, das in den mindestens drei Bereichen gespeichert ist, fest einem jeweiligen der mehreren Zustände des Schaltsignals zugeordnet ist; wobei das Schaltsignal SS, das anderswo in dem Speicher gespeichert wird, noch einem weiteren Zustand des Schaltsignals fest zugeordnet ist.

10. Fernseh- (TV) Signalverarbeitungssystem, welches enthält: - eine Quelle eines Videosignals mit einer Luminanzsignal- Komponente Y und einem Paar von Farb-Differenzsignal- Komponenten U (ad) und V; - eine Quelle eines Taktsignals; gekennzeichnet durch - Abtastmittel, das zum Erhalt der Videosignal- Komponenten Y, U und V gekoppelt ist und auf das Taktsignal, zum Bilden eines Stroms von 6-Bit-Digital-Abtastwerten anspricht, die synchron mit dem Taktsignal mit der folgenden Sequenz auftreten: Y&sub0;, U&sub0;, Y&sub1;, U&sub0;, Y&sub2;, U&sub0;, Y&sub3;, U&sub0;, Y&sub4;, V&sub0;, Y&sub5;, V&sub0;, Y&sub6;, V&sub0;, Y&sub7;, V&sub0;, Y&sub8;, U&sub1;, Y&sub9;, U&sub1; . . . , wobei die Indizes 0, 1, 2, . . . die Abtastwert-Zahlen (Sample numbers) repräsentieren und wobei die Abtastwerte mit der Taktrate CK auftreten; - Mittel, das zum Erhalt der 6-Bit Abtastwerte mit der CK-Rate zum Erzeugen eines Stroms von 4-Bit Digital-Nibbles gekoppelt ist, die mit der CK/N-Rate auftreten, wobei N eine ganze Zahl größer als oder gleich Eins ist, enthaltend: - erstes Reduktionsmittel (decimation means), das auf die 6-Bit Y-Komponenten-Abtastwerte anspricht, zum Erzeugen von 6-Bit Y-Komponenten-Abtastwerten, die mit einer Rate von CK/2N auftreten; - zweites Reduktionsmittel, das auf die 6-Bit U- und V-Komponenten-Abtastwerte, zum Erzeugen einer alternierenden Sequenz von 6-Bit U- und V-Komponenten-Abtastwerten (Samples) anspricht, die mit einer Rate von CK/8N auftreten; - Mittel, das mit dem ersten Reduktionsmittel gekoppelt ist und auf die 6-Bit Y-Komponenten-Abtastwerte, die mit einer Rate von CK/2N auftreten, anspricht, um eine Sequenz von 3-Bit Y-Komponenten-Abtastwerten, die mit einer Rate CK/N auftreten, abwechselnden 3-Bit-Abtastwerten, die mit einer Rate CK/N auftreten, zu erzeugen, die die drei höhersignifikanten bzw. die drei geringerwertigen Bits der mit einer CK/2N-Rate auftretenden 6-Bit Y-Komponenten- Abtastwerte enthalten; - Mittel, das auf die 3-Bit Y-Komponenten-Abtastwerte und die 6-Bit U- und V-Komponenten-Abtastwerte anspricht, die mit der cK/8N-Rate auftreten, zum abwechselnden Verknüpfen der U- und V-Abtastwerte mit den Y-Komponenten-Abtastwerten, um eine Sequenz von 4-Bit Nibbles zu erzeugen, wobei gegenseitig ausschließende (mutually exclusive) Einzelbits der jeweiligen 6-Bit U- oder V-Abtastwerte zu sechs aufeinanderfolgenden 3-Bit Y-Abtastwerten verknüpft werden und vorbestimmte der 3-Bit Y-Abtastwerte zwischen jeder Gruppe von sechs aufeinanderfolgenden, verknüpften Abtastwerten keine verknüpften U- oder V-Bits enthalten; und Speichermittel zum Speichern der 4-Bit Nibbles.

11. System nach Anspruch 10, weiter gekennzeichnet durch, - eine Quelle eines Schaltsignals in der Form von 2-Bit Digital -Abtastwerten; - Mittel, das zum Erhalt der 4-Bit Nibbles und der 2-Bit Schaltsignal-Abtastwerte gekoppelt ist und auf ein CK/N- Taktsignal zum Verknüpfen/Verbinden jeweiliger Einzelbits der 2-Bit Schaltsignal-Abtastwerte mit jeweiligen der vorbestimmten der 3-Bit Y-Abtastwerte anspricht.

12. System nach Anspruch 10, weiter gekennzeichnet durch - eine Quelle eines 1-Bit Schaltsignals, das synchron mit dem Taktsignal auftritt; - Mittel, das zum Erhalt der 4-Bit Nibbles und des 1-Bit Schaltsignals gekoppelt ist und auf ein CK/N-Taktsignal zum Verknüpfen/Verbinden jedes der 1-Bit Schaltsignal- Abtastwerte zu einer Mehrzahl der vorbestimmten der 3-Bit Y-Abtastwerte anspricht.