CN1018136B - 具有内存储开关信号的电视接收机 - Google Patents

具有内存储开关信号的电视接收机

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CN1018136B CN88107531A CN88107531A CN1018136B CN 1018136 B CN1018136 B CN 1018136B CN 88107531 A CN88107531 A CN 88107531A CN 88107531 A CN88107531 A CN 88107531A CN 1018136 B CN1018136 B CN 1018136B
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Abstract

将二次视频信号(24)取样、数字化，并与存储器中的开关信号(SS)组合。组合后的数字信号存储在随机存取视频存储器(900)中。将存储的信号与一次视频信号的同步信号分量同步读出。从存储器的输出中分离开关信号，并与上下文编码信号(CSS)比较，以产生快速开关信号(FSS)。视频输出开关(80)被耦合用来接收一次视频信号，把两种输入信号中适当的一种加到显象管(94)，以在大的一次画面内限定二次***图象画面。

Description

本发明涉及具有用来产生诸如“画中画”和变焦距等特殊效果的数字迭加特征的电视（TV）接收机。
由于可以买到大量价格低廉的数字硬件和存储器，因此人们对数字TV的兴趣日益增长。数字TV使用户能够对输入的视频信号重新安排格式。例如，在具备“画中画”（PIP）特征的数字TV中，辅助的或二次视频信号SVS（例如来自盒式录象机第二检波器）在显示屏幕上限定一个小图象，它叠加在由主要的（或一次的）视频信号PVS（例如来自TV第二检测器）限定的全图象上。
一般，二次视频信号SVS是在由取样时钟信号确定的时刻被取样和数字化的。然后，代表所述二次视频信号SVS的数字样值在水平方向上和垂直方向上被次取样，以产生代表缩小尺寸的图象的样值流。为了使图象的尺寸以3比1的比例缩小，则每隔二个样值和每隔二行进行一次贮存，而把那些中间的样值和行废弃。
二次视频信号SVS的在一场或帧期间取得的数字样值被存储在存储器中。使用与显示偏转信号（例如，所述一次视频信号PVS的水平和垂直同步信号分量）理想地相关的时钟信号，从所述存储器中 顺序地读出这些样值。再把从存储器中读出的所述样值转换成能反映出所述缩小尺寸的二次图象的模拟信号SVS′。响应快速开关信号FSS而在大画面中产生小画面的过程中，视频输出开关（其输入端被耦合用来接收一次视频信号PVS和缩小尺寸的二次视频信号SVS′）把两个输入信号中适当的一个加到显示装置上。在Mc    Neely等人发明的、序号为087，060、题为“TV信号的多输入数字视频特辑处理机”的美国专利申请中，描述了一种说明性的画中画的TV接收机。
按照本发明，把n比特开关信号SS与m比特二次视频信号SVS组合，此处m和n是大于一的正整数（例如，m＝6和n＝2）。所述组合后的数字信号存储在存储器中，然后，以与所述显示装置同步的方式从那里读出。被耦合用来接收所述存储器输出的装置产生一对信号：一个重建的二次视频信号SVS′和一个重建的开关信号SS′。
一个解码器被耦合用来接收该重建的开关信号SS′、并响应上下文编码信号CCS，提供快速开关信号FSS。一个输出开关被耦合用来接收一次视频信号PVS和重建的二次视频信号SVS′，并响应快速开关信号FSS，当快速开关信号FSS分别处在第一状态和第二状态时，该输出开关分别为一次视频信号PVS和重建的二次视频信号SVS′定路由而送到显示装置。
按照本发明的另一方面，二次视频信号SVS是由奇数场OF和偶数场EF组成的隔行视频信号。所述存储器备有分别用于存储二次 视频信号SVS的奇数和偶数场的两个区域。存储在存储器的所述两个区域中的开关信号SS的值，分别能反映出准备如同插图一样显示在显象管上的二次视频信号SVS的奇数和偶数场的特征。
例如，在分别存储二次视频信号SVS的奇数和偶数场的存储器的所述区域中，设定2比特开关信号SS等于10和01。在剩余的存储器区域中设定2比特开关信号SS等于00。当需要显示二次视频信号的奇数和偶数场时，分别设定上下文编码信号CCS等于10和01。所述解码器把从存储器中读出的开关信号SS与上下文编码信号CCS作比较，以正确地规定快速开关信号FSS的状态。
（1）当需要奇数场，并且，从存储器中获得的开关信号SS等于10，以及（2）当需要偶数场，并且获得的开关信号等于01时，设定快速开关信号FSS等于逻辑1。在其他情况下设定快速开关信号FSS等于逻辑0，从而，一次视频信号PVS被传到显示装置。
图1是表示包含按照本发明原理的视频特辑处理机的TV接收机的方框图;
图2是表示包括模/数（A/D）部分、输入部分、开关信号***部分、定时和控制部分和输出部分的图1视频特辑处理机的方框图;
图3是所述A/D部分的详细的方框图;
图4是所述输入部分的详细的方框图;
图5是所述开关信号***部分的详细的方框图;
图6是所述定时和控制部分的详细的方框图;
图7是所述输出部分的详细的方框图;
图8是表示用来产生快速开关信号FSS的电视的方框图;以及
图9绘出对理解图1视频特辑处理机的工作有用的定时图。
附图中，连接各方框的线路，根据实际情况，或者代表传输模拟信号的单一导线，或者代表传输二进制数字信号的总线。截取个别互连线路斜线记号的旁注值表示该线路或总线并行连接线的数目，而靠近互连线路的括号内的数值代表在该互连线路上样值的脉冲重复频率。
还将进一步假定：输入的视频信号名义上符合美国国家电视制（NTSC）标准制式。名义上符合NTSC标准制式的信号实例是由例如盒式录象机产生的视频信号（在下文称为非标准视频信号）。
图1示出同时处理来自两个独立信号源22和24的，以存储器为基础的TV接收机20。信号源22（例如，TV第二检波器）提供第一基带复合视频信号CV1。信号源24（例如，VCR第二检波器）产生第二基带复合视频信号CV2。
第一和第二复合视频信号CV1和VC2各自加到一对开关26和28上。开关26响应一个选择信号，以选择两个输入信号CV1和CV2之一（下文称为一次视频信号PVS），加到第三开关80的第一输入端上（也称为视频输出开关）。第二开关28响应另一选择信号，或者把两个输入信号CV1和CV2中的同一个或者把其中的另一个（下文称为二次，即，辅助视频信号SVS）加到解码器30和同步信号分离器32。开关26和28称为交换开关。
前已指出，一次视频信号PVS在TV屏幕上形成全尺寸的大画面，而由二次视频信号SVS所形成的缩小尺寸的小画面就叠盖在它 上面。由用户决定两个输入视频信号CV1和CV2中的哪一个用于确立大画面和哪一个用于确立小画面。
解码器30包括低通滤波器（LPF）和带通滤波器（BPF）。该低通滤波器的上截止频率约为1.5MHz，它传递亮度信号（称为二次亮度信号Y）而排斥色度信号。具有大约3.58MHz±0.5MHz通带的所述带通滤波器从所述二次视频信号SVS中获得色度分量C。被耦合用来接收色度信号C的色度解调器产生一对基带色差信号U和V（例如，R-y和B-y）。
同步信号分离器32从所述二次视频信号SVS中分离水平和垂直同步信号HSSs和VSSs。解码器30和同步信号分离器32中使用的电路都是普通的，因此，对它们不予更多详细说明。
来自解码器和同步信号分离器部件的各信号（即Y、U、V、HSSs和VSSs）加到本发明的视频特辑处理机（VFP）100上。用下面详细说明的方法对所述Y、U、V信号进行取样、数字化和多路传输，以产生4比特的数字样值流。把所述4比特样值送到视频随机存取存储器（VRAM）900存储。存储的4比特样值与水平和垂直光栅扫描信号HDSD和VDSD同步地从存储器900中读出，然后，被送回视频特辑处理机100。
在视频特辑处理机100中，将从存储器900中读出的所述4比特样值反向转换成模拟信号Y′、U′和V′。把Y′、U′和V′信号加到矩阵电路70，在那里，Y′、U′和V′信号被转换成相应的R′、G′和B′信号。编码器72被耦合用来接收R′、G′、 B′信号并响应一次视频信号PVS的彩色副载波信号分量CSS，产生具有基带复合形式的，能反映出所述缩小尺寸的二次图象特征的重建的二次视频信号SVS′。
重建的二次视频信号SVS′加到视频输出开关80的第二输入端上，该开关的第一输入端被耦合用来接收一次视频信号PVS。视频开关80响应来自视频特辑处理机100的快速开关信号，在一次视频信号PVS和重建的二次视频信号SVS′之间转接，以便在其输出端产生PIP视频信号。PIP视频信号代表复合图象，该图象的第一区显示第一视频信号PVS，而第二区，即缩小尺寸的区域显示重建的二次视频信号SVS′。
来自视频输出开关80的所述PIP视频信号加到TV接收机20的主信号处理电路82上。主信号处理电路82从PIP视频信号中产生红、绿和兰三色激励信号。这些信号加到显象管90的相应的红、绿和兰三色电子枪上。此外，主信号处理电路82产生一对水平和垂直偏转信号HDSD和VDSD，用于加到显象管90的水平和垂直偏转绕组92上。红、绿和兰三色电子束响应相应的激励和偏转信号，在屏幕94上扫出一幅光栅，在大画面内产生所期望的小画面。
主信号处理电路82还分离一次视频信号PVS的水平和垂直同步信号分量HSSD和VSSD。显示偏转信号HDSD和VDSD与一次视频信号PVS的水平和垂直同步信号分量HSSD和VSSD同步。
一次视频信号PVS的水平同步信号分量HSSD用于产生第一时钟信号FCS，后者与前者的相位和频率同步。将第一时钟信号FCS的额定频率规定为所述HSSD信号频率FH的1280倍。在NTSC制式中，水平同步信号频率FH设定在彩色副载波频率3.58MHz的2/455倍。依此，规定FH为约15.734KHz，而FFCS约为20MHz。
如图1所示，第一时钟信号FCS按1比1280的比例分频，以产生相位与所述第一时钟信号FCS一致，而频率大约等于一次视频信号PVS的水平同步分量HSSD的频率FH的信号。鉴相器102把FCS/1280信号的相位同水平信号HSSD（该信号可能以来自TV接收机的水平偏转电路的回扫信号的形式出现）的相位作比较，以产生相位误差信号PESc（此处脚注“c”代表时钟）。相位误差信号PESc在滤波器40中经过低通滤波以提高其抗于扰性，同时，消去输入到鉴相器102的各种输入信号频率。低通滤波后的相位误差信号PESc（LPF）加到压控振荡器（VCO）42上，以产生20MHz的第一时钟信号FCS后者与一次视频信号PVS的水平同步信号分量HSSD的相位和频率同步。
视频特辑处理机100使用两种时钟信号：（1）第一时钟信号FCS（也称为主要的、***的、显示同步或行同步时钟信号），该信号相对于所述第一视频信号PVS的水平同步信号分量HSSD锁定相位和频率，以及（2）第二时钟信号SCS（也称为歪斜偏移时钟信号），该信号是第一时钟信号的相移型式。第二时钟信号 SCS的相位于每一水平行偏移一次，使其与二次视频信号SVS的水平同步信号分量HSSs的相位一致，并且，逐次相位调整之间的周期等于第一时钟信号FCS的周期。
如果复合视频信号是由既不与正被取样的视频信号的水平同步分量的相位同步又不与它行同步的时钟信号所取样，那么，各样值或象素在垂直方向上是不对准的。以上所述在显示的图象中表现为锯齿形状垂直边缘的问题，被称为歪斜或相位误差问题。在本发明的该特定的实施例中，所述二次视频信号SVS是由第二时钟信号SCS取样的，所述信号SCS与水平同步信号分量HSSs的相位每一水平行对准一次，以避免歪斜误差。
当用相位一致的第二时钟信号SCS对第二视频信号SVS进行取样的时，这些样值与第一时钟信号FCS同步地被显示，所述信号FCS与第一视频信号PVS的水平同步信号分量HSSD同步。在相反的情况下，由于HSSD信号（该信号控制显示光栅的定时）与SCS时钟信号（该信号控制确立***图象的所述样值的定时）之间的不一致性，可能在所显示的***图象中出现歪斜误差。
正如下面将进行说明的，视频特辑处理机100包括时钟转换电路，该电路把与第二时钟信号SCS同步出现的第二视频信号SVS的样值转换为与所述显示同步的第一时钟信号FCS同步出现的样值。上述McNeely等人发明的美国专利申请（申请号087，060）中公开了所述两种时钟视频信号处理***的细节。
如在图2中所说明的，视频特辑处理机100由下列各部分组成。
·A/D部分300，
·输入部分400，
·信号***部分500，
·定时和控制部分600，以及
·输出部分700
首先，将对这些部分简短地进行说明，然后，结合图3至图9将对以上各部分逐一进行详细说明。
A/D部分300的主要功能是从译码机30接收模拟信号Y、U和V，并把它们转换成具有FCS时钟频率和如下顺序的6比特数字样值流：
Y0、U0、Y1、U0、Y2、U0、Y3、U0、Y4、V0、Y5、V0、Y6、V0、Y7、V0、Y8、U1、Y9、U1……，此处，脚注0、1、2……代表所述样值的编号。A/D部分300还用来把信号HRSTF提供给输入部分400，该信号体现第二视频信号SVS的每行中第一样值或象素的定时。（参见图9）。
输入部分接收来自A/D部分300的具有FCS频率的所述6比特数字样值，并把它们转换成以所述FCS/N频率出现的4比特四位字节的序列，此处，N是代表所述样值缩小或锐减比例的整数。例如，为了产生相当于整幅图象三分之一尺寸的小图象，设定N等于3。所述4比特四位字节的格式规定如下：
表1
四位字节    四位字节位号
编号    0    1    2    3
0 Y0（0） Y0（1） Y0（2） U0（0）
1 Y0（3） Y0（4） Y0（5） U0（1）
2 YN（0） YN（1） YN（2） U0（2）
3 YN（3） YN（4） YN（5） U0（3）
4 Y2N（0） Y2N（1） Y2N（2） U0（4）
5 Y2N（3） Y2N（4） Y2N（5） U0（5）
6 Y3N（0） Y3N（1） Y3N（2） X
7 Y3N（3） Y3N（4） Y3N（5） X
8 Y4N（0） Y4N（1） Y4N（2） V0（0）
9 Y4N（3） Y4N（4） Y4N（5） V0（1）
10 Y5N（0） Y5N（1） Y5N（2） V0（2）
11 Y5N（3） Y5N（4） Y5N（5） V0（3）
12 Y6N（0） Y6N（1） Y6N（2） V0（4）
13 Y6N（3） Y6N（4） Y6N（5） V0（5）
14 Y7N（0） Y7N（1） Y7N（2） X
15 Y7N（3） Y7N（4） Y7N（5） X
16 Y8N（0） Y8N（1） Y8N（2） UN（0）
17 Y8N（3） Y8N（4） Y8N（5） UN（1）
18    ..    ..    ..    ..
·表中脚注0、N、2N……代表样值编号，
·表中在括号内的数字0、1、2……代表6比特样值的比特编号，
·表中X代表供2比特开关信号SS的两个比特之一用的空白间隔。
开关信号***部分500把所述2比特开关信号SS的相应比特***从输入部分400获得的4比特四位字节中为它们提供的空 白间隔中。从而，以下表指示的格式，把开关信号***部分500的4比特输出送到存储器900。
表2
四位字节编号    四位字节位号
0    1    2    3
0 Y0（0） Y0（1） Y0（2） U0（0）
1 Y0（3） Y0（4） Y0（5） U0（1）
2 YN（0） YN（1） YN（2） U0（2）
3 YN（3） YN（4） YN（5） U0（3）
4 Y2N（0） Y2N（1） Y2N（2） U0（4）
5 Y2N（3） Y2N（4） Y2N（5） U0（5）
6 Y3N（0） Y3N（1） Y3N（2） SS0（0）
7 Y3N（3） Y3N（4） Y3N（5） SS0（1）
8 Y4N（0） Y4N（1） Y4N（2） V0（0）
9 Y4N（3） Y4N（4） Y4N（5） V0（1）
10 Y5N（0） Y5N（1） Y5N（2） V0（2）
11 Y5N（3） Y5N（4） Y5N（5） V0（3）
12 Y6N（0） Y6N（1） Y6N（2） V0（4）
13 Y6N（3） Y6N（4） Y6N（5） V0（5）
14 Y7N（0） Y7N（1） Y7N（2） SSN（0）
15 Y7N（3） Y7N（4） Y7N（5） SSN（1）
16 Y8N（0） Y8N（1） Y8N（2） UN（0）
17 Y8N（3） Y8N（4） Y8N（5） UN（1）
18    ..    ..    ..    ..
·表中脚注0、N、2N……代表样值编号，
·表中在括号内的数字0、1、2……代表比特编号。
随来自定时和控制部分600的6比特存储器控制信号而检索存储在存储器900中的各个4比特四位字节，并把检索结果送到输出部分700。输出部分700接收所述4比特四位字节，并 把它们转换成能反映出所述缩小尺寸图象的特征的模拟亮度和色差信号Y′、U′和V′，所述小图象将显示在由一次视频信号PVS构成的主图象中，如同插图一样。除所述Y′、U′和V′信号之外，输出部分700还提供加到输出开关80上的快速开关信号FSS。
定时和控制部分600接收一次和二次视频信号PVS和SVS的水平和垂直同步信号分量，产生若干控制信号，其中包括所述6比特存储器控制信号。
图3描绘A/D部分300。二次视频信号SVS的Y、U和V分量加到相应的取样保持电路302、304和306上。取样保持电路302在由SCS/2时钟信号所确定的时刻对亮度信号Y取样，并在相继的取样点之间保持该值。A/D转换器308对SCS/2时钟信号做出反应，把经过取样的亮度信号Y（即，约为10MHz）转换成具有SCS/2频率的6比特数字样值流。亮度A/D转换器308的输出信号加到多路复用设备310（以下简称为mux）的第一输入端。
取样保持电路304和306响应SCS/16时钟信号（约为1.25MHz），产生所述U和V信号的各样值。以SCS/16频率出现的经取样的U和V信号加到mux312上。mux312响应SCS/16时钟信号，产生以SCS/8频率（约为2.5MHz）出现的、并具有如下顺序的多重样值流：U0、V0、U1、V1、U2、V2……等等。
A/D转换器314响应SCS/8时钟信号，把所述U0、V0、U1、V1……样值流转换成一系列6比特数字样值。来自 A/D转换器314的、具有SCS/8频率的6比特U0、V0、U1和V1……等等样值被送到mux310的第二输入端，mux310的第一输入端接收以SCS/2频率出现的6比特亮度样值Y0、Y1、Y2……等等。mux310响应SCS/2时钟信号，产生以SCS频率（约为20MHz）出现的、并且具有如下顺序的6比特数字样值流：Y0、U0、Y1、U0、Y2、U0、Y3、U0、Y4、V0、Y5、V0、Y6、V0、Y7、V0、Y8、U1……等等。
把mux310的输出信号送到时钟转换电路316，后者本质上是先进先出（FIFO）转换装置。时钟转换电路316响应第一和第二时钟信号FCS和SCS，把与SCS时钟信号同步出现的YUV样值流转换成与FCS时钟信号同步出现的YUV样值流。上述McNeely等人发明的美国专利申请（申请号087，060）叙述了适当的时钟转换电路。
图3中A/D部分300装备有歪斜移相器（即，相位对准电路）318，该电路用来产生第二时钟信号SCS。歪斜移相电路318需要稳定的基准信号HSSs′。这是借助图1中示出的锁相回路104来达到的。压控振荡器（VCO）52响应低通滤波后的相位误差信号PESH（LPF），产生稳定化的HSSs′信号。（此处，该脚注“H”代表水平同步信号）。鉴相器106把两种信号HSSS和HSSS′的相位作比较，从而，产生相位误差信号PESH。信号PESH送到低通滤波器（LPF）50，经过低通滤波又加到VCO52上。
图9中示出的波形说明歪斜移相器电路318的工作。为了产 生SCS信号，第一时钟信号FCS的相位随二次视频信号SVS的水平同步信号分量HSSS′的每个脉冲的出现而偏移，以致各对应的信号跃迁（例如，上升边缘）之间有固定的间隔δ。在McNeely等人提出的、申请号为082，419、题为“信号相位对准电路”的美国专利申请中，叙述了适当的歪斜移相器电路318。
时钟转换电路316除了把与SCS时钟信号同时出现的样值转换成与FCS时钟信号同时出现的样值之外，还提供图9中所描绘的复位信号HRSTF，后者代表与第一时钟信号FCS对准的二次视频信号SVS的第一样值。在图9中，HRSTS代表与SCS时钟信号同步出现的二次视频信号SVS的第一样值。在视频特辑处理机100中，利用复位信号HRSTF来确定各种信号处理操作的工作时间。
图4示出输入部分400。前已指出，输入部分400接收以FCS频率出现的6比特YUV样值，并把它们转换成以FCS/N频率出现的4比特四位字节或数据流，其中N是取样缩减比例。对于图象尺寸按3比1的比例缩小的情况，N等于3。为此，将来自A/D部分300的6比特YUV信号送到多路信号分离器402（以下简称为“demux”）。demux402响应FCS时钟信号，把输入的样值流***成两个6比特样值流：
（1）以FCS/2频率（约为10MHz）出现的亮度样值流Y0、Y1、Y2……，以及
（2）以FCS/8频率（约为2.5MHz）出现的色度样值流U0、V0、U1、V1、U2、U2……。
6比特亮度样值Y加到亮度水平抗混叠滤波器404上。水平抗混叠滤波器404的输出加到亮度垂直抗混叠滤波器406上。水平和垂直抗混叠滤波器404和406分别限制水平和垂直方向上亮度信号Y的最高频率，以便在PIP方式中减少已缩小尺寸的***图象中的混叠效应。
亮度垂直抗混叠滤波器部件406还包括缩减取样电路。在PIP方式中，所述亮度缩减取样电路贮存水平方向上每第N个样值和垂直直方向上每第N行。废弃中间各象素和各行。作为例证，缩小因数N可以是整数值2、3、4……等数中的任何一个数。在变焦距或停帧方式中，缩小因数N设定为1，因此，存储在存储器900中的视频信号不予二次取样。
以FCS/2N频率〔即，（FCS/2）（1/N）〕出现的6比特亮度样值Y0、Y1、Y2……等值的3个MSBS′和3个LSBS′分别被送到mux408的第一和第二输入端。mux408响应FCS/2N时钟信号，产生以FCS/N频率出现的、并具有如下格式的3比特样值流。
表3
四位字节编号    四位字节位号
0    1    2
0 Y0（0） Y0（1） Y0（2）
1 Y0（3） Y0（4） Y0（5）
2 YN（0） YN（1） YN（2）
3 YN（3） YN（4） YN（5）
4 Y2N（0） Y2N（1） Y2N（2）
5 Y2N（3） Y2N（4） Y2N（5）
6 Y3N（0） Y3N（1） Y3N（2）
7 Y3N（3） Y3N（4） Y3N（5）
8 Y4N（0） Y4N（1） Y4N（2）
9 Y4N（3） Y4N（4） Y4N（5）
10 Y5N（0） Y5N（1） Y5N（2）
11 Y5N（3） Y5N（4） Y5N（5）
12 Y6N（0） Y6N（1） Y6N（2）
13 Y6N（3） Y6N（4） Y6N（5）
14 Y7N（0） Y7N（1） Y7N（2）
15 Y7N（3） Y7N（4） Y7N（5）
16 Y8N（0） Y8N（1） Y8N（2）
17 Y8N（3） Y8N（4） Y8N（5）
18    ..    ..    ..
·表中脚注O、N、2N……代表样值编号，以及
·表中在括号内的数字0、1、2……代表6比特样值的比特编号。
来自demux 402的6比特样值U0、V0、U1、V1…等等（以FCS/8频率出现的）加到色度水平抗混叠滤波器410，后者限制水平方向上最高色度频率，以避免混叠效应。色度水平抗混叠滤波器410包括一个demux，后者用于把色度信号分离成以 FCS/16频率（约为1.25MHz）出现的6比特U0、U1U2……等等的样值流和6比特V0、V1、V2……等等的样值流。
所述两个6比特色度样值流加到色度mux和缩减取样部件412。后者贮存水平方向上每第N个样值和垂直方向上每第N行。从两个样值流中废弃中间的各象素和各行。包括在部件412中的mux电路组合两个样值流而产生以FCS/N频率出现的并具有如下格式的1比特样值流：
表4
四位字节编号    色度位
0 U0（0）
1 U0（1）
2 U0（2）
3 U0（3）
4 U0（4）
5 U0（5）
6    X
7    X
8 V0（0）
9 V0（1）
10 V0（2）
11 V0（3）
12 V0（4）
13 V0（5）
14    X
15    X
16 UN（0）
17 UN（1）
18    ..
·表中脚注0、N、2N……代表样值编号，
·表中在括号内的数字0、1、2……代表6比特样值的比特编号，以及
·表中X代表供2比特开关信号SS的两个比特之一用的空白间隔。
把以FCS/N频率出现的所述3比特亮度样值流和也以FCS/N频率出现的所述1比特色度样值流相组合，以产生以FCS/N频率出现的、并具有表1中给出的格式的4比特四位字节。
图5中示出的开关信号***部分500，用来把4比特四位字节或视频数据与关联的2比特开关信号SS相组合，以产生具有表2中所示格式的4比特信号。或者从输入部分400或者从视频存储器900接收所述4比特四位字节。从输入部分400输入的数据代表经取样和数字化的输入二次视频信号SVS。从存储器900输入的数据则代表预先已经取样和数字化的二次视频信号SVS，该信号存储在存储器中，然后，又从那里读出而加到开关信号***部分500。
有几个原因可以说明为何可能把来自存储器900的所述4比特数据再次送到开关信号***电路500。例如，可能想要检查一组数据，然后，逐字抄录在存储器900的另外存储单元中（为了在屏幕上产生似图象剪辑的效应）。另外的实例可能是这种场合：可能想要读出一组数据，改变与其关联的2比特开关信号，然后，再把它返回存储器900的或者同一存储单位或者不同存储单元中。
上述后一特征可用于在存储的信息中***字母一数字符号。所 述存储的信息可以具有代表不同节目（例如，9）的视频信号的相应场的形式。所述符号可以具有信道编号或任何其他适当的标识信息的节目（例如，网络标志）的形式。这些符号可以存储在存储器900中专门为此目的专用部分里。当需要时，这些符号可以从存储器900中读出，与特定的开关信号SS组合，然后，再送到存储器中的恰当的位置，以提供信道编号标识。
来自输入部分400和视频存储器900的所述4比特数据按图5示出方式送到mux502。来自输入部分400的数据以FCS/N频率反复出现，此处N为样值缩小比例。在PIP方式中，设定样值缩小比例N等2、3、4……等等，取决于***图象尺寸的所要求的缩小率。在变焦距和停帧图象方式中，设定N等于1。
从视频存储器900中读出的数据以FCS/K频率再送到mux502。从存储器900读出时的频率取决于TV接收机所取的方式。在PIP和停帧图象方式中，以全FCS时钟频率（即，K＝1）从存储器900中读出。在变焦距方式中，以缩小的FCS/K频率从存储器900中读出，此处，设定K等于2、3、4……等等，取决于想要的扩大或放大率。例如，为了把一部分图象按2比1的比例扩大，设定K等于2。
mux502随来自定时和控制部分600的控制信号，而从两个输入流中选择一个加到开关信号组合器504的第一输入端。开关信号组合器504的另一输入端耦合接收2比特开关信号SS。
2比特开关信号SS具有四种可能的状态（00、01、10和11）。可以用若干不同的方式配置这四种状态。为了理解所述 各种状态的配置，掌握状态信号SS如何用于产生快速开关信号FSS是很重要的。前已指出，所述状态信号SS是从视频存储器900中读出的4比特数据中分离出来的。把重建的状态信号SS′与由定时和控制部分500提供的上下文编码信号CCS相比较，以产生快速开关信号FSS（例如，0或1）。
在图5实施例中，二次视频信号SVS的上面场，即奇数场存储在存储器900的第一标志区域中。存储在存储器900的第一区域中的开关信号SS（即，与二次视频信号SVS的上面场关联的）被赋予10值。
二次视频信号SVS的下面场，即偶数场存储在存储器900的第二标志区域中。存储在存储器900的第二区域中的开关信号SS（即，与二次视频信号SVS的下面场关联的）被赋予01值。
当一次视频信号PVS的上面（即，奇数）场正进行显示，并且，想要如同插图一样在其中显示重建的二次视频信号SVS′时，定时和控制部分600按程序工作而设定上下文编码信号CCS等于于10。这使得只有当存储器900的所述标志的第一区域（包含SVS′信号的上面场）被读出时，FSS信号才是逻辑1。
当一次视频信号PVS的下面场（即，偶数场）正进行显示，并且，想要如一幅小图象一样在其中显示重建的二次视频信号SVS′时，定时和控制部分600设定上下文编码信号CCS等于01。这又决定了只有当存储器900的所述标志的第二区域（包含SVS′信号的下面场）被读出时，FSS信号才是逻辑1。
存储在视频存储器900剩余的区域中的开关信号SS的值设定为00。当重建的开关信号SS′是00时，一次视频信号PVS 被送到显象管90。在该特定的实施例中，不使用开关信号SS的11状态。
在具有存储器内的开关信号的***的另一实施例中，视频存储器900分为三个区域。二次视频信号SVS的相继的输入场（即，奇数、偶数、奇数……等等）以巡回，即循环方式相继存储在存储器900的所述三个区域里。例如，在第一循环中，把输入的二次视频信号SVS的第一奇数场、第二偶数场和第三奇数场分别存入存储器900的所述第一、第二和第三区域中。在第二循环中，把第四偶数场、第五奇数场和第六偶数场分别存入存储器900的所述第一、第二和第三区域中，等等。
所述循环存储***的优点是：无论输入的二次视频信号SVS的哪个场（即，奇数或者偶数）当前正写进存储器900都无关紧要，总是有相同类形的另一场（例如，分别为奇数或偶数）可供显示用，并且，显示的并非是正写入的那个场。例如，如果现在正在把第四偶数场写入存储器900的第一区域中（在第二循环期间），并且，要求显示偶数场，那么，可以把在第一循环期间预先记录在存储器的第二区域中的第二偶数场从存储器读出，并且，送到显象管90。
因为，随着TV接收机的方式（即，PIP、变焦距等等）而决定以不同的速度将各信号写入和读出存储器900，所以，重要的是避免出现这样的情况，即，在存储器的规定区域中同时写入和读出。这种情况会导致在存在写和读之间交迭处显示图象的裂开。上述循环存储特征避免了这个问题。
为实现所述循环存储特征，存储在存储器900的所述第一、 第二和第三区域中的开关信号SS分别设定为01、10和11。存储在存储器900的另外的区域中的开关信号SS的值或状态为00。定时和控制部分600保持跟踪存储在存储器900的三个区域中的各场，并且以避免发生交迭，即，图象裂开问题的方式，产生上下文编码信号CCS的各个值。
应当指出：本发明的具有存储器内的开关信号的***具有易变的可联想性特征。重建的开关信号SS′并不独自确定快速开关信号FSS的状态。FSS信号的状态是由重建的开关信号SS′与视频特辑处理机100的定时和控制部分600所提供的上下文编码信号CCS共同确定的。
在图5的实施例中，mux506有两种输入信号：（a）2比特信号，该信号随着正被存入存储器900的输入的二次视频信号是上面场或下面场而决定进入10或者01状态，以及（b）由视频特辑处理机100的IMBUS部分508提供的2比特信号。当二次视频信号SVS的上面场正被写入存储器900时，在线路510上的LOWER/WRITE信号〔该信号确定开关信号SS的最低位（LSB）〕处于低位状态。倒相器512把在线路510上的信号倒相，以在线路514上提供SS信号的最高位（MSB），由此产生所述SS信号的10值。当二次视频信号SVS的下面场正被送到存储器900时，线路510上的LOWER/WRITE信号处于高位状态而在线路514上的信号处于低位状态，从而，SS信号设定在01。
前已指出，在具有存储器中的开关信号的***的一个实施例中，将字母-数字符号存储在视频存储器900中专门为此目的专用 部分里。与存储在存储器900中这一部分的字符关联的开关信号SS设定在00，因此，当存储器的这一部分被读出时，这些字符不被显示。为了在存储视频信号的相应场中***这些符号（这是为了标识节目源），所述符号从存储器900中读出，经过开关信号***部分500，使所述符号与适当的开关信号SS（例如，10或01）相组合，然后，再返回送到存储器存储。在该方式中，IMBUS部分508为mux506配备所要求的开关信号SS。
mux506响应控制信号，把所要求的2比特开关信号SS送到开关信号组合器504的第二输入端，所述组合器的第一输入端耦合接收4比特视频数据。加到组合器504的4比特视频数据的格式取决于其信号源。当所述视频数据来自输入部分400时，按表1中规定的格式。当所述数据来自存储器900时，按表2中示出的格式。
开关信号组合器504是有限状态时序机，该组合器随时钟信号（FCS/N或FCS/K）而重复地顺序经由一系列在循环模态中的状态（在本实施例中为8个）。一般，开关信号组合器504包括用于保持跟踪相应状态的计数器以及用于把2比特开关信号SS***4比特数据流中的组合逻辑电路。2比特开关信号SS以表2中所说明的方式***适当的位置。
也许需要用边缘色（例如，兰色）填满整个视频存储器900。为此，开关信号***部分500装备有输出Mux518。mux518的第一和第二输入端分别耦合到开关信号组合器504和IMBUS部分508。当需要时，IMBUS部分508给mux518提供确立所要求的边缘色的视频数据。mux    518响应控制信号，选择两个输入信号中适当的一个，把它送到视频存储器 900。
具有表2中所示格式的4比特四位字节，随6比特存储器控制信号而写入视频存储器900。存储器900是一个自定序的、具有分开的输入和输出口的双重入口存储器。存储器900设置成4比特存储单元的网格。该存储器有28（256）行和210（1024）列4比特存储单元，以容纳一整场的TV信号（也就是说，大约218个即262，144个4比特四位字节）。
关于上述适当类型的存储器的详细说明，可参照Willis发明的申请号为008，729、题为“具有半同步的数据输入和数据输出的双重入口视频存储器***”的美国专利申请。这种存储器由日立公司制作，取集成电路形式，型号HM53051P。
写和读地址WA和RA各自具有13比特宽度。在13比特中，8个MSBs′（28即256个位置）定义行地址。5个LSBS′（25即32个区段）定义涉及32个区段的列地址。
在PIP方式中，输入的视频信号SVS以降低的速率（例如，FCS/N和FH/N）写入存储器900，而以全速率（例如，FCS和FH）从存储器读出。为此，写地址信号WA（即，13比特）的行地址分量（即8个MSBs′）随所述垂直同步信号而每场一次复位到适当的行地址，同时，每隔（N-1）水平行或水平同步信号脉冲步进一次，此处，N（2，3……）是缩小因子。前已指出，在PIP方式中，设定N等于2、3……，而在变焦距方式中，设定N等于1。写地址信号WA的列地址分量（即，5个LSBs′），随水平同步信号而每一水平行一次复位到适当的列值，同时，每隔（N-1）个时钟信号FCS的脉冲步进一次。 因此，可以看到，代表已缩小尺寸的***图象的数字样值（即，二次取样的二次视频信号）存储在一些顺序的地址中。把行和列地址复位到各种不同值的能力，使在场存储器中能存储多重的缩小尺寸的场（例如，2）。对于3比1的缩小比例，只将三个顺序的象素中的一个以及三个顺序的水平行中的一行存储在存储器900中。
在PIP方式中，读地址信号RA的行地址分量每场都复位到适当的起始行地址，并且，每一水平行步进一次。列地址分量每一水平行都复位到适当的起始列地址，并且，每个时钟周期步进一次。这使二次视频信号SVS能够与主图象同步地从存储器900中读出。
起始行和列地址决定着存储器地址和光栅或显示位置之间的一致。当同一缩小的视频图象的两个不同场存储在场存储器两个不同的存储单元时，所述起始行和列地址值与上下文编码信号CCS同步改变，以便在同一显示区域（例如，右下角）产生一些可见的相继的缩小的场。
在变焦距方式中，输入的视频信号SVS以全速率（例如，FCS和FH）存入存储器900，但是，以降低的速率（例如，FCS/K和FH/K）从存储器读出，此处，K是放大因子。为此，写地址信号WA的行地址分量每场复位，并且，每行步进。写地址信号WA的列地址分量每行复位，并且，每个时钟周期步进。
在变焦距方式中，读地址信号RA的行地址分量每场复位到适当的起始行地址，但每隔（K-1）水平行步进一次。所述列地址分量每行复位到适当的起始列地址，并且，每隔（K-1）时钟周期步进一次。这使得在变焦距方式中，在存储器900的输出侧每 个象素和每一行重复K次。起始行和列地址确定了显示的变焦距区域的左上角。
前已指出，视频存储器900的自定序特征使得无需为待写入或从存储器读出的每个样值同时提供写和读地址。而仅在要求同步时才预置写和读地址WA和RA。从最后接收到的地址开始，在存储器900内自动产生相继的各地址。
前已指出，在PIP和变焦距方式中，以降低的速率（例如FCS/N、FH/N和FCS/K、FH/K）写入和从存储器900中读出信息。用以完成这一点的机制是采用以下的信号：
·CGW，写时钟门脉冲，
·WE，允许写入（“写”信号），以及
·CGR，读时钟门脉冲。
在PIP方式中，为了把每第N个样值存入相继的存储器存储单元中，写时钟门脉冲信号CGW每隔（N-1）个时钟脉冲一次处在高位。为了把每第N行写入存储器900并跳过中间的（N-1）行，每隔N行中的（N-2）行一次，写时钟门脉冲信号CGW处在逻辑0状态。允许写入信号WE保持高位。
当同一缩小的视频图象的奇数和偶数场存储在场存储器中两个不同的存储单元时，允许写入信号WE用来使奇数场能选择存储在场存储器的第一标志区域，而使偶数场能存储在场存储器的第二标志区域。
在变焦距方式中，为了使每个样值反复出现K次，读时钟脉冲信号CGR每隔（K-1）个时钟脉冲一次处在高位。为了使每行反复出现K次，在K行时间内每个行地址保持不变。
图6说明定时和控制部分600，该部分为确定存储器900的写和读操作的工作时间而产生各种不同的控制信号（例如，WA、CGW、WE、RA、CGR等等）。定时和控制部分600由输入定时部件602、输出定时部件604以及串行地址接口部件606组成。
输入定时部件602被耦合用以接收垂直和水平复位信号VRST和HRST，当需要存储器900的同步时，所述复位信号用来使行和列地址复位。当输入的二次视频信号SVS存储在存储器900中时，所述二次视频信号的垂直同步信号分量VSSS和HRSTF信号（表示与FCS时钟对准的所述二次视频信号的第一样值）通过输入定时部件602分别用作垂直和水平复位信号VRST和HRST。
当来自存储器900的视频数据与显示偏转信号同步被返送到存储器900时（例如，为把一组数据复制到另一存储单元），一次视频信号PVS的垂直同步信号分量VSSD和HRSTD信号（表示与FCS时钟对准从存储器读出的视频信号的第一样值）通过输入定时部件602分别代之以用作VRST和HRST信号。多路复用设备608和610随相应的控制信号而选择适当的垂直和水平复位信号VRST和HRST。
输入定时部件602产生1比特写请求信号WR，用于加到串行地址接口部件606，以更新写地址信号WA。同样地，输出定时部件604为串行地址接口606提供读请求信号RR。
来自输入定时部件602的写地址信号WA和写请求信号WR送到串行地址接口部件606。写时钟门脉冲信号CGW和允许写 入信号WE与串行地址接口部件604的3比特输出信号直接合并。
输出定时部件604响应一次视频信号PVS的垂直和水平同步信号分量VSSD和HSSD，产生读地址信号RA、读时钟门脉冲信号CGR和读请求信号RR。读地址信号RA和读请求信号RR送到串行地址接口部件606。来自输出定时部件604的读时钟门脉冲信号CGR与串行地址接口部件606的3比特输出信号直接合并。
串行地址接口部件606耦合接收写和读地址、以及写和读请求，产生三个1比特信号：
· SAS，地址时钟信号，
· SAD，串行地址信号，以及
TAS，地址转移信号。
本质上， SAS是控制串行地址数据转移到存储器900的频率的选通时钟信号。 SAD由32比特包组成，其中包括13比特写地址信号、13比特读地址信号和6比特控制信息（即，标志等等）。 TAS信号当其处于低位时引起32比特数据的有效转移。
串行地址传输部件606的3比特输出信号与三个1比特信号CGW、WE和CGR合并，以确立6比特存储器控制信号MCL。关于多种存储器控制信号方面的其他细节，可参考前述Willis发明的申请号为008，729的美国专利申请。
图7是输出部分700，该部分把来自存储器900的4比特视频数据转换成用于加到RGB矩阵电路70和复合信号编码器 72上的模拟信号Y′、U′和V′。前已指出，K是放大因子，在变焦距方式中，设定K等于2、3、4……。在图中有图方式中，设定K等于1。
具有表2中所示格式并以FCS/K频率出现的4比特视频数据的3个MSBS′加到一对级联锁存器702和704上，这两个锁存器全由FCS/K时钟信号驱动。第一锁存器702使所述数据与FCS/K时钟信号同步。在锁存器704输入端的3个MSBS′与在其输出端的3个LSBS′组合，以产生6比特亮度样值Y。
6比特亮度样值Y加到16级6比特移位寄存器706上。16级移位寄存器706响应FCS/2K时钟信号，使输入的亮度样值Y延迟，以便它与关联的U′和V′样值对准。
mux708响应来自输出定时部件604的复合消隐信号，把所要求的黑电平***亮度信号Y′。D/A变换器710响应FCS/2时钟信号，产生模拟亮度信号Y′。
来自存储器900的4比特视频数据的LSB加到8级（串行输入，并行输出）移位寄存器712上，该寄存器由FCS/K时钟信号驱动。8比特移位寄存器712在其输出端产生8比特样值，后者的两个LSBS′表示重建的开关信号SS′。
来自移位寄存器712的8比特信号的6个MSBs′表示交变形式的6比特U和V信号。锁存器714垫整6比特U和V信号。一对锁存器716和718分别分离U′和V′样值。
锁存器716和718的输出信号加到相应的内插器720和722上。内插器720和722通过产生附加的样值来弄平U′ 和V′信号中的锐阶跃。多路复用设备724和726随复合消隐信号而在U′和V′信号中***所要求的黑电平。D/A变换器728和730产生模拟信号U′和V′。
图8说明译码机800，后者是视频特征处理机100输出部分700的一部分。译码机800从图7装置700中接收重建的开关信号SS′，并且，从定时和控制部分600接收上下文编码信号CCS。译码机800的输出是1比特快速开关信号FSS，后者加到视频输出开关80。输出开关80响应FSS信号，以前面已说明的方式，在一次视频信号PVS和重建的二次视频信号SVS′之间转接，以便在大的主图象中确立小的***的图象。
2比特开关信号SS′加到锁存器804上，所述锁存器使输入的SS′样值与FCS/8K时钟信号对准。开关信号SS′的MSBs′和LSBs′以及上下文编码信号CCS加到一对“与”门806和808的相应的第一和第二输入端。“与”门806和808的输出信号加到“或”门810。“或”门810的输出信号是所述FSS信号。
二个“与”门806和808以及“或”门810的输入信号连同它们相应的输出信号，概括在以下的表5中。
表5
输出信号
“与”门    “与”门    “或”门
No.    SS′（a）    CCS（a）    806    808    810（b）
1    01    01    0    1    1
2    10    01    0    0    0
3    00    01    0    0    0
4    10    10    1    0    1
5    01    10    0    0    0
6    00    10    0    0    0
（a）使SS′和CCS不能等于11。
（b）“或”门810的输出是1比特FSS信号。
如果两个信号SS′和CCS相应的MSBs′和LSBs′之间是一致的（例如，在表5中的1和4），那么，“或”门810的输出FSS是逻辑1。否则，“或”门810的输出FSS是逻辑0。
“或”门810的输出FSS加到一对级联锁存器812和814以及可编程序的延迟器816上，以便使所述FSS信号与关联的Y′、U′和V′信号对准。可编程序的延迟器816的输出送到视频输出开关80上。

Claims (9)

1、一种电视信号处理***，包括：
第一视频信号(FVS)源(22)，
第二视频信号(SVS)源(24)，
第一装置(300)，其内包括取样装置，被耦合用来接收上述第二视频信号，响应其频率为fcs的时钟信号(FCS)，用以产生与上述时钟信号同步出现的m比特数字第二视频信号样值，这里的m是一个大于1的正整数，以及样值存储装置，
其特征在于：
n比特开关信号(SS)源(60、508)，这里的n是一个大于1的正整数，所述信号SS与所述时钟信号同步出现，并具有n比特数字开关信号样值流的形式，此处，n是大于1的正整数，
组合装置(500)，与上述n比特源和上述第一装置相耦合，用以将上述n比特与上述已取样的第二视频信号的预定样值相串接，以形成由与上述进钟信号同步出现的样值组成的数字的组合信号，
内含存储器(900)的装置，与上述组合装置相耦合，响应上述时钟信号，用以存储上述已组合的取样信号，和用以在其输出端与上述时钟信号同步地提供上述已组合的取样信号，
重建装置(702，712)，被耦合用来接收上述已组合的取样信号，响应上述时钟信号，用以重建上述第二视频信号和上述n比特开关信号，
上下文编码信号(CCS)源(604)，
解码装置(800)，与上述重建装置和上述上下文编码信号源相耦合，用以接收上述重建的开关信号(以下简称为SS′)，并且响应上述上下文编码信号(CCS)，用以产生与上述时钟信号同步的快速开关控制信号(FSS)，上述快速开关控制信号(FSS)在上述重建开关信号与上述上下文编码信号相对时呈现第一状态，反之呈现第二状态，及
开关装置(80)，与上述第一和第二视频信号源及上述解码装置相耦合用来接收上述第一视频信号(FVS)和上述重建的第二视频信号(以下简称为SVS′)，并且响应述快速开关控制信号(FSS)，用以在上述快速开关控制信号(FSS)分别处于第一状态和第二状态时，在其输出端提供上述第一视频信号(FVS)和上述重建的第二视频信号(SVS′)。
2、根据权利要求1所述的***，其特征在于，所述的第二视频信号（SVS）是由奇数场和偶数场组成的隔行扫描视频信号，上述存储器内含两个存储区，用以分别存储上述第二视频信号的奇数和偶数场和施加在上述开关装置输出端上的相应的开关信号（SS），上述存储器还具有另一个区，用以存储表示上述重建的第二视频信号从上述存储器到上述开关装置输出端无通路的开关信号（SS）。
3、根据权利要求2所述的***，其特征在于，所述的第二视频信号（SVS）包括亮度信号（Y）和一对色差信号（U和V），上述第一装置包括一个比特产生器，被耦合用来接收上述第二视频信号（SVS），用以产生具有以下顺序的m比特数字样值流：Y0、U0、Y1、U0、Y2、U0、Y3、U0、Y4、V0、Y5、V0、Y6、V0、Y7、V0、Y8、U0……此外，各脚注0、1、2……代表样值编号，并且，各样值以时钟频速率FCS出现。
4、根据权利要求3所述的***，其特征在于，上述第一装置还包括产生装置，被耦合用来接收上述m比特第二视频信号样值，用以产生（m/2）+B比特的视频信号四位字节流，此外，B是一个小于m的整数，该装置包括：
第一“十取一”装置，响应上述m比特的亮度样值，用以以低于上述频率fcs的第一次取样率来产生m比特的亮度样值，
产生m/R比特亮度样值序列的装置，响应上述次取样亮度样值，用以产生m/R比特亮度样值序列，该序列以上述第一次取样率的R倍速率出现，R是一个整数，R个接续的m/R比特亮度样值，该样值具有上述次取样亮度样值中m/R个互异的相邻比特;
第二“十取一”装置，响应上述m比特和U、V色差样值，用以产生m比特交替的U、V色差样值，该样值以低于上述第一次取样率的第二次取样率出现;及
串接装置，用以将上述m比特次取样色差样值中的互异B比特与上述m/R比特亮度样值中的一些接续的样值相串接，以产生（m/R）+B比特的四位字节序列，而且有规律出现上述四位字节中特定的一些字节不包括与上述m/R比特亮度样值相串接的上述色差样值的比特。
5、根据权利要求4所述的***，其特征在于，上述的串接装置包括：
串接n比特开关信号的装置，响应上述n比特开关信号和上述（m/R）+B比特四位字节序列，用以将上述n比特开关信号的比特与不包括上述色差样值比特的上述四位字节中上述预定一些字节的m/R比特亮度样值相串接。
6、根据权利要求4所述的***，其特征在于，上述重建装置接收与上述时钟信号同步出现的上述（m/R）+B比特四位字节，用以产生m比特重建的亮度信号Y′、一对m比特重建的色差信号U′和V′以及n比特重建的开关信号SS′。
7、根据权利要求6所述的***，其特征在于，上述重建装置还包括产生重建模拟亮度和色差信号的装置，该装置被耦合用来接收所述m比特重建的数字亮度和色差信号Y′、U′和V′，并响应上述时钟信号，用以产生重建的模拟亮度和色差信号。
8、根据权利要求7所述的***，其特征在于，上述重建装置还包括编码装置，该装置被耦合用来接收所述重建的模拟拟亮度和色差信号，用以产生表示上述第二视频信号的重建的基带复合视频信号SVS′，施加到所述开关装置上。
9、根据权利要求1所述的***，其特征在于，上述第二视频信号SVS是由交替的奇数和偶数场组成的隔行扫描视频信号，上述存储器最少配备有三个存储区，用于以巡迥的（即，循环的）方式存储上述第二视频信号SVS的相继的输入场和上述开关信号SS，“用以将存储在上述最少三个区中的上述开关信号SS固定地指定上述开关信号几个状态中的相应的一种状态”的装置及“用以将存储在上述存储器中别处的上述开关信号SS固定地指定上述开关信号另一个状态”的装置。
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