DE3884492T2

DE3884492T2 - Integrierte Halbleiterschaltungsanordnung.

Info

Publication number: DE3884492T2
Application number: DE88306302T
Authority: DE
Inventors: Michio Fujimoto; Akinori Matsuo; Yoshiharu Nagayama; Kazuo Naito; Masashi Wada; Masashi Watanabe
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1987-07-15
Filing date: 1988-07-11
Publication date: 1994-02-17
Anticipated expiration: 2008-07-12
Also published as: DE3884492D1; US5335204A; HK176295A; KR970005409B1; KR890002883A; EP0299697B1; US5105389A; EP0299697A2; EP0299697A3; US4989185A

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltungsanordnung. Sie betrifft Techniken, die mit Vorteil auf ein Adressenumschaltsystem in einer Halbleiterspeicheranordnung (nachfolgend als "Speicher" bezeichnet) angewandt werden können. Beispielsweise können die Techniken in einer hochintegrierten Schaltung (LSI) verwendet werden, die einen eingebauten, überschreibbaren Festspeicher (ROM) aufweist.
Bei einem herkömmlichen LSI wie einem Einchip-Mikrocomputer mit eingebautem, löschbarem, programmierbarem ROM (EPROM), bei dem Lawineninjektions-MOS-FETs mit potentialungebundenem Gate (FAMOS = floating-gate avalanche injection MOS) als Speicherelemente verwendet werden, werden Adressen beim Vorgang des Lesens von Daten aus dem EPROM und beim Vorgang des Einschreibens von Daten in den EPROM durch einen EPROM- Schreiber gemeinsam verwendet, und sowohl das Lesen als auch das Schreiben der Daten werden z.B. mit einer Einheit von 8 Bit ausgeführt. Siehe hierzu z.B. "Hitachi Microcomputer Data Book, 8-Bit-Single Chip", S. 823 - S. 861, wie von Hitachi, Ltd., im August 1984 herausgegeben.
Durch Verbesserungen betreffend die Funktionen von Einchip- Mikrocomputern ist der interne Datenbus des LSI manchmal mit 16 Bit konfiguriert, so daß Daten mit Wort(16-Bit)-Einheit aus dem EPROM gelesen werden können.
In diesem Fall können, wenn nicht eine gewisse Änderung erfolgt, Daten nicht unter Verwendung des herkömmlichen EPROM- Schreibers für 8 Bit in den eingebauten EPROM eingeschrieben werden. Es ist demgemäß erforderlich, einen neuen EPROM- Schreiber für 16 Bit zu entwickeln oder die Situation über Software zu meistern, so daß die Daten unter Verwendung eines EPROM für 8 Bit geschrieben werden können.
Jedoch ist ein Verfahren zum Entwickeln eines neuen EPROM- Schreibers für 16 Bit teuer. Andererseits hat das Verfahren, bei dem die Situation durch Software gelöst wird, den Nachteil, daß die für den Schreibvorgang erforderliche Zeit verlängert ist.
Darüber hinaus ist es dann, wenn die Kapazität des internen Datenbusses der LSI mit eingebautem EPROM auf 32 Bit zu vergrößern ist, erforderlich, einen anderen EPROM-Schreiber zu entwickeln oder die Software zu ändern.
Die Erfindung versucht daher, einen Speicher anzugeben, der dazu geeignet ist, in eine LSI eingebaut zu werden.
Die Erfindung versucht es zu ermöglichen, daß Einzeldaten leicht und gleichmäßig ohne Ändern einer externen Vorrichtung (z.B. des Aufbaus eines Schreibers) oder durch Erstellen von Software für eine externe Vorrichtung selbst dann geschrieben oder gelesen werden können, wenn sich die Bitzahl von aus einem in eine LSI eingebauten Speicher auszulesenden Daten für den Fall, daß auf den Speicher innerhalb des LSI zugegriffen wird von dem Fall unterscheidet, daß von außerhalb der LSI auf ihn zugegriffen wird.
Daher gibt die Erfindung eine integrierte Halbleiterschaltungsanordnung an, mit einem Speicherbereich, aus dem Daten ausgelesen werden können und in den Daten eingeschrieben werden können, einer Eingangsschaltung, die dazu dient, Daten in den Speicherbereich einzuschreiben, und einer Ausgangsschaltung, die dazu dient, Daten mit einer Biteinheit zu lesen, die sich von derjenigen der schreibenden Eingangsschaltung unterscheidet.
Bei einer bevorzugten Ausführungsform der Erfindung wird dies dadurch erzielt, daß folgendes bereitgestellt wird: ein Mikroprozessor, ein Datenbus, eine den Speicherbereich enthaltenden Speichervorrichtung, die dem Mikroprozessor über den Datenbus zuzuführende Daten speichert, und externe Anschlüsse, an die der Datenbus angeschlossen ist; wobei ein Datenwert durch eine Schreibeinrichtung über die externen Anschlüsse in die Speichervorrichtung eingeschrieben wird, und wobei die Anordnung ferner eine mit der Speichervorrichtung verbundene Einrichtung zum Einstellen der Bitzahl und zum Ändern der Anzahl von Bits eines Datenwertes, der zu einem Zeitpunkt von der Speichervorrichtung an den Mikroprozessor geliefert wird, und einer Anzahl von Bits eines Datenwertes aufweist, der zu einem Zeitpunkt von der Schreibvorrichtung an die Speichervorrichtung geliefert wird.
Ausführungsbeispiele der Erfindung werden nun beispielhaft im einzelnen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
Fig. 1 ein Blockdiagramm ist, das ein Ausführungsbeispiel eines Einchip-Mikrocomputers zeigt, der einen EPROM enthält;
Fig. 2A ein Blockdiagramm ist, das ein Ausführungsbeispiel eines erfindungsgemäßen EPROM zeigt, der in einen Einchip- Mikrocomputer eingebaut ist;
Fig. 2B ein Blockdiagramm zum erläutern des EPROM in Fig. 2A ist;
Fig. 3 ein Schaltbild ist, das ein anderes Ausführungsbeispiel für den Adresseneingabeschaltungsteil für den EPROM zeigt;
Fig. 4 ein Schaltbild ist, das noch ein anderes Ausführungsbeispiel des Adresseneingabeschaltungsteils des EPROM zeigt;
Fig. 5 ein Blockdiagramm ist, das ein anderes Ausführungsbeispiel einer erfindungsgemäßen EPROM-Schaltung zeigt;
Fig. 6 ein Blockdiagramm ist, das noch ein anderes Ausführungsbeispiel einer erfindungsgemäßen EPROM-Schaltung zeigt; und
Fig. 7 ein Blockdiagramm ist, das noch ein anderes Ausführungsbeispiel einer erfindungsgemäßen EPROM-Schaltung zeigt.
In Fig. 1 ist ein Ausführungsbeispiel für den Fall dargestellt, daß die Erfindung auf einen Einchip-Mikrocomputer angewandt wird, der einen EPROM als auf dem Chip befindlichen ROM verwendet. In der Figur sind verschiedene Schaltungsblöcke, die mit einer strichpunktierten Linie umschlossen sind, auf einem einzigen Halbleitersubstrat durch wohlbekannte Techniken für integrierte Halbleiterschaltungen ausgebildet. D.h., daß die Schaltungsblöcke auf einem einzigen Chip ausgebildet sind.
Obwohl keine besondere Beschränkung besteht, weist der Mikrocomputer dieses Ausführungsbeispiels einen Mikroprozessor (nachfolgend als "CPU" bezeichnet) 1, der die interne Ausführungseinheit usw. desselben abhängig von Programmen steuert, einen ROM 2, in dem die Betriebsprogramme für die CPU 1 usw. abgespeichert sind, einen RAM (Festspeicher) 3, der prinzipiell den Arbeitsraum fuhr die CPU 1 darstellt, eine Zeitgeberschaltung 4, eine Seriellübertragungsinterfaceschaltung (SCI) 5, die serielle Übertragungen zwischen dem Mikrocomputer und externen Vorrichtungen vornimmt, und einen Eingabe/Ausgabe-Port 6 auf. Diese Schaltungsbestandteile sind über einen internen Adressenbus 7a und einen internen Datenbus 7b miteinander verbunden.
Zusätzlich ist eine Steuerschaltung 8, die den Betriebsmodus des Mikrocomputers bestimmt und davon abhängige interne Steuersignale auf Grundlage eines von außen zugeführten Steuersignals erzeugt, auf dem Chip vorhanden.
Obwohl keine besondere Beschränkung besteht, ist die CPU 1 aus einem Programmzähler, in dem die Adresse eines Befehls oder eines Datenwertes, der als nächster zu lesen ist, festgehalten wird, einem Befehlsregister, in das die Befehle eines Programms ihrer Reihenfolge nach eingelesen werden, ein Steuerschaltungsteil, das aus einer Schaltung mit wahlfreier Logik oder einem Mikro-ROM gebildet ist, der Mikroprogramme speichert und ein Steuersignal abhängig von dem in das Befehlsregister eingelesenen Befehl bildet, und einer Ausführungseinheit aufgebaut, die verschiedene Register, wie Akkumulatoren, eine ALU (Arithmetik/Logik-Einheit) usw. beinhaltet.
Bei diesem Ausführungsbeispiel ist der auf dem Chip befindliche ROM 2 aus einem überschreibbaren EPROM aufgebaut. Dieser EPROM 2 ist mit dem Datenbus 7b mit 16 Bits verbunden, und wenn auf ihn durch Adressensignale A&sub0; - An-1 zugegriffen wird, wie sie von der CPU 1 bereitgestellt werden, liefert er 16-Bit-Daten auf den Datenbus 7b. Andererseits kann über den Eingangs/Ausgangs-Port 6 durch einen EPROM-Schreiber usw., die außerhalb des Einchip-Mikrocomputers angeordnet sind, ebenfalls auf den EPROM 2 zugegriffen werden. Durch Symbole D&sub1; - D&sub7; in Fig. 1 sind acht Dateneingangs/Ausgangs- Anschlüsse gekennzeichnet. Beim Einchip-Mikrocomputer gemäß diesem Ausführungsbeispiel werden, wenn der Schreibmodus für den EPROM 2 durch Modusumschaltsteuersignale MODE1 und MODE2, wie sie an die Steuerschaltung 8 gelegt werden, bezeichnet wird, Daten aus dem EPROM 2 ausgelesen und mit einer Einheit von 8 Bit auf den Datenbus 7b durch die Adressensignale A&sub0; - An ausgelesen, die vom externen EPROM- Schreiber zugeführt werden. In diesem Fall sind die Datenausgangsanschlüsse des EPROM, die z.B. mit den oberen 8 Bit des Datenbusses 7b verbunden sind, auch mit den unteren 8 Bit desselben verbindbar. Im Schreibmodus des EPROM werden die oberen 8 Bits im 16-Bit-Datenbus 7b potentialungebunden gehalten und Daten werden unter Verwendung nur der unteren 8 Bits in den EPROM 2 eingeschrieben oder aus ihm ausgelesen. Um ein Umschalten zwischen der Datenbitzahl zu erlauben, wie oben angegeben, ist ein EPROM-Eingabe/Ausgabe- Schaltungsteil 2a, der aus einer Adressenumschaltstufe, Leseverstärkern, einer Folge von Spaltenschaltern usw., die später zu beschreiben sind, besteht, am Anschlußteil des EPROM 2 mit dem Adressenbus 7a wie auch mit dem Datenbus 7b vorhanden.
Fig. 2A zeigt ein Ausführungsbeispiel einer praxisbezogenen Schaltung des EPROM 2, die im ein Einchip-Mikrocomputer vorhanden ist.
Obwohl keine besondere Beschränkung besteht, weist der EPROM dieses Ausführungsbeispiels einen Adressendecoder DCR auf, dem komplementäre Adressensignale a&sub1;, - an, zugeführt werden, die über Adreßpuffer ADB&sub1; - ADBn gebildet werden, die die Adressensignale A&sub0; - An empfangen. Hierbei kann das Adressensignal A&sub0; einem ersten Adreßpuffer ADB&sub0; und dem zweiten Adreßpuffer ADB&sub1; über jeweilige Schalt-MOSFETs Q&sub1;&sub0; und Q&sub2;&sub1; zugeführt werden. Darüber hinaus kann das Adressensignal A&sub1; dem zweiten Adreßpuffer ADB&sub1; und dem dritten Adreßpuffer ADB&sub2; über jeweilige Schalt-MOSFETs Q&sub1;&sub1; und Q&sub2;&sub2; zugeführt werden. Von da an werden Verbindungen auf ähnliche Weise hergestellt, so daß jedes der Adressensignale A&sub2; - An-1 den zwei Adreßpuffern ADBi und ADBi+1 über ein Paar entsprechender Schalt-MOSFETs Q1i und Q2(i+1) (i = 1, 2,..., n-1) zugeführt werden kann. Das Adressensignal An kann nur dem Adreßpuffer ADBn zugeführt werden, und es wird keinen der anderen Adreßpuffer zugeführt, wenn der Schalt-MOSFET Q2n eingeschaltet wird, um das Adressensignal An-1 dem Adreßpuffer ADBn zuzuführen.
Jeder MOSFET des Paars Schalt-MOSFETs Q1i und Q2(i+1) wird durch Umschaltsignale epm und von der Steuerschaltung (CONT) 8 in den eingeschalteten Zustand gebracht. Der Adressendecoder DCR bildet Auswahlsignale für die Wortleitungen W&sub1;, W&sub2;, ..., eines Speicherarrays M-ARY, und Auswahlsignale für Spaltenschalt-MOSFETs Q&sub3;&sub1; - Q3m auf den Datenleitungen DL&sub0;&sub1; - DL0m, ... und DL&sub7;&sub1; - DL7m des Speicherarrays M-ARY, in Übereinstimmung mit den Adressensignalen, die selektiv zugeführt wurden.
Die Datenleitungen DL&sub0;&sub1; - DL0m, ... und DL&sub7;&sub1; - DL7m sind jeweils mit der entsprechenden von acht gemeinsamen Datenleitungen CD&sub0; - CD&sub7; über denjenigen Spaltenauswahl-Schalt-MOSFET Q&sub3;&sub1; - Q3m verbunden, der das vom Adressendecoder DCR gebildete Auswahlsignal empfängt. Darüber hinaus werden die Ausgangssignale der Schreibdateneingangsschaltungen DIB&sub0; - DIB&sub7;, die Schreibsignale empfangen, die an entsprechende Lese/Schreib-Anschlüsse I/O&sub0; - I/O&sub7; gelegt werden, jeweils Schreibschaltungen PG&sub1;&sub0; - PG&sub1;&sub7; über Schalt-MOSFETs Q&sub5;&sub1; zugeführt, und Schreibsignale, die auf eine Schreibspannung Vpp angehoben sind, werden den gemeinsamen Datenleitungen CD&sub0; - CD&sub7; zugeführt. Die Ausgangssignale der Eingangsschaltungen DIB&sub0; - DIB&sub7; können auch den gemeinsamen Datenleitungen einer anderen Speicherbank über MOSFETs Q&sub5;&sub2; wie auch Schreibschaltungen PG&sub2;&sub0; - PG&sub2;&sub7; zugeführt werden. Leseverstärker SA&sub0; - SA&sub7; sind jeweils mit den gemeinsamen Datenleitungen CD&sub0; -CD&sub7; verbunden, und gelesene Einzeldaten, wie sie durch die Leseverstärker SA&sub0; - SA&sub7; verstärkt werden, werden über dem Lesen zugeordnete Datenpuffer LD0&sub0; - LDO&sub7; auf den internen Datenbus des LSI ausgegeben. Ferner werden die Ausgangssignale der Leseverstärker SA&sub0; - SA&sub7; Ausgangspuffern DOB&sub0; - DOB&sub7; über Schalt-MOSFETs Q&sub4;&sub1; zugeführt, um jeweils an die Lese/Schreib-Anschlüsse I/O&sub0; - I/O&sub7; ausgegeben werden zu können. Darüber hinaus werden die Ausgangspuffer DOB&sub0; - DOB&sub7; jeweils mit den entsprechenden Ausgangssignalen der acht Leseverstärker der anderen Speicherbank über Schalt-MOSFETs Q&sub4;&sub2; versorgt, alternativ mit den Ausgangssignalen der Leseverstärker SA&sub0; - SA&sub7;.
Bei diesem Ausführungsbeispiel sind, wie dies in Fig. 2B dargestellt ist, die Ausgangsanschlüsse der Datenpuffer LDO&sub0; - LDO&sub7; sowie die Lese/Schreib-Anschlüsse I/O&sub0; - I/O&sub7; jeweils gemeinsam mit den Signalleitungen b&sub0; - b&sub7; für die unteren 8 Bits im Datenbus 7b verbunden. Es ist jedoch auch möglich, daß die Datenpuffer LDO&sub0; - LDO&sub7; mit dem internen Datenbus verbunden sind, während die Lese/Schreib-Anschlüsse I/O&sub0; - I/O&sub7; mit den externen Anschlüssen des IC verbunden sind. Daneben sind bei diesem Ausführungsbeispiel die Speicherbänke, die jeweils einen Aufbau für Eingabe/Ausgabe mit einer Einheit von 8 Bit aufweisen, wie oben beschrieben, mit der Anzahl 2 vorhanden, und die zwei Speicherbänke M-M&sub1; und M-M&sub2; bilden ein Speicherarray M-ARY. Jede Speicherbank M-M&sub1; (M-M&sub2;) ist mit acht Leseverstärkern SA&sub0; - SA&sub7; (SA&sub8; - SA&sub1;&sub5;) versehen, so daß 8-Bit-Einzeldaten insgesamt parallel ausgelesen werden können. In Fig. 2A ist von den zwei Speicherbänken M-M&sub1; und M-M&sub2; nur die eine, M-M&sub1;, dargestellt. Übrigens sind, was die andere Speicherbank M-M&sub2;, die in Fig. 2A nicht dargestellt ist, betrifft, nur die acht Leseverstärker SA&sub8; - SA&sub1;&sub5; und die anschließenden Datenpuffer LDO&sub8; - LDO&sub1;&sub5;, die in Übereinstimmung mit dieser Speicherbank M-M&sub2; vorhanden sind, so angeschlossen, wie dies in Fig. 2A dargestellt ist. Die Speicherbank M-M&sub2; ist mit den Signalleitungen b&sub8; - b&sub1;&sub5; für die oberen 8 Bits des internen Datenbusses 7b über diese Leseverstärker SA&sub8; - SA&sub1;&sub5; sowie Datenpuffer LDO&sub8; - LDO&sub1;&sub5; verbunden, so daß dann, wenn die Schalt-MOSFETs Q&sub4;&sub2; in ihre eingeschaltenen Zustände überführt werden, die Ausgangssignale der Leseverstärker SA&sub8; - SA&sub1;&sub5; jeweils den Ausgangspuffern DOB&sub0; - DOB&sub7; zugeführt werden, wie in Fig. 2A dargestellt. So werden die gelesenen Einzeldaten der Speicherbank M-M&sub2; auf die Signal leitungen b&sub0; - b&sub7; für die unteren 8 Bits des Datenbusses 7b ausgegeben, die die oberen 8 Bits b&sub8; - b&sub1;&sub5; desselben ersetzen. Bei diesem Ausführungsbeispiel ist jeder der Datenpuffer LDO&sub0; - LDO&sub1;&sub5; und der Ausgangspuffer DOB&sub0; - DOB&sub7; aus einem Puffer mit drei Ausgangszuständen aufgebaut. Der Betrieb jedes der Datenpuffer LDO&sub0; - LDO&sub1;&sub5; wird durch das Steuersignal gesteuert, während der Betrieb jedes der Ausgangspuffer DOB&sub0; - DOB&sub7; durch das Steuersignal epm gesteuert wird. Genauer gesagt, geben die Datenpuffer LDO&sub0; - LDO&sub1;&sub5; dann, wenn das Steuersignal auf hohem Pegel ist, Ausgangssignale über Ausgangsknoten derselben aus, die den Eingangssignalen entsprechen. Dagegen bringen dann, wenn sich das Steuersignal auf niedrigem Pegel befindet, die Datenpuffer LDO&sub0; - LDO&sub1;&sub5; ihre Ausgangsknoten unabhängig von den Eingangssignalen in den Zustand hoher Impedanz. Indessen geben dann, wenn sich das Steuersignal epm auf hohem Pegel befindet, die Ausgangspuffer DOB&sub0; - DOB&sub7; Ausgangssignale über Ausgangsknoten derselben aus, die den Eingangssignalen entsprechen. Dagegen bringen, wenn das Steuersignal epm auf niedrigem Pegel ist, die Ausgangspuffer DOB&sub0; - DOB&sub7; ihre Ausgangsknoten unabhängig von den Eingangssignalen in den Zustand hoher Impedanz. Wie es später beschrieben wird, wird das Steuersignal epm dann auf hohen Pegel gesetzt, wenn durch eine externe Vorrichtung (z.B. einen EPROM-Schreiber) auf den EPROM 2 zuzugreifen ist. Dabei wird das Steuersignal auf niedrigen Pegel gesetzt. Andererseits wird dann, wenn durch irgendeine Vorrichtung innerhalb des LSI, wie die CPU 1, auf den EPROM 2 zuzugreifen ist, das Steuersignal auf hohen Pegel gesetzt. Dabei wird das Steuersignal epm auf niedrigen Pegel gesetzt. Wenn die CPU 1 innerhalb des LSI auf diese Weise auf den EPROM 2 zugegriffen hat, werden die Einzeldaten des EPROM 2 an den Datenbus 7b (Signalleitungen b&sub0; - b&sub1;&sub5;) über die Datenpuffer LDO&sub0; - LDO&sub1;&sub5; übertragen. Daneben werden dann, wenn durch eine externe Vorrichtung der LSI auf den EPROM 2 zugegriffen wurde, die Einzeldaten des EPROM 2 über die Ausgangspuffer DOB&sub0; - DOB&sub7; an den Datenbus 7b (Signalleitungen b&sub0; - b&sub7;) übertragen.
Bei diesem Ausführungsbeispiel ist jeder der Puffer LDO&sub0; - LDO&sub1;&sub5; und DOB&sub0; - DOB&sub7; aus einem Puffer mit drei Ausgangszuständen aufgebaut, wie oben angegeben. Alternativ ist es zulässig, eine Anordnung zu verwenden, bei der MOSFETs, die durch das Steuersignal zu schalten und zu steuern sind, zwischen die Ausgangsknoten der jeweiligen Puffer LDO&sub0; - LDO&sub1;&sub5; und den Datenbus 7b geschaltet sind, während MOSFETs, die durch das Steuersignal epm zu schalten und zu steuern sind, zwischen die Ausgangsknoten der jeweiligen Puffer DOB&sub0; - DOB&sub7; und den Datenbus 7b geschaltet sind.
In Fig. 2B sind der Kürze der Darstellung halber die aus den Schalt-MOSFETs Q&sub4;&sub1; und Q&sub4;&sub2; aufgebauten Umschaltstufen mit OSi (i = 0 - 7) bezeichnet und die aus den Schalt-MOSFETs Q&sub5;&sub1; und Q&sub5;&sub2; aufgebauten Umschaltstufen sind mit ISi (i = 0 - 7) bezeichnet.
Ferner ist, obwohl keine besondere Beschränkung hierauf besteht, die LSI dieses Ausführungsbeispiels mit Eingangsanschlüssen für die Modusumschaltsteuersignale MODE1 und MODE2 zusätzlich zu denjenigen für ein Programmsteuersignal ein Ausgangsaktiviersignal und ein Chipaktiviersignal versehen. Die Steuersignal CONT (8) bildet interne Steuersignale we, oe, ce, epm, usw. für die Schaltungsblöcke innerhalb der LSI auf Grundlage der vorstehend genannten Steuersignale. Vpp kennzeichnet die oben genannte Schreibspannung. Unter den internen Steuersignalen, die von der Steuerschaltung CONT ausgegeben werden, wird das Signal we beispielsweise auf Grundlage der externen Steuersignale und gebildet, und es bietet eine zeitliche Steuerung zum Aktivieren der Dateneingangsschaltungen DIBi (i = 0 - 7). Darüber hinaus werden die internen Steuersignale ce und oe auf Grundlage der externen Steuersignale und gebildet, und sie bieten zeitliche Steuerungen zum jeweiligen Aktivieren der Leseverstärker SAi (i = 0 - 15) und der Datenpuffer LDOi (i = 0 - 15) wie auch der Ausgangspuffer DOBi (i = 0 - 7), obwohl dies keine besondere Beschränkung bedeutet. In den Fig. 2A und 2B ist die Zufuhr der Steuersignale oe zu diesen Puffern der Kürze der Darstellung halber weggelassen. Ferner werden die internen Steuersignale epm und prinzipiell auf Grundlage der von außen zugeführten Modusumschaltsteuersignale MODE1 und MODE2 gebildet, und sie schalten einen beliebigen der Schalt-MOSFETs Q&sub1;&sub0; - Q1n und Q&sub2;&sub1; - Q2n als Adressenumschalteinrichtungen ein, und sie bieten eine zeitliche Steuerung zum Aktivieren der Adreßpuffer ADB&sub0; - ADBn.
Die LSI dieses Ausführungsbeispiels mit eingebauten EPROM weist einen EPROM-Schreibmodus auf, der durch die Modusumschaltsteuersignale MODE1 und MODE2 spezifiziert wird, wenn ein EPROM-Schreiber an sie angeschlossen ist. So wird das interne Steuersignal epm auf hohen Pegel gesetzt und das interne Steuersignal auf niedrigen Pegel. Demgemäß werden die Schalt-MOSFETs Q&sub1;&sub0; - Q1n in ihre eingeschalteten Zustände überführt, und die Schalt-MOSFETs Q&sub2;&sub1; - Q2n in ihre ausgeschalteten Zustände. So werden die von der nicht dargestellten externen Vorrichtung (EPROM-Schreiber) zugeführten Adressensignale A&sub0; - An jeweils in die Adreßpuffer ADB&sub0; - ADBn eingegeben, um interne Adressensignale a&sub0; - an und - zu bilden. Auf Grundlage der Signale a&sub1; - an und - unter diesen internen Adressensignalen wird eine der Wortleitungen im Speicherarray M-ARY ausgewählt, und die 16 Datenleitungen werden mit den Leseverstärkern SAi (i = 0 - 15) wie auch mit den Schreibschaltungen PGi (i = 10 - 17, 20 - 27) verbunden. Gleichzeitig werden die Gruppen der Schalt- MOSFETs Q&sub4;&sub1; und Q&sub5;&sub1; oder Q&sub4;&sub2; und Q&sub5;&sub2; durch die internen Adressensignale a&sub0; und , die vom Adreßpuffer ADB&sub0; ausgegeben werden, in ihre eingeschalteten Zustände überführt. In folgedessen werden Einzeldaten über die Anschlüsse I/O&sub0; - I/O&sub7; mit einer Einheit von 8 Bit parallel durch Verwendung des EPROM-Schreibers in das Speicherarray M-ARY eingeschrieben. Es wird auch ein Lesen zum Verifizieren ausgeführt.
Wenn andererseits ein normaler Betriebsmodus (mit mindestens zwei Arten), bei dem die interne Schaltung (z.B. der EPROM 2) der Steuerung durch die CPU 1 unterworfen wird, durch die von außen zugeführten Modusumschaltsteuersignale MODE1 und MODE2 spezifiziert wird, wird das interne Signal epm auf niedrigen Pegel gesetzt und das interne Signal wird auf hohen Pegel gesetzt. So werden die Adressenumschalt-MOSFETs Q&sub1;&sub0; - Q1n in die ausgeschalteten Zustände, und die MOSFETs Q&sub2;&sub1; - Q2n in die ausgeschalteten Zustände überführt. Demgemäß werden die von der Schaltung innerhalb der LSI, z.B. der CPU 1, zugeführten Adressensignale A&sub0; - An-1 jeweils den Adreßpuffern ADB&sub1; - ADBn zugeführt. D.h., daß die Adressensignale, die um 1 Bit zur höherwertigen Bitseite bezogen auf die Adressensignale im EPROM-Schreibermodus verschoben sind, in die Adressenpuffer des EPROM 2 eingegeben werden. Bei dieser Gelegenheit wird der Adreßpuffer ADB&sub0; durch die internen Signale epm und so gesteuert, daß die beiden internen Adressensignale a&sub0; und auf den niedrigen Pegel festgelegt sind. So werden die 16 Datenleitungen im Speicherarray M-ARY jeweils mit den 16 Leseverstärkern SAi (i = 0 - 15) verbunden und 16-Bit-Einzeldaten werden von den Datenpuffern LDOi (i = 0 - 15) auf den internen Datenbus 7b ausgegeben. Bei dieser Gelegenheit werden die Ausgangspuffer DOBi, die Schreibschaltungen PGi und die Eingangspuffer DIBi durch die internen Steuersignale oe und we in ihre nichtaktivierten Zustände gebracht, obwohl hierdurch keine spezielle Beschränkung beabsichtigt ist.
Auf diese Weise kann beim Einchip-Mikrocomputer gemäß dem Ausführungsbeispiel die Anzahl von Bits der Eingangs/Ausgangs-Daten des EPROM, d.h. die Anzahl der Bits der parallel einzugebenden/auszugebenden Einzeldaten zwischen 8 Bits und 16 Bits in den Modi des EPROM umgeschaltet werden, wie sie durch die extern zugeführten Modusumschaltsteuersignale MODE1 und MODE2 spezifiziert werden, d.h. im Modus des Einschreibens von Daten in den EPROM und im normalen Modus (Lesemodus mit Ausnahme des Verifiziermodus). So können selbst dann, wenn der interne Datenbus mit 16 Bit (Bit- oder Signalleitungen b&sub0; - b&sub1;&sub5;) konfiguriert werden, Daten in den EPROM 2 unter Verwendung eines EPROM-Schreibers für 8 Bit eingeschrieben werden.
Obwohl sich das obige Ausführungsbeispiel auf den Fall bezog, daß der interne Datenbus 7b für 16 Bit konfiguriert ist, kann die Erfindung beispielsweise auch auf einen Fall mit einem internen Datenbus, der für 32 Bit konfiguriert ist, dadurch angewandt werden, daß das Speicherarray in vier Speicherbänke unterteilt wird.
In Fig. 3 ist ein Beispiel einer Anordnung einer Adressenumschaltstufe für den Fall angegeben, daß der interne Datenbus 7b ein solcher für 32 Bit ist. Wie aus der Figur erkennbar, werden bei diesem Ausführungsbeispiel die Adressensignale A&sub0; - An um 2 Bit zur höherwertigen Bitseite verschoben und dann im Normalmodus über die Schalt-MOSFETs Q&sub1;&sub0; - Q1n und Q&sub2;&sub2; - Q2n, die jeweils durch die internen Steuersignale epm und gesteuert werden, in die Adreßpuffer ADB&sub2; - ADBn des EPROM 2 eingegeben. D.h., daß die Adressensignale A&sub0; - An-2 jeweils in die Adreßpuffer ADB&sub2; - ADBn eingegeben werden.
Indessen ist, obwohl dies nicht dargestellt ist, das Speicherarray M-ARY aus vier Speicherbänken M-M&sub1; bis M-M&sub4; aufgebaut, aus denen jeweils 8-Bit-Einzeldaten parallel gelesen oder in sie eingeschrieben werden können.
Wenn der EPROM-Schreiber angeschlossen wurde, werden die Adressensignale A&sub0; und A&sub1; jeweils den Adreßpuffern ADB&sub0; und ADB&sub1; zugeführt, und sie werden zum Erzeugen von Auswahlsignalen zum Auswählen einer der vier Speicherbänke verwendet. D.h., daß bei dieser Gelegenheit die Adressensignale A&sub0; und A&sub1; als Adressensignale zum Spezifizieren einer Speicherbank unter den Speicherbänken M-M&sub1; bis M-M&sub4; verwendet werden.
Bei diesem Ausführungsbeispiel ist es daher möglich, die Eingabe/Ausgabe von Daten mit einer Einheit von 8 Bits und die Ausgabe von Daten mit einer Einheit von 32 Bits umzuschalten (Datenumschaltung).
Übrigens sind bei den vorstehenden Ausführungsbeispielen die MOSFETs Q&sub1;&sub0; - Q1n und Q&sub2;&sub2; - Q2n als Adressenumschalteinrichtungen in Stufen vor den jeweiligen Adreßpuffern ADB&sub0; - ADBn angeordnet. Alternativ können die Adressenumschalteinrichtungen auch gut in Stufen angeordnet sein, die auf diese Adreßpuffer folgen, anders gesagt, können sie zwischen die Adreßpuffer und den Adressenpuffer DCR geschaltet sein.
Außerdem wurden zum Vereinfachen der Beschreibung die Ausführungsbeispiele so beschrieben, daß das Speicherarray aus mehreren Bänken aufgebaut ist. Jedoch ist der Aufbau des Speicherarrays nicht hierauf beschränkt, sondern ähnliche funktionelle Wirkungen können selbst mit einem Speicherarray erzielt werden, das aus einer einzigen Bank aufgebaut ist, und zwar dadurch, daß das erfindungsgemäße Konzept auf diese angewandt wird.
Ferner werden bei den Ausführungsbeispielen im Normalmodus die Adressensignale zur höherwertigen Bitseite verschoben und dann in die Adreßpuffer ADB eingegeben. Jedoch kann der Adresseneingangsschaltungsteil gut so aufgebaut sein, wie es in Fig. 4 dargestellt ist, wobei die Adressensignale beim Modus des Einschreibens von Daten in den EPROM 2 zur geringerwertigen Bitseite verschoben werden und dann in die Adreßpuffer ADB eingegeben werden.
Wie bisher beschrieben, wird bei den Ausführungsbeispielen der Adresseneingangsschaltungsteil mit einer Umschalteinrichtung für die Adressensignale versehen, damit die Reihenfolge der in den Adressendecoder DCR einzugebenden Signale abhängig von den externen Steuersignalen geändert werden kann. So werden dann, wenn auf den EPROM in der LSI von außerhalb der LSI zuzugreifen ist, die eingegebenen Adressensignale dem Adressendecoder unverändert zugeführt, und wenn auf den EPROM innerhalb der LSI zuzugreifen ist, werden die Adressen so geändert, daß die jeweiligen Bit dieser Adressensignale um 1 oder 2 Bit zur höherwertigen Bitseite verschoben sind und sie dann dem Adressendecoder zugeführt werden. Daher wird ein Datenwert dann, wenn auf den EPROM, aus dem Daten in einer Einheit von 16 Bit oder einer Einheit von 32 Bit bei internem Zugriff gelesen werden, durch den EPROM- Schreiber von außen zugegriffen wird, in einer Einheit von 8 Bit gelesen oder geschrieben. Dies erzeugt die Wirkung, daß Daten leicht und gleichmäßig geschrieben und gelesen werden können, ohne daß eine externe Vorrichtung geändert wird, die außerhalb der LSI angeordnet ist, oder daß Software zum Ändern einer Adresse bereitgestellt wird.
Übrigens sind bei den Ausführungsbeispielen die Gruppen der Schalt-MOSFETs Q&sub4;&sub1; und Q&sub4;&sub2; zum Umschalten der Bänke zwischen den Leseverstärkern SA und den Ausgangspuffern DOB angeordnet, jedoch können sie auch gut zwischen die gemeinsamen Datenleitungen CD und die Leseverstärker SA eingefügt sein.
Darüber hinaus sind bei den Ausführungsbeispielen die Datenpuffer LDO&sub0; - LDO&sub7; und die Ausgangspuffer DOB&sub0; - DOB&sub7; getrennt angeordnet, jedoch können sie gut aus gemeinsamen Puffern aufgebaut sein. Beispielsweise ist es zulässig, eine Anordnung zu verwenden, bei der die Datenpuffer LDO&sub0; - LDO&sub7; weggelassen sind, und bei der Schalt-MOSFETs zusätzlich parallel zu den Schalt-MOSFETs Q&sub4;&sub1; angeschlossen sind und ihren Gates das Steuersignal zugeführt wird, um sie zu schalten und zu steuern. In diesem Fall sind, damit die Ausgangspuffer DOB&sub0; - DOB&sub7; auch als Datenpuffer LDO&sub0; - LDO&sub7; arbeiten können, die Ausgangspuffer DOB&sub0; - DOB&sub7; als Puffer mit drei Ausgangszuständen aufgebaut, deren Zustände durch das Signal oe, nicht durch das Signal epm gesteuert werden.
In Fig. 5 ist ein Blockdiagramm eines anderen Ausführungsbeispiels eines erfindungsgemäßen auf einem Chip befindlichen EPROM dargestellt.
Ein Speicherarray M-ARY ist so aufgebaut, daß nichtflüchtige Speicherelemente, die jeweils eine Stapelgatestruktur mit einem potentialungebundenden Gate und einem Steuergate aufweisen, matrixförmig angeordnet sind. Die Steuergates der die Speicherzellen bildenden Stapelgatetransistoren sind mit Wortleitungen verbunden, die sich in Querrichtung, wie in der Figur gesehen, erstrecken. Daneben sind die Drains der Stapelgatetransistoren mit Datenleitungen (Bitleitungen oder Digitalleitungen) verbunden, die sich in vertikaler Richtung, wie in der Figur gesehen, erstrecken. Das Speicherarray M-ARY wird durch eine Speichermatrix gebildet, die aufbaumäßig derjenigen eines bekannten EPROM ähnlich ist, wie oben ausgeführt.
Die Wortleitung des Speicherarrays M-ARY wird durch eine X- Auswahlschaltung XSEL in ihren ausgewählten Zustand gebracht. Die X-Auswahlschaltung XSEL ist aus einer Decoderschaltung aufgebaut, die X-Adressensignale AX empfängt und diese decodiert. Beim Schreibbetrieb des EPROM wird der Pegel der Wortleitung auf den Pegel der hohen Spannung geführt, z.B. auf etwa 12 V, wie es für den Schreibbetrieb erforderlich ist, wohingegen sie im Lesebetrieb auf einen vergleichsweise niedrigen Pegel geführt wird, z.B. auf etwa 5 V. Daher weist die X-Auswahlschaltung XSEL eine Pegelwandlerfunktion zum Erzeugen verschiedener Auswahlpegel abhängig vom Schreibmodus und vom Lesemodus des EPROM auf.
Dieses Ausführungsbeispiel ist mit zwei Y-Auswahlschaltungen YSEL1 und YSEL2 zum Schreiben und Lesen von Daten versehen, damit dann, während ein Schreibvorgang mit einem Universal- EPROM-Schreiber ausgeführt wird, ein Lesen in der Einheit jeder gewünschten Anzahl von Bits unabhängig vom Schreibvorgang zulässig ist. Genauer gesagt, werden die Datenleitungen des Speicherarrays M-ARY im Schreibmodus Auswahlvorgängen durch die Y-Auswahlschaltung YSEL1 unterzogen. Die Schreib- Y-Auswahlschaltung YSEL1 ist aus einer Decoderschaltung (DCR), die Schreib-Y-Adressensignale AY1 empfängt und sie decodiert, und einer Spaltenschaltstufe (CW) aufgebaut, die mehrere Datenleitungen innerhalb des Speicherarrays M-ARY in Übereinstimmung mit den Ausgangssignalen der Decoderschaltung auswählt. Beispielsweise schreibt der nicht dargestellte Universal-EPROM-Schreiber Daten mit einer Einheit von 8 Bit (1 Byte) und demgemäß ist eine hierfür geeignete Eingangs/Ausgangs-Schaltung IOB bereitgestellt. In diesem Fall führt die Y-Auswahlschaltung YSEL1 einen Auswahlbetrieb zum Auswählen von acht der Datenleitungen des Speicherarrays M-ARY und zum Anschließen derselben an die Eingangs/Ausgangs-Schaltung IOB aus, abhängig von den spezifizierten Y- Adressensignalen AY1. Der EPROM-Schreiber muß ein Lesen des Speicherarrays M-ARY vornehmen, nachdem ein Verifiziermodus oder ein Lesemodus spezifiziert wurde, um zu überprüfen, ob gewünschte Daten in die Speicherzellen eingeschrieben wurden oder nicht. Zu diesem Zweck ist die Eingangs/Ausgangs-Schaltung IOB vorhanden, wie oben festgestellt. Für derartige Schreib/Lese-Vorgänge werden Spaltenauswahlsignale, die durch die Decoderschaltung (DCR) der Y-Auswahlschaltung YSEL1 gebildet werden, für den Schreibvorgang auf einen Pegel hoher Spannung gebracht, z.B. auf etwa 12 V, damit Schreibsignale hohen Pegels auf die Datenleitungen übertragen werden können, und sie werden für den Lesevorgang auf einen vergleichweise niedrigen Pegel von z.B. etwa 5 V gebracht. Daher weist die Decoderschaltung (DCR) eine Pegelwandlungsfunktion zum Ausbilden der verschiedenen Auswahlpegel abhängig vom Lesemodus und vom Schreibmodus auf.
Dank der Eingangs/Ausgangs-Schaltung IOB und der Schreib-Y- Auswahlschaltung YSEL1 kann der Vorgang des Einschreibens von Daten in das Speicherarray M-ARY mit einer Einheit von 8 Bit unter Verwendung des Universal-EPROM-Schreibers ausgeführt werden. Daneben ist ein Lesevorgang mit einer Einheit von 8 Bit für den Verifiziermodus möglich. Bei diesein Ausführungsbeispiel ist die Lese-Y-Auswahlschaltung YSEL2 vorhanden, damit Daten- und Informationsverarbeitungsabläufe wie Mikroprogramme, die im Speicherarray M-ARY abgespeichert sind, in Einheiten mit beliebigen Bitanzahlen gelesen werden können, wie oben ausgeführt.
Die Datenleitungen des Speicherarrays M-ARY werden Auswahl vorgängen durch die Y-Auswahlschaltung YSEL2 unterzogen, wenn ein Lesevorgang durch eine Schaltung, wie die CPU, vorzunehmen ist, die auf demselben Chip ausgebildet ist wie der EPROM. Die Lese-Y-Auswahlschaltung YSEL2 ist aus einer Decoderschaltung (DCR), die die Lese-Y-Adressensignale AY2 empfängt und sie decodiert, und einer Spaltenauswahlstufe (CW) aufgebaut, die mehrere Datenleitungen innerhalb des Speicherarrays M-ARY in Übereinstimmung mit den Ausgangssignalen der Decoderschaltung auswählt. Beispielsweise wählt in einem Fall, bei dem Mikroprogramme im Speicherarray M-ARY abgespeichert sind, und bei dem jedes Programmwort aus 32 Bit (4 Byte) besteht, die Y-Auswahlschaltung YSEL2 die Datenleitung mit einer Einheit von 32 Bit geeignet aus, um das Lesen in der Einheit von 32 Bit (4 Byte) in Übereinstimmung mit dem Programmwort auszuführen. D.h., daß in Übereinstimmung mit den spezifizierten Y-Adressensignalen AY2 die Y-Auswahlschaltung YSEL2 32 Datenleitungen unter den mehreren Datenleitungen des Speicherarrays M-ARY auswählt, und daß sie die Signale der ausgewählten Datenleitungen einer Leseschaltung RA zuführt, um diese an z.B. eine Mikroprogrammdecodierschaltung der Mikroprozessor-CPU zu übertragen. Die Leseschaltung RA weist Leseverstärker zum Verstärken (Erfassen) der Einzeldaten auf den ausgewählten Datenleitungen auf.
Übrigens ist in diesem Fall der Vorgang des Auswählens der Wortleitung im Speicherarray M-ARY derselbe wie im Fall des Lesevorgangs beim oben beschriebenen Verifiziermodus.
Da bei diesem Ausführungsbeispiel die zwei Y-Auswahlschaltungen als Datenleitungsauswahlschaltungen an den beiden Enden der Datenleitungen des Speicherarrays M-ARY angeordnet sind, wie in der Figur dargestellt, ist es möglich, einen Schreibvorgang unter Verwendung eines Universal-EPROM- Schreibers und einen Lesevorgang mit der Einheit einer beliebigen gewünschten Bitzahl unabhängig von der Biteinheit beim Schreibvorgang auszuführen.
Die Anzahl von Bits der Einzeldaten, die parallel zu einem Zeitpunkt beim Schreibvorgang geschrieben werden und die Anzahl von Bits von Einzeldaten, die parallel zu einem Zeitpunkt für die auf demselben Chip wie der EPROM ausgebildete Schaltung (wie die CPU) gelesen werden, stimmen nicht miteinander überein, wie oben beschrieben. Aus diesem Grund werden die Schreibeinzeldaten beim Schreibvorgang selbstverständlich als Daten mit spezifizierter Bedeutung oder in der unterteilten Form des Programmworts in den EPROM eingeschrieben. D.h., daß ein Datenwert oder ein Programmwort mit einer Länge von 16 Bit in zwei Teile mit jeweils 8 Bit zerlegt wird, und daß ein Datenwert oder ein Programmwort einer Länge von 32 Bit in vier Teile unterteilt wird, woraufhin derartige Teile in Byteeinheit durch z.B. den EPROM-Schreiber von außen eingeschrieben werden.
In der Figur bezeichnet das Symbol CTL eine Steuerschaltung, die Steuersignale epm, und we erzeugt, die jeweils den bei den vorstehenden Ausführungsbeispielen beschriebenen Steuersignalen epm, und we ähnlich sind. Die Y-Auswahlschaltung YSEL1 und die Eingangs/Ausgangs-Schaltung IOB werden in ihre aktivierten Zustände überführt, wenn sich das Steuersignal epm auf hohem Pegel befindet. Demgegenüber werden die Y-Auswahlschaltung YSEL2 und die Leseschaltung RA in ihre aktiven Zustände überführt, wenn sich das Steuersignal auf hohem Pegel befindet. Daneben wird die Eingangs/Ausgangs-Schaltung IOB durch das Signal we dazu angewiesen, entweder den Schreibvorgang oder den Lesevorgang auszuführen.
Fig. 6 zeigt ein Blockdiagramm eines anderen Ausführungsbeispiels einer erfindungsgemäßen Halbleiterspeicheranordnung.
Die Schaltung des Ausführungsbeispiels von Fig. 5 muß mit den zwei Y-Auswahlschaltungen YSEL1 und YSEL2 versehen sein, weswegen ihre Abmessungen um dieses Ausmaß vergrößert sind. Bei dem in Fig. 6 dargestellten Ausführungsbeispiel können die Schreib- und Lese-Y-Auswahlschaltungen gemeinsam ausgebildet sein.
Beispielsweise sind dann, wenn, wie beim vorigen Ausführungsbeispiel, die Biteinheit (die Bitanzahl) von Einzeldaten, die für eine andere Schaltung (wie die CPU), die im selben LSI ausgebildet ist, gelesen werden, auf ein ganzzahliges Vielfaches (das Vierfache beim vorigen Beispiel) bezogen auf die Biteinheit (die Bitanzahl) von Einzeldaten, die beim Schreibvorgang von der Außenseite der LSI zugeführt werden, gesetzt wird, Spaltenauswahlschaltungen in zwei Stufen aufgebaut. Genauer gesagt, arbeiten die ersten Spaltenschalter CW1, die in Übereinstimmung mit den Datenleitungen eines Speicherarrays M-ARY angeordnet sind, so, daß sie die Datenleitungen mit einer Einheit von 32 Bit (mit der Anzahl 32) auswählen. Eine erste Y-Decoderschaltung YDCR1 ist in Übereinstimmung mit derartigen Spaltenschaltern CW1 vorhanden. Die Y-Decoderschaltung YDCRI decodiert Adressensignale AY&sub2; - AYn höherwertiger Bits mit Ausnahme von Adressensignalen AY&sub0; und AY&sub1; der zwei untersten Bits und sie bildet Auswahlsignale, die den ersten Spaltenschaltern CWI zuzuführen sind. An der Ausgangsseite der ersten Spaltenschalter CW1 sind erste gemeinsame Datenleitungen CD1 verlegt, die Information mit 32 Bit übertragen. Die ersten gemeinsamen Datenleitungen CD1 sind andererseits mit den Eingangsanschlüssen einer Leseschaltung RA verbunden, über die die Information mit der Einheit von 32 Bit auf einmal für eine andere Schaltung (wie die CPU) gelesen werden kann, die auf demselben Chip wie der EPROM ausgebildet ist. Der Betrieb der Leseschaltung RA wird durch das oben beschriebene Steuersignal gesteuert, und sie wird in ihren aktivierten Zustand überführt, wenn auf den EPROM von einer Schaltung zugegriffen wird, die auf demselben Chip wie dieser EPROM ausgebildet ist.
Die ersten gemeinsamen Datenleitungen CD1 sind andererseits mit den zweiten Spaltenschaltern CW2 verbunden, um einen Schreibvorgang (einschließlich eines Lesevorgangs für Verifizierung) mit einer Einheit von 8 Bit auszuführen. Die zweiten Spaltenschalter CW2 arbeiten so, daß sie jeweils 8 der 32 gemeinsamen Datenleitungen CD1 auswählen. Genauer gesagt, wählen die zweiten Spaltenschalter CW2 gemeinsame Datenleitungen aus den 32 ersten gemeinsamen Datenleitungen CD1 aus und verbinden die ausgewählten Leitungen mit zweiten gemeinsamen Datenleitungen CD2, die aus acht Signalleitungen bestehen, in Übereinstimmung mit Auswahlsignalen, die durch eine zweite Y-Decoderschaltung YDCR2 gebildet werden, die die Adressensignale AY&sub0; und AY&sub1; der zwei untersten Bits empfängt.
Die zweiten gemeinsamen Datenleitungen CD2 sind mit einer Schreib-Eingangs/Ausgangs-Schaltung IOB verbunden, die Daten mit einer Einheit von 8 Bit überträgt.
Der zweite Decoder YDCR2 verfällt in seinen aktivierten Zustand, wenn sich das Steuersignal epm auf hohem Pegel befindet. Dabei decodiert er die Adressensignale AY&sub0; und AY&sub1;. Die Eingangs/Ausangs-Schaltung IOB wird ebenfalls in ihren aktivierten Zustand versetzt, wenn sich das Steuersignal auf hohem Pegel befindet. Die Auswahl entweder des Scheib- oder des Lesebetriebs wird durch das Steuersignal we bestimmt.
So werden im Schreibbetrieb die zweite und die erste Y-Decoderschaltung YDCR2 und YDCR1 in die aktivierten Zustände gebracht und Schreibeinzeldaten von 8 Bits, wie sie vom außerhalb der LSI angeordneten EPROM-Schreiber zugeführt werden, werden über die zweiten Spaltenschalter CW2 und die ersten Spaltenschalter CW1 an das Speicherarray M-ARY übertragen, wodurch ein Schreibvorgang (einschließlich des Schreibvorgangs für den Verifiziermodus) mit einer Einheit von 8 Bits ausgeführt werden kann.
Darüber hinaus wird, wenn ein Lesevorgang betreffend den EPROM von einer beliebigen auf demselben Chip wie dieser EPROM ausgebildeten Schaltung vorgenommen wird, die zweite Y-Decoderschaltung YDCR2 in ihren nichtaktivierten Zustand überführt, und Lesesignale von 32 Bit, wie sie auf die ersten gemeinsamen Datenleitungen CD1 ausgegeben werden, werden über die Leseschaltung RA ausgegeben.
Da bei diesem Ausführungsbeispiel die erste Y-Decoderschaltung YDCR1 und die ersten Spaltenschalter CW1 sowohl für den Schreibmodus als auch den Lesemodus verwendet werden können, wie oben beschrieben, wird eine Vereinfachung der Y-Adressenauswahlschaltung möglich.
Fig. 7 zeigt ein Blockdiagramm eines anderen Ausführungsbei-Spiels einer erfindungsgemäßen EPROM-Schaltung.
Bei diesem Ausführungsbeispiel ist ein Speicherarray M-ARY in zwei Speicherblöcke unterteilt. Einer der Speicherblöcke ist aus Einheitsspeicherblöcken M100 bis M131 ausgebaut. Jeder der Einheitsspeicherblöcke M100 - M131 ist aus mehreren Wortleitungen und Datenleitungen sowie nichtflüchtigen Speicherelementen aufgebaut, die an den Schnittpunkten der Wortleitungen und der Datenleitungen angeordnet sind. Für die 32 Einheitsspeicherblöcke sind die Wortleitungen gemeinsam verlegt. Daher ist eine Y-Decoderschaltung YDCR1 zum Auswählen der Wortleitungen aus einer einzigen Schaltung aufgebaut. Zwei Spaltenschaltstufen sind in Übereinstimmung mit den 32 Speicherblöcken M100 - M131 angeordnet. Die Spaltenschalter WCW1 zum Schreiben von Daten wählen die Datenleitungen auf solche Weise aus, daß eine Datenleitung von jeder der vier Sätze ausgewählt wird, die aus acht der Einheitsspeicherblöcke M100 - M107, M108 - M115, M116 - M121 bzw. M124 - M131 bestehen. D.h., daß acht Datenleitungen ausgewählt werden. Die ausgewählten Datenleitungen werden jeweils mit acht Signalleitungen D0 bis D7 verbunden, die einer Schreibschaltung WA entsprechen. Um einen solchen Auswahlbetrieb zu realisieren, ist eine Y-Decoderschaltung YDCR1W zum Schreiben von Daten vorhanden. Die Schreibschaltung WA entspricht der oben beschriebenen Eingangs/Ausgangs-Schaltung IOB, und sie überträgt Signale (Einzeldaten) zwischen sich und einem Universal-EPROM-Schreiber.
Die 32 Einheitsspeicherblöcke M100 - M131 sind mit der Spaltenschaltstufe RCW1 zum Lesen von Daten versehen. Diese Spaltenschaltstufe RCW1 wählt die ingesamt 32 Datenleitungen so aus, daß eine Datenleitung unter den mehreren Datenleitungen in jedem der Einheitsspeicherblöcke M100 - M131 ausgewählt wird, und sie verkoppelt die ausgewählten Datenleitungen zu jeweils 32 Ausgangssignalleitungen X32. So werden jeweils 32 Datenleitungen, die den 32 Einheitsspeicherblökken entsprechen, zu einem Zeitpunkt ausgewählt. Die (nicht dargestellte) vorstehend beschriebene Leseschaltung RA ist mit den Ausgangssignalleitungen X32 verbunden.
Auf diese Weise kann ein Speicherblock, der aus den 32 Einheitsspeicherblöcken M100 - M131 aufgebaut ist, einem Schreibvorgang (einschließlich des Verifizier/Lese-Modus) mit einer Einheit von 8 Bit unter Verwendung der X-Decoderschaltung XDCR1 und der Schreibdecoderschaltung YDCR1W wie auch der dieser entsprechenden Spaltenschaltstufe WCW1 unterzogen werden. Darüber hinaus kann der aus den 32 Einheitsspeicherblöcken M100 - M131 aufgebaute Speicherblock dem Betrieb des Lesens von Daten durch eine Schaltung unterzogen werden, die auf demselben Chip wie der EPROM ausgebildet ist, und zwar mit einer Einheit von 32 Bit unter Verwendung der X-Decoderschaltung XDCR1 und der Lesedecoderschaltung YDCR1R wie auch der dieser entsprechenden Spaltenschaltenstufe RCW1.
Der andere Speicherblock ist ähnlich wie im Vorstehenden dargelegt aus Einheitsspeicherblöcken M200 bis M212 aufgebaut. Obwohl keine besondere Beschränkung besteht, ist der andere, aus diesen Einheitsspeicherblöcken M200 - M212 aufgebaute Speicherblock mit einer X-Decoderschaltung XDCR2 versehen, die dazu dient, Wortleitungen auszuwählen, die sich gemeinsam erstrecken. So können die zwei Speicherblöcke mit ihren eigenen X-Adressensignalen ausgewählt werden.
Zwei Spaltenschaltstufen sind in Übereinstimmung mit dem aus den 13 Einheitsspeicherblöcken M200 - M212 aufgebauten Speicherblock angeordnet, entsprechend wie diejenigen des Speicherblocks, der aus den 32 Einheitsspeicherblöcken M100 - M131 aufgebaut ist. Die Spaltenschaltstufe WCW2 zum Schreiben von Daten wählt Datenleitungen auf solche Weise aus, daß eine Datenleitung aus jedem von 8 der 32 Einheitsspeicherblöcke M200 - M212, z.B. entweder den Speicherblökken M200 - M207 oder M208 - M215 (wobei die Einheitsspeicherblöcke 213 - 125 nicht tatsächlich vorhanden sind und daher als virtuelle Einheitsspeicherblöcke angesehen werden) ausgewählt wird, und sie verbindet die acht ausgewählten Datenleitungen jeweils mit den acht Signalleitungen D0 - D7, die der oben beschriebenen Schreibschaltung WA entsprechen. In diesem Fall sind, was die drei virtuellen Einheitsspeicherblöcke M213 - M212 betrifft, keine Spaltenschalter vorhanden, da keine diesen entsprechenden Signalleitungen vorhanden sind. Demgemäß werden beim Schreibbetrieb (einschließlich eines Verifizier/Lesemodus) für die Einheitsspeicherblöcke M208 - N212 Einzeldaten mit einer Einheit von 8 Bit über die Signalleitungen D0 - D7 von der Schreibschaltung WA zugeführt, jedoch werden diejenigen der Einzeldaten, die den Signalleitungen D5 - D7 entsprechen ungültig gemacht. Um Auswahlbetrieb auf diese Weise auszuführen, ist eine Y-Decoderschaltung YDCR2W zum Schreiben von Daten vorhanden.
Die 13 Einheitsspeicherblöcke M200 bis M212 sind mit der Spaltenschaltstufe RCW2 zum Lesen von Daten versehen. Diese Spaltenschaltstufe RCW2 wählt die Datenleitungen auf solche Weise aus, daß eine der mehreren Datenleitungen in jeder der Einheitsspeicherblöcke M200 - M212 ausgewählt wird, und sie verbindet die ausgewählten Datenleitungen jeweils mit 13 Ausgangssignalleitungen X13. Die (nicht dargestellte) oben beschriebene Leseschaltung RA ist mit den Ausgangssignalleitungen X13.
Auf diese Weise kann der aus den 13 Einheitsspeicherblöcken M200 - M212 aufgebaute andere Speicherblock einem Schreibvorgang (einschließlich des Verifizier/Lesemodus) mit einer Einheit von 8 Bit unter Verwendung der X-Decoderschaltung XDCR2 und der Schreibdecoderschaltung YDCR2W wie auch der dieser entsprechenden Spaltenschaltstufe WCW2 unterzogen werden. Darüber hinaus kann der aus den 13 Einheitsspeicherblöcken M200 - M212 aufgebaute Speicherblock einem Lesevorgang mit einer Einheit von 13 Bit unter Verwendung der X- Decoderschaltung XDCR2 und der Lesedecoderschaltung YDCR2R wie auch der dieser entsprechenden Spaltenschaltstufe RCW2 unterzogen werden.
Wie bisher beschrieben, ist die Schreibschaltung WA den mehreren Speicherblöcken mit ungleicher Anzahl von Einheitsspeicherblöcken gemeinsam, wodurch es ermöglicht ist, daß, während Einzeldaten in die jeweiligen Speicherblöcke mit einer Einheit von 8 Bit eingeschrieben werden, Einzeldaten aus den jeweiligen Speicherblöcken mit Einheiten mit beliebiger Bitanzahl ausgelesen werden.
Darüber hinaus wird die Schreibschaltung WA durch das Steuersignal we gesteuert, und sie wird im Schreibbetrieb in ihren aktivierten Zustand gebracht.
Obwohl keine besondere Beschränkung beabsichtigt ist, werden die Y-Decoder YDCR1W und YDCR2W durch das Steuersignal epm gesteuert und die Y-Decoder YDCR1R und YDCR2R werden bei diesem Ausführungsbeispiel wie bei den vorigen Ausführungsbeispielen durch das Steuersignal gesteuert. So werden die Y-Decoder YDCR1W und YDCR2W im Schreibbetrieb (einschließlich des Verifizierbetriebs) in ihre aktivierten Zustände gebracht, wohingegen die Y-Decoder YDCR1R und YDCR2R im Lesebetrieb in ihre aktivierten Zustände gebracht werden.
Beim Aufbau gemäß diesem Ausführungsbeispiel können dann, wenn Informationseinzelgrößen mit voneinander verschiedenen Bedeutungen, wie Daten und Programmworte mit jeweils beliebigen gewünschten voneinander verschiedenen Bitanzahlen aufgebaut und in voneinander getrennten EPROM-Bereichen abgespeichert sind, die Vorgänge des Schreibens der Informationseinzelgrößen in die einzelnen EPROM-Bereiche durch einen einzigen Universalschreiber ausgeführt werden. Es ist auch zulässig, daß eine auf demselben Chip wie der EPROM ausgebildete Schaltung (z.B. die CPU) Information mit erforderlicher Bitkonfiguration nach Belieben aus dem EPROM ausliest.
Funktionelle Effekte, die durch die oben aufgeführten Ausführungsbeispiele erzielt werden, sind die folgenden:
(1) Eine Schreibeingangsschaltung und eine Leseausgangsschaltung, die Daten mit einer Biteinheit liest, die sich von derjenigen der Schreibeingangsschaltung unterscheidet, sind bereitgestellt, um dadurch die Schreibeingangsschaltung an einen Universal-EPROM-Schreiber anzupassen, wodurch wirkungsvolles Schreiben möglich wird, und auch das Lesen in der Einheit einer beliebigen gewünschten Bitanzahl möglich wird.
(2) Dank des Effektes (1) kann ein Universal-EPROM-Schreiber mit 8 Bit zum Einschreiben von Daten in einen auf einem Chip befindlichen EPROM verwendet werden, aus dem Daten mit einer Einheit von 16 oder 32 Bit bei internem Betrieb ausgelesen werden, so daß eine Kürzung der Schreibkosten erzielt werden kann.
(3) Da die Anzahl von Bits gelesener Daten unabhängig vom Schreibbetrieb eingestellt werden kann, kann die Speicherkapazität des Speicherarrays eines EPROM wirkungsvoll genutzt werden, und die tatsächliche Packungsdichte des EPROM kann erhöht werden.
(4) Da die Anzahl der Bits gelesener Daten nach Wunsch eingestellt werden kann, kann eine integrierte Halbleiterschaltungsanordnung mit Informationsverarbeitungsfunktion, wie ein Einchip-Mikrocomputer mit eingebautem EPROM, in mannigfaltige Systeme hergestellt werden.
Obwohl im vorigen die von den Erfindern getätigten Erfindung konkret in Verbindung mit Ausführungsbeispielen beschrieben wurde, erübrigt es sich, darauf hinzuweisen, daß die Erfindung nicht auf die vorstehenden Ausführungsbeispiele beschränkt ist, sondern daß sie auf verschiedene Weise innerhalb eines Schutzumfangsverändert werden kann, der nicht von ihrem Sinn abweicht. Z.B. können in Fig. 5 oder Fig. 6 die Datenleitungen des Speicherarrays M-ARY gut in mehrere Blökke unterteilt sein, um Einzeldaten oder Programmwörter mit mehreren Arten von Bitanzahlen zu lesen. Daneben können in Fig. 7 die Wortleitungen der zwei Speicherblöcke gut gemeinsam ausgebildet sein, um einen Auswahlbetrieb durch einen einzigen X-Adressendecoder auszuführen. Darüber hinaus ist die Anzahl von Speicherblöcken auf eine Anzahl eingestellt, die den abzuspeichernden Sorten von Daten, Programmwörtern usw. entspricht.
Ferner ist die externe Vorrichtung für den Zugriff auf den in die LSI eingebauten EPROM nicht auf einen EPROM-Schreiber beschränkt, sondern sie kann gut ein beliebiger anderer Mikrocomputer usw. sein.
Beim obigen wurde die von den Erfindern getätigte Erfindung hauptsächlich im Hinblick auf deren Anwendung als Einchip- Mikrocomputer mit eingebautem EPROM beschrieben, entsprechend dem, was den Hintergrund der Nutzung bildet. Jedoch ist die Erfindung nicht hierauf beschränkt, sondern sie kann auch für eine LSI für Übertragungszwecke mit eingebautem EPROM, eine LSI, in die ein EEPROM oder ein elektrisch löschbarer RAM oder ein anderer lesbarer und beschreibbarer Speicher als ein EPROM eingebaut ist, sowie für einen Halbleiterspeicher in Form eines Einzelprodukts verwendet werden. Wenn ein auf dem Chip befindlicher Speicher ein RAM ist, kann gut eine Art Datenumwandlungsbetrieb durch den RAM in solcher Weise ausgeführt werden, daß Signale in den RAM über einen Signalbus eingeschrieben werden, der z.B. für 8 Bit (Byte) konfiguriert ist, und daß die Signale aus dem RAM als Datenwert ausgelesen werden, der aus mehreren Byte aufgebaut ist und der durch die Kombination der Signale mit einer speziellen Bedeutung versehen ist.

Claims

1. Integrierte Halbleiterschaltungsanordnung mit einem Speicherbereich (M-ARY,2), aus dem Daten ausgelesen werden können und in den Daten eingeschrieben werden können, einer Eingangsschaltung (10B, YSEL1), die dazu dient, Daten in den Speicherbereich einzuschreiben, und einer Ausgangsschaltung (RA, YSEL2), die dazu dient, Daten mit einer Biteinheit zu lesen, die sich von derjenigen der schreibenden Eingangsschaltung unterscheidet.

2. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, die ferner mehrere lesende Ausgangsschaltungen aufweist, die Einzeldaten mit verschiedenen Biteinheiten abhängig von mehreren einzelnen Speicherblöcken lesen, in die der Speicherbereich unterteilt ist.

3. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, mit einer Adressenumschalteinrichtung zum Wechseln der Bitreihenfolge zwischen Adreßsignalen, die zugeführt werden, wenn von außerhalb der integrierten Schaltungsanordnung auf den Speicherbereich zuzugreifen ist, und Adreßsignalen, die zugeführt werden, wenn innerhalb der integrierten Schaltungsanordnung auf den Speicherbereich zuzugreifen ist.

4. Integrierte Halbleiterschaltungsanordnung nach Anspruch 3, bei der die Adressenumschalteinrichtung Übertragungstore aufweist, die so ausgebildet sind, daß sie jeweilige Bits der zugeführten Adreßsignale entweder zur Seite der höheren Bits oder zur Seite der niedrigeren Bits verschieben und sie dann entweder Adreßpuffern oder einem Adreßdekoder zuführen.

5. Integrierte Halbleiterschaltungsanordnung nach Anspruch 3 oder Anspruch 4, mit ferner einem Dekoder, der die dem Speicherbereich zuzuführenden Adreßsignale dekodiert, und dem die Adreßumschalteinrichtung vorgeschaltet ist.

6. Integrierte Halbleiterschaltungsanordnung nach einem der Ansprüche 3 bis 5, mit ferner einem Ausgangspuffer, dem alle Einzeldaten selektiv zugeführt werden, wobei die Einzeldaten von mehreren einzelnen Speicherblöcken ausgelesen werden, in die der Speicherbereich unterteilt ist.

7. Integrierte Halbleiterschaltungsanordnung nach Anspruch 6, die zusätzlich zum Ausgangspuffer Puffer, deren Anzahl den Bits der aus dem Speicherbereich ausgelesenen Einzeldaten entspricht, und die halbe Anzahl von Puffern, deren Ausgangsanschlüsse mit dem Ausgangspuffer gemeinsamen Bussignalleitungen verbunden sind, aufweist.

8. Integrierte Halbleiterschaltungsanordnung nach einem der vorstehenden Ansprüche, bei der der Speicherbereich aus nichtflüchtigen Speicherelementen aufgebaut ist, die elektrisch programmierbar sind.

9. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, mit einem Mikroprozessor, einer den Speicherbereich enthaltenden Speichervorrichtung und einem Bus, der sowohl mit dem Mikroprozessor als auch der Speichervorrichtung verbunden ist; wobei die Anordnung ferner eine mit der Speichervorrichtung verbundene Einrichtung zum Ändern der Bitzahl aufweist, zum Ändern der Anzahl von Bits, die Daten aufbauen, die zu einem Zeitpunkt von der Speichervorrichtung an den Bus geliefert werden.

10. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, mit einem Mikroprozessor, einem Datenbus, einer den Speicherbereich enthaltenden Speichervorrichtung, die dem Mikroprozessor über den Datenbus zuzuführende Daten speichert, und externen Anschlüssen, an die der Datenbus angeschlossen ist; wobei ein Datenwert durch eine Schreibeinrichtung über die externen Anschlüsse in die Speichervorrichtung eingeschrieben wird, und wobei die Anordnung ferner eine mit der Speichervorrichtung verbundene Einrichtung zum Einstellen der Bitzahl und zum Ändern der Anzahl von Bits eines Datenwertes, der zu einem Zeitpunkt von der Speichervorrichtung an den Mikroprozessor geliefert wird, und einer Anzahl von Bits eines Datenwertes aufweist, der zu einem Zeitpunkt von der Schreibvorrichtung an die Speichervorrichtung geliefert wird.

11. Integrierte Halbleiterschaltungsanordnung nach einem der vorstehenden Ansprüche, bei der die Datenleitungen des Speicherbereichs in mehrere Blöcke unterteilt sind, um dadurch Einzeldaten oder Programmwörter zu lesen, die mehrere Arten von Bitzahlen aufweisen.

12. Integrierte Halbleiterschaltungsanordnung nach Anspruch 11, bei der die Wortleitungen mindestens zweier Speicherblöcke gemeinsam vorliegen, um dadurch eine Auswahloperation unter Verwendung eines einzigen Adreßdekoders aus zuführen.