JP2005285190A

JP2005285190A - メモリ

Info

Publication number: JP2005285190A
Application number: JP2004095392A
Authority: JP
Inventors: Hideaki Miyamoto; 英明宮本
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-03-29
Filing date: 2004-03-29
Publication date: 2005-10-13
Also published as: US7319606B2; US20050213419A1

Abstract

【課題】読出／書込回路の共有化によるチップサイズの低減効果のみならず、メモリセルサイズの小型化によるチップサイズの低減効果をも得ることが可能なメモリを提供する。
【解決手段】このメモリは、複数の強誘電体メモリセル２５を有する強誘電体メモリセルアレイ２と、複数のＳＲＡＭセル１８を有するＳＲＡＭセルアレイ１と、強誘電体メモリセルアレイ２およびＳＲＡＭセルアレイ１とは別個に設けられ、強誘電体メモリセルアレイ２およびＳＲＡＭセルアレイ１の選択を制御する選択制御回路５とを備えている。
【選択図】図２

Description

本発明は、メモリに関し、特に、複数の異なる種類のメモリセルを備えたメモリに関する。

従来、複数の異なる種類のメモリセルを備えたメモリが知られている（たとえば、特許文献１参照）。

上記特許文献１に開示された従来のメモリでは、１Ｔ１Ｃ型の強誘電体メモリセルとＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）セルとを備えるとともに、その強誘電体メモリセルとＳＲＡＭセルとが互いにビット線およびセンスアンプ（読出／書込回路）を共有することによって、メモリのチップサイズを低減するようにしている。
特開２００１−１６７５８４号公報

上記特許文献１に開示された従来のメモリでは、強誘電体メモリセルとＳＲＡＭセルとが互いにビット線を共有しているので、ＳＲＡＭセルに対するデータの読出しまたは書込み動作の際にビット線の電位が変化する場合に、そのビット線の電位の変化が強誘電体メモリセルに伝えられる。このように、ビット線の電位の変化が強誘電体メモリセルに伝えられた場合には、強誘電体メモリセルを構成する強誘電体キャパシタに分極量が減少するディスターブが生じたり、強誘電体キャパシタの保持するデータが破壊される場合があるため、特許文献１では、ビット線の電位の変化が強誘電体キャパシタに伝えられるのを抑制するためのトランジスタを有する強誘電体メモリセルを用いる必要がある。このため、特許文献１では、ビット線とワード線との間に強誘電体膜を配置した構造を有するトランジスタを有しないクロスポイント型などのメモリセルサイズの小さい強誘電体メモリセルを用いるのが困難であるという不都合がある。その結果、特許文献１では、センスアンプ（読出／書込回路）の共有化によるチップサイズの低減効果に加えて、メモリセルサイズの小型化によるチップサイズの低減効果を得るのは困難であるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、読出／書込回路の共有化によるチップサイズの低減効果のみならず、メモリセルサイズの小型化によるチップサイズの低減効果をも得ることが可能なメモリを提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面におけるメモリは、複数の第１メモリセルを有する第１メモリセルアレイと、第１メモリセルとは異なる種類の複数の第２メモリセルを有する第２メモリセルアレイと、第１メモリセルアレイおよび第２メモリセルアレイとは別個に設けられ、第１メモリセルアレイおよび第２メモリセルアレイのいずれか一方の選択を制御する選択制御回路とを備えている。

この一の局面によるメモリでは、上記のように、第１メモリセルアレイおよび第２メモリセルアレイのいずれか一方の選択を制御する選択制御回路を設けることによって、第１メモリセルアレイおよび第２メモリセルアレイのいずれか一方のみを選択して、読出しまたは書込み動作を行うことができる。これにより、第１メモリセルアレイと第２メモリセルアレイとが読出／書込回路（センスアンプ）を共有するとともに、第１メモリセルがトランジスタを有しない場合にも、第２メモリセルアレイを選択して読出しまたは書込み動作を行う際のビット線の電位の変化が、選択していない第１メモリセルアレイの第１メモリセルに伝わるのを抑制することができるので、ビット線の電位の変化に伴って、トランジスタを有しない第１メモリセルにディスターブが生じたり、第１メモリセルのデータが破壊されるのを抑制することができる。このため、トランジスタを有しないメモリセルサイズの小さい第１メモリセルを用いながら、第１メモリセルと第２メモリセルとに読出／書込回路（センスアンプ）を共有化させることができるので、読出／書込回路の共有化によるチップサイズの低減効果のみならず、メモリセルサイズの小型化によるチップサイズの低減効果も得ることができる。

上記一の局面によるメモリにおいて、好ましくは、第１メモリセルアレイの第１メモリセルは、トランジスタを有しないとともに、ビット線とワード線との交点に配置された記憶手段を有する。このように構成すれば、第１メモリセルアレイを、トランジスタを有しない第１メモリセルからなるクロスポイント型のメモリセルアレイにより構成する場合において、読出／書込回路の共有化によるチップサイズの低減効果のみならず、メモリセルサイズの小型化によるチップサイズの低減効果も得ることができる。

この場合において、好ましくは、第１メモリセルアレイの下方に、第２メモリセルアレイが積層するように形成されている。このように構成すれば、トランジスタを有しないクロスポイント型の第１メモリセルを含む第１メモリセルアレイでは、基板上にトランジスタを形成する必要がないので、容易に、第１メモリセルアレイの下方の基板上に第２メモリセルアレイを形成することができる。これにより、メモリのチップサイズをより低減することができる。

上記第１メモリセルアレイの下方に、第２メモリセルアレイが積層するように形成されている構成において、好ましくは、第２メモリセルアレイの第２メモリセルは、トランジスタを有している。このように第２メモリセルがトランジスタを有する場合にも、トランジスタを有しない第１メモリセルを含む第１メモリセルアレイでは、上記のように、基板上にトランジスタを形成する必要がないので、容易に、第１メモリセルアレイの下方の基板上にトランジスタを有する第２メモリセルを含む第２メモリセルアレイを形成することができる。

上記一の局面によるメモリにおいて、好ましくは、第１メモリセルアレイの第１メモリセルに接続された第１ビット線と、第２メモリセルアレイの第２メモリセルに接続された第２ビット線とをさらに備え、選択制御回路は、第１ビット線および第２ビット線のうちの少なくとも第１ビット線の選択を制御する。このように構成すれば、第２メモリセルに対して読出しまたは書込み動作を行う際に、選択制御回路により第１ビット線が選択されないようにすれば、第２メモリセルに対して読出しまたは書込み動作を行う際の第２ビット線の電位の変化が第１ビット線に伝わるのを抑制することができる。これにより、第１メモリセルがトランジスタを有しない場合にも、容易に、第１メモリセルのデータが破壊されるなどの不都合が発生するのを抑制することができる。

この場合において、好ましくは、第１メモリセルアレイおよび第２メモリセルアレイに対してデータの読み出しおよび書込みの少なくとも一方を行うための読出／書込回路をさらに備え、読出／書込回路は、第３ビット線を含み、選択制御回路は、第１ビット線および第２ビット線のうちの少なくとも第１ビット線を読出／書込回路の第３ビット線に接続する制御を行う。このように構成すれば、容易に、選択制御回路により少なくとも第１メモリセルを選択して、読出／書込回路によりデータの読み出しおよび書込み動作の少なくとも一方を行うことができる。

上記第１ビット線を含む構成において、好ましくは、第１メモリセルアレイは、複数の第１メモリセルアレイ部分を含み、第１ビット線は、各々の第１メモリセルアレイ部分毎に設けられた第１補助ビット線と、選択された第１補助ビット線と接続される第１主ビット線とを含み、選択制御回路は、選択された第１メモリセルアレイ部分の第１補助ビット線を第１主ビット線に接続する機能も有する。このように構成すれば、第１メモリセルに接続される第１ビット線が第１主ビット線と第１補助ビット線とからなる階層ビット線構造を有する場合にも、第１主ビット線と第１補助ビット線とを選択的に接続するための回路を別途設ける必要がないので、第１ビット線が階層ビット線構造を有する場合の回路構成を簡略化することができる。

上記第１主ビット線と第２ビット線とを含む構成において、好ましくは、第１主ビット線と第２ビット線とは、共用化されている。このように構成すれば、第１メモリセルに接続される第１ビット線が階層ビット線構造を有する場合にも、第１ビット線の第１主ビット線と第２ビット線とを個別に設ける必要がないので、第１ビット線が階層ビット線構造を有する場合の配線の数を減少させることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるクロスポイント型の強誘電体メモリセルアレイと、ＳＲＡＭセルアレイとを含むメモリの全体構成を示したブロック図である。図２は、図１に示した第1実施形態によるメモリのＳＲＡＭセルアレイ、強誘電体メモリセルアレイ、選択制御回路およびセンスアンプの構成を説明するための等価回路図である。図３は、ＳＲＡＭセルアレイおよび強誘電体メモリセルアレイの積層構造を示した断面図である。まず、図１〜図３を参照して、本発明の第１実施形態によるメモリの構成について説明する。

第１実施形態によるメモリは、図１に示すように、ＳＲＡＭセルアレイ１と、クロスポイント型の強誘電体メモリセルアレイ２と、ロウデコーダ３と、カラムデコーダ４と、選択制御回路５と、センスアンプ６と、ロウアドレスバッファ７と、カラムアドレスバッファ８と、ライトアンプ９と、入力バッファ１０と、リードアンプ１１と、出力バッファ１２と、電圧生成回路１３と、ステートマシン回路１４と、ワード線ソースドライバ１５と、ビット線ソースドライバ１６と、クロック生成回路１７とを備えている。なお、ＳＲＡＭセルアレイ１は、本発明の「第２メモリセルアレイ」の一例であり、クロスポイント型の強誘電体メモリセルアレイ２は、本発明の「第１メモリセルアレイ」の一例である。また、センスアンプ６は、本発明の「読出／書込回路」の一例である。

また、ＳＲＡＭセルアレイ１およびクロスポイント型の強誘電体メモリセルアレイ２は、それぞれ、ＳＲＡＭ選択用ワード線ＷＬＳおよび強誘電体メモリ選択用ワード線ＷＬＦを介してロウデコーダ３に接続されている。また、ＳＲＡＭセルアレイ１および強誘電体メモリセルアレイ２は、それぞれ、ＳＲＡＭ選択用ビット線ＢＬＳおよび強誘電体メモリ選択用ビット線ＢＬＦを介して選択制御回路５に接続されている。また、選択制御回路５は、センスアンプ６を介してカラムデコーダ４に接続されている。

また、ロウデコーダ３には、ワード線ソースドライバ１５が接続されるとともに、ワード線ソースドライバ１５には、電圧生成回路１３が接続されている。また、ワード線ソースドライバ１５には、ステートマシン回路１４が接続されている。また、センスアンプ６には、ビット線ソースドライバ１６が接続されるとともに、ビット線ソースドライバ１６には、電圧生成回路１３が接続されている。また、センスアンプ６には、ライトアンプ９およびリードアンプ１１が接続されている。また、リードアンプ１１は出力バッファ１２に接続されているとともに、ライトアンプ９は入力バッファ１０に接続されている。また、クロック生成回路１７は、ロウアドレスバッファ７、カラムアドレスバッファ８、ライトアンプ９およびリードアンプ１１に接続されている。

また、ＳＲＡＭセルアレイ１は、図２に示すように、複数のＳＲＡＭセル１８によって構成されている。なお、図２では、図面の簡略化のため、１つのＳＲＡＭセル１８のみを示している。また、ＳＲＡＭセル１８は、本発明の「第２メモリセル」の一例である。また、ＳＲＡＭセル１８は、ｎチャネルトランジスタ（ｎ型ＭＯＳトランジスタ）１９および２０からなる駆動トランジスタと、ｐチャネルトランジスタ（ｐ型ＭＯＳトランジスタ）２１および２２からなる負荷トランジスタと、ｎチャネルトランジスタ（ｎ型ＭＯＳトランジスタ）からなる選択トランジスタ２３および２４との６つのトランジスタによって構成されている。そして、ｎチャネルトランジスタ１９およびｐチャネルトランジスタ２１からなるＣＭＯＳインバータと、ｎチャネルトランジスタ２０およびｐチャネルトランジスタ２２からなるＣＭＯＳインバータとの入出力が互いにクロスカップル接続されている。また、一方のデータ保持ノードであるノードＮＤ１には、選択トランジスタ２３のソース／ドレインの一方が接続されているとともに、もう一方のデータ保持ノードであるノードＮＤ２には、選択トランジスタ２４のソース／ドレインの一方が接続されている。また、選択トランジスタ２３のソース／ドレインの他方は、ＳＲＡＭ選択用ビット線ＢＬＳＴに接続されているとともに、選択トランジスタ２４のソース／ドレインの他方は、ＳＲＡＭ選択用ビット線ＢＬＳＢに接続されている。なお、このＳＲＡＭ選択用ビット線ＢＬＳＴおよびＢＬＳＢからなるビット線対は、ともに、本発明の「第２ビット線」の一例である。また、このＳＲＡＭ選択用ビット線ＢＬＳＴおよびＢＬＳＢからなるビット線対によって、上記のＳＲＡＭ選択用ビット線ＢＬＳ（図１参照）が構成されている。また、選択トランジスタ２３および２４の各々のゲートは、共に、ＳＲＡＭ選択用ワード線ＷＬＳに接続されている。また、ｎチャネルトランジスタ１９のソース／ドレインの一方と、ｎチャネルトランジスタ２０のソース／ドレインの一方との間のノードＮＤ３は接地されているとともに、ｐチャネルトランジスタ２１のソース／ドレインの一方と、ｐチャネルトランジスタ２２のソース／ドレインの一方との間のノードＮＤ４には、正電圧ＶＣＣが供給される。

また、クロスポイント型の強誘電体メモリセルアレイ２は、複数のトランジスタを有しない強誘電体メモリセル２５によって構成されている。なお、図２では、図面の簡略化のため、２つの強誘電体メモリセル２５のみを示している。また、この強誘電体メモリセル２５は、本発明の「第１メモリセル」の一例である。また、第１実施形態では、１つの強誘電体メモリセル２５は、強誘電体メモリ選択用ビット線ＢＬＦＴと強誘電体メモリ選択用ワード線ＷＬＦとの交点に配置された強誘電体キャパシタ２６と、強誘電体メモリ選択用ビット線ＢＬＦＢと強誘電体メモリ選択用ワード線ＷＬＦとの交点に配置された強誘電体キャパシタ２７とから構成されている。なお、強誘電体キャパシタ２６には、強誘電体メモリ２５として保持すべきデータ「０」または「１」が保持されており、強誘電体キャパシタ２７には、強誘電体キャパシタ２６とは、逆のデータ「１」または「０」が保持されている。なお、この強誘電体キャパシタ２６および２７は、本発明の「記憶手段」の一例である。また、強誘電体キャパシタ２６の一方電極は、強誘電体メモリ選択用ビット線ＢＬＦＴに接続されているとともに、他方電極は、強誘電体メモリ選択用ワード線ＷＬＦに接続されている。また、もう１つの強誘電体キャパシタ２７の一方電極は、強誘電体メモリ選択用ビット線ＢＬＦＢに接続されているとともに、他方電極は、強誘電体メモリ選択用ワード線ＷＬＦに接続されている。なお、強誘電体メモリ選択用ビット線ＢＬＦＴおよびＢＬＦＢからなるビット線対は、共に、本発明の「第１ビット線」の一例である。また、この強誘電体メモリ選択用ビット線ＢＬＦＴおよびＢＬＦＢからなるビット線対によって、上記の強誘電体メモリ選択用ビット線ＢＬＦ（図１参照）が構成されている。

また、選択制御回路５は、ビット線対ＢＬＦＴおよびＢＬＦＢ（ＢＬＳＴおよびＢＬＳＢ）毎に設けられた複数の選択制御回路部５ａによって構成されている。なお、図２では、図面の簡略化のため、１つの選択制御回路部５ａのみを示している。また、第１実施形態では、選択制御回路部５ａは、ＳＲＡＭ選択用ビット線ＢＬＳＴおよびＢＬＳＢからなるビット線対と、強誘電体メモリ選択用ビット線ＢＬＦＴおよびＢＬＦＢからなるビット線対とのいずれか一方を選択して、後述するセンスアンプ６のビット線ＢＬＴおよびＢＬＢにそれぞれ接続する機能を有する。また、選択制御回路部５ａは、ＳＲＡＭ選択用トランジスタ２８および２９と、強誘電体メモリ選択用トランジスタ３０および３１と、インバータ回路３２とによって構成されている。また、ＳＲＡＭ選択用トランジスタ２８および２９と、強誘電体メモリ選択用トランジスタ３０および３１とは、全て、ｎ型のＭＯＳトランジスタによって構成されている。また、ＳＲＡＭ選択用トランジスタ２８のソース／ドレインの一方は、ＳＲＡＭ選択用ビット線ＢＬＳＴに接続されているとともに、ソース／ドレインの他方は、後述するセンスアンプ回路部６ａのビット線ＢＬＴに接続されている。また、ＳＲＡＭ選択用トランジスタ２９のソース／ドレインの一方は、ＳＲＡＭ選択用ビット線ＢＬＳＢに接続されているとともに、ソース／ドレインの他方は、後述するセンスアンプ回路部６ａのビット線ＢＬＢに接続されている。また、ＳＲＡＭ選択用トランジスタ２８および２９の各々のゲートには、ＳＲＡＭ活性化信号ＳＥＬが入力される。

また、強誘電体メモリ選択用トランジスタ３０のソース／ドレインの一方は、強誘電体メモリ選択用ビット線ＢＬＦＴに接続されているとともに、他方は、後述するセンスアンプ回路部６ａのビット線ＢＬＴに接続されている。また、強誘電体メモリ選択用トランジスタ３１のソース／ドレインの一方は、強誘電体メモリ選択用ビット線ＢＬＦＢに接続されているとともに、ソース／ドレインの他方は、後述するセンスアンプ回路部６ａのビット線ＢＬＢに接続されている。また、強誘電体メモリ選択用トランジスタ３０および３１の各々のゲートには、インバータ回路３２により極性が反転されたＳＲＡＭ活性化信号ＳＥＬの反転信号が入力される。

また、センスアンプ６はビット線対ＢＬＦＴおよびＢＬＦＢ（ＢＬＳＴおよびＢＬＳＢ）毎に設けられた複数のセンスアンプ回路部６ａによって構成されている。なお、図２では、図面の簡略化のため１つのセンスアンプ回路部６ａのみを示している。このセンスアンプ回路部６ａは、ＳＲＡＭセルアレイ１および強誘電体メモリセルアレイ２に対してデータの読出しおよび書込みを行うための機能を有している。また、センスアンプ回路部６ａは、ｎチャネルトランジスタ（ｎ型ＭＯＳトランジスタ）３３および３４と、ｐチャネルトランジスタ（ｐ型ＭＯＳトランジスタ）３５および３６とによって構成されている。そして、ｎチャネルトランジスタ３３およびｐチャネルトランジスタ３５からなるＣＭＯＳインバータと、ｎチャネルトランジスタ３４およびｐチャネルトランジスタ３６からなるＣＭＯＳインバータとの入出力が互いにクロスカップル接続されている。また、ノードＮＤ５には、ビット線ＢＬＴが接続されているとともに、ノードＮＤ６には、ビット線ＢＬＢが接続されている。なお、このビット線ＢＬＴおよびＢＬＢは、本発明の「第３ビット線」の一例である。また、センスアンプ６内には、データの読出しおよび書込み動作のスタンバイ時に、ビット線ＢＬＴおよびＢＬＢの電位をＶＳＳにするためのプリチャージ・イコライズ回路（図示せず）と、強誘電体メモリセル２６に対してデータの再書込みを行う際にビット線ＢＬＦＴおよびＢＬＦＢを駆動するためのビット線ドライバ（図示せず）が設けられている。

また、第１実施形態では、図３に示すように、トランジスタを有しない複数の強誘電体メモリセル２５を含むクロスポイント型の強誘電体メモリセルアレイ２の下方に、トランジスタを有する複数のＳＲＡＭセル１８を有するＳＲＡＭセルアレイ１が積層するように形成されている。また、強誘電体メモリセルアレイ２では、複数の強誘電体メモリ選択用ワード線ＷＬＦと、複数の強誘電体メモリ選択用ビット線ＢＬＦＴおよびＢＬＦＢとが交差するように配置されている。そして、その各交差位置の強誘電体メモリ選択用ワード線ＷＬＦと強誘電体メモリ選択用ビット線ＢＬＦＴおよびＢＬＦＢとの間に強誘電体膜２６ａが配置されている。この強誘電体メモリ選択用ワード線ＷＬＦ、強誘電体膜２６ａ、および、強誘電体メモリ選択用ビット線ＢＬＦＴ（ＢＬＦＢ）によって、強誘電体キャパシタ２６が構成されている。

次に、図１および図２を参照して、本発明の第１実施形態によるメモリのＳＲＡＭセルアレイおよび強誘電体メモリセルアレイに対するデータの読出しおよび書込み動作について説明する。まず、ＳＲＡＭセルアレイの読出しおよび書込み動作について説明する。

（ＳＲＡＭセルアレイの読出し動作および書込み動作共通）
ＳＲＡＭセルアレイ１の読出し動作および書込み動作では、スタンバイ状態において、ＨレベルのＳＲＡＭ活性化信号ＳＥＬ（図２参照）をＳＲＡＭ選択用トランジスタ２８および２９のゲートに入力する。これにより、ＳＲＡＭ選択用トランジスタ２８および２９がオン状態になる。

この際、第１実施形態では、強誘電体メモリ選択用トランジスタ３０および３１のゲートには、インバータ回路３２により極性が反転されたＳＲＡＭ活性化信号ＳＥＬの反転信号が入力される。これにより、強誘電体メモリ選択用トランジスタ３０および３１のゲートには、Ｌレベルの反転信号が入力されるので、強誘電体メモリ選択用トランジスタ３０および３１はオフ状態になる。この場合には、ＳＲＡＭセルアレイ１の読出し動作および書込み動作の際にセンスアンプ回路部６ａのビット線ＢＬＴおよびＢＬＢの電位が変化する場合にも、その電位の変化は、強誘電体メモリ選択用ビット線ＢＬＦＴおよびＢＬＦＢに伝えられないので、強誘電体キャパシタ２６および２７にディスターブが生じたり、強誘電体キャパシタ２６および２７の保持するデータが破壊されるのが抑制される。そして、センスアンプ６内に設けたプリチャージ・イコライズ回路（図示せず）からＶＳＳ（Ｌレベル）の電位の信号を供給することにより、ビット線ＢＬＴおよびＢＬＢの電位をＶＳＳ（Ｌレベル）にする。これにより、ＳＲＡＭセルアレイ１に対するデータの読出し動作および書込み動作のスタンバイ状態になる。次に、このスタンバイ状態から、ＳＲＡＭセルアレイ１に対するデータの読出し動作を行う場合について説明する。

（ＳＲＡＭセルアレイの読出し動作）
まず、外部からロウアドレスバッファ７（図１参照）を介して、ロウデコーダ３にロウアドレスを入力することにより、入力したロウアドレスに対応するワード線ＷＬＳを選択してＨレベルに立ち上げる。これにより、その選択されたワード線ＷＬＳに繋がるＳＲＡＭセル１８（図２参照）の選択トランジスタ２３および２４がオン状態になる。そして、オン状態の選択トランジスタ２３および２４を介して、ＳＲＡＭセル１８の保持するデータに対応する電位がＳＲＡＭ選択用ビット線ＢＬＳＴおよびＢＬＳＢに伝えられる。たとえば、ノードＮＤ１の電位がＨレベルに保持されるとともに、ノードＮＤ２の電位がＬレベルに保持されることにより、ＳＲＡＭセル１８にデータ「１」が保持されている場合には、ノードＮＤ１の電位が伝えられるＳＲＡＭ選択用ビット線ＢＬＳＴの電位は、Ｌレベル（ＶＳＳ）からＨレベルへ徐々に上昇されるとともに、ノードＮＤ２の電位が伝えられるＳＲＡＭ選択用ビット線ＢＬＳＢの電位は、ＶＳＳ（Ｌレベル）に保持される。一方、ノードＮＤ１の電位がＬレベルであるとともに、ノードＮＤ２の電位がＨレベルであることにより、ＳＲＡＭセル１８にデータ「０」が保持されている場合には、ノードＮＤ１の電位が伝えられるＳＲＡＭ選択用ビット線ＢＬＳＴの電位は、Ｌレベル（ＶＳＳ）に保持されるとともに、ノードＮＤ２の電位が伝えられるＳＲＡＭ選択用ビット線ＢＬＳＢの電位は、ＶＳＳ（Ｌレベル）からＨレベルへ徐々に上昇される。

そして、ＳＲＡＭ選択用ビット線ＢＬＳＴおよびＢＬＳＢの電位は、オン状態のＳＲＡＭ選択用トランジスタ２８および２９を介してセンスアンプ回路部６ａのビット線ＢＬＴおよびＢＬＢにそれぞれ伝えられる。この後、所定のタイミングでセンスアンプ６を活性化させる。これにより、センスアンプ６のセンスアンプ回路部６ａによって、ビット線ＢＬＴの電位と、ビット線ＢＬＢの電位とが比較されるとともに、増幅される。そして、外部からカラムアドレスバッファ８を介してカラムデコーダ４にカラムアドレスが入力されることにより、入力されたカラムアドレスに対応するセンスアンプ回路部６ａが選択される。そして、選択されたセンスアンプ回路部６ａによって増幅されたビット線ＢＬＴおよびＢＬＢの電位がリードアンプ１１（図１参照）に伝えられるとともに、出力バッファ１２によりリードアンプ１１から外部に読み出される。これにより、ＳＲＡＭセル１８の保持するデータ「１」または「０」に対応する電位が読み出される。このようにして、ＳＲＡＭセルアレイ１の読出し動作が行われる。

次に、上記したスタンバイ状態からＳＲＡＭセルアレイ１に対するデータの書込み動作を行う場合について説明する。

（ＳＲＡＭセルアレイの書込み動作）
ＳＲＡＭセルアレイ１の書込み動作では、ワード線ＷＬＳの立ち上げからセンスアンプ回路部６ａによるビット線ＢＬＴおよびＢＬＢの電位の増幅までは、上記の読出し動作と同様の動作が行われる。そして、その後、ＳＲＡＭセル１８に書き込むデータに対応するデータ信号を外部から入力バッファ１０（図１参照）に入力する。この入力されたデータ信号は、入力バッファ１０によりラッチされるとともに、そのデータ信号によってライトアンプ９を駆動させる。次に、外部からカラムアドレスバッファ８を介してカラムデコーダ４にカラムアドレスを入力する。これにより、入力されたカラムアドレスに対応するセンスアンプ回路部６ａ（図２参照）がカラムデコーダ４によって選択される。そして、ライトアンプ９により、入力バッファ１０にラッチされたデータ信号を選択されたセンスアンプ回路部６ａのビット線ＢＬＴおよびＢＬＢに入力する。これにより、ビット線ＢＬＴおよびＢＬＢの電位は、ＳＲＡＭセル１８に書き込むデータに対応する電位になる。たとえば、ＳＲＡＭセル１８にデータ「１」を書き込む場合には、ビット線ＢＬＴの電位はＨレベルになるとともに、ビット線ＢＬＢの電位はＬレベルになる。一方、ＳＲＡＭセル１８にデータ「０」を書き込む場合には、ビット線ＢＬＴの電位はＬレベルになるとともに、ビット線ＢＬＢの電位はＨレベルになる。

そして、データ「１」または「０」に対応するビット線ＢＬＴおよびＢＬＢの電位は、それぞれ、ＳＲＡＭ選択用トランジスタ２８およびＳＲＡＭ選択用ビット線ＢＬＳＴと、ＳＲＡＭ選択用トランジスタ２９およびＳＲＡＭ選択用ビット線ＢＬＳＢとを介してＳＲＡＭセル１８に伝えられる。この際、強誘電体メモリ選択用トランジスタ３０および３１は、オフ状態であるので、データ「１」または「０」に対応するビット線ＢＬＴおよびＢＬＢの電位は、強誘電体メモリセル２５の強誘電体キャパシタ２６および２７には伝えられない。そして、ＳＲＡＭセル１８の選択トランジスタ２３および２４は、オン状態であるので、ＳＲＡＭセル１８のデータ保持ノードであるノードＮＤ１およびＮＤ２の電位は、データ「１」または「０」に対応する電位になる。すなわち、データ「１」を書き込む場合には、ノードＮＤ１の電位はＨレベルになるとともに、ノードＮＤ２の電位はＬレベルになる。一方、データ「０」を書き込む場合には、ノードＮＤ１の電位はＬレベルになるとともに、ノードＮＤ２の電位はＨレベルになる。これにより、ＳＲＡＭセル１８にデータが書き込まれる。このようにして、ＳＲＡＭセルアレイ１の書き込み動作が行われる。

次に、強誘電体メモリセルアレイの読出し動作および書込み動作について説明する。

（強誘電体メモリセルアレイの読出し動作および書込み動作共通）
強誘電体メモリセルアレイ２の読出し動作および書込み動作では、スタンバイ状態において、ＬレベルのＳＲＡＭ活性化信号ＳＥＬ（図２参照）をＳＲＡＭ選択用トランジスタ２８および２９のゲートに入力する。これにより、ＳＲＡＭ選択用トランジスタ２８および２９がオフ状態になる。また、強誘電体メモリ選択用トランジスタ３０および３１のゲートには、インバータ回路３２により極性が反転されたＳＲＡＭ活性化信号ＳＥＬの反転信号が入力される。これにより、強誘電体メモリ選択用トランジスタ３０および３１のゲートには、Ｈレベルの反転信号が入力されるので、強誘電体メモリ選択用トランジスタ３０および３１はオン状態になる。そして、センスアンプ６内に設けたプリチャージ・イコライズ回路（図示せず）からＶＳＳ（Ｌレベル）の電位の信号を供給することにより、ビット線ＢＬＴおよびＢＬＢの電位をＶＳＳ（Ｌレベル）にする。これにより、強誘電体メモリセルアレイ２に対してデータの読出し動作および書込み動作を行うためのスタンバイ状態になる。次に、このスタンバイ状態から、強誘電体メモリセルアレイ２に対してデータの読出し動作を行う場合について説明する。

（強誘電体メモリセルアレイの読出し動作）
強誘電体メモリセルアレイ２の読出し動作では、選択された強誘電体メモリ選択用ワード線ＷＬＦに繋がる全ての強誘電体メモリセル２５のデータが読み出される。まず、外部からロウアドレスバッファ７（図１参照）を介して、ロウデコーダ３にロウアドレスを入力することにより、その入力したロウアドレスに対応する強誘電体メモリ選択用ワード線ＷＬＦを選択してＨレベルに立ち上げる。これにより、その選択した強誘電体メモリ選択用ワード線ＷＬＦに繋がる強誘電体メモリセル２５（図２参照）の強誘電体キャパシタ２６および２７に保持されたデータに対応する電位が、それぞれ、強誘電体メモリ選択用ビット線ＢＬＦＴおよびＢＬＦＢに現れる。たとえば、強誘電体キャパシタ２６にＨレベルに対応するデータ「１」が保持されているとともに、強誘電体キャパシタ２７に強誘電体キャパシタ２６とは反対のＬレベルに対応するデータ「０」が保持されることによって、強誘電体メモリセル２５にデータ「１」が保持されているとする。この場合には、選択した強誘電体メモリ選択用ワード線ＷＬＦをＨレベルに立ち上げることにより、強誘電体キャパシタ２６が接続される強誘電体メモリ選択用ビット線ＢＬＦＴには、強誘電体キャパシタ２７が接続される強誘電体メモリ選択用ビット線ＢＬＦＢよりも高い電位が現れる。一方、強誘電体キャパシタ２６にＬレベルに対応するデータ「０」が保持されているとともに、強誘電体キャパシタ２７に強誘電体キャパシタ２６とは反対のＨレベルに対応するデータ「１」が保持されることによって、強誘電体メモリセル２５にデータ「０」が保持されているとする。この場合には、選択した強誘電体メモリ選択用ワード線ＷＬＦをＨレベルに立ち上げることにより、強誘電体キャパシタ２６が接続される強誘電体メモリ選択用ビット線ＢＬＦＴには、強誘電体キャパシタ２７が接続される強誘電体メモリ選択用ビット線ＢＬＦＢよりも低い電位が現れる。

そして、強誘電体メモリ選択用ビット線ＢＬＦＴおよびＢＬＦＢに現れた電位は、強誘電体メモリ選択用トランジスタ３０および３１を介して、ビット線ＢＬＴおよびＢＬＢにそれぞれ伝えられる。この後、適当なタイミングでセンスアンプ６を活性化させる。これにより、センスアンプ６のセンスアンプ回路部６ａによって、ビット線ＢＬＴの電位と、ビット線ＢＬＢの電位とが比較されるとともに、増幅される。そして、外部からカラムアドレスバッファ８（図１参照）を介してカラムデコーダ４にカラムアドレスが入力されることにより、入力されたカラムアドレスに対応するセンスアンプ回路部６ａが選択される。そして、選択されたセンスアンプ回路部６ａによって増幅されたビット線ＢＬＴおよびＢＬＢの電位がリードアンプ１１に伝えられるとともに、出力バッファ１２によりリードアンプ１１から外部に読み出される。これにより、強誘電体メモリセル２５の保持するデータ「１」または「０」に対応する電位が読み出される。このようにして、強誘電体メモリセルアレイ２の読出し動作が行われる。

なお、選択された強誘電体メモリ選択用ワード線ＷＬＦに繋がる全ての読出し動作が行われた強誘電体メモリセル２５では、強誘電体キャパシタ２６および２７に保持されたデータが破壊されるので、そのデータが破壊された強誘電体キャパシタ２６および２７に対してデータの再書込み動作を行う。すなわち、センスアンプ６内に設けられたビット線ドライバ（図示せず）により、全てのビット線ＢＬＴおよびＢＬＢを駆動させるとともに、ロウデコーダ３内に設けられたワード線ドライバ（図示せず）により、データの再書込みを行う強誘電体キャパシタ２６および２７に繋がる強誘電体メモリ選択用ワード線ＷＬＦを駆動させる。この際、各ビット線ＢＬＴおよびＢＬＢには、ビット線ドライバ（図示せず）により、上記の読出し動作の際にビット線ＢＬＴおよびＢＬＢに現れた電位に対応する電圧を印加する。また、データの再書込みを行う強誘電体キャパシタ２６および２７に繋がる強誘電体メモリ選択用ワード線ＷＬＦにも、ワード線ドライバ（図示せず）により所定の電圧を印加する。この強誘電体メモリ選択用ワード線ＷＬＦに印加する所定の電圧は、上記ビット線ＢＬＴおよびＢＬＢの電位との電位差が、上記の読出し動作において各強誘電体メモリセル２５の強誘電体キャパシタ２６および２７から読み出されたデータに対応する電位差になるように設定する。そして、ビット線ＢＬＴおよびＢＬＢに印加された電圧が、強誘電体メモリ選択用ビット線ＢＬＦＴおよびＢＬＦＢに伝えられることにより、強誘電体キャパシタ２６および２７に電圧が印加されることによって、データが書き込まれる。このようにして、データの再書込み動作を行う。

次に、上記したスタンバイ状態から強誘電体メモリセルアレイ２に対してデータの書込み動作を行う場合について説明する。

（強誘電体メモリセルアレイの書込み動作）
強誘電体メモリセルアレイ２の書込み動作では、強誘電体メモリ選択用ワード線ＷＬＦの立ち上げからセンスアンプ回路部６ａによるビット線ＢＬＴおよびＢＬＢの電位の増幅までは、上記した強誘電体メモリセルアレイ２の読出し動作と同様の動作を行う。そして、その後、強誘電体メモリセル２５に書き込むデータに対応するデータ信号を外部から入力バッファ１０（図１参照）に入力する。この入力したデータ信号は、入力バッファ１０によりラッチされるとともに、そのデータ信号によってライトアンプ９を駆動させる。次に、外部からカラムアドレスバッファ８を介してカラムデコーダ４にカラムアドレスを入力する。これにより、入力したカラムアドレスに対応するセンスアンプ回路部６ａ（図２参照）がカラムデコーダ４によって選択される。そして、ライトアンプ９によって、入力バッファ１０にラッチされたデータ信号を、選択したセンスアンプ回路部６ａのビット線ＢＬＴおよびＢＬＢに入力する。これにより、選択したセンスアンプ回路部６ａのビット線ＢＬＴおよびＢＬＢの電位を、強誘電体メモリセル２５に書き込むデータに対応する電位にする。

たとえば、強誘電体メモリセル２５にデータ「１」を書き込む場合には、ビット線ＢＬＴの電位を、強誘電体メモリ選択用ワード線ＷＬＦのＨレベルの電位よりも強誘電体キャパシタ２６の抗電圧分以上高くするとともに、ビット線ＢＬＢの電位を強誘電体メモリ選択用ワード線ＷＬＦのＨレベルの電位よりも強誘電体キャパシタ２７の抗電圧分以上低くする。一方、強誘電体メモリセル２５にデータ「０」を書き込む場合には、ビット線ＢＬＴの電位を強誘電体メモリ選択用ワード線ＷＬＦのＨレベルの電位よりも強誘電体キャパシタ２６の抗電圧分以上低くするとともに、ビット線ＢＬＢの電位を強誘電体メモリ選択用ワード線ＷＬＦのＨレベルの電位よりも強誘電体キャパシタ２７の抗電圧分以上高くする。なお、ここで、抗電圧とは、強誘電体キャパシタを分極反転させるのに必要な電圧を意味する。そして、このビット線ＢＬＴおよびＢＬＢの電位が、オン状態の強誘電体メモリセル選択制御トランジスタ３０および３１を介して強誘電体メモリ選択用ビット線ＢＬＦＴおよびＢＬＦＢに伝えられることにより、強誘電体メモリセル２５の強誘電体キャパシタ２６および２７にデータが書き込まれる。このようにして、強誘電体メモリセルアレイ２の書込み動作が行われる。

なお、書込み動作では、選択した強誘電体メモリ選択用ワード線ＷＬＦに繋がるとともに、データが書き込まれなかった強誘電体メモリセル２５では、データが破壊されるので、書込み動作後にデータの再書込み動作を行う。この書込み動作後の再書込み動作では、選択した強誘電体メモリ選択用ワード線ＷＬＦに繋がるとともに、データが書き込まれなかった強誘電体メモリセル２５のみを選択して再書込み動作を行うこと以外は、上記した読出し動作後の再書込み動作と同様にして行う。

第１実施形態では、上記のように、強誘電体メモリセルアレイ２およびＳＲＡＭセルアレイ１の選択を制御する選択制御回路５を設けることによって、強誘電体メモリセルアレイ２およびＳＲＡＭセルアレイ１のいずれか一方のみを選択して、読出しまたは書込み動作を行うことができる。これにより、強誘電体メモリセルアレイ２とＳＲＡＭセルアレイ１とがセンスアンプ６を共有するとともに、強誘電体メモリセル２５がトランジスタを有しない場合にも、ＳＲＡＭセルアレイ１を選択して読出しまたは書込み動作を行う際のビット線ＢＬＴおよびＢＬＢの電位の変化が、選択していない強誘電体メモリセルアレイ２の強誘電体メモリセル２５に伝わるのを抑制することができるので、ビット線ＢＬＴおよびＢＬＢの電位の変化に伴って、トランジスタを有しない強誘電体メモリセル２５の強誘電体キャパシタ２６および２７にディスターブが生じたり、強誘電体キャパシタ２６および２７のデータが破壊されるのを抑制することができる。このため、トランジスタを有しないメモリセルサイズの小さいクロスポイント型の強誘電体メモリセル２５を用いた場合にも、強誘電体メモリセル２５とＳＲＡＭセル１８とにセンスアンプ６を共有化させることができるので、センスアンプ６の共有化によるチップサイズの低減効果のみならず、メモリセルサイズの小型化によるチップサイズの低減効果も得ることができる。

また、第１実施形態では、強誘電体メモリセルアレイ２の下方に、ＳＲＡＭセルアレイ１を積層するように形成することによって、トランジスタを有しないクロスポイント型の強誘電体メモリセル２５を含む強誘電体メモリセルアレイ２では、基板上にトランジスタを形成する必要がないので、容易に、強誘電体メモリセルアレイ２の下方の基板上にＳＲＡＭセルアレイ１を形成することができる。これにより、メモリのチップサイズをより低減することができる。

（第２実施形態）
図４は、本発明の第２実施形態によるメモリの構成を説明するための等価回路図である。次に、図４を参照して、本発明の第２実施形態によるメモリの構成について説明する。

第２実施形態では、上記第１実施形態と異なり、クロスポイント型の強誘電体メモリセルアレイ２の強誘電体メモリセル５５が、１つの強誘電体キャパシタ５６によって構成されている。この強誘電体キャパシタ５６の一方電極は、強誘電体メモリ選択用ワード線ＷＬＦに接続されているとともに、他方電極は、強誘電体メモリ選択用ビット線ＢＬＦＴに接続されている。なお、この第２実施形態では、上記第１実施形態と異なり、強誘電体メモリ選択用ビット線ＢＬＦＢは設けられていない。また、センスアンプ回路部４６ａは、ｎチャネルトランジスタ３３および３４と、ｐチャネルトランジスタ３５および３６とに加えて、２つのｎチャネルトランジスタ４７および４８を有している。このｎチャネルトランジスタ４７のソース／ドレインの一方は、ノードＮＤ６およびビット線ＢＬＢに接続されているとともに、ソース／ドレインの他方には、参照電位ＶＲＦが供給される。また、ｎチャネルトランジスタ４８のソース／ドレインの一方は、ノードＮＤ５およびビット線ＢＬＴに接続されているとともに、ソース／ドレインの他方は、ライトアンプ９（図１参照）およびリードアンプ１１に接続されている。また、ｎチャネルトランジスタ４８は、ｎチャネルトランジスタ４７が接続されたビット線ＢＬＢと、ビット線ＢＬＴとの容量のバランスをとるために設けられている。

また、ｎチャネルトランジスタ４７および４８のゲートには、共に、インバータ回路３２により極性が反転されたＳＲＡＭ活性化信号ＳＥＬの反転信号が入力される。また、選択制御回路部５ａには、上記第１実施形態の強誘電体メモリ選択用トランジスタ３１（図２参照）の代わりに、ｎチャネルトランジスタ４９が設けられている。このｎチャネルトランジスタ４９のソース／ドレインの一方は、ビット線ＢＬＢに接続されるとともに、他方は、どこにも接続されていない。また、ｎチャネルトランジスタ４９のゲートには、インバータ回路３２により極性が反転されたＳＲＡＭ活性化信号ＳＥＬの反転信号が入力される。このｎチャネルトランジスタ４９は、強誘電体メモリ選択用トランジスタ３０が接続されたビット線ＢＬＴと、ビット線ＢＬＢとの容量のバランスをとるために設けられている。第２実施形態によるメモリの上記以外の構成は、上記第１実施形態によるメモリの構成と同様である。

次に、図１および図４を参照して、第２実施形態によるメモリの動作について説明する。なお、第２実施形態によるメモリのＳＲＡＭセルアレイの読出し動作および書込み動作は、上記第１実施形態によるメモリのＳＲＡＭセルアレイの読出し動作および書込み動作と同様であるので、以下の説明では、第２実施形態によるメモリの強誘電体メモリセルアレイの読出し動作および書込み動作について説明する。

（強誘電体メモリセルアレイの読出し動作および書込み動作共通）
第２実施形態による強誘電体メモリセルアレイ２（図４参照）の読出し動作および書込み動作では、まず、上記第１実施形態と同様にしてスタンバイ状態になる。すなわち、強誘電体メモリ選択用トランジスタ３０およびｎチャネルトランジスタ４９をオン状態にするとともに、ビット線ＢＬＴおよびＢＬＢの電位をＶＳＳ（Ｌレベル）にする。次に、このスタンバイ状態から、強誘電体メモリセルアレイ２の読出し動作を行う場合について説明する。

（強誘電体メモリセルアレイの読出し動作）
強誘電体メモリセルアレイ２の読出し動作では、選択された強誘電体メモリ選択用ワード線ＷＬＦに繋がる全ての強誘電体メモリセル５５のデータが読み出される。まず、外部からロウアドレスバッファ７（図１参照）を介して、ロウデコーダ３にロウアドレスを入力することにより、入力したロウアドレスに対応する強誘電体メモリ選択用ワード線ＷＬＦを選択してＨレベルに立ち上げる。これにより、選択した強誘電体メモリ選択用ワード線ＷＬＦに繋がる強誘電体メモリセル５５の強誘電体キャパシタ５６に保持されたデータに対応する電位が、強誘電体メモリ選択用ビット線ＢＬＦＴに現れる。たとえば、強誘電体メモリセル５５にデータ「１」が保持されている場合には、強誘電体メモリ選択用ビット線ＢＬＦＴの電位は、ＶＲＦ＋Ｖαになるとともに、強誘電体メモリセル５５にデータ「０」が保持されている場合には、強誘電体メモリ選択用ビット線ＢＬＦＴの電位は、ＶＲＦ−Ｖαになる。ここで、Ｖαは、強誘電体キャパシタ５６に保持されていた分極量に対応する電圧である。

そして、強誘電体メモリ選択用ビット線ＢＬＦＴに現れた電位は、強誘電体メモリ選択用トランジスタ３０を介して、ビット線ＢＬＴに伝えられる。また、オン状態のｎチャネルトランジスタ４７を介して、参照電位ＶＲＦがビット線ＢＬＢに供給される。この後、所定のタイミングでセンスアンプ６を活性化させる。これにより、センスアンプ６のセンスアンプ回路部４６ａによって、ビット線ＢＬＴの電位と、ビット線ＢＬＢの電位とが比較されるとともに、増幅される。そして、外部からカラムアドレスバッファ８を介してカラムデコーダ４にカラムアドレスが入力されることにより、入力されたカラムアドレスに対応するセンスアンプ回路部４６ａが選択される。そして、選択されたセンスアンプ回路部４６ａにおいて増幅されたビット線ＢＬＴおよびＢＬＢの電位が、ｎチャネルトランジスタ４８を介してリードアンプ１１に伝えられる。そして、その伝えられた電位は、出力バッファ１２によりリードアンプ１１から外部に読み出される。これにより、強誘電体メモリセル５５の保持するデータ「１」または「０」に対応する電位が読み出される。このようにして、第２実施形態による強誘電体メモリセルアレイ２の読出し動作が行われる。

なお、選択された強誘電体メモリ選択用ワード線ＷＬＦに繋がる全ての読出し動作が行われた強誘電体メモリセル５５では、強誘電体キャパシタ５６に保持されたデータが破壊されるので、そのデータが破壊された強誘電体キャパシタ５６に対してデータの再書込み動作を行う。すなわち、センスアンプ６内に設けられたビット線ドライバ（図示せず）により、全てのビット線ＢＬＴを駆動させるとともに、ロウデコーダ３内に設けられたワード線ドライバ（図示せず）により、データの再書込みを行う強誘電体キャパシタ５６に繋がる強誘電体メモリ選択用ワード線ＷＬＦを駆動させる。この際、ビット線ＢＬＴと、強誘電体メモリ選択用ワード線ＷＬＦとには、それぞれ、上記の読出し動作において読み出されたデータ「１」または「０」に対応する電圧を印加する。たとえば、読出し動作において、データ「１」が読み出された場合には、ビット線ＢＬＴに印加する電圧が強誘電体メモリ選択用ワード線ＷＬＦに印加する電圧よりも強誘電体キャパシタ５６の抗電圧分以上大きくなるように、ビット線ＢＬＴと強誘電体メモリ選択用ワード線ＷＬＦとに電圧を印加する。また、読出し動作において、データ「０」が読み出された場合には、ビット線ＢＬＴに印加する電圧が強誘電体メモリ選択用ワード線ＷＬＦに印加する電圧よりも抗電圧分以上小さくなるように、ビット線ＢＬＴと強誘電体メモリ選択用ワード線ＷＬＦとに電圧を印加する。そして、ビット線ＢＬＴの電位は、強誘電体メモリ選択用ビット線ＢＬＦＴに伝えられるので、強誘電体メモリ選択用ワード線ＷＬＦと強誘電体メモリ選択用ビット線ＢＬＦＴとの電位差が強誘電体キャパシタ５６に印加される。これにより、強誘電体キャパシタ５６にデータが書き込まれる。このようにして、強誘電体メモリセル５５にデータの再書込みが行われる。

（強誘電体メモリセルアレイの書込み動作）
強誘電体メモリセルアレイ２の書込み動作では、強誘電体メモリ選択用ワード線ＷＬＦの立ち上げからセンスアンプ回路部４６ａによるビット線ＢＬＴの電位の増幅までは、上記した読出し動作と同様にして行う。そして、その後、強誘電体メモリセル５５に書き込むデータ信号を外部から入力バッファ１０（図１参照）に入力する。この入力したデータ信号は、入力バッファ１０によりラッチされるとともに、そのデータ信号によってライトアンプ９を駆動させる。次に、外部からカラムアドレスバッファ８を介してカラムデコーダ４にカラムアドレスを入力する。これにより、入力したカラムアドレスに対応するセンスアンプ回路部４６ａがカラムデコーダ４によって選択される。そして、ライトアンプ９によって、入力バッファ１０にラッチされたデータ信号を、選択したセンスアンプ回路部４６ａのビット線ＢＬＴに入力する。これにより、選択したセンスアンプ回路部４６ａのビット線ＢＬＴの電位を、強誘電体メモリセル５５に書き込むデータに対応する電位にする。たとえば、強誘電体メモリセル５５にデータ「１」を書き込む場合には、ビット線ＢＬＴの電位を、強誘電体メモリ選択用ワード線ＷＬＦのＨレベルの電位よりも強誘電体キャパシタ５６の抗電圧分以上に高い電位にする。一方、強誘電体メモリセル５５にデータ「０」を書き込む場合には、ビット線ＢＬＴの電位を、強誘電体メモリ選択用ワード線ＷＬＦのＨレベルの電位よりも強誘電体キャパシタ５６の抗電圧分以上に低い電位にする。このビット線ＢＬＴの電位は、強誘電体メモリ選択用ビット線ＢＬＦＴに伝えられるので、強誘電体キャパシタ５６に、強誘電体メモリ選択用ワード線ＷＬＦおよび強誘電体メモリ選択用ビット線ＢＬＦＴから抗電圧以上の電圧が印加される。これにより、強誘電体キャパシタ５６にデータ「１」または「０」が書き込まれる。このようにして、第２実施形態による強誘電体メモリセルアレイ２に対するデータの書込み動作が行われる。

なお、この書込み動作では、選択した強誘電体メモリ選択用ワード線ＷＬＦに繋がるとともに、データが書き込まれなかった強誘電体メモリセル５５の強誘電体キャパシタ５６では、データが破壊されるので、書込み動作後にデータの再書込み動作を行う。この書込み動作後の再書込み動作では、選択した強誘電体メモリ選択用ワード線ＷＬＦに繋がるとともに、データが書き込まれなかった強誘電体メモリセル５５のみを選択して再書込み動作を行うこと以外は、上記した読出し動作後の再書込み動作と同様にして行う。

第２実施形態では、上記のように、強誘電体メモリセルアレイ２を、トランジスタを有しないとともに、１つの強誘電体キャパシタ５６からなる強誘電体メモリセル５５により構成する場合において、センスアンプ６の共有化によるチップサイズの低減効果のみならず、メモリセルサイズの小型化によるチップサイズの低減効果も得ることができる。

第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。

（第３実施形態）
図５は、本発明の第３実施形態によるメモリの構成を説明するための等価回路図である。図６は、図５に示した第３実施形態によるメモリの階層ビット線構造を説明するための概略図である。次に、図１、図５および図６を参照して、本発明の第３実施形態によるメモリの構成について説明する。

第３実施形態では、上記第１および第２実施形態と異なり、強誘電体メモリセルアレイ２は、階層ビット線構造を有している。この階層ビット線構造とは、概略的には、図６に示すような構造を意味する。すなわち、階層ビット線構造では、強誘電体メモリセルアレイが複数の強誘電体メモリセルアレイブロックに分割されている。そして、その複数の強誘電体メモリセルアレイブロックの各々に繋がるようにグローバルビット線ＧＢＬが設けられるとともに、各強誘電体メモリセルアレイブロック毎にグローバルビット線ＧＢＬに選択トランジスタを介して接続されるローカルビット線ＬＢＬが設けられている。これにより、強誘電体メモリセルアレイの任意の強誘電体メモリセルアレイブロックを選択して、その選択した強誘電体メモリセルアレイブロック内の強誘電体メモリセルに対してローカルビット線ＬＢＬを介してデータの読出し動作および書込み動作を行うことができるように構成されている。

また、第３実施形態によるメモリの具体的な構成としては、図５に示すように、強誘電体メモリセルアレイ２は、複数の強誘電体メモリセルアレイブロック６２に分割されている。なお、この強誘電体メモリセルアレイブロック６２は、本発明の「第１メモリセルアレイ部分」の一例である。また、１つの強誘電体メモリセルアレイブロック６２に対応するように１つの選択制御回路５が設けられている。そして、１つの強誘電体メモリセルアレイブロック６２と、１つの選択制御回路５とを１組として、複数組の強誘電体メモリセルアレイブロック６２および選択制御回路５がグローバルビット線ＧＢＬＴおよびＧＢＬＢに繋がっている。ここで、第３実施形態では、強誘電体メモリセルアレイ２のグローバルビット線ＧＢＬＴおよびＧＢＬＢが、ＳＲＡＭセルアレイ１のビット線としても機能する。なお、このグローバルビット線ＧＢＬＴおよびＧＢＬＢは、本発明の「第１ビット線」、「第２ビット線」および「第１主ビット線」の一例である。また、各強誘電体メモリセルアレイブロック６２毎にローカルビット線ＬＢＬＴおよびＬＢＬＢが設けられている。なお、このローカルビット線ＬＢＬＴおよびＬＢＬＢは、本発明の「第１ビット線」および「第１補助ビット線」の一例である。このローカルビット線ＬＢＬＴおよびＬＢＬＢと、グローバルビット線ＧＢＬＴおよびＧＢＬＢとによって、上記の階層ビット線構造（図６参照）が構成されている。

また、第３実施形態では、選択制御回路部６５ａは、強誘電体メモリ選択用トランジスタ３０および３１によって構成されている。すなわち、この第３実施形態では、上記第１実施形態と異なり、ＳＲＡＭ選択用トランジスタ２８および２９（図２参照）が設けられていない。この第３実施形態によるメモリでは、選択制御回路部６５ａのＳＲＡＭ選択用トランジスタ２８および２９（図２参照）の代わりに、ＳＲＡＭセル１８の選択トランジスタ２３および２４を用いて、ＳＲＡＭセル１８の選択を制御するように構成している。また、強誘電体メモリ選択用トランジスタ３０および３１のゲートには、強誘電体メモリセルブロック選択信号ＢＬＫが入力される。

第３実施形態によるメモリの上記以外の構成は、上記第１実施形態によるメモリの構成と同様である。

次に、図５を参照して、第３実施形態によるメモリのＳＲＡＭセルアレイおよび強誘電体メモリセルアレイに対するデータの読出し動作および書込み動作について説明する。

（ＳＲＡＭセルアレイの読出し動作および書込み動作共通）
第３実施形態によるメモリのＳＲＡＭセルアレイ１の読出し動作および書込み動作では、スタンバイ状態において、Ｌレベルの強誘電体メモリセルブロック選択信号ＢＬＫを各選択制御回路部６５ａの強誘電体メモリ選択用トランジスタ３０および３１のゲートに入力することにより、全ての強誘電体メモリ選択用トランジスタ３０および３１をオフ状態にする。これにより、ＳＲＡＭセルアレイ１の読出し動作および書込み動作の際にセンスアンプ回路部６ａのビット線ＢＬＢおよびＢＬＴの電位と、グローバルビット線ＧＢＬＴおよびＧＢＬＢの電位とが変化する場合にも、その電位の変化は、ローカルビット線ＬＢＬＴおよびＬＢＬＢに伝えられないので、強誘電体キャパシタ２６および２７にディスターブが生じたり、強誘電体キャパシタ２６および２７の保持するデータが破壊されるのが抑制される。第３実施形態によるＳＲＡＭセルアレイ１の上記以外の読出し動作および書込み動作は、上記第１実施形態によるＳＲＡＭセルアレイの読出し動作および書込み動作と同様である。

次に、第３実施形態によるメモリの強誘電体メモリセルアレイの読出し動作および書込み動作について説明する。

（強誘電体メモリセルアレイの読出し動作および書込み動作共通）
第３実施形態による強誘電体メモリセルアレイ２の読出し動作および書込み動作では、スタンバイ状態において、Ｈレベルの強誘電体メモリセルブロック選択信号ＢＬＫを全ての選択制御回路５の強誘電体メモリ選択用トランジスタ３０および３１のゲートに入力する。これにより、全ての強誘電体メモリ選択用トランジスタ３０および３１をオン状態にする。そして、センスアンプ６内に設けたプリチャージ・イコライズ回路（図示せず）からＶＳＳ（Ｌレベル）の電位の信号を供給することにより、ビット線ＢＬＴおよびＢＬＢの電位をＶＳＳ（Ｌレベル）にする。これにより、強誘電体メモリセルアレイ２に対してデータの読出し動作および書込み動作を行うためのスタンバイ状態になる。

次に、このスタンバイ状態から、読出し動作を行う場合には、外部からロウアドレスバッファ７（図１参照）を介してロウデコーダ３にロウアドレスを入力する。そして、その入力したロウアドレスに対応する選択制御回路５に入力する強誘電体メモリセルブロック選択信号ＢＬＫのみをＨレベルに保持するとともに、それ以外の他のロウアドレスに対応する選択制御回路５に入力する強誘電体メモリセルブロック選択信号ＢＬＫはＬレベルに低下させる。これにより、入力したロウアドレスに対応する選択制御回路５の強誘電体メモリ選択用トランジスタ３０および３１のみがオン状態になるので、入力したロウアドレスに対応する強誘電体メモリセルアレイブロック６２のみを選択して読出し動作を行うことが可能になる。これ以降の強誘電体メモリセルアレイブロック６２に対するデータの読出し動作は、上記第１実施形態による強誘電体メモリセルアレイに対するデータの読出し動作と同様である。

また、上記のスタンバイ状態から書込み動作を行う場合には、上記の読出し動作と同様にして、所定のロウアドレスに対応する強誘電体メモリセルアレイブロック６２のみを選択して書込み動作を行うことが可能な状態にする。その後、上記第１実施形態による強誘電体メモリセルアレイに対するデータの書込み動作と同様にして、第３実施形態による強誘電体メモリセルアレイブロック６２に対してデータの書込み動作を行う。

第３実施形態では、上記のように、強誘電体メモリセルアレイ２をトランジスタを有しない強誘電体メモリセル２５からなるクロスポイント型のメモリセルアレイにより構成するとともに、グローバルビット線ＧＢＬＴおよびＧＢＬＢと、ローカルビット線ＬＢＬＴおよびＬＢＬＢとからなる階層ビット線構造を有するように構成する場合において、センスアンプ６の共有化によるチップサイズの低減効果のみならず、メモリセルサイズの小型化によるチップサイズの低減効果も得ることができる。

また、第３実施形態では、選択制御回路５を用いて、選択された強誘電体メモリセルアレイブロック６２のローカルビット線ＬＢＬＴおよびＬＢＬＢをそれぞれグローバルビット線ＧＢＬＴおよびＧＢＬＢに接続することによって、階層ビット線構造を構成するグローバルビット線ＧＢＬＴおよびＧＢＬＢと、ローカルビット線ＬＢＬＴおよびＬＢＬＢとを選択的に接続するための回路を別途設ける必要がないので、回路構成を簡略化することができる。

また、第３実施形態では、強誘電体メモリセルアレイ２のグローバルビット線ＧＢＬＴおよびＧＢＬＢと、ＳＲＡＭセルアレイ１のビット線とを共用化することによって、強誘電体メモリセル２５に接続されるビット線が階層ビット線構造を有する場合にも、強誘電体メモリセルアレイ２のグローバルビット線ＧＢＬＴおよびＧＢＬＢと、ＳＲＡＭセルアレイ１のビット線とを個別に設ける必要がないので、強誘電体メモリセル２５に接続されるビット線が階層ビット線構造を有する場合の配線の数を減少させることができる。

第３実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。

（第４実施形態）
図７は、本発明の第４実施形態によるメモリの構成を説明するための等価回路図である。図７を参照して、本発明の第４実施形態によるメモリの構成について説明する。

第４実施形態では、強誘電体メモリセルアレイ２は、上記第３実施形態と同様、複数の強誘電体メモリセルアレイブロック７２に分割されているとともに、階層ビット線構造（図６参照）を有している。また、この第４実施形態では、上記第３実施形態と異なり、強誘電体メモリセル５５は、１つの強誘電体キャパシタ５６によって構成されている。また、第４実施形態では、強誘電体メモリセルアレイ２のグローバルビット線ＧＢＬＴがＳＲＡＭセルアレイ１のビット線としても機能する。また、第４実施形態では、強誘電体メモリセルアレイブロック７２にローカルビット線ＬＢＬＴが設けられているとともに、上記第３実施形態と異なり、ローカルビット線ＬＢＬＢは設けられていない。また、センスアンプ回路部４６ａは、上記第２実施形態によるセンスアンプ回路部４６ａ（図４参照）と同様に構成されている。ただし、センスアンプ回路部４６ａのｎチャネルトランジスタ４７および４８のゲートには、強誘電体メモリセルブロック選択信号ＢＬＫが入力される。また、選択制御回路部７５ａは、上記第２実施形態による選択制御回路部５ａ（図４参照）からＳＲＡＭ選択用トランジスタ２８および２９と、インバータ回路３２とを除いた構成を有している。ただし、強誘電体メモリ選択用トランジスタ３０およびｎチャネルトランジスタ４９のゲートには、強誘電体メモリセルブロック選択信号ＢＬＫが入力される。第４実施形態によるメモリの上記以外の構成は、上記第３実施形態によるメモリの構成と同様である。

次に、図７を参照して、第４実施形態によるメモリのＳＲＡＭセルアレイおよび強誘電体メモリセルアレイの読出し動作および書込み動作について説明する。

（ＳＲＡＭセルアレイの読出し動作および書込み動作共通）
第４実施形態によるメモリのＳＲＡＭセルアレイの読出し動作および書込み動作では、スタンバイ状態において、Ｌレベルの強誘電体メモリセルブロック選択信号ＢＬＫを各選択制御回路部６５ａの強誘電体メモリ選択用トランジスタ３０および３１のゲートに入力することにより、全ての強誘電体メモリ選択用トランジスタ３０および３１をオフ状態にする。これにより、ＳＲＡＭセルアレイ１の読出し動作および書込み動作の際にセンスアンプ回路部４６ａのビット線ＢＬＢおよびＢＬＴの電位と、グローバルビット線ＧＢＬＴおよびＧＢＬＢの電位とが変化する場合にも、その電位の変化は、ローカルビット線ＬＢＬＴに伝えられないので、強誘電体キャパシタ５６にディスターブが生じたり、強誘電体キャパシタ５６の保持するデータが破壊されるのが抑制される。第４実施形態によるＳＲＡＭセルアレイ１の上記以外の読出し動作および書込み動作は、上記第１実施形態によるＳＲＡＭセルアレイの読出し動作および書込み動作と同様である。

（強誘電体メモリセルアレイの読出し動作および書込み動作共通）
第４実施形態による強誘電体メモリセルアレイ２の読出し動作および書込み動作では、スタンバイ状態から、所定のロウアドレスに対応する強誘電体メモリセルアレイブロック７２のみを選択して書込み動作を行うことが可能な状態にするまでの動作は、上記第３実施形態による強誘電体メモリセルアレイの読出し動作および書込み動作と同様である。その後、上記第２実施形態による強誘電体メモリセルアレイのデータの読出し動作および書込み動作と同様にして、第４実施形態による強誘電体メモリセルアレイブロック７２に対してデータの読出し動作および書込み動作を行う。

第４実施形態では、上記のように、強誘電体メモリセルアレイ２を、１つの強誘電体キャパシタ５６によって構成され、トランジスタを有しない強誘電体メモリセル５５からなるクロスポイント型のメモリセルアレイにより構成するとともに、グローバルビット線ＧＢＬＴと、ローカルビット線ＬＢＬＴとからなる階層ビット線構造を有するように構成する場合において、センスアンプ６の共有化によるチップサイズの低減効果のみならず、メモリセルサイズの小型化によるチップサイズの低減効果も得ることができる。

第４実施形態による上記以外の効果は、上記第１〜第３実施形態による効果と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、ＳＲＡＭセルとクロスポイント型の強誘電体メモリセルとによりメモリを構成したが、本発明はこれに限らず、クロスポイント型の強誘電体メモリセルに代えて、クロスポイント型のＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）や、ＲＲＡＭ（ＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などを用いてもよい。また、ＳＲＡＭセルに代えて、ＤＲＡＭセルなどを用いてもよい。

また、上記実施形態では、選択制御回路をｎ型のＭＯＳトランジスタを用いて構成したが、本発明はこれに限らず、選択制御回路のｎ型のＭＯＳトランジスタの代わりに、ｎ型のＭＯＳトランジスタとｐ型のＭＯＳトランジスタとを組み合わせたＣＭＯＳ型トランスファゲートを用いてもよい。また、ｎ型のＭＯＳトランジスタの代わりに、ｐ型のＭＯＳトランジスタを用いて選択制御回路を構成してもよい。

上記第２および第４実施形態では、ビット線ＢＬＴおよびＢＬＢの容量のバランスをとるために、ｎチャネルトランジスタ４７に対応するようにｎチャネルトランジスタ４８を設けるとともに、ｎチャネルトランジスタ３０に対応するようにｎチャネルトランジスタ４９を設けたが、本発明はこれに限らず、センスアンプによりビット線ＢＬＴおよびＢＬＢの電位を比較して増幅する際に、ビット線ＢＬＴおよびＢＬＢ間の電位差がｎチャネルトランジスタ４７および３０の容量による影響を無視できる程度発生する場合には、ｎチャネルトランジスタ４８および４９は設けなくてもよい。

また、第３および第４実施形態では、ＳＲＡＭセルのビット線と、強誘電体メモリセルアレイのグローバルビット線とを共用化した例を示したが、本発明はこれに限らず、ＳＲＡＭセルのビット線と、強誘電体メモリセルアレイのグローバルビット線とを別々に設けてもよい。

本発明の第１実施形態によるクロスポイント型の強誘電体メモリセルアレイと、ＳＲＡＭセルアレイとを含むメモリの全体構成を示したブロック図である。図１に示した第１実施形態によるメモリのＳＲＡＭセルアレイ、強誘電体メモリセルアレイ、選択制御回路およびセンスアンプの構成を説明するための等価回路図である。図３は、ＳＲＡＭセルアレイおよび強誘電体メモリセルアレイの積層構造を示した断面図である。本発明の第２実施形態によるメモリの構成を説明するための等価回路図である。本発明の第３実施形態によるメモリの構成を説明するための等価回路図である。図５に示した第３実施形態によるメモリの階層ビット線構造を説明するための概略図である。本発明の第４実施形態によるメモリの構成を説明するための等価回路図である。

符号の説明

１ＳＲＡＭセルアレイ（第２メモリセルアレイ）
２強誘電体メモリセルアレイ（第１メモリセルアレイ）
５選択制御回路
６センスアンプ（読出／書込回路）
１８ＳＲＡＭセル（第２メモリセル）
２５、５５強誘電体メモリセル（第１メモリセル）
２６、２７、５６強誘電体キャパシタ（記憶手段）
６２、７２強誘電体メモリセルアレイブロック（第１メモリセルアレイ部分）
ＢＬＦＴ、ＢＬＦＢ強誘電体メモリ選択用ビット線（第１ビット線）
ＢＬＳＴ、ＢＬＳＢＳＲＡＭ選択用ビット線（第２ビット線）
ＢＬＴ、ＢＬＢビット線（第３ビット線）
ＧＢＬＴ、ＧＢＬＢグローバルビット線（第１主ビット線）
ＬＢＬＴ、ＬＢＬＢローカルビット線（第１補助ビット線）

Claims

複数の第１メモリセルを有する第１メモリセルアレイと、
前記第１メモリセルとは異なる種類の複数の第２メモリセルを有する第２メモリセルアレイと、
前記第１メモリセルアレイおよび前記第２メモリセルアレイとは別個に設けられ、前記第１メモリセルアレイおよび前記第２メモリセルアレイのいずれか一方の選択を制御する選択制御回路とを備えた、メモリ。
前記第１メモリセルアレイの前記第１メモリセルは、トランジスタを有しないとともに、ビット線とワード線との交点に配置された記憶手段を有する、請求項１に記載のメモリ。
前記第１メモリセルアレイの下方に、前記第２メモリセルアレイが積層するように形成されている、請求項２に記載のメモリ。
前記第２メモリセルアレイの第２メモリセルは、トランジスタを有している、請求項３に記載のメモリ。
前記第１メモリセルアレイの前記第１メモリセルに接続された第１ビット線と、
前記第２メモリセルアレイの前記第２メモリセルに接続された第２ビット線とをさらに備え、
前記選択制御回路は、前記第１ビット線および前記第２ビット線のうちの少なくとも前記第１ビット線の選択を制御する、請求項１〜４のいずれか１項に記載のメモリ。
前記第１メモリセルアレイおよび前記第２メモリセルアレイに対してデータの読み出しおよび書込みの少なくとも一方を行うための読出／書込回路をさらに備え、
前記読出／書込回路は、第３ビット線を含み、
前記選択制御回路は、前記第１ビット線および前記第２ビット線のうちの少なくとも前記第１ビット線を前記読出／書込回路の前記第３ビット線に接続する制御を行う、請求項５に記載のメモリ。
前記第１メモリセルアレイは、複数の第１メモリセルアレイ部分を含み、
前記第１ビット線は、各々の前記第１メモリセルアレイ部分毎に設けられた第１補助ビット線と、選択された前記第１補助ビット線と接続される第１主ビット線とを含み、
前記選択制御回路は、選択された前記第１メモリセルアレイ部分の前記第１補助ビット線を前記第１主ビット線に接続する機能も有する、請求項５または６に記載のメモリ。
前記第１主ビット線と前記第２ビット線とは、共用化されている、請求項７に記載のメモリ。