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Die Erfindung bezieht sich auf eine integrierte statische Speicherschaltung
mit einem äußeren und einem inneren Speiseknotenpunkt und einem zwischen den
genannten Knotenpunkten vorgesehenen Spannungswandler zum dem inneren
Speiseknotenpunkt Zuführen einer Spannung, die niedriger ist als die dem äußeren
Speiseknotenpunkt zugeführte Spannung, wobei die Speicherschaltung eine Matrix
reihen- und spaltenweise gegliederter und an die innere Speisespannung angeschlossener
Speicherzellen aufweist, wobei jede Speicherzelle in einer Spalte über einen
Zugriffstransistor an eine Bitleitung angeschlossen ist und wenn diese Zelle eine
logische "1" enthält, die genannte innere Speisespannung dem genannten
Zugriffstransistor zuführt, wobei die Gate-Elektroden der Zugriffstransistoren in jeder
Reihe mit einer Wortleitung verbunden sind.
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Eine integrierte Speicherschaltung der eingangs beschriebenen Art ist aus
EP-A-0 063 483 und IEEE International Solid-State Circuit Conference, den 17.
Februar 1987, Sitzung XIX: "High density SRAMs; A 256 K SRAM with On-chip
Power Supply Conversion", Seiten 252 253. Die aus den obengenannten
Veröffentlichungen bekannte integrierte Schaltung weist einen Spannungswandler auf
zur Umwandlung der dem äußeren Speisespannungsknotenpunkt zugeführten Spannung
in eine niedrigere Spannung, die der Speicherschaltung über den inneren
Speisespannungsknotenpunkt zugeführt wird. Ein derartiger Spannungswandler ist
erforderlich um die Transistoren dieser Speicherschaltung, beispielsweise in den
Speicherzellen, gegen die sog. "Hot-Elektron"-Effekte zu schützen, die bei Transistoren
in dem Sub-Mikronbereich auftreten, wenn die normale 5 Volt Standard-Speisespannung
derartigen Schaltungsanordnungen mit derartigen Transistoren zugeführt wird. Obschon
nun die Verwendung der niedrigeren Speisespannung das Auftreten von "Hot-Elektron"-
Effekten in den Sub-Mikrontransistoren vermeidet, bringt dies aber den nachteil mit
sich, daß die Speicherzelle an sich langsamer wird, was im wesentlichen ein
unerwünschter Effekt ist, der an sich wieder ausgeglichen werden kann, indem die
Transistoren in der Zelle etwas breiter gemacht werden.
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Es ist die Aufgabe der Erfindung, eine Speicherschaltung der eingangs
erwähnten Art zu schaffen, wobei die Verwendung der niedrigeren inneren
Speisespannung auf effektive Weise ausgenutzt wird um die Zuverlässigkeit zu
verbessern und um ebenfalls einen schnelleren Zugriff zu der Speicherschaltung zu
erzielen.
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Diese Aufgabe wird erfüllt durch die integrierte Speicherschaltung, die
das Kennzeichen aufweist, daß das Auslesen dadurch in Gang gesetzt wird, daß die
Bitleitungen auf eine zweite innere Speisespannung vorgeladen werden, d.h. die innere
Speisespannung weniger einer Schwellenspannung des Zugriffstransistors, der die
Speicherzelle mit der Bitleitung verbindet, und daß die innere Speisespannung der
selektierten Wortleitung zugeführt wird. Der obenstehende Verfahrensschritt für den
erfindungsgemäßen Speicher bedeutet, daß eine maximale Rauschmarge für die
Speicherzellen beibehalten wird und daß der logisch hohe Pegel in einer Speicherzelle
während eines Lesezyklus durch eine sehr niedrige Spannung an der Bitleitung nicht
zerstört werden kann.
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Eine bevorzugte Ausführungsform der erfindungsgemäßen integrierten
Speicherschaltung weist das Kennzeichen auf, daß die Transistoren, die von einer
Spaltenselektionsschaltung gesteuert werden zum selektiven Verbinden einer Bitleitung
und einer Nicht-Bitleitung mit einem Orts-Auslesebus mit Selektionssignalen gesteuert
werden, deren Maximalspannung der dem äußeren Speisespannungsknotenpunkt
zugeführten Spannung entspricht. Das auf diese Weise in den leitenden Zustand Bringen
der Spaltenselektionstransistoren mit den Selektionssignalen, deren Amplitude der
äußeren Speisespannung entspricht, bietet den Vorteil, daß im Fall eines plötzlichen
Spannungsabfalls an der äußeren oder inneren Speiseieitung dennoch die
Spaltenselektionstransistoren völlig in dem leitenden Zustand bleiben und auf diese
Weise Signalverlust vermieden wird.
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Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt
und werden im folgenden näher beschrieben. Es zeigen:
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Fig. 1 einen Teil der erfindungsgemäßen integrierten Speicherschaltung,
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Fig. 2a und 2b Spannung/Zeitdiagramme mehrerer in der
Schaltungsanordnung nach Fig. 1 auftretender signale,
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Fig. 3 eine Schaltungsanordnung zur Erzeugung innerer
Speisespannungen,
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Fig. 4 eine detaillierte Darstellung einer Speisespannungsregelschaltung
für eine Speicherschaltung nach der Erfindung,
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Fig. 5, 6 und 7 eine detaillierte Darstellung von Spannungsreglern für die
Regelschaltung nach Fig. 4, und
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Fig. 8 ein Spannung/Zeitdiagramm mehrerer in dem Spannungsregler nach
Fig. 7 auftretender Signale.
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In Fig. 1 ist ein Teil einer erfindungsgemäßen integrierten
Speicherschaltung dargestellt. Eine derartige Speicherschaltung weist eine Matrix
reihen und spaltenweise gegliederter Speicherzellen auf. In Fig. 1 ist nur eine Spalte 3
der Speicherschaltung dargestellt, wobei nur zwei Zellen MC3-1 und MC3-N der
ganzen Spalte 3 dargestellt sind. Eine erste dargestellte Speicherzelle MC3-1 ist an eine
Wortleitung WL1 angeschlossen, während eine N. Speicherstelle MC3-N, die in der
Figur dargestellt ist, an WLN angeschlossen ist. Mit der Wortleitung WL1 oder WLN
kann die Speicherzelle MC3-1 oder MC3-N über Zugriffstransistoren N7, N8 bzw. N9,
N10 an die Bitleitung BL3 bzw. die komplementäre oder sogenannte Nicht-Bitleitung
BLB3 anschließen. Die Bitleitung BL3 und die Nicht-Bitleitung BLB3 sollen über
Selektionstransistoren N3 und N4 an eine örtliche Lese-Schreibleitung RWB und an die
örtliche Nicht-Lese-Schreibleitung RWBB angeschlossen werden. Die Transistoren N3
und N4 werden von einem Selektionssignal gesteuert, das an die Spaltenselektionsleitung
Y3 angelegt wird. Das Spaltenselektionssignal an der Spaltenselektionsleitung Y3
betätigt zugleich die Vorladungs- und Ausgleichtransistoren P4, P5 und P6, wie
untenstehend noch näher erläutert wird. Mit Hilfe dieser Vorladungs- und
Ausgleichtransistoren kann das Bifleitungspaar BL3 und BLB3 bis zu demselben
Potential, und zwar bis zur inneren Speisespannung VDI, aufgeladen werden, die den
Source-Elektroden der PMOS-Transistoren P4 und P5 zugeführt wird. An die örtliche
Lese-Schreibleitung RWB und RWBB können außer dem Bitleitungspaar BL3 und BLB3
weitere Bitleitungspaare angeschlossen werden, wie in der Figur mit den
Bitleitungspaaren BL1, BLB1, BL2, BLB2 bis einschließlich BLM, BLBM dargestellt
ist. Die örtliche Lese-Schreibleitung ist an einen örtlichen Leseverstärker angeschlossen,
der die NMOS-Transistoren N5 und N6 aufweist, deren Source-Elektroden an eine
Gleichstromquelle I angeschlossen sind. An die örtliche Lese-Schreibleitung RWB und
RWBB ist weiterhin eine Entlade- und Ausgleichschaltung angeschlossen, die zwei
NMS-Transistoren N1 und N2 sowie einen PMOS-Transistor P1 aufweist. Die
Transistoren N1 und N2 sind einerseits an die Leitungen der örtlichen Lese-
Schreibleitung RWB und RWBB und andererseits an eine innere
Bitleitungsentladespannung VDIT angeschlossen. Die zwei NMOS-TransistorenN1 und
N2 werden von einem Ausgleichsignal EQ gesteuert, dessen Stärke maximal der extern
zuzuführenden Speisespannung VDD entspricht. Der Ausgleichtransistor P1 zwischen
der Lese-Schreibleitung RWB und der Nicht-Lese-Schreibleitung RWBB wird mit einem
Signal EQB gesteuert, das die invertierte Form des Signals EQ ist. Die örtliche Lese-
Schreibleitung RWB und RWBB ist weiterhin über eine Last mit der inneren
Speisespannung VDI verbunden, wobei diese Last in diesem Fall in Form zweier
PMOS-Transistoren P2 und P3 ausgebildet ist, deren Steuerelektroden an Masse liegen.
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Die Wirkungsweise der Teilschaltung nach Fig. 1 wird untenstehend
anhand der Fig. 2a und 2b näher erläutert. In Fig. 2a sind in vertikaler Richtung drei
Spannungspegel aufgetragen, und zwar VDD, VDI und VDIT, wobei die Spannung
VDD die extern zugeführte Speisespannung ist, die auf 5 V als Normwert eingestellt ist.
Die intern erzeugte Speisespannung für die Matrix der Speicherzellen ist VDI und liegt
auf etwa 3,5 Volt. Die dritte Spannung VDIT wird als Bitleitungsentladespannung
bezeichnet und liegt etwa im Absolutwert um eine Schwellenspannung VTH niedriger
als die innere Speisespannung VDI, wobei die Schwellenspannung VTH der
Schwellenspannung der Zugriffstransistoren N7, N8, N9, N10 entspricht, die eine
Speicherzelle mit der Bitleitung BL3 und der Nicht-Bitleitung BLB3 verbinden. Die
Verwendung einer inneren Speisespannung VDI, die niedriger ist als die externe
Speisespannung VDD ermöglicht es, die Selektionstransistoren N3 und N4 zum
Selektieren der Spalte 3, die an eine örtliche Lese-Schreibleitung RWB und RWBB
angeschlossen werden muß, mit Spaltenselektionssignalen anzusteuern, deren maximale
Amplitude VDD ist. Da die zu übertragenden Signale von der Bifleitung und der Nicht-
Btleitung BL3 bzw. BLB3 zu der örtlichen Leseleitung RWB und RWBB immer
unterhalb des maximalen Spannungswertes VDI liegen werden, werden die Transistoren
N3 und N4 immer leitend sein, so daß daran kein Verlust auftritt. Weiterhin werden
etwaige Spannungsschwankungen keinen Einfluß auf die Übertragung von Signalen
durch die Transistoren N4 und N3 haben. Ein hinzukommender Vorteil besteht darin,
daß diese Selektionstransistoren mit einer Spannung VDD angesteuert werden, die
wesentlich höher ist als die innere Speisespannung VDI, so daß es nun möglich ist, daß
nur ein einziger NMOS-Selektionstransistor N3 oder N4 in der Bitleitung ausreicht, statt
der üblichen Übertragungs-Gate-Schaltung, die aus einer Paaallelschaltung eines PMOS-
Transistors und einen NMOS-Transistors besteht. Die Übertlüssigkeit der PMOS-
Transistoren ermöglicht es, einen gedrängten Bau zu verwirklichen. Ein
hinzukommender Vorteil besteht darin, daß an der Stelle der PMOS-Transistoren, die
für die Übertragungs-Gate-Schaltungen verwendet wurden, nun PMOS-Transistoren zur
Vorladung des Bitleitungspaares BL3 und BLB3 vorgesehen werden können.
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Die Wirkung des in Fig. 1 dargestellten Teils der erfindungsgemäßen
Speicherschaltung ist bei einem Lesevorgang wie folgt. In dem stationären Zustand sind
die Bitleitung BL3 und die Nicht-Bitleitung BLB3 ebenso wie die Lese-Schreibleitung
RWB und RWBB bis zur inneren Speisespannung VDI aufgeladen. Beim Selektieren der
Spalte 3 durch das Selektionssignal an der Spaltenselektionsleitung Y3 werden die
Vorladungs- und Ausgleichtransistoren P4, P5 und P6 ausgeschaltet und die
Selektionstransistoren N3 und N4 werden eingeschaltet, so daß die Bitleitung BL3 und
die Nicht-Bitleitung BLB3 mit der Lese-Schreibleitung RWB bzw. der Nicht-Lese-
Schreibleitung RWBB verbunden sind. Beim Einschalten des Signals EQ werden der
PMOS-Transistor P1 und die NMOS-Transistoren N1 und N2 eingeschaltet, mit der
Folge, daß die Bitleitung BL3 und die Lese-Schreibleitung RWB ebenso wie die Nicht-
Bitleitung BLB3 und die Nicht-Lese-Schreibleitung RWBB über die Entladetransistoren
N1 und N2 auf die Spannung VDIT entladen werden. Danach wird mit einem
Wortselektionssignal an der Wortleitung WLN die Zelle MC3-N in der Spalte 3
selektiert, wonach die Informationssignale sich an der Bitleitung BL3 und an der Nicht-
Bitleitung BLB3 entwickeln können. Das Signal EQ wird abgeschaltet und das Signal
EQB eingeschaltet, wodurch die Entladetransistoren N1 und N2 und der
Ausgleichtransistor P1 gesperrt werden. Davon ausgehend, daß die Information in der
Speicherzelle MC3-N in der Spalte 3 an der Bitleitung BL3 ein hohes Signal führen
wird und an der Nicht-Bitleitung BLB3 ein niedriges Signal, wird das Potential unter
dem Einfluß des PMOS-Transistors P3 an der Lese-Schreibleitung RWB und an der
Bitleitung BL3 ansteigen.Das Potential an der Nicht-Bitleitung BLB und der Nicht-Lese-
Schreibleitung RWBB wird durch eine geeignete Bemessung des Transistors P2, N9 und
des NMOS-Transistors in der selektierten Speicherzelle nahezu stationär gehalten. Der
an die örtliche Lese-Schreibleitung RWB und RWBB angeschlossene Leseverstärker mit
den Transistoren N5 und N6 wird die Differenz der Spannung an der Leseleitung RWB
und der Nicht-Leseleitung RWBB detektieren und an der Datenleitung RB und RBB der
allgemeinen Leseleitung Informationssignale geben, die der in der selektierten
Speicherzelle MC3-N gespeicherten Information entspricht.
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Fig. 2b zeigt, wie die jeweiligen Spannung sich an den jeweiligen Punkten
der in Fig. 1 dargestellten Schaltungsanordnung als Funktion der Zeit verhalten in dem
Fall, wo nach einem Schreibzyklus ein Lesezyklus durchgeführt wird. In einem
Schreibzyklus sind die Selektionstransistoren N3 und N4 über ein Selektionssignal an
der Spaltenselektionsleitung Y3 in den leitenden Zustand gesteuert und auf gleiche
Weise ist in der dargestellten Spalte 3 eine gewünschte Zelle selektiert, in diesem Fall
die Zelle MC3-N, die über ein Selektionssignal an den Zigrifftransistoren N9 und N10
an die Nicht-Bitleitung BLB3 und die Bitleitung BL3 angeschlossen wird. Während des
Schreibzyklus ist das Signal EQB an der Steuerelektrode des Ausgleichtransistors P1
hoch und das Signal EQ an den Steuerelektroden der Entladetransistoren N1 und N2
niedrig, so daß die Informationssignale, die durch eine nicht dargestellte Pufferschaltung
der örtlichen Leseleitung mit den Leitungen RWB und RWBB aufgeprägt werden, nicht
gestört werden. Es wird vorausgesetzt, daß das Signal an der örtlichen Lese-
Schreibleitung RWB niedrig ist und an der örtlichen Nicht-Leseleitung RWBB hoch ist
und die Signale werden auf entsprechende Weise über die Transistoren N3 und N4 an
die Bitleitung BL3 und die Nicht-Bitleitung BLB3 weitergeleitet werden. Wird, wie in
Fig. 2b dargestellt, kurz nach diesem Schreibzyklus ein Lesezyklus durchgeführt, so
wird zunächst das Ausgleichsignal EQB niedrig gemacht und gleichzeitig wird das
Ausgleichsignal EQ hoch, wodurch die örtliche Lese-Schreibleitung RWB und RWBB
und das Bitleitungspaar BL3 bzw. BLB3 auf den Pegel gebracht werden, bei dem das
Reihenselektionssignal WLN noch immer niedrig ist. Sobald die örtliche Leseleitung
RWB und RWBB ebenso wie die Bitleitung BL3 und BLB3 auf den gewünschten Pegel
VDIT gebracht sind, wird das Reihenselektionssignal WLN hoch gemacht, so daß die
gewünschte Speicherzelle in der selektierten Spalte an die Bitleitungen angeschlossen
wird. Die Information in der Speicherzelle wird nun die Potentiale an der Bitleitung
BL3 und BLB3 beeinflussen. Nun wird unmittelbar das Ausgleichsignal EQ abgeschaltet
und das Nicht-Ausgleichsignal EQB eingeschaltet, so daß die Transistoren N1 und N2
ebenso wie der PMOS-Transistor P1 ausgeschaltet werden. Die Signale an der
Bitleitung BL3 und an der Nicht-Bitleitung BLB3, sowie an der örtlichen Leseleitung
RWB und RWBB werden sich nun entwickeln, wie bereits in Fig. 2a dargelegt wurde
und werden von den Leseverstärker mit den NMOS-Transistoren N5 und N6 detektiert.
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Fig. 3 zeigt eine Speiseschaltung zum Erzeugen der zu verwendenden
inneren Speisespannungen VDI und VDIT, die von der extern zuzuführenden
Speisespannung VDD, die auf 5 Volt genormt ist, abgeleitet werden. In Fig. 3 ist die
Speichermatrix der Speicherzellen ebenso wie die daran angeschlossenen peripheren
Schältungsanordnungen durch eine Kapazität CM und eine Stromquelle IL dargestellt,
welche die kapazitive Last der Speiseschaltung bzw. die gleichstromverbrauchende Last
darstellen. Die Stärke der Stromquelle IL kann in der Praxis schwanken und zwar von
einigen Zehn Mikroampere, wenn die Speichermatrix und die peripheren
Schaltungsanordnungen in der Bereitschaftsbetriebsart geschaltet sind, bis zu einigen
Zehn Milliampere in dem Fall, wo die Speicherschaltung und die peripheren
Schaltungsanordnungen durch Chip-Freigabe- und Lese-Schreibsignale CE- und R/W
aktiv geworden sind. Die in Fig. 3 dargestellte Speiseschaltung weist ungefähr eine
Detektions- und Regelschaltung auf, die zwei Teile 3a bzw. 3b aufweist und einen
PMOS-Transistor P31, der durch die Teilschaltung 3a gesteuert wird um an dem
Ausgang B der Speiseschaltung die innere Speisespannung VDI zu erzeugen. Der
PMOS-Transistor P31 wird je nach der von der Teilschaltung 3a detektierten Spannung
an dem Ausgang B ein- oder ausgeschaltet. Die Kapazität CM wird auf diese Weise als
Pufferkapazität verwendet. Die Spannungsschwankung an der Klemme B wird ± 100
mV betragen, so daß die Schaltungsanordnung 3A den PMOS-Transistor P31 in den
leitenden Zustand bringt, sobald die Spannung an der Klemme B ein gewünschtes
Potential unterschreitet, so daß die Kapazität CM aufgeladen wird, bis ein gewünschtes
maximales Potential an der Klemme B erreicht wird, was durch die Teilschaltung 3A
detektiert wird und wodurch der PMOS-Transistor ausgeschaltet wird. Dies wurde
bereits in einer älteren eingereichten, noch nicht veröffentlichten niederländischen
Patentanmeldung Nr. 8701472 der Anmelderin (PHN 12.161) beschrieben. Hat die
Spannung an der Pufferkapazität CM einen gewünschten maximalen Wert erreicht und
ist der PMOS-Transistor P31 ausgeschaltet, so wird über die Stromquelle IL die
Pufferkapazität CM entladen werden. Diese Enfladung wird bei einem bestimmten Wert
erlaubt, wonach der PMOS-Transistor P1 durch den Regler 3a wieder eingeschaltet
wird.
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Von der inneren Speisespannung VDI wird eine
Bitleitungsaufladespannung VDIT abgeleitet, die der Klemme C der in Fig. 3
dargestellten Schaltungsanordnung angeboten wird. Die Bitleitungsaufladespannung
VDIT entspricht dem Wert VDI-VT, wobei VT die Schwellenspannung der NMOS-
Zugriffstransistoren ist, mit denen die Speicherzellen (siehe Fig. 1) an die Bitleitung BL
und die Nicht-Bitleitung BLB gekoppelt sind. Die Bitleitungsaufladespannung VDIT
wird dadurch erhalten, daß ein NMOS-Transistor N1 mit dessen Drain an die externe
Speisespannung VDD angeschlossen wird, so daß an der Source desselben die
gewünschte Spannung VDIT entstehen kann. Jedoch bei jedem Lesezyklus, nicht
folgend auf einen Schreibzyklus, müssen die selektierte Bitleitung BL und Nicht-
Bitleitung BLB von der Spannung VDI bis zur gewünschten Spannung VDIT entladen
werden (siehe Fig. 2a Ausgleich-Entladesignal EQ ist hoch). Deswegen soll die
Kapazität C31, die zwischen Masse und der VDIT-Speiseleitung vorgesehen ist,
gegenüber den Kapazitäten, die durch die Bitleitungen BL und BLB gebildet werden,
relativ groß sein. Auch die RC-Zeitkonstante, die durch die Kapazität C31 und die dazu
parallelgeschaltete Last in Form eines mit der Gate und der Drain mit der Klemme C
gekoppelten NMOS-Transistors N32 bestimmt ist, soll jedoch auf die Zykluszeit des
Speichers abgestimmt sein. In dem Fall jedoch, wo "Address-skewing" angewandt wird,
wobei die Situation auftritt, in der jeweils ein anderes Bitleitungspaar selektiert wird
und jeweils wieder die Bitleitungspaare von Potential VDI auf das Potential VDIT
entladen werden müssen, wird die Spannung an der Klemme C die Grenze, die an die
Bitleitungsaufladespannung VDIT gestellt wird, überschreiten und zwar wegen der
wiederholten Ladungsverteilung zwischen den Bitleitungskapazitäten einerseits und der
Kapazität C31 andererseits. Zur Vermeidung des obengenannten Problems ist ein
Spannungsregler 3b vorgesehen, der einen NMOS-Transistor N33 in den leitenden
Zustand bringt, wenn die Spannung an der Klemme C zu hoch wird und eine
Entladestrecke für die Kapazität C31 bildet.
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In Fig. 4 ist detailliert die Speiseregelschaltung aus Fig. 3 dargestellt. Der
gesteuerte PMOS-Transistor 31 aus Fig. 3 ist hier als zwei PMOS-Transistoren P41 und
P42 ausgebildet, wobei P41 ein kleiner PMOS-Transistor ist, der jeweils eingeschaltet
wird, wenn der Speicher in einer Bereitschafts-Betriebsart arbeitet. Der zweite PMOS-
Transistor P42 ist ein relativ großer PMOS-Transistor, der eingeschaltet wird, wenn die
innere Speisespannung VDI zu niedrig ist und die integrierte Speicherschaltung mit dem
Chip-Freigabe-Steuersignal CE aktiviert ist. Die in Fig. 4 dargestellte
Schaltungsanordnung weist einen Bezugsspannungsgenerator RVG auf, der einem
Spannungsregler VC4-1 eine Bezugsspannung VCR anbietet, wobei dieser
Spannungsregler VC4-1 einem zweiten Spannungsregler VC4-2 eine Regelspannung
REG1 anbietet. Mit dieser Regelspannung REG1 wird ein Steuersignal PSML für den
kleinen PMOS-Transistor P41 erzeugt. Der Bezugsspannungsgenerator RVG liegt
zwischen der externen Speisespannung VDD und Masse. Der Spannungsregler VC4-1
erhält außer dem Bezugsspannungssignäl VCR auch noch die externe Speisespannung
VDD und die innere Speisespannung VDI. Der zweite Spannungsregler VC4-2 erhält
außer dem Regelsignäl REG1 ein Regelsignal REG2 und die Bitleitungsentladespannung
VDIT, ebenso wie zwei Steuersignale, und zwar das Chipfreigabesignal CE und ein
Testsignal TMT und ist selbstverständlich auch an die Speisespannung VDD
angeschlossen. Der Spannungsregler VC4-2 erzeugt zwei Steuersignale, von denen ein
erstes Steuersignal PSML den kleinen PMOS-Transistor P41 steuert und ein zweites
Steuersignal PBIG den relativ großen PMOS-Transistor P42 steuert. An die innere
Speisespannungsleitung VDI ist weiterhin ein dritter Spannungsregler VC4-3
angeschlossen, der die Bezugsspannung VCR erhält und die Bitleitungsentladespannung
VDIT. Die Bifleitungsentladespannung VDIT wird der Source des NMOS-Transistors
N31 entnommen, dessen Drain an die externe Speisespannung VDD und dessen Gate an
die innere Speisespannungsleitung VDI angeschlossen ist. Dieser Spannungsregler VC4-
3 erzeugt das zweite Regelsignal REG2, das dem zweiten Spannungsregler VC4-2
zugeführt wird. Untenstehend werden die jeweiligen Spannungsregler VC4-1, VC4-2
und VC4-3 ebenso wie die Bezugsspannungsquelle RVG näher erläutert.
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In Fig. 5 ist der Spannungsregler VC4-2 detailliert dargestellt. Der
Eingang, der die Regelspannung REG1 erhält, ist an einen ersten Inverter 15-1
angeschlossen, der am Ausgang das Steuersignal PMSL für den kleinen PMOS-
Transistor P41 (siehe Fig. 4) erzeugt. Die Steuersignale Chipfreigabe CE und das
Testsignal TMT werden über je zwei Inverter 15-2, 15-3 bzw. 15-4, 15-5 einer
Logikschaltung LS1 zugeführt, die ein UND-Gatter 5AND aufweist, ebenso wie ein
NICHT-ODER-Gatter 5NOR. Das UND-Gatter 5AND erhält das Ausgangssignal des
Inverters 15-3 sowie das Regeleingangssignal REG1. Der Ausgang des UND-Gatters ist
mit einem Eingang des NICHT-ODER-Gatters 5NOR verbunden, das an einem zweiten
Eingang das Ausgangssignal des Inverters 15-5 erhält. Das Ausgangssignal des NICHT-
ODER-Gatters 5 NOR ist das Signal PBIG, mit dem der große Transistor P42 aus Fig.
4 gesteuert wird. Der in Fig. 5 dargestellte Spannungsregler VC4-2 weist ein zweites
NICHT-ODER-Gatter 5NOR2 auf, das drei Eingänge hat, von denen ein erster ein
Regelsignal REG2 erhält, und wobei ein zweiter Eingang bzw. dritter Eingang das
Ausgangssignal der Inverter I5-2 bzw. I5-5 erhält. Der Ausgang des NICHT-ODER-
Gatters 5NOR2 steuert den Transistor N33, der auch ebenso wie der Lasttransistor N32
in Fig. 3 dargestellt ist. Es dürfte einleuchten, daß der Verbindungspunkt der Drain des
Transistors N33 und der Gate und Drain des Transistors N32 mit der Ausgangsklemme
VDIT verbunden sind. Weiterhin ist diese Ausgangsklemme VDIT über einen zweiten
Lasttransistor N52 und einen weiteren NMOS-Transistor N51 mit Masse verbunden.
Dieser letztgenannte NMOS-Transistor N51 wird durch den Ausgang des Inverters I5-3,
im wesentlichen also durch das Chipfreigabesignal CE gesteuert. Aus der dargestellten
Logikschaltung mit den Invertern I5-2 bis einschließlich I5-5 und mit der
Logikschaltung LS1, läßt sich herleiten, daß der PMOS-Transistor P42 (siehe Fig. 4)
leitend ist, wenn das Testsignal TMT logisch hoch ist, oder wenn das Regelsignals
REG1 und das Chipfreigabesignal CE beide den logischen Wert "hoch" haben. Der
NMOS-Transistor N33 zum Entladen der Speiseleitung VDIT ist leitend, wenn das
Signal REG2 sowie das Signal TMT logisch niedrig sind und das Chipfreigabesignal CE
logisch hoch ist.
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In Fig. 6 ist der Spannungsregler VC4-1 detailliert dargestellt. Die
Bezugsspannung VCR wird den Gates zweier PMOS-Transistoren P61 und P62
zugeführt, die einerseits an die externe Speisespannung VDD angeschlossen sind. Der
PMOS-Transistor P61 ist andererseits an zwei NMOS-Transistoren 6N1 und 6N2
angeschlossen, die in Reihe geschaltet sind. Der Transistor 6N1 erhält an dem Gate die
innere Speisespannung VDI. Der zweite NMOS-Transistor 6N2 erhält am Gate einen
Bruchteil der inneren Speisespannung VDI, wobei dieser Bruchteil durch die
Reihenschaltung der als Last geschalteten NMOS-Transistoren 6N3 und 6N4 und eine
Reihenschaltung aus weiteren als Widerstand wirksamen NMOS-Transistoren, die in
einem Block 6R dargestellt sind, bestimmt ist. Der Block 6R weist eine Reihenschaltung
aus mehreren NMOS-Transistoren auf, deren Gate jeweils mit der Speisespannung VDD
verbunden ist, was in der Figur durch eine einzige Verbindungsleitung 6G angegeben
ist. Die Reihenschaltung aus den Transistoren 6N1 und 6N2 ist über einen dritten
NMOS-Transistor 6N5 mit Masse verbunden, wobei von diesem Transistor das Gate an
der Speisespannung VDD liegt. Der Verbindungspunkt zwischen den Transistoren P61
und 6N1 ist mit dem Gate eines weiteren NMOS-Transistors 6N6 verbunden, dessen
Source mit der Drain des Transistors 6N5 verbunden ist, wobei die Drain dieses
Transistors 6N6 entweder unmittelbar oder über einen weiteren NMOS-Transistor 6C
mit der Drain des PMOS-Transistors 62 verbunden ist. Ein ggf. zwischengeschalteter
Transistor 6C hat ein Gate, das entweder mit der externen Speisespannung VDD oder
mit der Bezugsspannung verbunden ist, die etwas unterhalb dieser externen
Speisespannung VDD liegt. Ein derartiges Transistor 6C wird in denjenigen Bereichen
verwendet, in denen "Hot electron stress" an Transistoren mit einer Kanallänge im
Submikronbereich vermieden werden soll.Die Draln des PMOS-Transistors P62 ist über
drei reihengeschaltete Inverter I6-1, I6-2 und I6-3 mit den Gates zweier weiterer
NMOS-Transistoren 6N7 und 6N8 gekoppelt, die miteinander gekoppelt sind und die
parallel zu dem NMOS-Transistor 6N5 liegen. Der Ausgang des Inverters I6-3 liefert
die Regelspannung REG1, die der in Fig. 5 dargestellten Schaltungsanordnung zugeführt
wird. Die in Fig. 6 dargestellte Schaltungsanordnung ist im wesentlichen eine Schmitt-
Triggerschaltung, die einschaltet, wenn die innere Speisespannung VDI eine bestimmte
erste Schwelle unterschreitet und ausschaltet, wenn die innere Speisespannung VDI eine
bestimmte zweite Schwelle überschreitet. Das Signal REG1 ist logisch hoch, wenn das
Signal VDI die untere Schwelle unterschreitet oder wenn das Bezugssignal VCR einen
gegenüber der Speisespannung VDD zu niedrigen Pegel aufweist. Das Eingangssignal
am Inverter I6-1 ist dann logisch niedrig, was an dem Ausgang REG1 zu einem logisch
hohen Signal führt.
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In Fig. 7 ist ein detailliert dargestellter Spannungsregler VC4-3
gezeichnet. Die von dem Bezugsspannungsgenerator RVG erzeugte Spannung VCR wird
zwei PMOS-Transistoren 7P1 und 7P2 zugeführt, deren Sources mit der externen
Speisespannung VDD verbunden sind. Die Drain des PMOS-Transistors 7P1 ist mit
einer Reihenschaltung aus zwei NMOS-Transistoren 7N1 und 7N2 verbunden, wobei
der Transistor 7N1 die Entladespannung VDIT erhält. Das Gate des NMOS-Transistors
7N2 erhält einen Bruchteil dieser Bitleitungsentladespannung VDIT, wobei dieser
Bruchteil durch den Spannungsteiler bestimmt ist, der durch den als Last geschalteten
Spannungsteiler bestimmt ist, der durch den als Last geschalteten NMOS-Transistor
7N3 und einer durch 7R bezeichneten Kaskadenschaltung aus NMOS-Transistoren
gebildet ist. Die Gates der kaskodengeschalteten NMOS-Transistoren und der als Block
dargestellte Widerstand 7R sind mit der Speisespannung VDD verbunden, was durch die
Verbindungslinie 7C angegeben ist. Die Source des NMOS-Transistors 7N2 ist über
einen weiteren NMOS-Transistor 7N4 mit Masse verbunden. Das Gate des NMOS-
Transistors 7N4 ist mit der Speisespannung VDD verbunden. Die Drain des PMOS-
Transistors 7P2 ist über einen Kaskodentransistor 7C mit der Draln eines NMOS-
Transistors 7N5 verbunden, dessen Source wieder mit der Source des Transistors 7N2
verbunden ist. Das Gate des NMOS-Transistors 7N5 ist mit dem Knotenpunkt der Drain
des PMOS-Transistors 7P1 und des NMOS-Transistors 7N1 verbunden. Der in Fig. 7
dargestellte Transistor 7C hat dieselbe Funktion sie der in Fig. 6 dargestellte
Kaskodentransistor 6C. Über drei als Last geschaltete Transistoren 7N6, 7N7 und 7N8
ist die innere Speisespannung VDI dem Knotenpunkt der Transistoren 7N2, 7N4 und
7N5 zugeführt. Der Knotenpunkt des PMOS-Transistors 7P2 und des
Kaskodentransistors 7C ist mit einem Eingang einer Inverterschaltung 17-1 verbunden,
die mit zwei weiteren Invertern I7-2 und I7-3 in Reihe liegt, wobei der Ausgang des
Inverters I7-3 das Steuersignal REG2 liefert. Das Regelsignal REG2 ist niedrig, wenn
das Potential am Knotenpunkt der Transistoren 7P2 und 7C zu hoch ist. Dies bedeutet,
daß der NMOS-Transistor 7N5 nicht oder kaum leitend ist. Der Transistor 7N5 wird
weniger leitend, sobald die Spannung zwischen den Punkten 7-3 und 7-2 zu klein wird.
Dieser Spannungsunterschied zwischen den genannten Punkten nimmt ab, wenn die
Ladespannung VDIT zu hoch wird, wodurch die Transistoren 7N1 und 7N2 besser
leitend werden. Die Reihenschaltung aus den NMOS-Transistoren zwischen der
Eingangsklemme für das innere Signal VDI und Masse liefert eine Voreinstellung des
Punktes 7-2, weil es zwischen der inneren Speisespannung VDI und der Ladespannung
VDIT eine kopplung geben muß.
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Der in Fig. 4 dargestellte Bezugsspannungsgenerator RVG weist zum
Erzeugen der Bezugsspannung VCR eine Kaskodenschaltung von NMOS-Transistoren
auf, deren Gates an die externe Speisespannung VDD angeschlossen sind, wobei diese
Kaskodenschaltung in Reihe mit den als Last geschalteten PMOS-Transistoren liegt, die
zwischen der externen Speisespannungsklemme VDD und dem Ausgang VCR liegen.
Selbstverständlich ist die Kaskodenschaltung aus den NMOS-Transistoren zwischen der
Ausgangsklemme VCR und Masse vorgesehen. Damit die Bezugsspannung an der
Klemme VCR einstellbar ist, ist es möglich, zwischen der Speisespannung VDD und
der Ausgangsklemme VCR mehrere Gruppen von PMOS-Transistoren vorzusehen, die
alle als Last geschaltet sind, wobei dieser Anschluß über Sicherungen verwirklicht
worden ist, so daß durch die Tatsache daß eine oder mehrere Sicherungen schmelzen,
ein oder mehrere als Last geschaltete PMOS-Transistoren zwischen der externen
Speiseklemme und der Ausgangsklemme VCR ausgeschaltet werden. Auf ähnliche
Weise kann zwischen der Ausgangsklemme VCR und Masse eine Gruppe
parallelgeschalteter Kaskodenschaltungen von NMOS-Transistoren vorgesehen werden,
wobei über Sicherungen eine oder mehrere parallelgeschaltete Kaskodenschaltungen an
die Ausgangsklemme VCR angeschlossen sind. Durch Schmelzung einer oder mehrerer
der Sicherungenkönnen eine oder mehrere der Kaskodenschaltung von NMOS-
Transistoren ausgeschaltet werden. Auf die obenstehend beschriebene Weise ist ein
relativ genau programmierbarer Bezugsspannungsgenerator verwirklicht worden.
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In Fig. 8 sind mehrere Spannungen dargestellt, die in dem in Fig. 7
dargestellten Spannungsregler VC4-3 als Funktion der Zeit auftreten. Fig. 8 zeigt den
Verlauf der inneren Speisespannung VDI, die relativ konstant ist und den Verlauf der
Bitleitungsentladespannung VDIT, die, wie die Figur zeigt, in einer bestimmten
Situation eine Spannungsdifferenz mit der inneren Speisespannung VDI zur Größe der
Schwellenspannung VTN31 des Transistors N31 zeigt, wie in Fig. 3 dargestellt. Durch
die wiederholte Selektion der Bitleitungen in der Lesebetriebsaat kann jedoch die
Entladespannung VDIT in Richtung von VDI ansteigen, so daß die Differenzspannung
kleiner wird als die Schwellenspannung VTN31 zwischen der inneren Speisespannung
VDI einerseits und der Entladespannung VDIT andererseits, und nicht länger
gewährleistet werden kann. Weil die Entladespannung VDIT ansteigt, wird die
Spannung am Punkt 7-1 ansteigen, so daß die NMOS-Transistoren 7N1 und 7N2 (siehe
Fig. 7) leitend werden. Das Potential am Punkt 7-3, (d.h. an der Drain des PMOS-
Transistors 7p1) wird dadurch von 5 Volt abfallen bis unterhalb 1 Volt. Dadurch wird
der NMOS-Transistor 7N5 in der Sperrzustand geraten. Der Spannungsabfall am
Transistor 7N4, was durch die Spannung 7-2 angegeben ist, wird auch einigermaßen
verringern. Da jedoch der Transistor 7N5 nun nicht leitend ist, wird die Spannung am
Punkt 7-4 an dem Eingang des Inverters 17-1 zunehmen. Der Ausgang des Inverters I7-
3 wird dadurch niedrig werden, so daß das Regelsignal REG 2 über den
Spannungsregler VC4-2 den NMOS-Transistor N33 einschalten wird, wodurch die
Kapazität C31 (siehe Fig. 3) entladen wird, bis die Spannungsdifferenz zwischen der
inneren Speisespannung VDI und der Entladespannung VDIT wieder etwa der
Schwellenspannung VTN31 entspricht. Zu dem Zeitpunkt werden die Transistoren 7N1
und 7N2 wieder in den Sperrzustand geraten, so daß die Spannung am Punkt 7-3 (siehe
Fig. 7) zunehmen wird und der Transistor 7N5 in den leitenden Zustand gerät. Dadurch
wird die Spannung am Punkt 7-4 wieder stark abnehmen, so daß der NMOS-Transistor
N33 ausgeschaltet wird. Die Ladespannung VDIT liegt dann wieder in dem nahezu
gewünschten Abstand VTN31 von der inneren Speisespannung VDI.