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Die vorliegende Erfindung betrifft eine
Datenschreibschaltung, die mit einem nichtflüchtigen
Speicherzellentransistorarray verbunden ist, welche die Möglichkeit
verhindern kann, daß Daten irrtümlich in eine
Speicherzelle geschrieben werden.
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Eine Datenschreibschaltung 20, wie in Fig. 1 gezeigt
ist, wird üblicherweise für einen nichtflüchtigen
Speicher verwendet, wie z.B. ein EPROM. Das heißt, eine
Vielzahl von Speicherzellentransistoren des
freischwebenden Gatetyps MC besitzt Drains, die mit Bitleitungen
BL für ein Speicherzellenarray MA verbunden sind. Die
Datenschreibschaltung 20 und die Datenausleseschaltung
20 sind durch einen Bitleitungsauswähltransistor TBL
mit den Bitleitungen BL verbunden. Die
Datenschreibschaltung 20 besitzt einen MOS-Transistor 22, wie z.B.
einen N-Kanal-Transistor, der von einem
Schreibspannungsanschluß Vpp zu einer Bitleitung BL über den
Bitleitungsauswähltransistor TBL verbunden ist, der eine
Schreibsignalleitung WE besitzt, die mit dem Gate des
Transistors 22 verbunden ist.
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Die Arbeitsweise des nichtflüchtigen
Speicherzellentransistorarrays ist wie folgt.
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Es sei angenommen, daß eine Schreiboperation zu einem
Zeitpunkt durchgeführt wird, wenn das Datum "0" ist.
Wenn eine hohe Spannung Vpp an die Schreibsignalleitung
WE zu einem Schreibzeitpunkt angelegt ist, ist der
Schreibtransistor 22 EIN-geschaltet. Mit dem Transistor
22 in einem "EIN"-Zustand erhält eine Spannung auf der
Bitleitung BL für eine spezifische Reihe, die mit dem
Bitleitungsauswähltransistor verbunden ist, der durch
das Ausgangssignal des Spaltendecodierers ausgewählt
wird, den Pegel Vpp. Zu diesem Zeitpunkt ist eine
Spannung Vpp an die Wortleitung WL auf einer spezifischen
Spalte angelegt, die durch das Ausgangssignal des
Reihendecodierers ausgewählt ist, und daher ist die
Spannung Vpp an dieselbe Spalte angelegt, die mit der
Wortleitung WL auf den Steuerungsgates der
Speicherzellentransistoren MC verbunden ist. Folglich wird eine
Spannung Vpp über das Drain D und das Steuergate CG eines
ausgewählten spezifischen Speicherzellentransistors MC,
wie in Fig. 2 gezeigt ist, angelegt, wodurch verursacht
wird, daß ein großer Strom über das Drain und das
Source S (geerdet) desselben Transistors fließt. Heiße
Elektronen werden über den Kanalabschnitt und in ein
freischwebendes Gate FG durch die Spannung Vpp, die an
das Steuerungsgate CG angelegt ist, gezogen. Folglich
wird ein Datum "1" in die ausgewählte Speicherzelle
geschrieben.
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Wenn das "1"-Datum in die ausgewählte Speicherzelle
geschrieben ist, ist die Spannung Vpp nicht an die
Schreibsignalleitung WE angelegt, und der
Schreibtransistor 22 ist AUS-geschaltet.
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Mit dem Schreibtransistor 22, der in einem nichtaktiven
(AUS)-Zustand plaziert ist, wird nachteiligerweise
infolge einiger Effekte auf jenes Vpp-Spannungssystem ein
Rauschen erzeugt, und es tritt, falls zu diesem
Zeitpunkt der Rauschpegel den Pegel Vpp überschreitet, ein
Durchgriff bzw. "punch-through" im Transistor 22
infolge der Anwendung einer hohen Spannung über eine
Stehspannung hinaus auf jenen Transistor auf. Folglich wird
eine hohe Spannung fehlerhafterweise an jede Bitleitung
angelegt, welche als eine Last des Schreibtransistors
22 verbunden ist. Es sei angenommen, daß eine Spannung
Vpp an eine ausgewählte Spalte in dem Speicherarray MA
einer Speicherzellenarraymatrix angelegt ist. Selbst in
diesem Fall können die Speicherzellentransistoren,
deren Gates mit den "nicht ausgewählten" Spalten
verbunden sind, heiße Elektronen in ihren freischwebenden
Gates erzeugen, wenn eine hohe Spannung auf der
Bitleitung an die Drains der Speicherzellentransistoren
angelegt wird. Ein derartiges Ereignis erzeugt, wenn es
nahezu einmal auftritt, kein Risiko der
Dateninvertierung. Wenn jedoch ein derartiges Ereignis einige Male
wiederholt auftritt, kann die Dateninvertierung in der
Form eines "Schreib"-Fehlers auftreten.
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In dem Fall, wo in dem zuvor erwähnten EPROM der
Speicherzellentransistor verwendet wird, z.B. als ein Typ
eines Flags, tritt ein "Schreib-Fehler", der sich aus
dem Rauschen der Vpp-Spannung ergibt, teilweise infolge
einer kleinen Transistorlast auf, insbesondere des
Schreibtransistors 22.
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Es ist dementsprechend die Aufgabe der vorliegenden
Erfindung, einen nichtflüchtigen Speicher
bereitzustellen, der, auch wenn Rauschen in einem
Schreibspannungssystem auftritt, verhindern kann, daß eine hohe
Spannung nachteiligerweise in das Drain eines
Speicherzellentransistors über eine Datenschreibschaltung
eingespeist wird, und daher verhindern kann, daß ein
Schreibfehler bezogen auf den Speicherzellentransistor
auftritt.
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Um diese Aufgabe zu lösen, stellt die vorliegende
Erfindung einen nichtflüchtigen Speicher bereit, wie er in
Anspruch 1 spezifiziert ist.
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Ein nichtflüchtiger Halbleiterspeicher der vorliegenden
Erfindung umfaßt Bitleitungen, die mit den Drains der
Speicherzellentransistoren verbunden sind, eine
Datenschreibschaltung, die zwischen der Bitleitung und einer
Schreibschaltung verbunden ist und mindestens zwei
Schreib-MOS-Transistoren, die in einer seriellen Weise
verbunden sind, besitzt, und eine
Schreibfreigabe-Signalleitung, die gemeinschaftlich mit den Gates der
mindestens zwei Schreib-MOS-Transistoren verbunden ist.
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Falls Rauschen in dem Schreib-Spannungssystem erzeugt
wird, tritt ein Durchgriffseffekt in den jeweiligen
zugeordneten Transistoren mit geringerer
Wahrscheinlichkeit auf, da die zwei Transistoren in einer seriellen
Art verbunden sind. Auch wenn der Durchgriff in den
jeweils zugeordneten Transistoren auftritt, wird eine an
die Bitleitung anzulegende Spannung verringert, um so
die Wahrscheinlichkeit zu verringern, daß ein "Schreib-
Fehler" in den Speicherzellentransistoren auftritt.
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Diese Erfindung kann aus der folgenden ausführlichen
Beschreibung in Verbindung mit den beiliegenden
Zeichnungen besser verstanden werden, in welchen:
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Fig. 1 eine Schaltungsanordnung zeigt, in welcher
eine konventionelle Datenschreibschaltung
mit einem nichtflüchtigen
Halbleiterspeicherzellentransistorarray verbunden ist;
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Fig. 2 ein Modell des Speichertransistors, wie in
Fig. 1 gezeigt ist, zeigt; und
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Fig. 3 eine Schaltungsanordnung zeigt, in welcher
eine Datenschreibschaltung der vorliegenden
Erfindung mit einem nichtflüchtigen
Speicherzellentransistorarray verbunden ist.
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Ein Ausführungsbeispiel der vorliegenden Erfindung wird
unten mit Bezug auf die beiliegenden Zeichnungen
erklärt.
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Fig. 3 ist eine Schaltungsanordnung, in welcher eine
Datenschreibschaltung der vorliegenden Erfindung mit
einem nichtflüchtigen Speicherzellentransistorarray
verbunden ist. MA zeigt ein Speicherzellentransistorarray,
das Speicherzellentransistoren vom freischwebenden
Gatetyp besitzt, die in einer Matrixform angeordnet sind.
WL zeigt Wortleitungen für das
Speicherzellentransistorarray, welche jeweils mit den jeweiligen Gates der
Speicherzellentransistoren in derselben Spalte
verbunden sind. TB zeigt Bitleitungsauswähltransistoren (MOS-
Transistoren), von denen jeder in Reihe mit den
jeweiligen Bitleitungen verbunden ist. 10 und 21 sind eine
Datenschreibschaltung bzw. eine Datenausleseschaltung,
welche jeweils mit der entsprechenden Bitleitung über
einen entsprechenden Bitleitungsauswähltransistor
verbunden sind. WE zeigt eine
Schreibfreigabe-Signalleitung.
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In der vorliegenden Erfindung beinhaltet die
Datenschreibschaltung 10 mindestens zwei Schreibtransistoren
11 und 12, z.B. N-Kanal-MOS-Transistoren, die in einer
seriellen Art mit den Gates der Schreibtransistoren
verbunden sind, die gemeinsam mit der
Schreibfreigabe-Signalleitung WE verbunden sind. Ein MOS-Transistor 13,
z.B. ein N-Kanal-MOS-Transistor, der zum
Kurzschlußschalten verwendet wird, ist zwischen einem Knoten der
erwähnten Schreibtransistoren und einem Masseanschluß
verbunden. Ein Signal auf der Schreibfreigabe-Leitung
WE wird als ein invertiertes Signal dem Gate des
Transistors 13 über eine Invertierungsschaltung 14 zugeführt.
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In der zuvor erwähnten Schaltung wird mit einem
Schreibdatum als "0" eine Schreibspannung Vpp an die
Schreibfreigabe-Signalleitung WE angelegt, und die
Schreibtransistoren 11 und 12 sind EIN-geschaltet. Zu diesem
Zeitpunkt ist der Transistor 13 zum Kurzschlußschalten
durch das Ausgangssignal ("0"-Pegel) der
Invertierungsschaltung 14 AUS-geschaltet, und daher wird die
Spannung Vpp der Bitleitungsseite über die
Schreibtransistoren 11 und 12 zugeführt. Zu diesem Zeitpunkt ist die
Spannung Vpp an eine spezifische Bitleitung über den
Auswähltransistor TBL, der durch das Ausgangssignal des
Spaltendecodierers ausgewählt ist, und an die
Wortleitung für die spezifische Spalte durch ein
Ausgangssignal des Reihendecodierers angelegt. Folglich ist ein
spezifischer Speicherzellentransistor ausgewählt und
eine Spannung Vpp ist an das Drain und das Gate des
ausgewählten Speicherzellentransistors angelegt, um es zu
ermöglichen, daß ein "0" -Datum darin eingeschrieben
wird.
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Mit dem Schreibdatum als "1" wird ein Pegel eines
Signals auf der Schreibfreigabe-Signalleitung WE "0" und
die Schreibtransistoren 11 und 12 sind AUS-geschaltet.
Zu diesem Zeitpunkt ist der Transistor 13 zum Kurz
schlußschalten durch das Ausgangssignal der
Invertierungsschaltung 14 EIN-geschaltet.
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Angenommen, daß, wenn die Datenschreibschaltung 10 sich
in einem nichtaktiven Zustand befindet, eine
Rauschspannung auf dem Vpp-Spannungssystem wegen diesem oder
anderen Effekten erzeugt wird, und daß sich zu diesem
Zeitpunkt
der Schreibtransistor 11 auf der
Vpp-Spannungsanschlußseite einem "Durchgriff" auf den Empfang einer
hohen Spannung unterzieht. Da in diesem Fall der
Transistor 13 EIN-geschaltet ist, wird eine Ladung auf dem
Knoten der Transistoren 11 und 12 zu einem
Masseanschluß entladen. Daher erfährt der andere Transistor 12
auf der Bitleitungsseite keinen Durchgriff, wobei auf
diese Weise verhindert wird, daß eine hohe Spannung
unnötigerweise der Bitleitungsseite zugeführt wird.
Folglich wird es möglich, einen "Schreibfehler" vom
Auftreten bezüglich der Speicherzelle zu verhindern.
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Obwohl in dem zuvor erwähnten Ausführungsbeispiel der
Transistor 13 zum Kurzschlußschalten zwischen dem
Knoten der Schreibtransistorgruppe und einem Masseanschluß
verbunden ist, um es zu ermöglichen, daß der
"Durchgriff", falls er erzeugt wird, durch einen
Masseanschlußkurzschlußpfad gelangt, müssen mindestens zwei
Schreibtransistoren in einer seriellen Weise anstelle
der Verwendung des Transistors 13 verbunden werden, so
daß eine Bitleitungsspannung zum Zeitpunkt eines
"Durchgriffs" verringert werden kann, d.h., daß der
"Schreibfehler" des Speicherzellentransistors verhindert werden
kann.