DE3881261T2

DE3881261T2 - Phasenverriegelter Datendetektor.

Info

Publication number: DE3881261T2
Application number: DE88102731T
Authority: DE
Inventors: James Arthur Bailey
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-04-20
Filing date: 1988-02-24
Publication date: 1993-12-02
Anticipated expiration: 2008-02-25
Also published as: JPS63263936A; EP0287776A3; EP0287776A2; EP0287776B1; US4750193A; DE3881261D1; JPH0681129B2

Description

Diese Erfindung bezieht sich auf phasenverriegelte Datendetektorschaltungen einschließlich phasenverriegelter Schleifenschaltungen zur Phasenausrichtung von Takt- und Datenpulsen.
Bisherige phasenverriegelte Detektorschaltungen verwenden eine monostabile Multivibratorschaltung, deren Pulsbreite der des Spannungsoszillators gleicht. Bei gleichen Pulsbreiten tritt das Registrieren einer "1" in der Dateneingabe auf der ansteigenden Kante des spannungsgesteuerten Oszillatorpulses auf, während die Phasenregistrierung auf der fallenden Kante stattfindet. Um einen kleinen Feststatus-Phasenfehler aufrechtzuerhalten, ist es bei Schaltungen der bisherigen Technologie notwendig, daß die Pulsbreite des monostabilen Multivibrators dynamisch eingestellt wird, um der Pulsbreite des spannungsgesteuerten Oszillators angepaßt werden zu können, wenn der Oszillator seine Frequenz bei sich ändernder Steuerspannungseingabe ändert. Praktische Anwendungen der bisherigen Technologie erfordern, daß sowohl die Nennfrequenz des spannungsgesteuerten Oszillators und die Pulsbreite des monostabilen Multivibrators sorgfältig gesteuert oder bereits bei der Herstellung eingestellt werden, um einen kleinen Feststatus-Phasenfehler aufrechtzuerhalten.
Bei vielen Schaltungen der bisherigen Technologie erzeugt die verwendete Korrekturlogik ein "Totband" mit einem Phasenfehler von nahezu Null. Dies tritt dann ein, wenn der Unterschied in der Phase zwischen dem einzelnen Multivibratorpuls und dem Taktpuls nicht die Einstellzeit der Korrekturlogik überschreitet. Während einer solchen Totbandzeit wird kein Korrektursignal erzeugt. Dies führt bei Verwendung in phasenverriegelten Datendetektoren in den Schaltungen zu einem "Zittern".
Eine Untersuchung der bisherigen Technologie führte zu folgenden Referenzdokumenten:
US-A-4 017 806 an Rogers;
US-A-4 105 946 an Ikeda;
US-A-4 112 383 an Burgert;
US-A-4 121 172 an Garde;
US-A-4 134 081 an Pittaro;
US-A-4 229 823 an Thomson, et al;
US-A-4 437 072 an Asami; und
US-A-4 246 545 an Reisfeld.
Das U.S.-Patent 4,246,545 an Reisfeld bezieht sich lediglich insofern auf die vorliegende Anwendung, als es eine phasenverriegelte Schleife beschreibt, die auf ein Datensignal reagiert und die die oben beschriebene bisherige Technologie darstellt.
Die übrigen Patente enthalten zwar phasenverriegelte Schaltungen, führen jedoch entweder eine andere Funktion aus oder verwenden völlig verschiedene Technologien zur Ausführung der Funktion.
Entsprechend bietet die vorliegende Erfindung einen Datendetektor, der einem kodierten lauf längenbegrenzten Datensignal, wie dies in Anspruch 1 beschrieben wird, Taktinformationen entnimmt.
Kurz, eine Anordnung der nachfolgend beschriebenen Erfindung enthält einen Datendetektor zur Entnahme von Taktinformationen in kodierten lauflängenbegrenzten Datensignalen. Der Datendetektor enthält eine Steuerschleife, bestehend aus einem Phasendetektor, einer Ladepumpe, einer Filter- und Pufferschaltung hierfür sowie einen spannungsgesteuerten Oszillator, der entsprechend den Steuersignalen vom Phasendetektor eingestellt wird. Der Datendetektor enthält einen monostabilen Multivibrator mit dualem Ausgang, der eine Ausgabe Q2 aufweist, die für den Übergang vom niedrigen zum hohen Status die Hälfte der Dauer des Ausgangs Q1 benötigt. Folglich ist die Ausgabe Q2 gegenüber der Ausgabe Q1 um die Hälfte der Dauer der Pulsbreite von Q1 verschoben und erscheint in Phase mit dem entnommenen Taktsignal, wenn sich die Schleife in einem verriegelten Modus befindet.
Bei dieser Anordnung ist eine variable Pulsbreite, ein spurverfolgender monostabiler Multivibrator sowie eine präzise Steuerung oder Einstellung der Pulsbreite des monostabilen Multivibrators oder die spannungsgesteuerte Nennfrequenz des Oszillators überflüssig. Dies wird dadurch erreicht, daß der monostabile Pulsvibrator, der zwei Ausgabepulse erzeugt, mit der führenden Kante des zweiten Ausgabepulses versehen wird, der genau nach der Hälfte des ersten Durchlaufs des Ausgangspulses auftritt. Die Schaltung ist vorteilhaft, weil dieses Pulsverhältnis leicht durch Schaltungen erzielt werden kann, die unter Verwendungen von integrierten Schaltungen oder anderen Verfahren hergestellt wurden, und erfordert keine nachfolgende Einstellung zum Zeitpunkt der Herstellung. Außerdem ist diese Anordnung deshalb vorteilhaft, weil die resultierende Korrekturlogik kein "Totband" mit dem damit verbundenen Zittern in der spannungsgesteuerten Oszillatorausgabe erzeugt, wie dies in vielen Schaltungen unter Verwendung der bisherigen Technologie der Fall ist.
Die vorliegende Erfindung wird anhand von Beispielen unter Bezugnahme auf die zuvor beschriebene Anordnung und unter Verweis auf die beiliegenden Zeichungen näher erläutert, wobei gilt:
Figur 1 ist eine schematische Darstellung der Anordnung;
Figur 2 ist ein Wellenformdiagramm, welches für die Beschreibung der Anordnung in Figur 1 nützlich ist;
Figur 3 ist ein Schaltungsdiagramm eines monostabilen Multivibrators mit dualem Ausgang, wie er im Phasendetektor von Figur 1 verwendet wird;
Figur 4 ist ein Wellenformdiagramm, welches für die Beschreibung der Operation der Schaltung in Figur 3 nützlich ist;
Figur 5 ist eine schematische Darstellung eines Konvertierers Rückkehr-zu-Null-Daten/Nicht-Rückkehr-zu-Null-Daten; und
Figur 6 ist eine Wellenform, welches für die Beschreibung der Operation des Datenkonvertierers in Figur 5 nützlich ist.
Unter Bezugnahme auf die Zeichnungen und insbesondere auf Figur 1 wird anschließend auf schematische Weise eine Form des phasenverriegelten Schleifendatendetektors, der in Übereinstimmung mit der Erfindung angeordnet wurde, beschrieben. Das System umfaßt einen monostabilen Multivibrator 12 mit dualem Ausgang, eine Ladepumpe, die gewöhnlich mit der Ziffer 14 bezeichnet wird, einen Filter 16, eine Pufferschaltung 18 und einen spannungsgesteuerten Oszillator 20. Diese Elemente sind in einer Steuerschleife vom Typ II angeordnet, die ein Dateneingabe- Terminal 21, ein Takt-Terminal 23 und ein Datenausgabe-Terminal 22 umfaßt.
Das Dateneingabe-Terminal ist über einen Leiter 24 an den Einstell-Verriegelungseingang des Multivibrators 12 angeschlossen. Die Neueinstellung des Multivibrators ist eine interne Schaltung, die nicht in Figur 1 dargestellt ist, die jedoch unter Verweis auf Figur 3 an späterer Stelle beschrieben wird. Die Ausgabe Ql des Multivibrators ist über den Leiter 27 als Eingabe an jeden der Gates 29 und 30, wie dies dargestellt ist, angeschlossen. Die Ausgabe Q2 des Multivibrators ist über den Leiter 26 an das Datenausgabe-Terminal angeschlossen. Das logische Gate 29, welches ein AND-Gate umfaßt, empfängt eine weitere Eingabe, die den nicht ausgegebenen Takt des spannungsgesteuerten Oszillators über den Leiter 31 miteinschließt. Das AND-Gate 30 empfängt eine zweite Eingabe über den Leiter 32, die die Taktausgabe des spannungsgesteuerten Oszillators miteinschließt.
Die Ausgabe des Gate 29 wird durch den Leiter 35 als Aufladesignal an das Aufladeelement einer standardmäßigen Ladepumpe 38 angeschlossen. Auf ähnliche Weise wird die Ausgabe des Gate 30 durch den Leiter 36 als Entladesignal an das Entladeelement eines Ladepumpeneleinents 39 angeschlossen.
Das heißt, wenn an Leiter 35 ein positives Signal vorhanden ist, empfängt das Kondensatorelement in Filter 16 über das Element 38 und den Leiter 41 in konventioneller Weise einen Ladestrom. Wenn folglich ein positives Signal von Gate 30 in Leiter 36 vorhanden ist, so wird das Filterkondensatorelement über den Leiter 41 und das Entladeelement 39 der Ladepumpe entladen. Die in Filter 16 vorhandene Spannung wird über eine Pufferschaltung 18 und einen Leiter 42 geleitet, um an den spannungsgesteuerten Oszillator 20 eine Steuersignaleingabe liefern zu können. Der spannungsgesteuerte Oszillator umfaßt einen standardmäßigen spannungsgesteuerten Oszillator mit einer sich in Übereinstimmung mit dem Steuersignal ändernden Taktfrequenz.
Der Phasendetektor liefert Steuersignale an die Ladepumpenschaltung, um zu bewirken, daß Ladung an den Filter geliefert wird oder daß dem Filter Ladung entnommen wird, wobei die Erzeugung der Steuersignale auf der Grundlage des Taktstatus zum Zeitpunkt der Ausgabe Q1 des monostabilen Multivibrators erfolgt.
Wir beziehen uns nun auf Figur 2. Wenn die Taktausgabe gering ist, wird ein Aufladesignal erzeugt. Andererseits gilt, daß, wenn der Takt hoch ist, ein Entladesignal erzeugt wird. Eine Phasenverriegelung tritt dann auf, wenn Lade- und Entladesignal dieselbe Dauer aufweisen. Das bedeutet, daß der Takt während eines monostabilen Multivibratorpulses Q1 genausoviel Zeit im hohen wie im niedrigen Status verbringt. Folglich tritt die Verriegelung ein, wobei der Taktpuls zu einem Zeitpunkt beginnt, der der Hälfte der Pulsbreite der monostabilen Multivibratorausgabe Q1 entspricht. Dieser Verriegelungszustand ist einzigartig und besonders dazu geeignet, die Schaltung für die Datenregistrierung im beschriebenen System verwendbar zu machen. Diese einzigartige Eigenschaft resultiert aus der Verwendung eines monostabilen Multivibrators, der die beiden Ausgaben Q1 und Q2 erzeugt, wobei die Ausgabe Q2 genau die Hälfte der Dauer einer Ausgabe Ql benötigt, um vom niedrigen in den hohen Status zu wechseln. Folglich ist die Ausgabe Q2 gegenüber der Ausgabe Q1 um die Hälfte der Dauer der Pulsbreite von Q1 verschoben und erscheint daher in Phase mit dem Taktsignal, wenn die Schleife verriegelt ist.
Wir beziehen uns nun auf Figur 3. Es wird eine bestimmte Schaltung für einen monostabilen Multivibrator mit dualer Ausgabe, wie er in Figur 1 als Element 12 dargestellt ist, beschrieben. Dieselbe Numerierung wird in Figur 3 verwendet, um entsprechende in Figur 1 dargestellte Elemente zu bezeichnen. Eine Dateneinheit in Termina1 21' wird vom Leiter 24' an den Einstelleingang einer Einstellungs-/Neueinstellungs-Verriegelung angeschlossen. Der Neueinstellungseingang der Verriegelung wird durch den Leiter 95 an den Ausgang eines Spannungskomparators 94 angeschlossen. Die Ausgabe Q der Verriegelung wird durch den Leiter 27' an den Eingang des logischen Gate 29 (nicht dargestellt) angeschlossen. Die Ausgabe eines Spannungskomparators 93 wird durch den Leiter 26' an das Datenausgabe-Terminal (nicht dargestellt) angeschlossen.
Die Ausgabe der Verriegelung 51 ist über einen Leiter 52, einen Widerstand 53 und den Leiter 54 an den Kollektor des Transistors T1 angeschlossen. Der Kollektor des Transistors T1 wird durch den Leiter 55 an die Basis von T1 angeschlossen. Der Emitter des Transistors T1 wird durch den Leiter 56 an ein Referenz-Terminal 57 angeschlossen. Die Basis des Transistors T1 wird ebenfalls durch den Leiter 58 an die Basis des Transistors T2 angeschlossen. Der Kollektor des Transistors T2 wird durch den Leiter 61 und die Widerstände 62 und 63 an den Leiter 27' angeschlossen. Der Emitter des Transistors T2 wird durch den Leiter 59 an ein Referenz-Terminal 57 angeschlossen.
Eine Diode 65 verbindet den gemeinsamen Punkt des Widerstands 62, 63 an den Kollektor des Transistors T3. Ein Leiter 66 verbindet den Kollektor von T2 mit der Basis des Transistors T3, und ein Leiter 67 verbindet den Emitter von T3 mit dem Referenz- Terminal 57.
Der Kollektor von T3 ist ebenfalls durch den Leiter 70 mit der Basis des Transistors T4 verbunden. Eine positive Spannungsreferenz 74 ist durch den Leiter 73 und den Widerstand 72 an die Basis von T4 angeschlossen; und die Referenz 74 ist ebenfalls durch den Leiter 75 an den Kollektor von T4 angeschlossen. Der Emitter von T4 ist durch den Leiter 77 an den Kollektor von T5 und durch den Leiter 79 an den negativen Eingang des Spannungskomparators 93 angeschlossen.
Die Basis des Transistors T5 wird an eine Stromsinkreferenzquelle 76 angeschlossen und der Emitter von T5 wird über einen Widerstand 78 an die Referenz 57 angeschlossen. Ein Leiter 83 verbindet die Basis von T5 mit der Basis des Transistors T7.
Die Referenz 74 wird durch den Leiter 81 an den Leiter des Transistors T6 und durch einen Widerstand 80 an die Basis von T6 angeschlossen. Der Emitter von T6 wird durch die Widerstände von R1 und R2 an den Kollektor von T7 angeschlossen. Der Emitter von T7 wird durch einen Widerstand 82 an die Referenz 57 angeschlossen. Der gemeinsame Verbindungspunkt wird durch den Leiter 86 an den positiven Eingang des Komparators 93 angeschlossen. Der Kollektor von T7 wird durch den Leiter 87 an den positiven Eingang des Komparators 94 angeschlossen. Der Emitter von T4 wird durch den Leiter 79 und den Leiter 88 ebenfalls an den negativen Eingang des Komparators 94 angeschlossen. Der negative Eingang des Komparators 94 wird durch einen Zeitgeberkondensator ebenfalls an die Referenz 57 angeschlossen.
Die in Figur 3 dargestellten Komponenten führen die folgenden Funktionen aus: Die Verriegelung 51 zeichnet positive Datenübergänge auf und zeigt an, daß sich ein Ausgabepuls im Ablauf befindet. Die Transistoren TI, T2 und T3 bilden einen Differential/Einzelende-Konverter, um ein Signal für das Schalten von T4 zu erzeugen. Der Transistor T4 lädt den Zeitgeberkondensator neu auf, wenn dieser sich im Ein-Status befindet. Der Transistor T5 erzeugt einen konstanten Strom, der den Zeitgeberkondensator mit einer einheitlichen Geschwindigkeit entlädt, sobald der Transistor T4 ausgeschaltet wird.
Die Transistoren T6 und T7 erzeugen eine Spannungsreferenz, die in Übereinstimmung mit der Spannung des Zeitgeberkondensators im voll aufgeladenen Status liegt. Die Widerstände R1 und R2 erzeugen Spannungsreferenzen für die Erzeugung des Pulses Q2 und des Neueinstellungssignals. R1 und R2 besitzen Werte, so daß die Spannung von R1 gleich der Hälfte der Spannung vom Emitter von T6 an den Widerstand R1 ist. Unter Bezugnahme auf die Figuren 3 und 4 gilt, daß, wenn ein Signaldatenimpuls eine ansteigende Kante erstellt, sich die Verriegelungsausgabe ändert und den Einstellstatus annimmt (Q1 = 1).
Dies bewirkt, daß T4 von T1, T2 und T3 ausgeschaltet wird. Wenn T4 aus ist, beginnt die Spannung Vc, sich durch die konstante Stromsenkung, die von T5 erzeugt wird, zu entladen. Wenn Vc unter Vr2 sinkt, schaltet der Spannungskomparator 93 in den 1- Status. Wenn Vc weiterhin fällt und unter den Wert von Vr1 gerät, geht der Spannungskomparator 94 in den 1-Status, was dazu führt, daß das Neueinstellungssignal gleich 1 ist. Das resultierende Neueinstellungssignal, das an die Verriegelung 51 angelegt wird, bewirkt, daß die Verriegelung zum Neueinstellungsstatus (Q1=0) zurückkehrt. Wenn die Neueinstellungsverriegelung neu eingestellt ist, befindet sich T4 erneut im Ein-Status, was dazu führt, daß die Spannung des Zeitgeberkondensators exponential ansteigt und gleich der Emitterspannung von T6 ist. Weil die Spannung Vr2 die Hälfte der Emitterspannung von T4 und Vr1 beträgt, wechselt die Ausgabe Q2 bei der Hälfte des Pulses Ql vom Status 0 zum Status 1.
Dies ist das wesentliche Element des Schaltungsablaufs, der das System in die Lage versetzt, in der beschriebenen Weise zu funktionieren. Wir beziehen uns nun auf die Figuren 5 und 6. Der übrige Ablauf des Systems wird durch eine Beschreibung des Konverters RZ-Daten/NRZ-Daten, der in Figur 5 dargestellt ist, verständlich.
In Figur 5 werden Elemente, die ähnlichen Elementen in Figur 1 entsprechen, durch ''Ziffern angezeigt. Die Ausgabe Q2 des monostabilen Multivibrators 12 mit dualer Ausgabe, der in Figur 1 dargestellt ist, wird also in Figur 5 durch die Ziffer 26'' dargestellt. Entsprechend wird die Taktausgabe 23 des spannungsgesteuerten Oszillators 20 in Figur 1 durch die Ziffer 23'' in Figur 5 bezeichnet. Andernfalls stellt Figur 5 einen Flip-Flop 101, einen Flip-Flop 102 und einen Flip-Flop 103 dar. Diese Flip-Flops sind standardmäßige Flip-Flops mit einer D oder Dateneingabe und einer Takteingabe. Flip-Flop 101 besitzt eine Ausgabe Q und eine Ausgabe , und die Flip-Flops 102 und 103 werden nur mit der Ausgabe Q dargestellt, die sich in der Schaltung befindet. Genauer gesagt, das Signal Q2 ist durch den Leiter 26'' an die Takteingabe des Flip-Flop 101 angeschlossen. Die Ausgabe des Flip-Flop 101 ist durch den Leiter 106 an die Eingabe D des Flip-Flop 101 angeschlossen. Die Ausgabe Q des Flip-Flop 101 ist durch den Leiter 107 an die Eingabe D des Flip-Flop 102 angeschlossen. Das Taktsignal ist durch den Leiter 23'' über ein Inverter-Gate 108 und die Leiter 110, 111 an die Takteingabe des Flip-Flop 102 angeschlossen. Das Taktsignal ist ebenfalls über Leiter 110, 112 an die Takteingabe des Flip-Flop 103 angeschlossen. Die Ausgabe Q des Flip-Flop 102 ist durch den Leiter 114 an die Eingabe D des Flip-Flop 103 und durch die Leiter 114, 116 an den Eingang einer ausschließlichen OR- Schaltung angeschlossen. Die Ausgabe Q des Flip-Flop 103 ist durch den Leiter 117 an den anderen Eingang der ausschließlichen OR-Schaltung 104 angeschlossen. Der Ausgang der ausschließlichen OR-Schaltung ist durch den Leiter 118 an das NRZ-Daten-Terminal 120 angeschlossen.
Nachfolgend wird anhand der Figuren 5 und 6 der Betrieb des Konverters RZ-Daten/NRZ-Daten wie folgt beschrieben:
Die Schaltung 100 konvertiert die Eingangs-RZ-Daten (Q2) in zwei Schritten in NRZ-Daten. Im ersten Schritt, der durch Flip-Flop 101 ausgeführt wird, wird die RZ-Dateneingabe in NRZI-Daten konvertiert. Im zweiten Schritt, der durch die verbleibenden logischen Schaltungen ausgeführt wird, werden die NRZI-Daten von der Ausgabe von Flip-Flop 101 in NRZ-Daten konvertiert. In der nachfolgenden Beschreibung wird zuerst die RZ/NRZI-Konversion und anschließend der NRZI/NRZ-Konverter beschrieben.
Ein positiver Übergang auf dem Signal Q2 bewirkt, daß die Daten, die am Eingang des Daten-Flip-Flop 101 vorhanden sind, zum Ausgang QF1 auf den Leiter 107 übertragen werden. Gleichzeitig ändert sich der Status der Inversionsausgabe des Flip-Flop 101 (nicht QF1) und wird zum Umkehrwert der Daten, die am Dateneingang vorhanden sind. Weil die Inversionsausgabe von FF1 (nicht QF1) an den Dateneingang des Flip-Flop 101 angeschlossen ist, wechseln sofort nach dem positiven Übergang von Eingabe Q2 die Daten am Eingang des Flip-Flop 101 zum Umkehrwert des vorhergehenden Status der Dateneingabe.
Das Ergebnis ist, daß bei jedem positiven Übergang von Eingabe Q2 sich der Status der Ausgabe QF1 von Flip-Flop 101 ändert und zum Umkehrwert seines vorhergehenden Status wird. Üblicherweise wird dies als eine digitale geteilt-durch-zwei-Schaltung bezeichnet. Weil die Eingabe Q2 RZ-Daten darstellt, besteht die Wirkung des Flip-Flop 101 und seiner Anschlüsse darin, die RZ- Dateneingabe am Ausgang des Flip-Flop 101 in NRZI-Daten zu konvertieren.
NRZI-Daten von Flip-Flop 101 werden an den Dateneingang von Flip-Flop 102 gekoppelt. Die Takteingabe von Flip-Flop 102 ist das umgekehrte Signal von CLOCK, welches durch den spannungsgesteuerten Oszillator erzeugt wird, der in Figur 1 dargestellt ist. Dieses Signal CLOCK befindet sich nominal in Phase, so daß eine ansteigende Kante von CLOCK mit einer ansteigenden Kante auf Q2 zusammenfällt. Folglich entspricht eine ansteigende Kante auf Q2 einer abfallenden Kante am Takteingang des Flip-Flop 102. Die Inversion des Signals CLOCK erfolgt durch den logischen Inverter 108. Weil es sich beim F1ip-Flop 102 um einen an der positiven Kante ausgelösten Daten-Flip-Flop handelt (wie bei den Flip-Flops 101 und 103), werden die NRZI-Daten am Eingang des Flip-Flop 102 an dessen Ausgang an der ansteigenden Kante seines Takteingangs oder an der abfallenden Kante der Eingabe CLOCK übertragen. Wenn sich die NRZI-Daten seit der letzten abfallenden Kante von CLOCK geändert haben, dann ändert sich der Status der Ausgabe des Flip-Flop 102 ebenfalls. Der Gesamteffekt des Flip-Flop 102 besteht darin, daß von der vorhergehenden abfallenden Kante von CLOCK bis zur gegenwärtigen abfallenden Kante von CLOCK ein "Taktfenster" erzeugt wird. Der Flip-Flop 103 zeichnet, erneut an der abfallenden Kante von CLOCK, lediglich den vorhergehenden Status des Flip-Flop 102 auf. Wenn seit der letzten abfallenden Kante von CLOCK kein Übergang am NRZI-Dateneingang stattgefunden hat, so sind die Ausgaben der beiden Flip-Flops 102 und 103 dieselben. Das bedeutet, daß die Eingaben an das ausschließliche OR-Gate 104 gleich sind (beide sind "1" oder "0"). Die Ausgabe von Gate 104 ist daher "0", was einen NRZ-Datenwert von "0" darstellt. Umgekehrt heißt das, wenn seit der letzten abfallenden Kante von CLOCK ein Übergang auf den NRZI-Daten stattgefunden hat, dann sind die Ausgaben der Flip-Flops 102 und 103 gegenteilig. Dieser Zustand erzeugt am NRZ-Datenausgang eine "1".
Die Erfindung wurde insbesondere in bezug auf eine bevorzugte Anordnung beschrieben; es ist jedoch zu berücksichtigen, daß zahlreiche Änderungen in der Ausführung und in den Einzelheiten auftreten können, ohne daß sich der Anwendungsbereich dieser Ansprüche dadurch ändert.
Solche abweichenden Anordnungen enthalten beispielsweise eine Verzögerungszeile, die die erforderlichen Ausgaben des monostabilen Multivibrators mit dualer Ausgabe erzeugt.

Claims

1. Ein Datendetektor zur Entnahme von Taktinformationen aus einem kodierten, lauflängenbegrenzten Datensignal, welches folgendes enthält:

ein Schaltungsmittel (12) für den Empfang eines Zurück-zu-Null- Datensignals und welches einen ersten Puls (Q1) mit fixierter Breite als Reaktion auf jeden positiven Übergang des Datensignals erzeugt;

ein variables Frequenzoszillatormittel (20) zur Erzeugung eines Taktsignals;

ein Ladepumpenmittel (14) für den Vergleich einer Phase des Taktsignals mit der Phase des ersten Pulses mit fixierter Breite, dem Schaltungsmittel, dem variablen Frequenzoszillatormittel und der Ladepumpe, die in einer Steuerschleife angeordnet ist und ein Oszillatorsteuersignal erstellt, um die Frequenz des Oszillatormittels in Abhängigkeit von darin enthaltenen positiven und negativen Fehlern zu variieren;

dadurch charakterisiert, daß das Schaltungsmittel an einem Ausgabe-Terminal außerhalb der genannten Steuerschleife ebenfalls einen zweiten Puls (Q2) mit fixierter Breite liefert, wobei dieser zweite Puls einen positiven Übergang aufweist, der in dem Moment auftritt, wenn der erste Puls mit fixierter Breite genau die Mitte erreicht hat;

wobei der zweite Puls mit fixierter Breite ein Datensignal enthält, welches mit dem Taktsignal in Phase synchronisiert ist.

2. Ein Datendetektor in Übereinstimmung mit Anspruch 1, wobei das Schaltungsmittel einen monostabilen Multivibrator (12) mit dualer Ausgabe enthält, der eine Ausgabe Q1, die als erster Puls mit fixierter Breite dient, und eine Ausgabe Q2, die den beschriebenen zweiten Puls mit fixierter Breite liefert, aufweist.

3. Ein Datendetektor in Übereinstimmung mit Anspruch 2, wobei der erste Puls (Q1) mit fixierter Breite als Ausgabe an jedes einzelne eines Paares logischer Gates (29, 30) geliefert wird, um an das Ladepumpenmittel Auflade- bzw. Entladesignale zu liefern.

4. Ein Datendetektor in Übereinstimmung mit Anspruch 3, der außerdem eine Feedback-Schaltung vom variablen Frequenz-Oszillator zu einem der logischen Gates 30 enthält, um dorthin ein Taktsignal zu liefern.

5. Ein Datendetektor in Übereinstimmung mit allen vorhergehenden Ansprüchen, der außerdem folgendes umfaßt:

ein Konverterschaltungsmittel (101) für die Konvertierung des RZ-Datensignals in ein NRZI-Datensignal, und

ein Taktschaltungsmittel (102) zur Bildung eines Taktfensters für den zweiten Puls mit fixierter Breite, der die Konversion des Rückkehr-zu-Null-Datensignals in ein NRZI-Signal ermöglicht.