DE3879323T2 - Dünnschicht-MOS-Transistor mit zwei Gate-Elektroden, die gegenüber der halbleitenden Schicht liegen. - Google Patents
Dünnschicht-MOS-Transistor mit zwei Gate-Elektroden, die gegenüber der halbleitenden Schicht liegen.Info
- Publication number
- DE3879323T2 DE3879323T2 DE88113531T DE3879323T DE3879323T2 DE 3879323 T2 DE3879323 T2 DE 3879323T2 DE 88113531 T DE88113531 T DE 88113531T DE 3879323 T DE3879323 T DE 3879323T DE 3879323 T2 DE3879323 T2 DE 3879323T2
- Authority
- DE
- Germany
- Prior art keywords
- gate electrode
- gate
- mos transistor
- insulating layer
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Description
- Die vorliegende Erfindung betrifft einen Dünnfilm-MOS-Transistor mit einem Paar Gateelektroden, die sich über den Kanalbereich des Transistors gegenüberstehen.
- Aus Electronics, 58 (1985) , September, Nr. 36, Seite 14 ist ein Dünnfilm-MOS-Transistor bekannt, der folgendes aufweist:
- - eine ersten Gateelektrode;
- - eine zweiten Gateelektrode, die der ersten Gateelektrode gegenübersteht; und
- - eine aktive Halbleiterschicht, die zwischen der ersten und der zweiten Gateelektrode ausgebildet ist und einen Sourcebereich, einen Drainbereich und einen Kanalbereich festlegt;
- - wobei der Kanalbereich zwischen dem Source- und dem Drainbereich festgelegt ist und der ersten Gateelektrode über eine erste isolierende Schicht gegenübersteht und der zweiten Gateelektrode über eine zweite isoliereden Schicht gegenübersteht.
- Bei diesem MOS-Transistor aus dem Stand der Technik weisen die zwei sich einander gegenüberstehenden Gateelektroden dieselbe Länge auf, jedoch hält die zweite Gateelektrode einen kürzeren Abstand zum Kanalbereich ein als die erste Gateelektrode, da die zweite isolierende Schicht dünner ist als die erste isolierende Schicht. Der Artikel gibt keine Information dahingehend, weswegen verschiedene Dicken der isolierenden Schichten gewählt sind. Beide Gateelektroden sind länger als der Kanalbereich, d. h. sie überlappen teilweise den Sourcebereich und den Drainbereich. Dies erhöht parasitäre Kapazitäten zwischen den Gateelektroden und dem Source- und dem Drainbereich. Derartige Kapazitäten erniedrigen die Arbeitsgeschwindigkeit des Transistors.
- US-A-4,422,090 beschreibt einen sehr ähnlichen Dünnfilm- MOS-Transistor. Der Hauptunterschied besteht darin, daß die zwei Gateelektroden einander nicht über ihre gesamten Längen gegenüberstehen, sondern daß die zweite Gateelektrode einen Mittelabschnitt aufweist, der vom Kanalbereich über eine zweite isolierende Schicht beabstandet ist, und zusätzlich einen sourceseitigen Abschnitt aufweist, der von der aktiven Schicht über die Sourceelektrode und die zweite isolierende Schicht beabstandet ist, und einen drainseitigen Abschnitt aufweist, der von der aktiven Schicht über die Drainelektrode und die zweite isolierende Schicht beabstandet ist. Der Mittelabschnitt weist eine gewisse Gatelänge auf, die kürzer ist als die Gesamtlänge der zweiten Gateelektrode. Nur innerhalb dieser Gatelänge übt die zweite Gateelektrode Gatefunktion aus. Der Abstand des Mittelabschnitts der zweiten Gateelektrode vom Kanalbereich ist derselbe wie der Abstand der ersten Gateelektrode vom Kanalbereich. Die Länge dieses Mittelabschnitts ist kürzer als die Länge der ersten Gateelektrode. Jedoch ist die Gesamtlänge der zweiten Gateelektrode, d. h. die Länge, die den Sourceabschnitt, den Mittelabschnitt und den Drainabschnitt überdeckt, größer als die Länge der ersten Gateelektrode. Die erste Gateelektrode überlappt den Drain- und den Sourcebereich, was zu den oben diskutierten Nachteilen führt.
- Der Erfindung liegt die Aufgabe zugrunde, einen Dünnfilm- MOS-Transistor mit einem Paar Gateelektroden anzugeben, die einander über die aktive Schicht gegenüberstehen, welcher Transistor niedrige parasitäre Kapazitäten zwischen den Gateelektroden und dem sourcebereich und/oder dem Drainbereich aufweist.
- Der erfindungsgemäße Transistor weist die oben aufgelisteten Merkmale des Transistors aus dem Stand der Technik auf und ist dadurch gekennzeichnet, daß
- - die zweite Gateelektrode nicht mit dem Sourcebereich und dem Drainbereich überlappt;
- - die Gatelänge der ersten Gateelektrode kürzer ist als die Gatelänge der zweiten Gateelektrode; und
- - die aktive Halbleiterschicht in Selbstausrichtung mit der zweiten Gateelektrode steht.
- Da die erste Gateelektrode kürzer als die zweite ist und da die zweite für Selbstausrichtung des Source- und des Drainbereichs sorgt, ist garantiert, daß die erste Gateelektrode den Sourcebereich und/oder den Drainbereich nicht überlappt. Offensichtlich sorgt dies für kleine parasitäre Kapazitäten zwischen der ersten Gateelektrode und dem Sourcebereich und/oder dem Drainbereich.
- Gemäß einer bevorzugten Verbesserung des erfindungsgemäßen Transistors ist die Dicke der zweiten isolierenden Schicht so gewählt, daß sie geringer ist als diejenige der ersten isolierenden Schicht. Diese Anordnung der Gateelektroden relativ zur aktiven Schicht wird bevorzugt, um den Eingangskapazitätspegel entsprechend dem bei einem MOS-Transistor vom Einzelgatetyp zu halten. Dies wird dadurch erzielt, daß die durch die erste Gateelektrode erzeugte Eingangskapazität dadurch klein gemacht wird, daß ein größerer Abstand zur aktiven Schicht eingestellt wird.
- Die vorliegende Erfindung wird aus der folgenden, detaillierten Beschreibung und aus den beigefügten Zeichnungen für das bevorzugte Ausführungsbeispiel der Erfindung noch besser verständlich werden, die jedoch nicht dazu verwendet werden sollen, die Erfindung auf das besondere Ausführungsbeispiel zu beschränken, sondern die nur zur Erläuterung und zum Verständnis dienen.
- Die Figur zeigt einen Querschnitt durch einen Dünnfilm-MOS- Transistor gemäß dem bevorzugten Ausführungsbeispiel der Erfindung.
- In der Zeichnung ist ein erfindungsgemaßer Dünnfilm-MOS- Transistor allgemein durch das Bezugszeichen "1" bezeichnet. Der MOS-Transistor 1 weist ein aus Quarz bestehendes Substrat 2 auf. Eine Gateelektrode 3 aus polykristallinem Silizium ist auf dem Quarzsubstrat 2 ausgebildet. Die Gateelektrode 3 aus polykristallinem Silizium wird nachfolgend als "erste Gateelektrode" bezeichnet. Ein isoliernder Film 4 aus Siliziumdioxid (SiO&sub2;) ist auf der Oberfläche des Quarzsubstrates und über der Gateelektrode 3 aus polykristallinem Silizium ausgebildet.
- Eine aktive Schicht 5 aus einer Halbleiterschicht ist auf der Oberfläche der isolierenden Schicht 4 aus Siliziumdioxid aufgebracht. Beim dargestellten Ausführungsbeispiel ist die aktive Halbleiterschicht 5 aus polykristallinem Silizium durch Abscheidung aus der Dampfphase und einen anderen geeigneten Prozeß hergestellt. Die Dicke der aktiven Halbleiterschicht 5 liegt im Bereich von weniger als 100 nm oder ist gleich 100 nm.
- Obwohl das dargestellte Ausführungsbeispiel des Dünnfilm- MOS-Transistors polykristallines Silizium verwendet, um die aktive Halbleiterschicht auszubilden, kann jedes andere für diesen Zweck geeignete Material verwendet werden, um die aktive Halbleiterschicht auszubilden. Z. B. kann monokristallines Silizium statt des polykristallinen Siliziums verwendet werden, um die aktive Halbleiterschicht auszubilden.
- Beim dargestellten Ausführungsbeispiel ist die aktive Halbleiterschicht 5 als Schicht vom p-Typ ausgebildet. Eine Dotierung vom n+-Typ ist in beiden Längsendbereichen der aktiven Halbleiterschicht eindotiert, um einen Sourcebereich 5A und einen Drainbereich 5B zu bilden.
- Eine Gateisolierschicht 6 und eine Gateelektrode 7 sind auf der aktiven Halbleiterschicht 5 ausgebildet. Die Gateelektrode 7 wird nachfolgend als "zweite Gateelektrode" bezeichnet. Die Gateisolierschicht 6 ist aus Siliziumdioxid gebildet. Andererseits ist die zweite Gateelektrode 7 aus polykristallinem Silizium gebildet. Diese Gateisolierschicht 6 aus Siliziumdioxid und die zweite Gateelektrode 7 aus polykristallinem Silizium sind auf der aktiven Halbleiterschicht 5 in Ausrichtung zur ersten Gateelektrode 3 aus polykristallinem Silizium angeordnet. Wie es aus der Zeichnung erkennbar ist, ist die Dicke der Gateisolierschicht 6 aus Siliziumdioxid geringer als diejenige der isolierenden Schicht 4. Daher ist der Abstand zwischen der zweiten Gateelektrode 7 aus polykristallinem Silizium und der gegenüberstehenden Fläche der aktiven Halbleiterschicht 5 auf einen kleineren Wert eingestellt als zwischen der ersten Gateelektrode 3 aus polykristallinem Silizium und der gegenüberstehenden Oberfläche der aktiven Halbleiterschicht 5. Infolgedessen wird die Arbeitsfunktion der zweiten Gateelektrode 7 aus polykristallinem Silizium größer als diejenige der ersten Gateelektrode 7 aus polykristallinem Silizium.
- Insoweit die Elektronenbeweglichkeit betroffen ist, kann ein gleicher Abstand zwischen den Gateelektroden und der aktiven Schicht zu einer Wirkung führen, die mit der des dargestellten Ausführungsbeispiels übereinstimmt. Jedoch ist die dargestellte Anordnung der Gateelektroden relativ zur aktiven Schicht aus den oben genannten Gründen bevorzugt.
- Zusätzlich weist der MOS-Transistor 1 eine isolierende Schicht 8 und Aluminiumelektroden 9A und 9B für äußere Anschlüsse auf. Die Aluminiumelektroden 9A und 9B sind jeweils mit dem Sourcebereich 5A bzw. dem Drainbereich 5B der aktiven Halbleiterschicht verbunden.
- Das dargestellte Ausführungsbeispiel weist weiterhin eine neue Geometrie auf, die einfaches Ausrichten der ersten und der zweiten Gateelektrode 3 und 7 aus polykristallinem Silizium zuläßt. Beim dargestellten Ausführungsbeispiel weist die zweite Gateelektrode 7 aus polykristallinem Silizium eine Gatelänge l&sub2; auf. Andererseits weist die erste Gateelektrode 3 aus polykristallinem Silizium eine Gatelänge l&sub1; auf, die kleiner ist als die Gatelänge l&sub2; der zweiten Gateelektrode 7 aus polykristallinem Silizium.
- Bei der Herstellung wird die aktive Halbleiterschicht 5 in Selbstausrichtung mit der ersten Gateelektrode 7 aus polykristallinem Silizium hergestellt. Daher kann, selbst wenn die erste und die zweite Gateelektrode 3 und 7 aus polykristallinem Silizium jeweils mit ihrer Mitte gegeneinander versetzt sind, die erste Gateelektrode aus polykristallinem Silizium unter der zweiten Gateelektrode aus polykristallinein Silizium und unterhalb des Bereichs (Kanalbereich) zwischen dem Sourcebereich 5A und dem Drainbereich 5B der aktiven Halbleiterschicht 5 gehalten werden.
- Daher ist die erste Gateelektrode 3 aus polykristallinem Silizium nie in einer Position angeordnet, in der sie dem Source- oder dem Drainbereich 5A bzw. 5B teilweise oder ganz gegenübersteht. Dies minimiert parasitäre Kapazitäten, die zwischen der ersten Gateelektrode aus polykristallinem Silizium und dem Source- oder dem Drainbereich erzeugt werden. Daher können die Elementeigenschaften des MOS-Transistors auf akzeptierbarem Wert gehalten werden.
- Da die dargestellte Geometrie keine besondere Genauigkeit bei der Herstellung erfordert, wird darüber hinaus die Herstellung eines solchen MOS-Transistors einfacher, mit deutlich hoher Ausbeute.
Claims (1)
1. Dünnfilm-MOS-Transistor (1) mit:
- einer ersten Gateelektrode (3);
- einer zweiten Gateelektrode (7) , die der ersten
Gateelektrode gegenübersteht; und
- einer aktiven Halbleiterschicht (5), die zwischen der
ersten und der zweiten Gateelektrode ausgebildet ist und einen
Sourcebereich (5A) , einen Drainbereich (5B) und einen
Kanalbereich festlegt;
- wobei der Kanalbereich zwischen dem Source- und dem
Drainbereich festgelegt ist und der ersten Gateelektrode über
eine erste isolierende Schicht (4) gegenübersteht und der
zweiten Gateelektrode über eine zweite isoliereden Schicht
(6) gegenübersteht;
dadurch gekennzeichnet, daß
- die zweite Gateelektrode nicht mit dem Sourcebereich (5A)
und dem Drainbereich überlappt;
- die Gatelänge (l&sub1;) der ersten Gateelektrode (3) kürzer ist
als die Gatelänge (l&sub2;) der zweiten Gateelektrode (7); und
- die aktive Halbleiterschicht (5) in Selbstausrichtung mit
der zweiten Gateelektrode (7) steht.
-2. Dünnfilm-MOS-Transistor (1) nach Anspruch 1, dadurch
gekennzeichnete, daß die zweite isolierende Schicht (6)
dünner ist als die erste isolierende Schicht (4).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62209816A JPS6453460A (en) | 1987-08-24 | 1987-08-24 | Mos transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3879323D1 DE3879323D1 (de) | 1993-04-22 |
DE3879323T2 true DE3879323T2 (de) | 1993-09-30 |
Family
ID=16579090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE88113531T Expired - Lifetime DE3879323T2 (de) | 1987-08-24 | 1988-08-19 | Dünnschicht-MOS-Transistor mit zwei Gate-Elektroden, die gegenüber der halbleitenden Schicht liegen. |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0304824B1 (de) |
JP (1) | JPS6453460A (de) |
KR (1) | KR970011766B1 (de) |
CA (1) | CA1315421C (de) |
DE (1) | DE3879323T2 (de) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4984040A (en) * | 1989-06-15 | 1991-01-08 | Xerox Corporation | High voltage thin film transistor with second gate |
US4984041A (en) * | 1989-07-28 | 1991-01-08 | Xerox Corporation | High voltage thin film transistor with second control electrode |
US5173753A (en) * | 1989-08-10 | 1992-12-22 | Industrial Technology Research Institute | Inverted coplanar amorphous silicon thin film transistor which provides small contact capacitance and resistance |
JPH0824193B2 (ja) * | 1990-10-16 | 1996-03-06 | 工業技術院長 | 平板型光弁駆動用半導体装置の製造方法 |
US5420048A (en) * | 1991-01-09 | 1995-05-30 | Canon Kabushiki Kaisha | Manufacturing method for SOI-type thin film transistor |
JP3254007B2 (ja) | 1992-06-09 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 薄膜状半導体装置およびその作製方法 |
US5461250A (en) * | 1992-08-10 | 1995-10-24 | International Business Machines Corporation | SiGe thin film or SOI MOSFET and method for making the same |
US5777364A (en) * | 1992-11-30 | 1998-07-07 | International Business Machines Corporation | Graded channel field effect transistor |
JPH07302912A (ja) | 1994-04-29 | 1995-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP4076648B2 (ja) | 1998-12-18 | 2008-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP4008133B2 (ja) | 1998-12-25 | 2007-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
US6576202B1 (en) | 2000-04-21 | 2003-06-10 | Kin-Chung Ray Chiu | Highly efficient compact capacitance coupled plasma reactor/generator and method |
US6982460B1 (en) | 2000-07-07 | 2006-01-03 | International Business Machines Corporation | Self-aligned gate MOSFET with separate gates |
JP4610455B2 (ja) * | 2005-09-29 | 2011-01-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2019067938A (ja) * | 2017-10-02 | 2019-04-25 | シャープ株式会社 | 薄膜トランジスタ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4422090A (en) * | 1979-07-25 | 1983-12-20 | Northern Telecom Limited | Thin film transistors |
GB2064866A (en) * | 1979-11-30 | 1981-06-17 | Gen Electric Co Ltd | Field effect semiconductor device |
JPH0750785B2 (ja) * | 1983-10-27 | 1995-05-31 | 工業技術院長 | 電界効果トランジスタにおける短チャネル効果の抑制方法 |
-
1987
- 1987-08-24 JP JP62209816A patent/JPS6453460A/ja active Pending
-
1988
- 1988-08-19 DE DE88113531T patent/DE3879323T2/de not_active Expired - Lifetime
- 1988-08-19 EP EP88113531A patent/EP0304824B1/de not_active Expired - Lifetime
- 1988-08-19 KR KR1019880010526A patent/KR970011766B1/ko not_active IP Right Cessation
- 1988-08-23 CA CA000575400A patent/CA1315421C/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE3879323D1 (de) | 1993-04-22 |
KR970011766B1 (ko) | 1997-07-15 |
EP0304824A3 (en) | 1989-05-03 |
CA1315421C (en) | 1993-03-30 |
EP0304824B1 (de) | 1993-03-17 |
JPS6453460A (en) | 1989-03-01 |
EP0304824A2 (de) | 1989-03-01 |
KR890004444A (ko) | 1989-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3879323T2 (de) | Dünnschicht-MOS-Transistor mit zwei Gate-Elektroden, die gegenüber der halbleitenden Schicht liegen. | |
DE69111929T2 (de) | Halbleiteranordnung auf einem dielektrischen isolierten Substrat. | |
DE69124009T2 (de) | Dünnfilmtransistor und Verfahren zur Herstellung | |
EP1697998B1 (de) | Feldeffekttransistor mit heteroschichtstruktur sowie zugehöriges herstellungsverfahren | |
DE68912482T2 (de) | Dünnfilm-Transistoren, ihre Verfahren zur Herstellung und Anzeigeeinrichtung, die mit solchen Transistoren hergestellt sind. | |
DE68921567T2 (de) | Flüssigkristallanzeigetafel mit verminderten Pixeldefekten. | |
DE69936839T2 (de) | Laterales dünnfilm-silizium-auf-isolator-(soi)-jfet-bauelement | |
DE3788525T2 (de) | Feldeffekttransistoranordnungen. | |
DE69015666T2 (de) | MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich. | |
EP0186058B1 (de) | Feldeffekttransistor mit hoher Spannungsfestigkeit | |
DE2655998C2 (de) | Isolierschicht-Feldeffekttransistor mit zusammengesetztem Kanal und Verfahren zu seiner Herstellung | |
DE68910249T2 (de) | Hochspannungsdünnschichttransistoren. | |
DE69629017T2 (de) | Laterale dünnfilm-soi-anordnungen mit einem gradierten feldoxid und linearem dopierungsprofil | |
DE2242026A1 (de) | Mis-feldeffekttransistor | |
DE68920491T2 (de) | Integrierte Halbleiterschaltung, bestehend aus einer Differenztransistorschaltung mit einem Paar von FETs. | |
DE2704626A1 (de) | Verfahren zur bildung einer verbindungszone in einem siliziumsubstrat bei der herstellung von n-kanal siliziumgate-bauelementen in integrierter mos-technologie | |
DE3785249T2 (de) | Dünnfilm-Feldeffekttransistor. | |
DE69128206T2 (de) | FET mit U-förmiger Gateelektrode | |
DE68905487T2 (de) | Verfahren zur herstellung einer integrierten schaltung mit bauelementen, die gates auf zwei ebenen enthalten. | |
DE2028146A1 (de) | Transistoren und Verfahren zu deren Herstellung | |
DE2902368A1 (de) | Komplementaer-mos-inverter | |
DE10135557A1 (de) | Halbleiter-Vorrichtung, Verfahren zur Herstellung derselben und CMOS-Transistor | |
DE69114906T2 (de) | Dünnfilmtransistor mit einer Drainversatzzone. | |
DE2917690B2 (de) | Verfahren zum Festlegen der Durchbruchspannung eines Isolierschicht-Feldeffekttransistors | |
EP1336989B1 (de) | Transistorbauelement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8328 | Change in the person/name/address of the agent |
Free format text: PATENTANWAELTE MUELLER & HOFFMANN, 81667 MUENCHEN |