JP4076648B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴという）は透明なガラス基板に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００４】
アクティブマトリクス型液晶表示装置は、画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要になり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００５】
ところが、ＴＦＴは必ずしも信頼性の面で単結晶半導体基板に作製されるＭＯＳＦＥＴと同等ではないとされている。ＭＯＳＦＥＴでも問題となっていたように、ＴＦＴにおいても長期にわたって動作させると移動度やオン電流が低下するといった現象が起こる。このような現象がおこる原因の一つは、チャネル電界の増大に伴って発生するホットキャリアによる特性の劣化である。
【０００６】
一方、ＭＯＳＦＥＴでは、信頼性を向上させる技術として、ＬＤＤ（Lightly Doped Drain）構造が良く知られている。この構造は、ソース・ドレイン領域の内側に、さらに低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。この構造はＴＦＴでも採用されている。
【０００７】
さらにＭＯＳＦＥＴでは、ゲート絶縁膜を介して、ＬＤＤ領域をゲート電極とある程度オーバーラップさせる（重ならせる）構造が知られている。この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain Overlapped LDD）や、ＬＡＴＩＤ（Large-tilt-angle implanted drain）と呼ばれる構造が知られている。このような構造とすることで、ホットキャリア耐性を高めることができた。
【０００８】
また、こういったＭＯＳＦＥＴの構造をＴＦＴに応用しようという試みもなされている。しかしながら、ＧＯＬＤ構造（本明細書中ではゲート電圧が印加されるＬＤＤ領域を有する構造をＧＯＬＤ構造と呼ぶ。逆にゲート電圧が印加されないＬＤＤ領域のみを有する構造をＬＤＤ構造と呼ぶ。）の場合、ＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題がある。そのため、ＡＭ−ＬＣＤの画素マトリクス回路のように、オフ電流を極力抑えたい回路に使うには不適切であった。
【０００９】
【発明が解決しようとする課題】
本願発明では、ＡＭ−ＬＣＤの各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有するＡＭ−ＬＣＤを提供することを目的とする。延いては、そのようなＡＭ−ＬＣＤを有する半導体装置（電子機器）の信頼性を高めることを目的とする。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置において、
前記ＣＭＯＳ回路は前記Ｎチャネル型ＴＦＴのみ、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成されていることを特徴とする。
【００１１】
上記構成において、前記第１配線と前記第２配線とは電気的に接続されていても良い。即ち、第１配線と第２配線とが同電位となり、活性層に対して同じ電圧を印加する（加える）ことが可能となる。
【００１２】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置において、
前記ＣＭＯＳ回路は前記Ｎチャネル型ＴＦＴのみ、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記第２配線は、第１導電層と第２導電層との積層構造からなる部分と、前記第１導電層と前記第２導電層とで第３導電層を包み込んだ構造からなる部分とを有することを特徴とする。
【００１３】
上記構成において、前記第３導電層は、第１導電層または前記第２導電層よりも抵抗値が低い材料を用いる。具体的には、前記第１導電層または前記第２導電層は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜を用いることが好ましい。また、前記第３導電層は、アルミニウムまたは銅を主成分とする膜を用いることが好ましい。
【００１４】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴで形成された画素ＴＦＴと保持容量とを有する画素マトリクス回路を含む半導体装置において、
前記画素ＴＦＴは絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成されていることを特徴とする。
【００１５】
なお、上記構成において、前記第１配線は接地電位またはソース電源電位に保持されていても良いし、フローティング電位に保持されていても良い。
【００１６】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴで形成された画素ＴＦＴを有する画素マトリクス回路を含む半導体装置において、
前記画素ＴＦＴは絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記第２配線は、第１導電層と第２導電層との積層構造からなる部分と、前記第１導電層と前記第２導電層とで第３導電層を包み込んだ構造からなる部分とを有することを特徴とする。
【００１７】
また、他の発明の構成は、
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置において、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴとは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記画素ＴＦＴに接続された第１配線は固定電位またはフローティング電位に保持され、前記ドライバー回路に含まれるＮチャネル型ＴＦＴに接続された第１配線は、該ドライバー回路に含まれるＮチャネル型ＴＦＴに接続された第２配線と同電位に保持されることを特徴とする。
【００１８】
なお、上記構成において、前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成されている。
【００１９】
さらに、前記第２配線は、第１導電層と第２導電層との積層構造からなる部分と、前記第１導電層と前記第２導電層とで第３導電層を包み込んだ構造からなる部分とを有する。
【００２０】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置の作製方法において、
基板上に第１配線を形成する工程と、
前記第１配線の上に第１絶縁層を形成する工程と、
前記第１絶縁層の上に活性層を前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性層を形成する工程と、
前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性層を覆って第２絶縁層を形成する工程と、
前記第２絶縁層の上に第２配線を形成する工程と、を有し、
前記第１配線は前記Ｎチャネル型ＴＦＴの活性層のみと交差するように形成されることを特徴とする。
【００２１】
上記構成において、前記第２配線は、第１導電層と第２導電層との積層構造からなる部分と、前記第１導電層と前記第２導電層とで第３導電層を包み込んだ構造からなる部分とが形成される。
【００２２】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置の作製方法において、
基板上に第１配線を形成する工程と、
前記第１配線の上に第１絶縁層を形成する工程と、
前記第１絶縁層の上に活性層を前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性層を形成する工程と、
前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性層を覆って第２絶縁層を形成する工程と、
前記第２絶縁層の上に第１導電層を形成する工程と、
前記第１導電層の上にパターン加工された第３導電層を形成する工程と、
前記第３導電層を覆って第２導電層を形成する工程と、を有し、
前記第１配線は前記Ｎチャネル型ＴＦＴの活性層のみと交差するように形成されることを特徴とする。
【００２３】
【発明の実施の形態】
［実施形態１］
本願発明の実施の形態について、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）とＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）を組み合わせたＣＭＯＳ回路（インバータ回路）を例にとって説明する。
【００２４】
なお、断面構造は図１（Ａ）に示し、上面図は図１（Ｂ）に示す。また、図１（Ａ）、（Ｂ）は同一の符号を用いて説明する。また、図１（Ｂ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で切った時の断面図は図１（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で示した各断面図に対応する。
【００２５】
まず、図１（Ａ）において、１０１は基板、１０２a、１０２b、１０２cは第１配線、１０３は第１絶縁層、１０４はＮＴＦＴの活性層、１０５はＰＴＦＴの活性層、１０６は第２絶縁層である。
【００２６】
その上には第１導電層１０７a1、第２導電層１０７a2を積層してなる第２配線１０７a、同様に第１導電層１０７b1、第２導電層１０７b2を積層してなる第２配線１０７b、第１導電層１０７c1、第２導電層１０７c2を積層してなる第２配線１０７c、第１導電層１０７d1、第２導電層１０７d2で第３導電層d3を挟んだ構造からなる第２配線１０７dを有する。
【００２７】
また、１０８は第１層間絶縁層、１０９〜１１１は第３配線であり、１０９、１１０がソース配線（ソース電極を含む）、１１１がドレイン配線（ドレイン電極を含む）である。
【００２８】
以上のような構造でなるＣＭＯＳ回路において、基板１０１としてはガラス基板、石英基板、金属基板、ステンレス基板、プラスチック基板、セラミックス基板またはシリコン基板を用いることができる。シリコン基板を用いる場合は予めに表面を酸化して酸化珪素膜を設けておくと良い。
【００２９】
また、第１配線は図１（Ｂ）に示すように同一パターンからなる配線であるが、説明の便宜上、部分ごとに１０２a、１０２b、１０２cに区別した。ここでは第１配線１０２aは活性層１０３との交差部、第１配線１０２bはＴＦＴ間の接続部、第１配線１０２cは各回路に共通の電源供給部を指し示している。
【００３０】
この時、第１配線１０２aはＮＴＦＴのサブゲート電極として機能する。即ち、チャネル形成領域１１２の電荷制御は第１配線１０２aと、第１配線１０２aと同電位である第２配線（メインゲート電極）１０７aとで行われ、第１配線１０２aのみがＬＤＤ領域１１３にゲート電圧（または所定の電圧）を印加することができるような構造となっている。
【００３１】
従って、第２配線１０７aのみをゲート電極として機能させた場合はＧＯＬＤ構造にならない（ＬＤＤ構造となる）が、第１配線１０２aと組み合わせることで初めてＧＯＬＤ構造を実現することができる。この構造の利点は後述するとして、さらに、この第１配線１０２aは遮光層としての機能をも兼ねている。
【００３２】
なお、第１配線の材料としては導電性を有していればどのような材料を用いても構わない。ただし、後のプロセス温度に耐えうる耐熱性を有する材料であることが望ましい。例えばタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分（成分比が５０％以上）とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜を用いても構わない。
【００３３】
また、本実施形態の特徴としては、第１配線１０２aがＮＴＦＴのみに設けられ、ＰＴＦＴには設けられない点が挙げられる。図１（Ａ）の場合、ＰＴＦＴはオフセット領域もＬＤＤ領域も形成されていないが、どちらか一方または両方を備えていても構わない。
【００３４】
このような構造であるため、図１（Ｂ）に示すように第１配線は電源供給部から接続部を経由してＮＴＦＴに至り、ＮＴＦＴのサブゲート電極として機能することになる。
【００３５】
また、第２配線も全て同一パターンからなる配線であるが、説明の便宜上、部分ごとに区別した。区別の仕方は第１配線とほぼ同様であり、図１（Ａ）において、１０７aがＮＴＦＴの活性層１０４との交差部、１０７bがＰＴＦＴの活性層１０５との交差部、１０７cがＴＦＴ間の接続部、１０７dが電源供給部である。
【００３６】
第２配線は基本的に二種類の導電層を積層して形成する。上層及び下層のどちらの導電層も導電性を有していればよく、タンタル（Ｔａ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、シリコン（Ｓｉ）膜を自由に組み合わせて形成することができる。また、これらの合金膜やシリサイド膜を用いても構わない。
【００３７】
但し、積層した後で同一形状にパターニングが可能な材料を選択する必要がある。即ち、積層した後で一括にエッチングできるか、上層側をマスクにして下層側がエッチングできるような組み合わせが望ましい。また、下層に設ける導電層は第３導電層１０７d3とのエッチング選択比が確保されなければならない。
【００３８】
第３導電層１０７d3はアルミニウム（Ａｌ）または銅（Ｃｕ）を主成分（成分比が５０％以上をいう）とする導電層であり、第１導電層１０７d1、第２導電層１０７d2で包み込んだ構造（以下、クラッド構造という）とすることで第２配線１０７dを形成している。この第２配線１０７dは電源供給部に相当する配線を形成する。
【００３９】
ＣＭＯＳ回路はＡＭ−ＬＣＤのドライバー回路やその他の信号処理回路として多用されるインバータ回路である。これらのドライバー回路や信号処理回路は高密度に集積化されているため、配線幅を極力細くすることが望まれる。従って、活性層との交差部（ゲート電極部）や接続部（配線の引き回し部）はなるべく細くするように設計する。また、これらの部分は配線自体の長さもさほど長くないので、配線抵抗の影響を受けにくい。
【００４０】
しかしながら、電源供給部は配線自体の長さが長いため、配線抵抗の影響を大きく受けてしまう。そのため、本実施形態では抵抗の低いアルミニウムや銅を主成分とする材料を用い、配線抵抗を軽減している。また、第２配線１０７dのような構造とすると多少配線幅が太くなってしまうが、電源供給部は複雑に集積化された回路の外に形成されるため問題とはならない。
【００４１】
なお、対角４インチ以下のＡＭ−ＬＣＤのように、全体的に回路が小さく極端に長い配線がないような半導体装置に本願発明を用いる場合、電源供給部となる配線も短いため、必ずしも上述のクラッド構造を用いなくても良い。換言すれば、図１に示した構造は対角４インチ以上のＡＭ−ＬＣＤに対して有効であるとも言える。
【００４２】
以上のように、本実施形態のＣＭＯＳ回路の特徴としては以下の二つが上げられる。
１．ＮＴＦＴのみに第１配線（サブゲート配線）が設けられ、第１配線に第２配線（メインゲート配線）と同じ電圧を印加するか、所定の電圧を印加することでＮＴＦＴをＧＯＬＤ構造とすることができる。
２．第２配線のゲート電極部や接続部は配線幅を細くして高集積化し、電源供給部は第１及び第２導電層で低抵抗な第３導電層を挟み込む構造（クラッド構造）とすることで低抵抗化することができる。
【００４３】
［実施形態２］
本願発明の実施の形態について、ＮＴＦＴを画素ＴＦＴとして用いた画素マトリクス回路を例にとって説明する。なお、この画素マトリクス回路は「実施形態１」で説明したＣＭＯＳ回路と同一の基板上に同時に形成されるため、同一名称の配線に関する詳細は「実施形態１」の記載を参考にすれば良い。
【００４４】
なお、断面構造は図２（Ａ）に示し、上面図は図２（Ｂ）に示す。また、図２（Ａ）、（Ｂ）は同一の符号を用いて説明する。また、図２（Ｂ）のＡ−Ａ’、Ｂ−Ｂ’で切った時の断面図は図２（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’で示した各断面図に対応する。
【００４５】
まず、図２（Ａ）において、２０１は基板、２０２a、２０２b、２０２cは第１配線、２０３は第１絶縁層、２０４は画素ＴＦＴ（ＮＴＦＴ）の活性層、２０５は第２絶縁層である。なお、画素ＴＦＴはダブルゲート構造を例示しているが、シングルゲート構造でも良いし、三つ以上のＴＦＴを直列に接続したマルチゲート構造としても構わない。
【００４６】
第２絶縁層２０３の上には第１導電層２０６a1、第２導電層２０６a2で第３導電層２０６a3を挟んだ構造からなる第２配線２０６a、第１導電層２０６b1、第２導電層２０６b2を積層してなる第２配線２０６b、第１導電層２０６c1、第２導電層２０６c2を積層してなる第２配線２０６c、第１導電層２０７a、第２導電層２０７bを積層してなる容量配線２０７を有する。
【００４７】
この時、容量配線２０７は第１絶縁層２０５を誘電体として、活性層２０４（具体的にはドレイン領域から延在する領域）との間に保持容量を形成する。この際、第１絶縁層２０５を窒化珪素膜の上に酸化珪素膜を設けた積層構造としておき、保持容量となる部分の酸化珪素膜を選択的に除去した後で第２配線を形成すれば比誘電率の高い窒化珪素膜のみを誘電体とする保持容量を実現できる。
【００４８】
また、２０８は第１層間絶縁層、２０９、２１０は第３配線であり、２０９がソース配線（ソース電極を含む）、２１０がドレイン配線（ドレイン電極を含む）である。さらに、その上には第２層間絶縁層２１１、ブラックマスク２１２、第３層間絶縁層２１３、画素電極２１４が設けられる。
【００４９】
また、第１配線は図２（Ｂ）に示すように同一パターンからなる配線であるが、説明の便宜上、部分ごとに２０２a、２０２b、２０２cに区別した。ここでは第１配線２０２aはゲート電極として機能しない配線部、２０２b、２０２cは活性層２０４との交差部であり、ゲート電極部として機能する部分である。
【００５０】
なお、ここに示した第１配線は「実施形態１」で説明した第１配線と同時に形成される。従って、材料等の説明は省略する。
【００５１】
この時、第１配線２０２b、２０２cは画素ＴＦＴの遮光膜として機能する。即ち、「実施形態１」で説明したようなサブゲート配線としての機能はなく、固定電位にしておくか、フローティング状態（電気的に孤立した状態）にしておく。固定電位としては、接地電位かソース電源電位（ソース配線と同電位）にしておけば良い。そうすることでホットキャリア注入によって発生したホールをチャネル形成領域から引き抜くことが可能となり、その結果、電荷の中和がなされてホットキャリアが消滅する。
【００５２】
このようにチャネル形成領域２１５、２１６の電荷制御は第１配線２０６bと第１配線２０６cとで行われ、ＬＤＤ構造として動作する。これによりオフ電流の増加を効果的に抑制することができる。
【００５３】
このように本実施形態に示した画素マトリクス回路では画素ＴＦＴとしてＮＴＦＴが用いられ、その構造は「実施形態１」で説明したＣＭＯＳ回路のＮＴＦＴと同一構造である。しかしながら、ＣＭＯＳ回路では第１配線に所定電圧を印加してサブゲート配線として用いることでＧＯＬＤ構造を実現したのに対し、画素マトリクス回路では第１配線を固定電位またはフローティング電位にしてＬＤＤ構造として用いる点に違いがある。
【００５４】
即ち、本願発明の最大の特徴は、同一基板上に同一構造のＮＴＦＴを形成しておき、第１配線（サブゲート配線）に印加する電圧の有無によってＧＯＬＤ構造とＬＤＤ構造とを使い分ける点にある。これにより工程数を増やすことなく、最適な回路設計が可能となるのである。
【００５５】
また、第２配線２０６a、２０６b、２０６cは、２０６b、２０６cがゲート電極部であり、２０６aが配線部である。配線部はできるだけ配線抵抗を低くすることが望ましいのでクラッド構造を採用している。しかし、ゲート電極部の方は配線幅がチャネル長を決定するため、第１導電層と第２導電層との積層として線幅を細くするような設計としている。
【００５６】
なお、クラッド構造の内容や効果については「実施形態１」で既に説明したのでここでの説明は省略する。また、「実施形態１」でも説明したように、対角４インチ以下のＡＭ−ＬＣＤには必ずしもクラッド構造とする必要がないことは言うまでもない。
【００５７】
以上に示した本願発明の構成について、以下に示す実施例でさらに詳細に説明する。
【００５８】
【実施例】
［実施例１］
本実施例では、「実施形態１」で説明したＣＭＯＳ回路の作製方法について説明する。説明には図３を用いる。
【００５９】
まず、基板３０１としてガラス基板を用意し、その上に第１配線３０２a、３０２b、３０２cを形成した。第１配線の材料としては、スパッタ法によりタングステンシリサイド（ＷＳｉx）膜、シリコン膜を順次積層した積層膜を用いた。勿論、積層順序が逆であっても良いし、成膜手段としてＣＶＤ法を用いることも可能である。また、上記積層膜を形成した後、表面に酸化膜が形成されていると表面保護という意味で有効であった。
【００６０】
勿論、第１配線３０２a、３０２b、３０２cは導電性を有する膜であれば良いので、他の金属膜や合金膜等を用いても構わない。なお、テーパー角の小さいパターン形成が可能なクロム膜やタンタル膜を用いると平坦性を向上させることができるため有効である。
【００６１】
次に、珪素（シリコン）を含む絶縁膜でなる第１絶縁層３０３を形成した。第１絶縁層３０３は活性層を保護する下地膜としての役割を果たすと同時に、第１配線３０２aをサブゲート配線として用いる際のゲート絶縁膜として機能する。
【００６２】
本実施例ではまず５０nmの窒化珪素膜を成膜し、その上に８０nmの酸化珪素膜を積層した構造を採用した。他にもＳｉＯｘＮｙ（ｘ／ｙ＝０．０１〜１００）で示される酸化窒化珪素膜（窒化酸化珪素膜ともいう）を用いても良い。その際、窒素の含有量を酸素の含有量よりも多くすることで耐圧を向上させることが可能である。
【００６３】
次に、５０nm厚の非晶質珪素膜（図示せず）を形成し、公知のレーザー結晶化技術により結晶化して結晶質珪素膜を形成した。そして結晶質珪素膜をパターニングして活性層３０４、３０５を形成した。本実施例では、結晶化工程を、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質珪素膜に照射することによって行った。
【００６４】
尚、本実施例では活性層に用いる半導体膜として非晶質珪素膜を結晶化した結晶質珪素膜を用いたが、他の半導体膜として微結晶珪素膜を用いても構わないし、直接結晶質珪素膜を成膜しても良い。また、珪素膜以外に、シリコンゲルマニウム膜等の化合物半導体膜を用いることも可能である。
【００６５】
次に、活性層３０４、３０５を覆って、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜またはそれらの積層膜でなる第２絶縁層３０６を形成した。ここではプラズマＣＶＤ法で酸化窒化珪素膜を１００ｎｍの厚さに形成した。この第２絶縁層は第２配線をメインゲート配線として用いる際のゲート絶縁膜として機能する。
【００６６】
次に、第１導電層として２０nm厚のタンタル膜３０７を形成し、その上にスカンジウムを添加したアルミニウム膜でなる第３導電層３０８を形成した。さらに、２００nm厚のタンタル膜でなる第２導電層３０９を形成した。これらの成膜方法はスパッタ法でもＣＶＤ法でも良い。
【００６７】
こうして図３（Ａ）の状態が得られたら、レジストマスク３１０、３１１を形成し、第１導電層３０７と第２導電層３０９とをエッチングした。こうしてタンタル膜の積層構造でなる第２配線３１２が形成された。この第２配線３１２は図１（Ａ）の第２配線（メインゲート配線）１０７aに相当する。
【００６８】
次に、１５族に属する元素（代表的にはリンまたは砒素）を添加し、低濃度不純物領域３１３を形成した。また、このとき同時にＮＴＦＴのチャネル形成領域３１４が画定した。本実施例では１５族に属する元素としてリンを用い、質量分離を行わないイオンドーピング法を用いて添加した。（図３（Ｂ））
【００６９】
添加条件としては、加速電圧を９０ｋｅＶとし、１×１０16〜１×１０19atoms/cm3（好ましくは５×１０17〜５×１０18atoms/cm3）の濃度でリンが添加されるようにドーズ量を調節した。この濃度が後にＬＤＤ領域の不純物濃度になるので精密に制御する必要がある。
【００７０】
次に、レジストマスク３１０、３１１を除去し、新たにレジストマスク３１５〜３１８を形成した。そして第１導電層３０７と第２導電層３０９をエッチングして第２配線３１９〜３２１を形成した。この第２配線３１９、３２０、３２１はそれぞれ順に図１（Ａ）の第２配線１０７b、１０７c、１０７dに相当する。
【００７１】
次に、１３族に属する元素（代表的にはボロンまたはガリウム）を添加し、不純物領域３２２を形成した。また、このとき同時にＰＴＦＴのチャネル形成領域３２３が画定した。本実施例では１３族に属する元素としてボロンを用い、質量分離を行わないイオンドーピング法を用いて添加した。（図３（Ｃ））
【００７２】
添加条件としては、加速電圧を７５ｋｅＶとし、１×１０19〜５×１０21atoms/cm3（好ましくは１×１０20〜１×１０21atoms/cm3）の濃度でボロンが添加されるようにドーズ量を調節した。
【００７３】
次に、レジストマスク３１５〜３１８を除去した後、再びレジストマスク３２４〜３２７を形成した。本実施例では、これらのレジストマスクは裏面露光法を用いて形成した。即ち、レジストマスク３２４、３２６、３２７は第１配線がマスクとなり、レジストマスク３２５は第２配線がマスクとなっている。第１配線をマスクとなる場合は少し光の回り込みがあるので、第１配線よりも線幅が細くなる。この線幅は露光条件によって制御することが可能である。
【００７４】
勿論、これらのレジストマスクを、マスクを用いて形成することもできる。その場合、パターン設計の自由度は高くなるがマスク枚数が増えてしまう。
【００７５】
こうしてレジストマスク３２４〜３２７が形成されたら、１５族に属する元素（本実施例ではリン）の添加工程を行った。ここでは加速電圧を９０ｋｅＶとし、１×１０19〜５×１０21atoms/cm3（好ましくは１×１０20〜１×１０21atoms/cm3）の濃度でリンが添加されるようにドーズ量を調節した。
【００７６】
この工程によりＮＴＦＴのソース領域３２８、ドレイン領域３２９およびＬＤＤ領域３３０が画定した。また、ＰＴＦＴのソース領域３３１、ドレイン領域３３２が画定した。この工程ではＰＴＦＴのソース領域とドレイン領域にもリンが添加されるが、前工程でさらに高い濃度のボロンが添加されていれば、Ｎ型に反転しないためＰ型を維持したままとなる。
【００７７】
こうしてＮＴＦＴおよびＰＴＦＴに一導電性を付与する不純物元素を添加したら、ファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらの手法を併用して不純物元素の活性化を行った。
【００７８】
こうして図３（Ｄ）の状態が得られたら、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、樹脂膜またはそれらの積層膜でなる第１層間絶縁層３３３を形成した。そしてコンタクトホールを開けてソース配線３３４、３３５、ドレイン配線３３６を形成した。（図３（Ｅ））
【００７９】
本実施例では第１層間絶縁層３３３として、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とした。また、本実施例ではソース配線およびドレイン配線を、チタン膜１００ｎｍ、チタンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜をパターニングして形成した。
【００８０】
こうして図３（Ｅ）に示すような構造のＣＭＯＳ回路が完成した。本実施例のＣＭＯＳ回路は図１（Ａ）に示した構造であり、それについての説明は「実施形態１」で詳細に説明したのでここでの説明は省略する。また、図１（Ａ）の構造を得るにあたって、本実施例の作製工程に限定される必要はない。例えば、ＮＴＦＴをダブルゲート構造とし、ＰＴＦＴをシングルゲート構造とするようなことも可能である。
【００８１】
なお、本実施例で説明したＣＭＯＳ回路はＡＭ−ＬＣＤにおいてはドライバー（駆動）回路（シフトレジスタ回路、バッファ回路、レベルシフタ回路、サンプリング回路など）やその他の信号処理回路（分割回路、Ｄ／Ａコンバータ回路、γ補正回路、オペアンプ回路など）を構成する基本単位回路である。
【００８２】
本実施例ではＮＴＦＴの第１配線をサブゲート配線として用いることで実質的なＧＯＬＤ構造を実現することができ、ホットキャリア注入による劣化を防ぐことができる。従って、非常に信頼性の高い回路を形成することができる。
【００８３】
また、集積度の高い場所では配線の線幅を細くし、集積度のあまり高くない場所（電源供給部）ではクラッド構造とすることで配線抵抗を減らし、配線抵抗による遅延時間を低減する構造となっている。
【００８４】
〔実施例２〕
本実施例では「実施形態２」で説明した画素マトリクス回路の作製方法について説明する。説明には図４、図５を用いる。なお、画素マトリクス回路は同一基板上において、実施例１に示したＣＭＯＳ回路と同時に形成されるため、実施例１の作製工程に対応させて説明する。従って、必要に応じて図３と同じ符号を使って説明することとする。
【００８５】
まず、ガラス基板３０１上に第２配線４０１a、４０１b、４０１cを形成した。これら第２配線の材料は実施例１で説明した通りである。次に、実施例１を参考にして第１絶縁層３０３、画素ＴＦＴの活性層４０２、第２絶縁層３０６、第１導電層３０７、第３導電層４０３、第２導電層３０９を形成した。こうして図４（Ａ）の状態が得られた、この時、同時形成されているＣＭＯＳ回路は図３（Ａ）の状態にある。
【００８６】
次に、レジストマスク４０４〜４０７を形成し、第１導電層３０７と第２導電層３０９のエッチングを行った。こうして第２配線４０８、４０９および容量配線４１０が形成された。なお、第２配線４０８は図２（Ａ）の第２配線２０６bに、第２配線４０９は図２（Ａ）の第２配線２０６cに相当する。また、容量配線４１０は図２（Ａ）の容量配線２０７に相当する。
【００８７】
次に、後にＬＤＤ領域を形成するためのリンの添加工程を行い、低濃度不純物領域４１１〜４１３を形成した。また、この時、チャネル形成領域４１４、４１５が画定した。この工程は図３（Ｂ）の工程に対応する。従って、図４（Ｂ）の工程において、第２配線の材料や膜厚、およびリンの添加条件は実施例１と同様である。
【００８８】
次に、図３（Ｃ）に相当する工程を行った。まず、レジストマスク４１６、４１７を形成し、第１導電層３０７と第２導電層３０９のエッチングを行うことにより第２配線４１８を形成した。この第２配線４１８は図２（Ａ）の第２配線２０６aに相当する。
【００８９】
次に、ＣＭＯＳ回路のＰＴＦＴを作製するためにボロンの添加工程を行った。本実施例の場合、画素ＴＦＴはＮＴＦＴで形成されるため、画素マトリクス回路はレジストマスク４１７で全面的に覆った状態とした。（図４（Ｃ））
【００９０】
次に、レジストマスク４１６、４１７を除去した後、裏面露光法によりレジストマスク４１９〜４２２を形成した。そして、リンの添加工程を行い、ソース領域４２３、ドレイン領域４２４、ＬＤＤ領域４２５を形成した。この時、裏面露光条件やリンの添加条件等は実施例１の図３（Ｄ）の工程に従えば良い。
【００９１】
なお、図４（Ｄ）では説明の便宜上、ソース領域やドレイン領域と記載したが、画素ＴＦＴの場合は画素への充電時と放電時とでソース領域とドレイン領域が逆転するので明確な区別はない。
【００９２】
こうしてリンおよびボロンの添加工程が終了したら、実施例１と同様に不純物元素の活性化工程を行った。そして、第１層間絶縁層３３３を形成し、コンタクトホールを形成してソース配線４２６、ドレイン配線４２７を形成した。こうして図４（Ｅ）の状態を得た。この時、ＣＭＯＳ回路は図３（Ｅ）の状態となっている。
【００９３】
次に、ソース配線４２６およびドレイン配線４２７を覆って第２層間絶縁層４２８を形成した。本実施例ではパッシベーション膜として３０nm厚の窒化珪素膜を形成し、その上に７００nm厚のアクリル膜を形成した。勿論、酸化珪素膜など珪素を主成分とする絶縁膜を用いても良いし、他の樹脂膜を用いても良い。他の樹脂膜としては、ポリイミド膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを使用することができる。
【００９４】
次に、１００nm厚のチタン膜でなるブラックマスク４２９を形成した。ブラックマスク４２７は遮光性を有する膜であれば他の膜を用いても良い。代表的にはクロム膜、アルミニウム膜、タンタル膜、タングステン膜、モリブデン膜、チタン膜またはそれらの積層膜を用いれば良い。
【００９５】
次に第３層間絶縁層４３０を形成した。本実施例では１μm厚のアクリル膜としたが、第２層間絶縁層と同様の材料を用いることができる。
【００９６】
次に、第３層間絶縁層４３０にコンタクトホールを形成し、透明導電膜（代表的にはＩＴＯ膜）でなる画素電極４３１を形成した。この時、画素電極４３１はドレイン配線４２７と電気的に接続される。従って、コンタクトホールは非常に深いものとなるので、内側の側壁がテーパー形状または曲面を有するように形成すると画素電極が断線するなどの不良を防ぐのに有効であった。
【００９７】
こうして図５（Ａ）に示すような構造の画素マトリクス回路が完成した。なお、本実施例では画素電極として透明導電膜を用いて透過型ＡＭ−ＬＣＤを作製する例を示したが、画素電極として反射率の高い金属膜（アルミニウムを主成分とする金属膜など）を用いることで容易に反射型ＡＭ−ＬＣＤを作製することが可能である。
【００９８】
また、図５（Ａ）の状態となった基板をアクティブマトリクス基板という。本実施例では、実際にＡＭ−ＬＣＤを作製した場合の構造も併せて説明する。
【００９９】
図５（Ａ）の状態が得られたら、配向膜４３２を８０nmの厚さに形成した。次に、対向基板を作製した。対向基板はガラス基板４３３上にカラーフィルタ４３４、透明電極（対向電極）４３５、配向膜４３６を形成したものを準備した。そして、それぞれの配向膜４３２、４３５に対してラビング処理を行い、シール材（封止材）を用いてアクティブマトリクス基板と対向基板とを貼り合わせた。そして、その間に液晶４３６を保持させた。なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。
【０１００】
こうして図５（Ｂ）に示す構造のＡＭ−ＬＣＤ（画素マトリクス回路の部分）が完成した。本実施例に示した第２層間絶縁層４２８と第３層間絶縁層４３０は実際には実施例１に示したＣＭＯＳ回路上にも形成されることになる。また、ブラックマスク４２９や画素電極４３１を形成すると同時に、それらを構成する材料で配線を形成し、その配線をＡＭ−ＬＣＤのドライバー回路や信号処理回路の引き回し配線（第４配線または第５配線）として用いることも可能である。
【０１０１】
本実施例の場合、画素ＴＦＴに設けられた第１配線４０１b、４０１cは固定電位（接地電位またはソース電位）に設定した。こうしておくことで、ホットキャリア注入によってドレイン端部に生じたホール（正孔）を第１配線に引き抜くことができるため、信頼性の向上に適した構造となる。勿論、第１配線４０１b、４０１cをフローティング状態にしておくこともできるが、その場合にはホールの引き抜き効果を期待できない。
【０１０２】
また、図２（Ｂ）の上面図にも示したように、配線部に位置する第２配線４１８はクラッド構造を採用し、配線抵抗を極力減らすような構造とした。
【０１０３】
〔実施例３〕
本実施例では本願発明の画素マトリクス回路やＣＭＯＳ回路（具体的にはＣＭＯＳ回路で形成されたドライバー回路や信号処理回路）を具備したＡＭ−ＬＣＤの外観を図６に示す。
【０１０４】
アクティブマトリクス基板６０１には画素マトリクス回路６０２、信号線駆動回路（ソースドライバー回路）６０３、走査線駆動回路（ゲートドライバー回路）６０４、信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路等）６０５が形成され、ＦＰＣ（フレキシブルプリントサーキット）６０６が取り付けられている。なお、６０７は対向基板である。
【０１０５】
ここでアクティブマトリクス基板６０１上に形成された各種回路をさらに詳しく図示したブロック図を図７に示す。
【０１０６】
図７において、７０１は画素マトリクス回路であり、画像表示部として機能する。また、７０２aはシフトレジスタ回路、７０２bはレベルシフタ回路、７０２cはバッファ回路である。これらでなる回路が全体としてゲートドライバー回路を形成している。
【０１０７】
なお、図７に示したＡＭ−ＬＣＤのブロック図ではゲートドライバー回路を、画素マトリクス回路を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲートドライバーに不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。
【０１０８】
また、７０３aはシフトレジスタ回路、７０３bはレベルシフタ回路、７０３cはバッファ回路、７０３dはサンプリング回路であり、これらでなる回路が全体としてソースドライバー回路を形成している。画素マトリクス回路を挟んでソースドライバー回路と反対側にはプリチャージ回路１４が設けられている。
【０１０９】
本願発明を用いることで図６に示したような回路を有するＡＭ−ＬＣＤの信頼性を大幅に向上させることができる。その際、ドライバー回路や信号処理回路を形成するＣＭＯＳ回路は実施例１に従えばよく、画素マトリクス回路は実施例２に従えば良い。
【０１１０】
〔実施例４〕
本実施例では、「実施形態１」に示したＣＭＯＳ回路や「実施形態２」に示した画素マトリクス回路の構造を異なるものとした場合について説明する。具体的には、回路の要求する仕様に応じて構造を異ならせる例を示す。
【０１１１】
なお、ＣＭＯＳ回路の基本構造は図１（Ａ）に示した構造、画素マトリクス回路の基本構造は図２（Ａ）に示した構造であるため、本実施例では必要箇所のみに符号を付して説明することとする。
【０１１２】
まず、図８（Ａ）に示した構造はＮＴＦＴのソース側のＬＤＤ領域をなくし、ドレイン側のみにＬＤＤ領域８０１を設けた構造である。ドライバー回路や信号処理回路に用いられるＣＭＯＳ回路は高速動作を要求されるため、動作速度を低下させる要因となりうる抵抗成分は極力排除する必要がある。
【０１１３】
本願発明のＣＭＯＳ回路の場合、サブゲート配線として機能する第１配線にゲート電圧を印加することによってＧＯＬＤ構造を実現し、ホットキャリア注入による劣化を防いでいる。しかしながら、ホットキャリア注入が生じるのはチャネル形成領域のドレイン領域側の端部であり、その部分にゲート電極とオーバーラップした（重なった）ＬＤＤ領域が存在すれば良い。
【０１１４】
従って、必ずしもチャネル形成領域のソース領域側の端部にはＬＤＤ領域を設けておく必要はなく、却ってソース領域側に設けられたＬＤＤ領域が抵抗成分として働いてしまう恐れがある。そのため、図８（Ａ）のような構造とすることは動作速度を改善する上で有効である。
【０１１５】
なお、図８（Ａ）の構造はソース領域とドレイン領域とが入れ替わる画素ＴＦＴのような動作をする場合には適用できない。ＣＭＯＳ回路の場合、通常はソース領域およびドレイン領域が固定されるため、図８（Ａ）のような構造を実現することができる。
【０１１６】
次に、図８（Ｂ）は基本的には図８（Ａ）と同様であるが、ＬＤＤ領域８０２の幅が図８（Ａ）よりも狭く形成されている。具体的には０．０５〜０．５μm（好ましくは０．１〜０．３μm）とする。図８（Ｂ）の構造はソース領域側の抵抗成分をなくすだけでなく、ドレイン領域側の抵抗成分を極力減らすような構造となっている。
【０１１７】
このような構造は実際にはシフトレジスタ回路のように３〜５Ｖといった低電圧で駆動し、高速動作を要求するような回路に適している。動作電圧が低いのでＬＤＤ領域（厳密にはゲート電極にオーバーラップしたＬＤＤ領域）が狭くなってもホットキャリア注入の問題は顕在化しない。
【０１１８】
勿論、場合によってはシフトレジスタ回路のみＮＴＦＴのＬＤＤ領域を完全になくすようなこともできる。その場合、同じドライバー回路内でも、シフトレジスタ回路のＮＴＦＴにはＬＤＤ領域がなく、他の回路には図１（Ａ）や図８（Ｂ）に示した構造を採用するようなこともできる。
【０１１９】
次に、図８（Ｃ）はＮＴＦＴをダブルゲート構造、ＰＴＦＴをシングルゲート構造としたＣＭＯＳ回路の例である。この場合、チャネル形成領域８０３、８０４のドレイン領域に近い側のみの端部にＬＤＤ領域８０５、８０６を設ける。
【０１２０】
図３（Ｄ）に示したようにＬＤＤ領域の幅は裏面露光工程における光の回り込み量で決定するが、マスク合わせによってレジストマスクを形成すれば自由にマスク設計を行うことができる。図８（Ｃ）に示した構造においてもマスクを用いれば片側のみにＬＤＤ領域を設けることは容易である。
【０１２１】
しかし、本実施例のようにゲート配線（第２配線）８０７a、８０７bと第１配線８０８、８０９とをずらして形成することで、裏面露光法を用いても片側のみにＬＤＤ領域を形成することが可能となる。
【０１２２】
このような構造とすることでソース領域側のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構造とすることでソース−ドレイン間にかかる電界を分散させて緩和する効果がある。
【０１２３】
次に、図８（Ｄ）の構造は画素マトリクス回路の一実施形態である。図８（Ｄ）の構造の場合、ソース領域またはドレイン領域に近い片側のみにＬＤＤ領域８０９、８１０を設ける。即ち、二つのチャネル形成領域８１１と８１２の間にはＬＤＤ領域を設けない構造とする。
【０１２４】
画素ＴＦＴの場合、充電と放電を繰り返す動作を行うためソース領域とドレイン領域とが頻繁に入れ替わることになる。従って、図８（Ｄ）の構造とすることでどちらがドレイン領域となってもチャネル形成領域のドレイン領域側にＬＤＤ領域を設けた構造となる。逆に、チャネル形成領域８１１と８１２の間の領域は電界集中がないので抵抗成分となるＬＤＤ領域をなくした方がオン電流（ＴＦＴがオン状態にある時に流れる電流）を大きくするには有効である。
【０１２５】
なお、図８（Ａ）〜（Ｄ）の構造において、ソース領域側のチャネル形成領域の端部にはＬＤＤ領域を設けない構造としているが、幅の狭いものであれば設けられていても構わない。そのような構造はマスク合わせによってレジストマスクを形成しても良いし、第１配線と第２配線の位置を調節した上で裏面露光法を用いて形成しても良い。
【０１２６】
なお、本実施例の構成は実施例１、２と組み合わせられることは言うまでもなく、実施例３に示したＡＭ−ＬＣＤに用いても良い。
【０１２７】
〔実施例５〕
本実施例では実施例２に示した画素マトリクス回路とは異なる構造の保持容量を形成した場合について説明する。説明には図９を用いる。なお、基本的な構造は図２（Ａ）に示したものと同じであるので、本実施例では必要箇所のみに符号を付して説明することとする。
【０１２８】
まず、図９（Ａ）に示した構造は保持容量を第１配線と同一層に形成された容量配線９０１、第１絶縁層９０２および活性層（厳密にはドレイン領域から延在する部分）９０３とで形成する。
【０１２９】
この構造の利点は、活性層のうち保持容量の電極として機能する部分にも高濃度に１３族または１５族に属する元素が添加され、導電型を有している点である。勿論、１３族または１５族に属する元素はソース領域またはドレイン領域の形成工程と同時に形成すれば良い。
【０１３０】
「実施形態２」で説明した構造の場合、保持容量の電極として機能する活性層は第２配線がマスクとなるため導電型を付与する不純物元素が添加されず、容量配線に常に電圧を印加して活性層に反転層が形成された状態を維持しなければらない。しかしながら、図９（Ａ）の構造では、保持容量の電極として機能する活性層自身が導電性を有しているため、電圧を印加する必要がなく、接地電位などに固定しておけば良いだけである。
【０１３１】
このように余分な電圧を印加する必要がない分、消費電力を抑えるのに有効な構造であると言える。
【０１３２】
また、図９（Ｂ）の構造は、図２（Ａ）に示した保持容量の構造と図９（Ａ）に示した保持容量の構造とを組み合わせた例である。具体的には、第１配線と同一層の第１容量配線９０４、第１絶縁層９０５および活性層９０６で第１保持容量を形成し、活性層９０６、第２絶縁層９０７および第２配線と同一層の第２容量配線９０８で第２保持容量を形成する。
【０１３３】
この構造では工程数をなんら増やすことなく、図２（Ａ）や図９（Ａ）に示した保持容量の構造の２倍近い容量を確保することが可能である。特に、ＡＭ−ＬＣＤが高精細になれば開口率を稼ぐために、保持容量の面積を小さくすることが必要となる。そのような場合に図９（Ｂ）の構造は有効である。
【０１３４】
なお、本実施例の構造を実施例３に示したＡＭ−ＬＣＤに対して用いることは有効である。
【０１３５】
〔実施例６〕
本実施例では図１（Ａ）に示したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス回路において、第２配線を構成する第１導電層を省略した場合の例を図１０に示す。なお、図１０（Ａ）において図１（Ａ）または図２（Ａ）と同じ構成の部分には同一の符号を付している。
【０１３６】
図１０（Ａ）のＣＭＯＳ回路は、第２配線１１〜１３が全て単層のタンタル膜で形成されている。即ち、図１（Ａ）の構造と比較すると第１導電層を省略し、第２導電層のみで第２配線を形成した構成となる。なお、膜厚は２００〜４００nmとすれば良い。勿論、タンタル以外に、チタン、タングステン、モリブデン、またはシリコンから選ばれた元素を主成分とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜を用いても良い。
【０１３７】
このような構造とした場合、第２配線の電源供給部（図１（Ａ）でクラッド構造となっていた部分）は第３導電層１４aを第２導電層１４bで覆った構造となる。ただし、この構造では第３導電層１４aの構成元素であるアルミニウムや銅が第２絶縁層１０６中に拡散する恐れがある。そのため、第２絶縁層１０６の表面に窒化珪素膜を設けておくと、アルミニウムや銅の拡散を効果的に防止することが可能である。
【０１３８】
また、本実施例の構造は画素マトリクス回路に対しても適用できる。図１０（Ｂ）の画素マトリクス回路は、第２配線（ゲート配線）１６、１７および容量配線が第２導電層（本実施例ではタンタル膜）のみでなり、ゲート配線の中でも配線抵抗を抑えたい部分には、第３導電層１５aを第２導電層１５bで覆った構造を採用している。
【０１３９】
勿論、図１０（Ａ）、図１０（Ｂ）に示した回路はどちらも同一基板上に同時形成されることは言うまでもない。
【０１４０】
また、本実施例の構造は実施例１および実施例２に示した作製工程において、第１導電層の形成工程を省略するのみで実現できる。また、実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４、５に示した構成と組み合わせることも可能である。
【０１４１】
〔実施例７〕
本実施例では図１（Ａ）に示したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス回路において、ＮＴＦＴのゲート電極部をクラッド構造とする場合の例を図１１に示す。なお、図１１（Ａ）において図１（Ａ）または図２（Ａ）と同じ構成の部分には同一の符号を付している。
【０１４２】
図１１（Ａ）に示したＣＭＯＳ回路では、ＮＴＦＴのゲート電極２１が第１導電層２１aと第２導電層２１bとで第３導電層２１cを包み込んだクラッド構造となっている。この時、チャネル形成領域２２の長さは第３導電層２１cの線幅に一致する。
【０１４３】
また、ＬＤＤ領域２３は実質的に二つの領域に区別することができる。一方は第２配線の一部であるゲート電極２１と重なっており、他方はゲート電極２１と重なっていない。即ち、本実施例の構造では、第２配線の一部であるゲート電極のみでＧＯＬＤ構造を実現することができる。、さらにゲート電極にオーバーラップしたＬＤＤ領域の外側に、ゲート電極にオーバーラップしないＬＤＤ領域が設けられるため、非常にオフ電流を小さくすることができる。
【０１４４】
図１１（Ｂ）に示した画素マトリクス回路の場合も同様であり、画素ＴＦＴのゲート電極２４、２５はどちらも第１導電層２４a、２５aと第２導電層２４b、２５bとで第３導電層２４c、２５cを包み込んだクラッド構造となっている。この時、チャネル形成領域２６、２７の長さは第３導電層２４c、２５cの線幅に一致する。また、ＬＤＤ領域２８、２９はどちらもＬＤＤ領域２３と同様に実質的に二つの領域に区別できる。
【０１４５】
「実施形態１」や「実施形態２」に示した構造の場合、ＣＭＯＳ回路では第１配線（サブゲート配線）にゲート電圧を印加することでＧＯＬＤ構造が実現されるが、画素マトリクス回路ではオフ電流を下げるためにＬＤＤ構造となるようにしている。これはＧＯＬＤ構造の欠点であるオフ電流の増加を避けるためであり、そのためオン電流の劣化を抑制するというＧＯＬＤ構造そのものの利点は得られない。
【０１４６】
しかしながら、本実施例の構造では画素マトリクス回路であってもＧＯＬＤ構造のＮＴＦＴが実現されるため、さらに信頼性を高めることができる。勿論、画素ＴＦＴをＧＯＬＤ構造にできる理由は、ゲート電極にオーバーラップするＬＤＤ領域の外側に、ゲート電極にオーバーラップしないＬＤＤ領域を設けたからに他ならない。
【０１４７】
ここで、本実施例の構造を実現するための作製工程について図１２を用いて説明する。ただし、基本的には実施例１で説明した工程と同一であるので、必要箇所のみに新たに符号を付して説明する。
【０１４８】
まず、実施例１の工程に従って第３導電層３０８を形成した。本実施例の場合、第３導電層３０８の形成と同時にＮＴＦＴの上にも第３導電層３１を形成した。そして、レジストマスク３２を形成し、リンの添加工程を行った。この添加条件は実施例１の図３（Ｂ）の工程を参考にすれば良い。この工程により低濃度不純物領域３３、３４が形成され、チャネル形成領域３５が画定した。（図１２（Ａ））
【０１４９】
次に、レジストマスク３２を除去した後、第２導電層３６、３７を形成した。この工程のよりＮＴＦＴのメインゲート配線３８が形成された。（図１２（Ｂ））
【０１５０】
次に、レジストマスク３１５〜３１８を形成し、ボロンの添加工程を行った。添加条件は実施例１の図３（Ｃ）の工程を参考にすれば良い。こうしてリンおよびボロンの添加工程が終了したら、実施例１と同様の手段で添加した不純物元素の活性化を行い、図１２（Ｃ）の状態が得られた。
【０１５１】
次に、レジストマスク３１５〜３１８を除去した後、裏面露光法により再びレジストマスク３２４〜３２７を形成し、リンの添加工程を行った。添加条件は実施例１の図３（Ｄ）の工程を参考にすれば良い。
【０１５２】
この工程によりＮＴＦＴのソース領域３９、ドレイン領域４０および低濃度不純物領域（ＬＤＤ領域）４１が形成された。（図１２（Ｄ））
【０１５３】
この時、ＬＤＤ領域４１は、ゲート電極３８とオーバーラップしている部分の長さが０．１〜３．５μｍ（代表的には０．１〜０．５μｍ、好ましくは０．１〜０．３μｍ）となるようにし、ゲート電極３８とオーバーラップしていない部分の長さが０．５〜３．５μｍ（代表的には１．５〜２．５μｍ）となるようにすれば良い。
【０１５４】
この後は実施例１と同様の工程を経て、第１層間絶縁膜１０８、ソース配線１０９、１１０、ドレイン配線１１１を形成することで図１１（Ａ）に示すような構造のＣＭＯＳ回路が完成した。
【０１５５】
なお、本実施例ではＣＭＯＳ回路の作製工程を例にとって説明したが、画素マトリクス回路においてもほぼ同様の作製工程で図１１（Ｂ）の構造が得られる。従って、ここでの説明は省略する。
【０１５６】
また、本実施例の構造は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４〜６に示した構成とも自由に組み合わせることが可能である。
【０１５７】
〔実施例８〕
実施例１の図３（Ｄ）の工程において、裏面露光法でレジストマスク３２４〜３２７を形成した後、第２絶縁層３０６をエッチングして除去し、露呈した活性層にリンを添加することは有効である。
【０１５８】
こうすることによりリンを添加する際の加速電圧を１０ｋｅＶ程度にまで下げることができ、ドーピング装置の負担を減らすことができる。また、スループットを大幅に向上させることができる。この事は実施例２の図４（Ｄ）に示した工程においても同様である。
【０１５９】
なお、本実施例の構成は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４〜７に示した構成とも自由に組み合わせることが可能である。
【０１６０】
〔実施例９〕
本実施例ではドライバー回路に用いるＣＭＯＳ回路において、ＮＴＦＴのオフ電流を低減するための構造について図１３を用いて説明する。
【０１６１】
図１３において、ＮＴＦＴのＬＤＤ領域５１は、実質的に第１配線１０２aにオーバーラップしている部分としていない部分とに区別できる。従って、第１配線１０２aにゲート電圧が印加された際、図１３のＮＴＦＴはゲート電極にオーバーラップしたＬＤＤ領域の外側に、ゲート電極にオーバーラップしていないＬＤＤ領域を有する構造となる。
【０１６２】
このような構造は実施例８でも説明したように、ＧＯＬＤ構造の利点であるオン電流の劣化を防ぐ効果を有し、且つ、ＧＯＬＤ構造の欠点であるオフ電流の増加を抑制した電気特性を得ることができる。従って、非常に優れた信頼性を有するＣＭＯＳ回路を実現することが可能である。
【０１６３】
また、ここではＣＭＯＳ回路の場合を例にとって説明したが、本実施例の構造を画素マトリクス回路に適用しても構わない。
【０１６４】
また、本実施例の構造を実現するためには、実施例１の図３（Ｄ）に示した工程において裏面露光法を用いなければ良い。即ち、通常のマスク合わせにより第１配線よりも幅の広いレジストマスクを設け、その後、リンの添加工程を行えば本実施例の構造を容易に得ることができる。
【０１６５】
なお、ＬＤＤ領域の長さ（ゲート電極にオーバーラップしている部分としていない部分の長さ）は実施例８に示した範囲を参考にすれば良い。
【０１６６】
なお、本実施例の構成は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４〜７に示した構成とも自由に組み合わせることが可能である。
【０１６７】
〔実施例１０〕
本実施例では、実施例１または実施例２に示した活性層を形成するにあたってレーザー結晶化以外の手段を用いた場合について説明する。
【０１６８】
具体的には、活性層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報（米国出願番号０８／３２９，６４４または米国出願番号０８／４３０，６２３に対応）、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。特に触媒元素としてはニッケルが好適である。
【０１６９】
なお、本実施例の構成は実施例１乃至実施例９の全ての構成と自由に組み合わせることが可能である。
【０１７０】
〔実施例１１〕
本実施例は活性層を形成する方法として、実施例１０に示した熱結晶化法を用い、そこで用いた触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報（米国出願番号０８／９５１，１９３に対応）または特開平１０−１３５４６９号公報（米国出願番号０８／９５１，８１９に対応）に記載された技術を用いる。
【０１７１】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にハロゲンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１７２】
なお、本実施例の構成は実施例１乃至実施例１０の全ての構成と自由に組み合わせることが可能である。
【０１７３】
〔実施例１２〕
本実施例は活性層を形成する方法として、実施例１０に示した熱結晶化法を用い、そこで用いた触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−２７０３６３号公報（米国出願番号０９／０５０，１８２に対応）に記載された技術を用いる。
【０１７４】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１７５】
なお、本実施例の構成は実施例１乃至実施例１０の全ての構成と自由に組み合わせることが可能である。
【０１７６】
〔実施例１３〕
本実施例では、実施例１２で示したリンによるゲッタリング工程の別形態について説明する。なお、基本的な工程は図１に従うものであるので、相違点のみに着目して説明する。
【０１７７】
まず、実施例１の工程に従って図３（Ｄ）の状態を得た。図１４（Ａ）は図３（Ｄ）の状態からレジストマスク３２４〜３２７を除去した状態を表している。ただし、ＴＦＴの活性層となる半導体層の形成には実施例１０に示した熱結晶化技術を用いている。
【０１７８】
この時、ＮＴＦＴのソース領域３２８及びドレイン領域３２９、並びにＰＴＦＴのソース領域３３１及びドレイン領域３３２には１×１０19〜１×１０21atoms/cm3（好ましくは５×１０20atoms/cm3）の濃度でリンが含まれている。
【０１７９】
本実施例ではこの状態で、窒素雰囲気中で５００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行う。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、結晶化工程の後残存していた触媒元素（本実施例ではニッケル）が矢印の方向に移動し、前述のソース領域及びドレイン領域に含まれたリンの作用によって同領域にゲッタリング（捕獲）することができた。その結果、チャネル形成領域からニッケルを１×１０17atoms/cm3以下にまで低減することができた。
【０１８０】
図１４（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従えば、図３（Ｅ）に示すようなＣＭＯＳ回路を作製することができる。勿論、同様のことが画素マトリクス回路でも行われることは言うまでもない。
【０１８１】
なお、本実施例の構成は実施例１乃至実施例１０の全ての構成と自由に組み合わせることが可能である。
【０１８２】
〔実施例１４〕
本願発明のＴＦＴ構造はＡＭ−ＬＣＤのような電気光学装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０１８３】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用しても良い。
【０１８４】
また、本実施例の半導体回路は実施例１、２、４〜１３のどのような組み合わせからなる構成を用いても実現することができる。
【０１８５】
〔実施例１５〕
本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置や半導体回路に適用することができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本願発明を実施できる。
【０１８６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１５に示す。
【０１８７】
図１５（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
【０１８８】
図１５（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０１８９】
図１５（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０１９０】
図１５（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０１９１】
図１５（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
【０１９２】
図１５（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１９３】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１４のどのような組み合わせからなる構成を用いても実現することができる。
【０１９４】
【発明の効果】
本願発明は同一構造のＮＴＦＴを、活性層の下側に設けた第１配線の電圧を制御することでＧＯＬＤ構造として用いたり、ＬＤＤ構造として用いたりする点に特徴がある。即ち、工程数を増やしたり煩雑にすることなく、同一基板上にＧＯＬＤ構造とＬＤＤ構造とを実現することができる。
【０１９５】
そのため、ＡＭ−ＬＣＤやＡＭ−ＬＣＤを表示ディスプレイとして有する電子機器等の半導体装置において、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができた。
【図面の簡単な説明】
【図１】 ＣＭＯＳ回路の構造を示す図。
【図２】 画素マトリクス回路の構造を示す図。
【図３】 ＣＭＯＳ回路の作製工程を示す図。
【図４】 画素マトリクス回路の作製工程を示す図。
【図５】 画素マトリクス回路の作製工程を示す図。
【図６】 ＡＭ−ＬＣＤの外観を示す図。
【図７】 ＡＭ−ＬＣＤのブロック構成を示す図。
【図８】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図９】 画素マトリクス回路（特に保持容量）の構造を示す図。
【図１０】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図１１】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図１２】 ＣＭＯＳ回路の作製工程を示す図。
【図１３】 ＣＭＯＳ回路の構造を示す図。
【図１４】 ＣＭＯＳ回路の作製工程を示す図。
【図１５】 電子機器の一例を示す図。
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴという）は透明なガラス基板に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００４】
アクティブマトリクス型液晶表示装置は、画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要になり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００５】
ところが、ＴＦＴは必ずしも信頼性の面で単結晶半導体基板に作製されるＭＯＳＦＥＴと同等ではないとされている。ＭＯＳＦＥＴでも問題となっていたように、ＴＦＴにおいても長期にわたって動作させると移動度やオン電流が低下するといった現象が起こる。このような現象がおこる原因の一つは、チャネル電界の増大に伴って発生するホットキャリアによる特性の劣化である。
【０００６】
一方、ＭＯＳＦＥＴでは、信頼性を向上させる技術として、ＬＤＤ（Lightly Doped Drain）構造が良く知られている。この構造は、ソース・ドレイン領域の内側に、さらに低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。この構造はＴＦＴでも採用されている。
【０００７】
さらにＭＯＳＦＥＴでは、ゲート絶縁膜を介して、ＬＤＤ領域をゲート電極とある程度オーバーラップさせる（重ならせる）構造が知られている。この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain Overlapped LDD）や、ＬＡＴＩＤ（Large-tilt-angle implanted drain）と呼ばれる構造が知られている。このような構造とすることで、ホットキャリア耐性を高めることができた。
【０００８】
また、こういったＭＯＳＦＥＴの構造をＴＦＴに応用しようという試みもなされている。しかしながら、ＧＯＬＤ構造（本明細書中ではゲート電圧が印加されるＬＤＤ領域を有する構造をＧＯＬＤ構造と呼ぶ。逆にゲート電圧が印加されないＬＤＤ領域のみを有する構造をＬＤＤ構造と呼ぶ。）の場合、ＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題がある。そのため、ＡＭ−ＬＣＤの画素マトリクス回路のように、オフ電流を極力抑えたい回路に使うには不適切であった。
【０００９】
【発明が解決しようとする課題】
本願発明では、ＡＭ−ＬＣＤの各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有するＡＭ−ＬＣＤを提供することを目的とする。延いては、そのようなＡＭ−ＬＣＤを有する半導体装置（電子機器）の信頼性を高めることを目的とする。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置において、
前記ＣＭＯＳ回路は前記Ｎチャネル型ＴＦＴのみ、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成されていることを特徴とする。
【００１１】
上記構成において、前記第１配線と前記第２配線とは電気的に接続されていても良い。即ち、第１配線と第２配線とが同電位となり、活性層に対して同じ電圧を印加する（加える）ことが可能となる。
【００１２】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置において、
前記ＣＭＯＳ回路は前記Ｎチャネル型ＴＦＴのみ、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記第２配線は、第１導電層と第２導電層との積層構造からなる部分と、前記第１導電層と前記第２導電層とで第３導電層を包み込んだ構造からなる部分とを有することを特徴とする。
【００１３】
上記構成において、前記第３導電層は、第１導電層または前記第２導電層よりも抵抗値が低い材料を用いる。具体的には、前記第１導電層または前記第２導電層は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜を用いることが好ましい。また、前記第３導電層は、アルミニウムまたは銅を主成分とする膜を用いることが好ましい。
【００１４】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴで形成された画素ＴＦＴと保持容量とを有する画素マトリクス回路を含む半導体装置において、
前記画素ＴＦＴは絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成されていることを特徴とする。
【００１５】
なお、上記構成において、前記第１配線は接地電位またはソース電源電位に保持されていても良いし、フローティング電位に保持されていても良い。
【００１６】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴで形成された画素ＴＦＴを有する画素マトリクス回路を含む半導体装置において、
前記画素ＴＦＴは絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記第２配線は、第１導電層と第２導電層との積層構造からなる部分と、前記第１導電層と前記第２導電層とで第３導電層を包み込んだ構造からなる部分とを有することを特徴とする。
【００１７】
また、他の発明の構成は、
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置において、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴとは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記画素ＴＦＴに接続された第１配線は固定電位またはフローティング電位に保持され、前記ドライバー回路に含まれるＮチャネル型ＴＦＴに接続された第１配線は、該ドライバー回路に含まれるＮチャネル型ＴＦＴに接続された第２配線と同電位に保持されることを特徴とする。
【００１８】
なお、上記構成において、前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成されている。
【００１９】
さらに、前記第２配線は、第１導電層と第２導電層との積層構造からなる部分と、前記第１導電層と前記第２導電層とで第３導電層を包み込んだ構造からなる部分とを有する。
【００２０】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置の作製方法において、
基板上に第１配線を形成する工程と、
前記第１配線の上に第１絶縁層を形成する工程と、
前記第１絶縁層の上に活性層を前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性層を形成する工程と、
前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性層を覆って第２絶縁層を形成する工程と、
前記第２絶縁層の上に第２配線を形成する工程と、を有し、
前記第１配線は前記Ｎチャネル型ＴＦＴの活性層のみと交差するように形成されることを特徴とする。
【００２１】
上記構成において、前記第２配線は、第１導電層と第２導電層との積層構造からなる部分と、前記第１導電層と前記第２導電層とで第３導電層を包み込んだ構造からなる部分とが形成される。
【００２２】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置の作製方法において、
基板上に第１配線を形成する工程と、
前記第１配線の上に第１絶縁層を形成する工程と、
前記第１絶縁層の上に活性層を前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性層を形成する工程と、
前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性層を覆って第２絶縁層を形成する工程と、
前記第２絶縁層の上に第１導電層を形成する工程と、
前記第１導電層の上にパターン加工された第３導電層を形成する工程と、
前記第３導電層を覆って第２導電層を形成する工程と、を有し、
前記第１配線は前記Ｎチャネル型ＴＦＴの活性層のみと交差するように形成されることを特徴とする。
【００２３】
【発明の実施の形態】
［実施形態１］
本願発明の実施の形態について、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）とＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）を組み合わせたＣＭＯＳ回路（インバータ回路）を例にとって説明する。
【００２４】
なお、断面構造は図１（Ａ）に示し、上面図は図１（Ｂ）に示す。また、図１（Ａ）、（Ｂ）は同一の符号を用いて説明する。また、図１（Ｂ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で切った時の断面図は図１（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で示した各断面図に対応する。
【００２５】
まず、図１（Ａ）において、１０１は基板、１０２a、１０２b、１０２cは第１配線、１０３は第１絶縁層、１０４はＮＴＦＴの活性層、１０５はＰＴＦＴの活性層、１０６は第２絶縁層である。
【００２６】
その上には第１導電層１０７a1、第２導電層１０７a2を積層してなる第２配線１０７a、同様に第１導電層１０７b1、第２導電層１０７b2を積層してなる第２配線１０７b、第１導電層１０７c1、第２導電層１０７c2を積層してなる第２配線１０７c、第１導電層１０７d1、第２導電層１０７d2で第３導電層d3を挟んだ構造からなる第２配線１０７dを有する。
【００２７】
また、１０８は第１層間絶縁層、１０９〜１１１は第３配線であり、１０９、１１０がソース配線（ソース電極を含む）、１１１がドレイン配線（ドレイン電極を含む）である。
【００２８】
以上のような構造でなるＣＭＯＳ回路において、基板１０１としてはガラス基板、石英基板、金属基板、ステンレス基板、プラスチック基板、セラミックス基板またはシリコン基板を用いることができる。シリコン基板を用いる場合は予めに表面を酸化して酸化珪素膜を設けておくと良い。
【００２９】
また、第１配線は図１（Ｂ）に示すように同一パターンからなる配線であるが、説明の便宜上、部分ごとに１０２a、１０２b、１０２cに区別した。ここでは第１配線１０２aは活性層１０３との交差部、第１配線１０２bはＴＦＴ間の接続部、第１配線１０２cは各回路に共通の電源供給部を指し示している。
【００３０】
この時、第１配線１０２aはＮＴＦＴのサブゲート電極として機能する。即ち、チャネル形成領域１１２の電荷制御は第１配線１０２aと、第１配線１０２aと同電位である第２配線（メインゲート電極）１０７aとで行われ、第１配線１０２aのみがＬＤＤ領域１１３にゲート電圧（または所定の電圧）を印加することができるような構造となっている。
【００３１】
従って、第２配線１０７aのみをゲート電極として機能させた場合はＧＯＬＤ構造にならない（ＬＤＤ構造となる）が、第１配線１０２aと組み合わせることで初めてＧＯＬＤ構造を実現することができる。この構造の利点は後述するとして、さらに、この第１配線１０２aは遮光層としての機能をも兼ねている。
【００３２】
なお、第１配線の材料としては導電性を有していればどのような材料を用いても構わない。ただし、後のプロセス温度に耐えうる耐熱性を有する材料であることが望ましい。例えばタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分（成分比が５０％以上）とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜を用いても構わない。
【００３３】
また、本実施形態の特徴としては、第１配線１０２aがＮＴＦＴのみに設けられ、ＰＴＦＴには設けられない点が挙げられる。図１（Ａ）の場合、ＰＴＦＴはオフセット領域もＬＤＤ領域も形成されていないが、どちらか一方または両方を備えていても構わない。
【００３４】
このような構造であるため、図１（Ｂ）に示すように第１配線は電源供給部から接続部を経由してＮＴＦＴに至り、ＮＴＦＴのサブゲート電極として機能することになる。
【００３５】
また、第２配線も全て同一パターンからなる配線であるが、説明の便宜上、部分ごとに区別した。区別の仕方は第１配線とほぼ同様であり、図１（Ａ）において、１０７aがＮＴＦＴの活性層１０４との交差部、１０７bがＰＴＦＴの活性層１０５との交差部、１０７cがＴＦＴ間の接続部、１０７dが電源供給部である。
【００３６】
第２配線は基本的に二種類の導電層を積層して形成する。上層及び下層のどちらの導電層も導電性を有していればよく、タンタル（Ｔａ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、シリコン（Ｓｉ）膜を自由に組み合わせて形成することができる。また、これらの合金膜やシリサイド膜を用いても構わない。
【００３７】
但し、積層した後で同一形状にパターニングが可能な材料を選択する必要がある。即ち、積層した後で一括にエッチングできるか、上層側をマスクにして下層側がエッチングできるような組み合わせが望ましい。また、下層に設ける導電層は第３導電層１０７d3とのエッチング選択比が確保されなければならない。
【００３８】
第３導電層１０７d3はアルミニウム（Ａｌ）または銅（Ｃｕ）を主成分（成分比が５０％以上をいう）とする導電層であり、第１導電層１０７d1、第２導電層１０７d2で包み込んだ構造（以下、クラッド構造という）とすることで第２配線１０７dを形成している。この第２配線１０７dは電源供給部に相当する配線を形成する。
【００３９】
ＣＭＯＳ回路はＡＭ−ＬＣＤのドライバー回路やその他の信号処理回路として多用されるインバータ回路である。これらのドライバー回路や信号処理回路は高密度に集積化されているため、配線幅を極力細くすることが望まれる。従って、活性層との交差部（ゲート電極部）や接続部（配線の引き回し部）はなるべく細くするように設計する。また、これらの部分は配線自体の長さもさほど長くないので、配線抵抗の影響を受けにくい。
【００４０】
しかしながら、電源供給部は配線自体の長さが長いため、配線抵抗の影響を大きく受けてしまう。そのため、本実施形態では抵抗の低いアルミニウムや銅を主成分とする材料を用い、配線抵抗を軽減している。また、第２配線１０７dのような構造とすると多少配線幅が太くなってしまうが、電源供給部は複雑に集積化された回路の外に形成されるため問題とはならない。
【００４１】
なお、対角４インチ以下のＡＭ−ＬＣＤのように、全体的に回路が小さく極端に長い配線がないような半導体装置に本願発明を用いる場合、電源供給部となる配線も短いため、必ずしも上述のクラッド構造を用いなくても良い。換言すれば、図１に示した構造は対角４インチ以上のＡＭ−ＬＣＤに対して有効であるとも言える。
【００４２】
以上のように、本実施形態のＣＭＯＳ回路の特徴としては以下の二つが上げられる。
１．ＮＴＦＴのみに第１配線（サブゲート配線）が設けられ、第１配線に第２配線（メインゲート配線）と同じ電圧を印加するか、所定の電圧を印加することでＮＴＦＴをＧＯＬＤ構造とすることができる。
２．第２配線のゲート電極部や接続部は配線幅を細くして高集積化し、電源供給部は第１及び第２導電層で低抵抗な第３導電層を挟み込む構造（クラッド構造）とすることで低抵抗化することができる。
【００４３】
［実施形態２］
本願発明の実施の形態について、ＮＴＦＴを画素ＴＦＴとして用いた画素マトリクス回路を例にとって説明する。なお、この画素マトリクス回路は「実施形態１」で説明したＣＭＯＳ回路と同一の基板上に同時に形成されるため、同一名称の配線に関する詳細は「実施形態１」の記載を参考にすれば良い。
【００４４】
なお、断面構造は図２（Ａ）に示し、上面図は図２（Ｂ）に示す。また、図２（Ａ）、（Ｂ）は同一の符号を用いて説明する。また、図２（Ｂ）のＡ−Ａ’、Ｂ−Ｂ’で切った時の断面図は図２（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’で示した各断面図に対応する。
【００４５】
まず、図２（Ａ）において、２０１は基板、２０２a、２０２b、２０２cは第１配線、２０３は第１絶縁層、２０４は画素ＴＦＴ（ＮＴＦＴ）の活性層、２０５は第２絶縁層である。なお、画素ＴＦＴはダブルゲート構造を例示しているが、シングルゲート構造でも良いし、三つ以上のＴＦＴを直列に接続したマルチゲート構造としても構わない。
【００４６】
第２絶縁層２０３の上には第１導電層２０６a1、第２導電層２０６a2で第３導電層２０６a3を挟んだ構造からなる第２配線２０６a、第１導電層２０６b1、第２導電層２０６b2を積層してなる第２配線２０６b、第１導電層２０６c1、第２導電層２０６c2を積層してなる第２配線２０６c、第１導電層２０７a、第２導電層２０７bを積層してなる容量配線２０７を有する。
【００４７】
この時、容量配線２０７は第１絶縁層２０５を誘電体として、活性層２０４（具体的にはドレイン領域から延在する領域）との間に保持容量を形成する。この際、第１絶縁層２０５を窒化珪素膜の上に酸化珪素膜を設けた積層構造としておき、保持容量となる部分の酸化珪素膜を選択的に除去した後で第２配線を形成すれば比誘電率の高い窒化珪素膜のみを誘電体とする保持容量を実現できる。
【００４８】
また、２０８は第１層間絶縁層、２０９、２１０は第３配線であり、２０９がソース配線（ソース電極を含む）、２１０がドレイン配線（ドレイン電極を含む）である。さらに、その上には第２層間絶縁層２１１、ブラックマスク２１２、第３層間絶縁層２１３、画素電極２１４が設けられる。
【００４９】
また、第１配線は図２（Ｂ）に示すように同一パターンからなる配線であるが、説明の便宜上、部分ごとに２０２a、２０２b、２０２cに区別した。ここでは第１配線２０２aはゲート電極として機能しない配線部、２０２b、２０２cは活性層２０４との交差部であり、ゲート電極部として機能する部分である。
【００５０】
なお、ここに示した第１配線は「実施形態１」で説明した第１配線と同時に形成される。従って、材料等の説明は省略する。
【００５１】
この時、第１配線２０２b、２０２cは画素ＴＦＴの遮光膜として機能する。即ち、「実施形態１」で説明したようなサブゲート配線としての機能はなく、固定電位にしておくか、フローティング状態（電気的に孤立した状態）にしておく。固定電位としては、接地電位かソース電源電位（ソース配線と同電位）にしておけば良い。そうすることでホットキャリア注入によって発生したホールをチャネル形成領域から引き抜くことが可能となり、その結果、電荷の中和がなされてホットキャリアが消滅する。
【００５２】
このようにチャネル形成領域２１５、２１６の電荷制御は第１配線２０６bと第１配線２０６cとで行われ、ＬＤＤ構造として動作する。これによりオフ電流の増加を効果的に抑制することができる。
【００５３】
このように本実施形態に示した画素マトリクス回路では画素ＴＦＴとしてＮＴＦＴが用いられ、その構造は「実施形態１」で説明したＣＭＯＳ回路のＮＴＦＴと同一構造である。しかしながら、ＣＭＯＳ回路では第１配線に所定電圧を印加してサブゲート配線として用いることでＧＯＬＤ構造を実現したのに対し、画素マトリクス回路では第１配線を固定電位またはフローティング電位にしてＬＤＤ構造として用いる点に違いがある。
【００５４】
即ち、本願発明の最大の特徴は、同一基板上に同一構造のＮＴＦＴを形成しておき、第１配線（サブゲート配線）に印加する電圧の有無によってＧＯＬＤ構造とＬＤＤ構造とを使い分ける点にある。これにより工程数を増やすことなく、最適な回路設計が可能となるのである。
【００５５】
また、第２配線２０６a、２０６b、２０６cは、２０６b、２０６cがゲート電極部であり、２０６aが配線部である。配線部はできるだけ配線抵抗を低くすることが望ましいのでクラッド構造を採用している。しかし、ゲート電極部の方は配線幅がチャネル長を決定するため、第１導電層と第２導電層との積層として線幅を細くするような設計としている。
【００５６】
なお、クラッド構造の内容や効果については「実施形態１」で既に説明したのでここでの説明は省略する。また、「実施形態１」でも説明したように、対角４インチ以下のＡＭ−ＬＣＤには必ずしもクラッド構造とする必要がないことは言うまでもない。
【００５７】
以上に示した本願発明の構成について、以下に示す実施例でさらに詳細に説明する。
【００５８】
【実施例】
［実施例１］
本実施例では、「実施形態１」で説明したＣＭＯＳ回路の作製方法について説明する。説明には図３を用いる。
【００５９】
まず、基板３０１としてガラス基板を用意し、その上に第１配線３０２a、３０２b、３０２cを形成した。第１配線の材料としては、スパッタ法によりタングステンシリサイド（ＷＳｉx）膜、シリコン膜を順次積層した積層膜を用いた。勿論、積層順序が逆であっても良いし、成膜手段としてＣＶＤ法を用いることも可能である。また、上記積層膜を形成した後、表面に酸化膜が形成されていると表面保護という意味で有効であった。
【００６０】
勿論、第１配線３０２a、３０２b、３０２cは導電性を有する膜であれば良いので、他の金属膜や合金膜等を用いても構わない。なお、テーパー角の小さいパターン形成が可能なクロム膜やタンタル膜を用いると平坦性を向上させることができるため有効である。
【００６１】
次に、珪素（シリコン）を含む絶縁膜でなる第１絶縁層３０３を形成した。第１絶縁層３０３は活性層を保護する下地膜としての役割を果たすと同時に、第１配線３０２aをサブゲート配線として用いる際のゲート絶縁膜として機能する。
【００６２】
本実施例ではまず５０nmの窒化珪素膜を成膜し、その上に８０nmの酸化珪素膜を積層した構造を採用した。他にもＳｉＯｘＮｙ（ｘ／ｙ＝０．０１〜１００）で示される酸化窒化珪素膜（窒化酸化珪素膜ともいう）を用いても良い。その際、窒素の含有量を酸素の含有量よりも多くすることで耐圧を向上させることが可能である。
【００６３】
次に、５０nm厚の非晶質珪素膜（図示せず）を形成し、公知のレーザー結晶化技術により結晶化して結晶質珪素膜を形成した。そして結晶質珪素膜をパターニングして活性層３０４、３０５を形成した。本実施例では、結晶化工程を、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質珪素膜に照射することによって行った。
【００６４】
尚、本実施例では活性層に用いる半導体膜として非晶質珪素膜を結晶化した結晶質珪素膜を用いたが、他の半導体膜として微結晶珪素膜を用いても構わないし、直接結晶質珪素膜を成膜しても良い。また、珪素膜以外に、シリコンゲルマニウム膜等の化合物半導体膜を用いることも可能である。
【００６５】
次に、活性層３０４、３０５を覆って、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜またはそれらの積層膜でなる第２絶縁層３０６を形成した。ここではプラズマＣＶＤ法で酸化窒化珪素膜を１００ｎｍの厚さに形成した。この第２絶縁層は第２配線をメインゲート配線として用いる際のゲート絶縁膜として機能する。
【００６６】
次に、第１導電層として２０nm厚のタンタル膜３０７を形成し、その上にスカンジウムを添加したアルミニウム膜でなる第３導電層３０８を形成した。さらに、２００nm厚のタンタル膜でなる第２導電層３０９を形成した。これらの成膜方法はスパッタ法でもＣＶＤ法でも良い。
【００６７】
こうして図３（Ａ）の状態が得られたら、レジストマスク３１０、３１１を形成し、第１導電層３０７と第２導電層３０９とをエッチングした。こうしてタンタル膜の積層構造でなる第２配線３１２が形成された。この第２配線３１２は図１（Ａ）の第２配線（メインゲート配線）１０７aに相当する。
【００６８】
次に、１５族に属する元素（代表的にはリンまたは砒素）を添加し、低濃度不純物領域３１３を形成した。また、このとき同時にＮＴＦＴのチャネル形成領域３１４が画定した。本実施例では１５族に属する元素としてリンを用い、質量分離を行わないイオンドーピング法を用いて添加した。（図３（Ｂ））
【００６９】
添加条件としては、加速電圧を９０ｋｅＶとし、１×１０16〜１×１０19atoms/cm3（好ましくは５×１０17〜５×１０18atoms/cm3）の濃度でリンが添加されるようにドーズ量を調節した。この濃度が後にＬＤＤ領域の不純物濃度になるので精密に制御する必要がある。
【００７０】
次に、レジストマスク３１０、３１１を除去し、新たにレジストマスク３１５〜３１８を形成した。そして第１導電層３０７と第２導電層３０９をエッチングして第２配線３１９〜３２１を形成した。この第２配線３１９、３２０、３２１はそれぞれ順に図１（Ａ）の第２配線１０７b、１０７c、１０７dに相当する。
【００７１】
次に、１３族に属する元素（代表的にはボロンまたはガリウム）を添加し、不純物領域３２２を形成した。また、このとき同時にＰＴＦＴのチャネル形成領域３２３が画定した。本実施例では１３族に属する元素としてボロンを用い、質量分離を行わないイオンドーピング法を用いて添加した。（図３（Ｃ））
【００７２】
添加条件としては、加速電圧を７５ｋｅＶとし、１×１０19〜５×１０21atoms/cm3（好ましくは１×１０20〜１×１０21atoms/cm3）の濃度でボロンが添加されるようにドーズ量を調節した。
【００７３】
次に、レジストマスク３１５〜３１８を除去した後、再びレジストマスク３２４〜３２７を形成した。本実施例では、これらのレジストマスクは裏面露光法を用いて形成した。即ち、レジストマスク３２４、３２６、３２７は第１配線がマスクとなり、レジストマスク３２５は第２配線がマスクとなっている。第１配線をマスクとなる場合は少し光の回り込みがあるので、第１配線よりも線幅が細くなる。この線幅は露光条件によって制御することが可能である。
【００７４】
勿論、これらのレジストマスクを、マスクを用いて形成することもできる。その場合、パターン設計の自由度は高くなるがマスク枚数が増えてしまう。
【００７５】
こうしてレジストマスク３２４〜３２７が形成されたら、１５族に属する元素（本実施例ではリン）の添加工程を行った。ここでは加速電圧を９０ｋｅＶとし、１×１０19〜５×１０21atoms/cm3（好ましくは１×１０20〜１×１０21atoms/cm3）の濃度でリンが添加されるようにドーズ量を調節した。
【００７６】
この工程によりＮＴＦＴのソース領域３２８、ドレイン領域３２９およびＬＤＤ領域３３０が画定した。また、ＰＴＦＴのソース領域３３１、ドレイン領域３３２が画定した。この工程ではＰＴＦＴのソース領域とドレイン領域にもリンが添加されるが、前工程でさらに高い濃度のボロンが添加されていれば、Ｎ型に反転しないためＰ型を維持したままとなる。
【００７７】
こうしてＮＴＦＴおよびＰＴＦＴに一導電性を付与する不純物元素を添加したら、ファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらの手法を併用して不純物元素の活性化を行った。
【００７８】
こうして図３（Ｄ）の状態が得られたら、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、樹脂膜またはそれらの積層膜でなる第１層間絶縁層３３３を形成した。そしてコンタクトホールを開けてソース配線３３４、３３５、ドレイン配線３３６を形成した。（図３（Ｅ））
【００７９】
本実施例では第１層間絶縁層３３３として、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とした。また、本実施例ではソース配線およびドレイン配線を、チタン膜１００ｎｍ、チタンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜をパターニングして形成した。
【００８０】
こうして図３（Ｅ）に示すような構造のＣＭＯＳ回路が完成した。本実施例のＣＭＯＳ回路は図１（Ａ）に示した構造であり、それについての説明は「実施形態１」で詳細に説明したのでここでの説明は省略する。また、図１（Ａ）の構造を得るにあたって、本実施例の作製工程に限定される必要はない。例えば、ＮＴＦＴをダブルゲート構造とし、ＰＴＦＴをシングルゲート構造とするようなことも可能である。
【００８１】
なお、本実施例で説明したＣＭＯＳ回路はＡＭ−ＬＣＤにおいてはドライバー（駆動）回路（シフトレジスタ回路、バッファ回路、レベルシフタ回路、サンプリング回路など）やその他の信号処理回路（分割回路、Ｄ／Ａコンバータ回路、γ補正回路、オペアンプ回路など）を構成する基本単位回路である。
【００８２】
本実施例ではＮＴＦＴの第１配線をサブゲート配線として用いることで実質的なＧＯＬＤ構造を実現することができ、ホットキャリア注入による劣化を防ぐことができる。従って、非常に信頼性の高い回路を形成することができる。
【００８３】
また、集積度の高い場所では配線の線幅を細くし、集積度のあまり高くない場所（電源供給部）ではクラッド構造とすることで配線抵抗を減らし、配線抵抗による遅延時間を低減する構造となっている。
【００８４】
〔実施例２〕
本実施例では「実施形態２」で説明した画素マトリクス回路の作製方法について説明する。説明には図４、図５を用いる。なお、画素マトリクス回路は同一基板上において、実施例１に示したＣＭＯＳ回路と同時に形成されるため、実施例１の作製工程に対応させて説明する。従って、必要に応じて図３と同じ符号を使って説明することとする。
【００８５】
まず、ガラス基板３０１上に第２配線４０１a、４０１b、４０１cを形成した。これら第２配線の材料は実施例１で説明した通りである。次に、実施例１を参考にして第１絶縁層３０３、画素ＴＦＴの活性層４０２、第２絶縁層３０６、第１導電層３０７、第３導電層４０３、第２導電層３０９を形成した。こうして図４（Ａ）の状態が得られた、この時、同時形成されているＣＭＯＳ回路は図３（Ａ）の状態にある。
【００８６】
次に、レジストマスク４０４〜４０７を形成し、第１導電層３０７と第２導電層３０９のエッチングを行った。こうして第２配線４０８、４０９および容量配線４１０が形成された。なお、第２配線４０８は図２（Ａ）の第２配線２０６bに、第２配線４０９は図２（Ａ）の第２配線２０６cに相当する。また、容量配線４１０は図２（Ａ）の容量配線２０７に相当する。
【００８７】
次に、後にＬＤＤ領域を形成するためのリンの添加工程を行い、低濃度不純物領域４１１〜４１３を形成した。また、この時、チャネル形成領域４１４、４１５が画定した。この工程は図３（Ｂ）の工程に対応する。従って、図４（Ｂ）の工程において、第２配線の材料や膜厚、およびリンの添加条件は実施例１と同様である。
【００８８】
次に、図３（Ｃ）に相当する工程を行った。まず、レジストマスク４１６、４１７を形成し、第１導電層３０７と第２導電層３０９のエッチングを行うことにより第２配線４１８を形成した。この第２配線４１８は図２（Ａ）の第２配線２０６aに相当する。
【００８９】
次に、ＣＭＯＳ回路のＰＴＦＴを作製するためにボロンの添加工程を行った。本実施例の場合、画素ＴＦＴはＮＴＦＴで形成されるため、画素マトリクス回路はレジストマスク４１７で全面的に覆った状態とした。（図４（Ｃ））
【００９０】
次に、レジストマスク４１６、４１７を除去した後、裏面露光法によりレジストマスク４１９〜４２２を形成した。そして、リンの添加工程を行い、ソース領域４２３、ドレイン領域４２４、ＬＤＤ領域４２５を形成した。この時、裏面露光条件やリンの添加条件等は実施例１の図３（Ｄ）の工程に従えば良い。
【００９１】
なお、図４（Ｄ）では説明の便宜上、ソース領域やドレイン領域と記載したが、画素ＴＦＴの場合は画素への充電時と放電時とでソース領域とドレイン領域が逆転するので明確な区別はない。
【００９２】
こうしてリンおよびボロンの添加工程が終了したら、実施例１と同様に不純物元素の活性化工程を行った。そして、第１層間絶縁層３３３を形成し、コンタクトホールを形成してソース配線４２６、ドレイン配線４２７を形成した。こうして図４（Ｅ）の状態を得た。この時、ＣＭＯＳ回路は図３（Ｅ）の状態となっている。
【００９３】
次に、ソース配線４２６およびドレイン配線４２７を覆って第２層間絶縁層４２８を形成した。本実施例ではパッシベーション膜として３０nm厚の窒化珪素膜を形成し、その上に７００nm厚のアクリル膜を形成した。勿論、酸化珪素膜など珪素を主成分とする絶縁膜を用いても良いし、他の樹脂膜を用いても良い。他の樹脂膜としては、ポリイミド膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを使用することができる。
【００９４】
次に、１００nm厚のチタン膜でなるブラックマスク４２９を形成した。ブラックマスク４２７は遮光性を有する膜であれば他の膜を用いても良い。代表的にはクロム膜、アルミニウム膜、タンタル膜、タングステン膜、モリブデン膜、チタン膜またはそれらの積層膜を用いれば良い。
【００９５】
次に第３層間絶縁層４３０を形成した。本実施例では１μm厚のアクリル膜としたが、第２層間絶縁層と同様の材料を用いることができる。
【００９６】
次に、第３層間絶縁層４３０にコンタクトホールを形成し、透明導電膜（代表的にはＩＴＯ膜）でなる画素電極４３１を形成した。この時、画素電極４３１はドレイン配線４２７と電気的に接続される。従って、コンタクトホールは非常に深いものとなるので、内側の側壁がテーパー形状または曲面を有するように形成すると画素電極が断線するなどの不良を防ぐのに有効であった。
【００９７】
こうして図５（Ａ）に示すような構造の画素マトリクス回路が完成した。なお、本実施例では画素電極として透明導電膜を用いて透過型ＡＭ−ＬＣＤを作製する例を示したが、画素電極として反射率の高い金属膜（アルミニウムを主成分とする金属膜など）を用いることで容易に反射型ＡＭ−ＬＣＤを作製することが可能である。
【００９８】
また、図５（Ａ）の状態となった基板をアクティブマトリクス基板という。本実施例では、実際にＡＭ−ＬＣＤを作製した場合の構造も併せて説明する。
【００９９】
図５（Ａ）の状態が得られたら、配向膜４３２を８０nmの厚さに形成した。次に、対向基板を作製した。対向基板はガラス基板４３３上にカラーフィルタ４３４、透明電極（対向電極）４３５、配向膜４３６を形成したものを準備した。そして、それぞれの配向膜４３２、４３５に対してラビング処理を行い、シール材（封止材）を用いてアクティブマトリクス基板と対向基板とを貼り合わせた。そして、その間に液晶４３６を保持させた。なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。
【０１００】
こうして図５（Ｂ）に示す構造のＡＭ−ＬＣＤ（画素マトリクス回路の部分）が完成した。本実施例に示した第２層間絶縁層４２８と第３層間絶縁層４３０は実際には実施例１に示したＣＭＯＳ回路上にも形成されることになる。また、ブラックマスク４２９や画素電極４３１を形成すると同時に、それらを構成する材料で配線を形成し、その配線をＡＭ−ＬＣＤのドライバー回路や信号処理回路の引き回し配線（第４配線または第５配線）として用いることも可能である。
【０１０１】
本実施例の場合、画素ＴＦＴに設けられた第１配線４０１b、４０１cは固定電位（接地電位またはソース電位）に設定した。こうしておくことで、ホットキャリア注入によってドレイン端部に生じたホール（正孔）を第１配線に引き抜くことができるため、信頼性の向上に適した構造となる。勿論、第１配線４０１b、４０１cをフローティング状態にしておくこともできるが、その場合にはホールの引き抜き効果を期待できない。
【０１０２】
また、図２（Ｂ）の上面図にも示したように、配線部に位置する第２配線４１８はクラッド構造を採用し、配線抵抗を極力減らすような構造とした。
【０１０３】
〔実施例３〕
本実施例では本願発明の画素マトリクス回路やＣＭＯＳ回路（具体的にはＣＭＯＳ回路で形成されたドライバー回路や信号処理回路）を具備したＡＭ−ＬＣＤの外観を図６に示す。
【０１０４】
アクティブマトリクス基板６０１には画素マトリクス回路６０２、信号線駆動回路（ソースドライバー回路）６０３、走査線駆動回路（ゲートドライバー回路）６０４、信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路等）６０５が形成され、ＦＰＣ（フレキシブルプリントサーキット）６０６が取り付けられている。なお、６０７は対向基板である。
【０１０５】
ここでアクティブマトリクス基板６０１上に形成された各種回路をさらに詳しく図示したブロック図を図７に示す。
【０１０６】
図７において、７０１は画素マトリクス回路であり、画像表示部として機能する。また、７０２aはシフトレジスタ回路、７０２bはレベルシフタ回路、７０２cはバッファ回路である。これらでなる回路が全体としてゲートドライバー回路を形成している。
【０１０７】
なお、図７に示したＡＭ−ＬＣＤのブロック図ではゲートドライバー回路を、画素マトリクス回路を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲートドライバーに不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。
【０１０８】
また、７０３aはシフトレジスタ回路、７０３bはレベルシフタ回路、７０３cはバッファ回路、７０３dはサンプリング回路であり、これらでなる回路が全体としてソースドライバー回路を形成している。画素マトリクス回路を挟んでソースドライバー回路と反対側にはプリチャージ回路１４が設けられている。
【０１０９】
本願発明を用いることで図６に示したような回路を有するＡＭ−ＬＣＤの信頼性を大幅に向上させることができる。その際、ドライバー回路や信号処理回路を形成するＣＭＯＳ回路は実施例１に従えばよく、画素マトリクス回路は実施例２に従えば良い。
【０１１０】
〔実施例４〕
本実施例では、「実施形態１」に示したＣＭＯＳ回路や「実施形態２」に示した画素マトリクス回路の構造を異なるものとした場合について説明する。具体的には、回路の要求する仕様に応じて構造を異ならせる例を示す。
【０１１１】
なお、ＣＭＯＳ回路の基本構造は図１（Ａ）に示した構造、画素マトリクス回路の基本構造は図２（Ａ）に示した構造であるため、本実施例では必要箇所のみに符号を付して説明することとする。
【０１１２】
まず、図８（Ａ）に示した構造はＮＴＦＴのソース側のＬＤＤ領域をなくし、ドレイン側のみにＬＤＤ領域８０１を設けた構造である。ドライバー回路や信号処理回路に用いられるＣＭＯＳ回路は高速動作を要求されるため、動作速度を低下させる要因となりうる抵抗成分は極力排除する必要がある。
【０１１３】
本願発明のＣＭＯＳ回路の場合、サブゲート配線として機能する第１配線にゲート電圧を印加することによってＧＯＬＤ構造を実現し、ホットキャリア注入による劣化を防いでいる。しかしながら、ホットキャリア注入が生じるのはチャネル形成領域のドレイン領域側の端部であり、その部分にゲート電極とオーバーラップした（重なった）ＬＤＤ領域が存在すれば良い。
【０１１４】
従って、必ずしもチャネル形成領域のソース領域側の端部にはＬＤＤ領域を設けておく必要はなく、却ってソース領域側に設けられたＬＤＤ領域が抵抗成分として働いてしまう恐れがある。そのため、図８（Ａ）のような構造とすることは動作速度を改善する上で有効である。
【０１１５】
なお、図８（Ａ）の構造はソース領域とドレイン領域とが入れ替わる画素ＴＦＴのような動作をする場合には適用できない。ＣＭＯＳ回路の場合、通常はソース領域およびドレイン領域が固定されるため、図８（Ａ）のような構造を実現することができる。
【０１１６】
次に、図８（Ｂ）は基本的には図８（Ａ）と同様であるが、ＬＤＤ領域８０２の幅が図８（Ａ）よりも狭く形成されている。具体的には０．０５〜０．５μm（好ましくは０．１〜０．３μm）とする。図８（Ｂ）の構造はソース領域側の抵抗成分をなくすだけでなく、ドレイン領域側の抵抗成分を極力減らすような構造となっている。
【０１１７】
このような構造は実際にはシフトレジスタ回路のように３〜５Ｖといった低電圧で駆動し、高速動作を要求するような回路に適している。動作電圧が低いのでＬＤＤ領域（厳密にはゲート電極にオーバーラップしたＬＤＤ領域）が狭くなってもホットキャリア注入の問題は顕在化しない。
【０１１８】
勿論、場合によってはシフトレジスタ回路のみＮＴＦＴのＬＤＤ領域を完全になくすようなこともできる。その場合、同じドライバー回路内でも、シフトレジスタ回路のＮＴＦＴにはＬＤＤ領域がなく、他の回路には図１（Ａ）や図８（Ｂ）に示した構造を採用するようなこともできる。
【０１１９】
次に、図８（Ｃ）はＮＴＦＴをダブルゲート構造、ＰＴＦＴをシングルゲート構造としたＣＭＯＳ回路の例である。この場合、チャネル形成領域８０３、８０４のドレイン領域に近い側のみの端部にＬＤＤ領域８０５、８０６を設ける。
【０１２０】
図３（Ｄ）に示したようにＬＤＤ領域の幅は裏面露光工程における光の回り込み量で決定するが、マスク合わせによってレジストマスクを形成すれば自由にマスク設計を行うことができる。図８（Ｃ）に示した構造においてもマスクを用いれば片側のみにＬＤＤ領域を設けることは容易である。
【０１２１】
しかし、本実施例のようにゲート配線（第２配線）８０７a、８０７bと第１配線８０８、８０９とをずらして形成することで、裏面露光法を用いても片側のみにＬＤＤ領域を形成することが可能となる。
【０１２２】
このような構造とすることでソース領域側のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構造とすることでソース−ドレイン間にかかる電界を分散させて緩和する効果がある。
【０１２３】
次に、図８（Ｄ）の構造は画素マトリクス回路の一実施形態である。図８（Ｄ）の構造の場合、ソース領域またはドレイン領域に近い片側のみにＬＤＤ領域８０９、８１０を設ける。即ち、二つのチャネル形成領域８１１と８１２の間にはＬＤＤ領域を設けない構造とする。
【０１２４】
画素ＴＦＴの場合、充電と放電を繰り返す動作を行うためソース領域とドレイン領域とが頻繁に入れ替わることになる。従って、図８（Ｄ）の構造とすることでどちらがドレイン領域となってもチャネル形成領域のドレイン領域側にＬＤＤ領域を設けた構造となる。逆に、チャネル形成領域８１１と８１２の間の領域は電界集中がないので抵抗成分となるＬＤＤ領域をなくした方がオン電流（ＴＦＴがオン状態にある時に流れる電流）を大きくするには有効である。
【０１２５】
なお、図８（Ａ）〜（Ｄ）の構造において、ソース領域側のチャネル形成領域の端部にはＬＤＤ領域を設けない構造としているが、幅の狭いものであれば設けられていても構わない。そのような構造はマスク合わせによってレジストマスクを形成しても良いし、第１配線と第２配線の位置を調節した上で裏面露光法を用いて形成しても良い。
【０１２６】
なお、本実施例の構成は実施例１、２と組み合わせられることは言うまでもなく、実施例３に示したＡＭ−ＬＣＤに用いても良い。
【０１２７】
〔実施例５〕
本実施例では実施例２に示した画素マトリクス回路とは異なる構造の保持容量を形成した場合について説明する。説明には図９を用いる。なお、基本的な構造は図２（Ａ）に示したものと同じであるので、本実施例では必要箇所のみに符号を付して説明することとする。
【０１２８】
まず、図９（Ａ）に示した構造は保持容量を第１配線と同一層に形成された容量配線９０１、第１絶縁層９０２および活性層（厳密にはドレイン領域から延在する部分）９０３とで形成する。
【０１２９】
この構造の利点は、活性層のうち保持容量の電極として機能する部分にも高濃度に１３族または１５族に属する元素が添加され、導電型を有している点である。勿論、１３族または１５族に属する元素はソース領域またはドレイン領域の形成工程と同時に形成すれば良い。
【０１３０】
「実施形態２」で説明した構造の場合、保持容量の電極として機能する活性層は第２配線がマスクとなるため導電型を付与する不純物元素が添加されず、容量配線に常に電圧を印加して活性層に反転層が形成された状態を維持しなければらない。しかしながら、図９（Ａ）の構造では、保持容量の電極として機能する活性層自身が導電性を有しているため、電圧を印加する必要がなく、接地電位などに固定しておけば良いだけである。
【０１３１】
このように余分な電圧を印加する必要がない分、消費電力を抑えるのに有効な構造であると言える。
【０１３２】
また、図９（Ｂ）の構造は、図２（Ａ）に示した保持容量の構造と図９（Ａ）に示した保持容量の構造とを組み合わせた例である。具体的には、第１配線と同一層の第１容量配線９０４、第１絶縁層９０５および活性層９０６で第１保持容量を形成し、活性層９０６、第２絶縁層９０７および第２配線と同一層の第２容量配線９０８で第２保持容量を形成する。
【０１３３】
この構造では工程数をなんら増やすことなく、図２（Ａ）や図９（Ａ）に示した保持容量の構造の２倍近い容量を確保することが可能である。特に、ＡＭ−ＬＣＤが高精細になれば開口率を稼ぐために、保持容量の面積を小さくすることが必要となる。そのような場合に図９（Ｂ）の構造は有効である。
【０１３４】
なお、本実施例の構造を実施例３に示したＡＭ−ＬＣＤに対して用いることは有効である。
【０１３５】
〔実施例６〕
本実施例では図１（Ａ）に示したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス回路において、第２配線を構成する第１導電層を省略した場合の例を図１０に示す。なお、図１０（Ａ）において図１（Ａ）または図２（Ａ）と同じ構成の部分には同一の符号を付している。
【０１３６】
図１０（Ａ）のＣＭＯＳ回路は、第２配線１１〜１３が全て単層のタンタル膜で形成されている。即ち、図１（Ａ）の構造と比較すると第１導電層を省略し、第２導電層のみで第２配線を形成した構成となる。なお、膜厚は２００〜４００nmとすれば良い。勿論、タンタル以外に、チタン、タングステン、モリブデン、またはシリコンから選ばれた元素を主成分とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜を用いても良い。
【０１３７】
このような構造とした場合、第２配線の電源供給部（図１（Ａ）でクラッド構造となっていた部分）は第３導電層１４aを第２導電層１４bで覆った構造となる。ただし、この構造では第３導電層１４aの構成元素であるアルミニウムや銅が第２絶縁層１０６中に拡散する恐れがある。そのため、第２絶縁層１０６の表面に窒化珪素膜を設けておくと、アルミニウムや銅の拡散を効果的に防止することが可能である。
【０１３８】
また、本実施例の構造は画素マトリクス回路に対しても適用できる。図１０（Ｂ）の画素マトリクス回路は、第２配線（ゲート配線）１６、１７および容量配線が第２導電層（本実施例ではタンタル膜）のみでなり、ゲート配線の中でも配線抵抗を抑えたい部分には、第３導電層１５aを第２導電層１５bで覆った構造を採用している。
【０１３９】
勿論、図１０（Ａ）、図１０（Ｂ）に示した回路はどちらも同一基板上に同時形成されることは言うまでもない。
【０１４０】
また、本実施例の構造は実施例１および実施例２に示した作製工程において、第１導電層の形成工程を省略するのみで実現できる。また、実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４、５に示した構成と組み合わせることも可能である。
【０１４１】
〔実施例７〕
本実施例では図１（Ａ）に示したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス回路において、ＮＴＦＴのゲート電極部をクラッド構造とする場合の例を図１１に示す。なお、図１１（Ａ）において図１（Ａ）または図２（Ａ）と同じ構成の部分には同一の符号を付している。
【０１４２】
図１１（Ａ）に示したＣＭＯＳ回路では、ＮＴＦＴのゲート電極２１が第１導電層２１aと第２導電層２１bとで第３導電層２１cを包み込んだクラッド構造となっている。この時、チャネル形成領域２２の長さは第３導電層２１cの線幅に一致する。
【０１４３】
また、ＬＤＤ領域２３は実質的に二つの領域に区別することができる。一方は第２配線の一部であるゲート電極２１と重なっており、他方はゲート電極２１と重なっていない。即ち、本実施例の構造では、第２配線の一部であるゲート電極のみでＧＯＬＤ構造を実現することができる。、さらにゲート電極にオーバーラップしたＬＤＤ領域の外側に、ゲート電極にオーバーラップしないＬＤＤ領域が設けられるため、非常にオフ電流を小さくすることができる。
【０１４４】
図１１（Ｂ）に示した画素マトリクス回路の場合も同様であり、画素ＴＦＴのゲート電極２４、２５はどちらも第１導電層２４a、２５aと第２導電層２４b、２５bとで第３導電層２４c、２５cを包み込んだクラッド構造となっている。この時、チャネル形成領域２６、２７の長さは第３導電層２４c、２５cの線幅に一致する。また、ＬＤＤ領域２８、２９はどちらもＬＤＤ領域２３と同様に実質的に二つの領域に区別できる。
【０１４５】
「実施形態１」や「実施形態２」に示した構造の場合、ＣＭＯＳ回路では第１配線（サブゲート配線）にゲート電圧を印加することでＧＯＬＤ構造が実現されるが、画素マトリクス回路ではオフ電流を下げるためにＬＤＤ構造となるようにしている。これはＧＯＬＤ構造の欠点であるオフ電流の増加を避けるためであり、そのためオン電流の劣化を抑制するというＧＯＬＤ構造そのものの利点は得られない。
【０１４６】
しかしながら、本実施例の構造では画素マトリクス回路であってもＧＯＬＤ構造のＮＴＦＴが実現されるため、さらに信頼性を高めることができる。勿論、画素ＴＦＴをＧＯＬＤ構造にできる理由は、ゲート電極にオーバーラップするＬＤＤ領域の外側に、ゲート電極にオーバーラップしないＬＤＤ領域を設けたからに他ならない。
【０１４７】
ここで、本実施例の構造を実現するための作製工程について図１２を用いて説明する。ただし、基本的には実施例１で説明した工程と同一であるので、必要箇所のみに新たに符号を付して説明する。
【０１４８】
まず、実施例１の工程に従って第３導電層３０８を形成した。本実施例の場合、第３導電層３０８の形成と同時にＮＴＦＴの上にも第３導電層３１を形成した。そして、レジストマスク３２を形成し、リンの添加工程を行った。この添加条件は実施例１の図３（Ｂ）の工程を参考にすれば良い。この工程により低濃度不純物領域３３、３４が形成され、チャネル形成領域３５が画定した。（図１２（Ａ））
【０１４９】
次に、レジストマスク３２を除去した後、第２導電層３６、３７を形成した。この工程のよりＮＴＦＴのメインゲート配線３８が形成された。（図１２（Ｂ））
【０１５０】
次に、レジストマスク３１５〜３１８を形成し、ボロンの添加工程を行った。添加条件は実施例１の図３（Ｃ）の工程を参考にすれば良い。こうしてリンおよびボロンの添加工程が終了したら、実施例１と同様の手段で添加した不純物元素の活性化を行い、図１２（Ｃ）の状態が得られた。
【０１５１】
次に、レジストマスク３１５〜３１８を除去した後、裏面露光法により再びレジストマスク３２４〜３２７を形成し、リンの添加工程を行った。添加条件は実施例１の図３（Ｄ）の工程を参考にすれば良い。
【０１５２】
この工程によりＮＴＦＴのソース領域３９、ドレイン領域４０および低濃度不純物領域（ＬＤＤ領域）４１が形成された。（図１２（Ｄ））
【０１５３】
この時、ＬＤＤ領域４１は、ゲート電極３８とオーバーラップしている部分の長さが０．１〜３．５μｍ（代表的には０．１〜０．５μｍ、好ましくは０．１〜０．３μｍ）となるようにし、ゲート電極３８とオーバーラップしていない部分の長さが０．５〜３．５μｍ（代表的には１．５〜２．５μｍ）となるようにすれば良い。
【０１５４】
この後は実施例１と同様の工程を経て、第１層間絶縁膜１０８、ソース配線１０９、１１０、ドレイン配線１１１を形成することで図１１（Ａ）に示すような構造のＣＭＯＳ回路が完成した。
【０１５５】
なお、本実施例ではＣＭＯＳ回路の作製工程を例にとって説明したが、画素マトリクス回路においてもほぼ同様の作製工程で図１１（Ｂ）の構造が得られる。従って、ここでの説明は省略する。
【０１５６】
また、本実施例の構造は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４〜６に示した構成とも自由に組み合わせることが可能である。
【０１５７】
〔実施例８〕
実施例１の図３（Ｄ）の工程において、裏面露光法でレジストマスク３２４〜３２７を形成した後、第２絶縁層３０６をエッチングして除去し、露呈した活性層にリンを添加することは有効である。
【０１５８】
こうすることによりリンを添加する際の加速電圧を１０ｋｅＶ程度にまで下げることができ、ドーピング装置の負担を減らすことができる。また、スループットを大幅に向上させることができる。この事は実施例２の図４（Ｄ）に示した工程においても同様である。
【０１５９】
なお、本実施例の構成は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４〜７に示した構成とも自由に組み合わせることが可能である。
【０１６０】
〔実施例９〕
本実施例ではドライバー回路に用いるＣＭＯＳ回路において、ＮＴＦＴのオフ電流を低減するための構造について図１３を用いて説明する。
【０１６１】
図１３において、ＮＴＦＴのＬＤＤ領域５１は、実質的に第１配線１０２aにオーバーラップしている部分としていない部分とに区別できる。従って、第１配線１０２aにゲート電圧が印加された際、図１３のＮＴＦＴはゲート電極にオーバーラップしたＬＤＤ領域の外側に、ゲート電極にオーバーラップしていないＬＤＤ領域を有する構造となる。
【０１６２】
このような構造は実施例８でも説明したように、ＧＯＬＤ構造の利点であるオン電流の劣化を防ぐ効果を有し、且つ、ＧＯＬＤ構造の欠点であるオフ電流の増加を抑制した電気特性を得ることができる。従って、非常に優れた信頼性を有するＣＭＯＳ回路を実現することが可能である。
【０１６３】
また、ここではＣＭＯＳ回路の場合を例にとって説明したが、本実施例の構造を画素マトリクス回路に適用しても構わない。
【０１６４】
また、本実施例の構造を実現するためには、実施例１の図３（Ｄ）に示した工程において裏面露光法を用いなければ良い。即ち、通常のマスク合わせにより第１配線よりも幅の広いレジストマスクを設け、その後、リンの添加工程を行えば本実施例の構造を容易に得ることができる。
【０１６５】
なお、ＬＤＤ領域の長さ（ゲート電極にオーバーラップしている部分としていない部分の長さ）は実施例８に示した範囲を参考にすれば良い。
【０１６６】
なお、本実施例の構成は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４〜７に示した構成とも自由に組み合わせることが可能である。
【０１６７】
〔実施例１０〕
本実施例では、実施例１または実施例２に示した活性層を形成するにあたってレーザー結晶化以外の手段を用いた場合について説明する。
【０１６８】
具体的には、活性層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報（米国出願番号０８／３２９，６４４または米国出願番号０８／４３０，６２３に対応）、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。特に触媒元素としてはニッケルが好適である。
【０１６９】
なお、本実施例の構成は実施例１乃至実施例９の全ての構成と自由に組み合わせることが可能である。
【０１７０】
〔実施例１１〕
本実施例は活性層を形成する方法として、実施例１０に示した熱結晶化法を用い、そこで用いた触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報（米国出願番号０８／９５１，１９３に対応）または特開平１０−１３５４６９号公報（米国出願番号０８／９５１，８１９に対応）に記載された技術を用いる。
【０１７１】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にハロゲンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１７２】
なお、本実施例の構成は実施例１乃至実施例１０の全ての構成と自由に組み合わせることが可能である。
【０１７３】
〔実施例１２〕
本実施例は活性層を形成する方法として、実施例１０に示した熱結晶化法を用い、そこで用いた触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−２７０３６３号公報（米国出願番号０９／０５０，１８２に対応）に記載された技術を用いる。
【０１７４】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１７５】
なお、本実施例の構成は実施例１乃至実施例１０の全ての構成と自由に組み合わせることが可能である。
【０１７６】
〔実施例１３〕
本実施例では、実施例１２で示したリンによるゲッタリング工程の別形態について説明する。なお、基本的な工程は図１に従うものであるので、相違点のみに着目して説明する。
【０１７７】
まず、実施例１の工程に従って図３（Ｄ）の状態を得た。図１４（Ａ）は図３（Ｄ）の状態からレジストマスク３２４〜３２７を除去した状態を表している。ただし、ＴＦＴの活性層となる半導体層の形成には実施例１０に示した熱結晶化技術を用いている。
【０１７８】
この時、ＮＴＦＴのソース領域３２８及びドレイン領域３２９、並びにＰＴＦＴのソース領域３３１及びドレイン領域３３２には１×１０19〜１×１０21atoms/cm3（好ましくは５×１０20atoms/cm3）の濃度でリンが含まれている。
【０１７９】
本実施例ではこの状態で、窒素雰囲気中で５００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行う。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、結晶化工程の後残存していた触媒元素（本実施例ではニッケル）が矢印の方向に移動し、前述のソース領域及びドレイン領域に含まれたリンの作用によって同領域にゲッタリング（捕獲）することができた。その結果、チャネル形成領域からニッケルを１×１０17atoms/cm3以下にまで低減することができた。
【０１８０】
図１４（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従えば、図３（Ｅ）に示すようなＣＭＯＳ回路を作製することができる。勿論、同様のことが画素マトリクス回路でも行われることは言うまでもない。
【０１８１】
なお、本実施例の構成は実施例１乃至実施例１０の全ての構成と自由に組み合わせることが可能である。
【０１８２】
〔実施例１４〕
本願発明のＴＦＴ構造はＡＭ−ＬＣＤのような電気光学装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０１８３】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用しても良い。
【０１８４】
また、本実施例の半導体回路は実施例１、２、４〜１３のどのような組み合わせからなる構成を用いても実現することができる。
【０１８５】
〔実施例１５〕
本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置や半導体回路に適用することができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本願発明を実施できる。
【０１８６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１５に示す。
【０１８７】
図１５（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
【０１８８】
図１５（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０１８９】
図１５（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０１９０】
図１５（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０１９１】
図１５（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
【０１９２】
図１５（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１９３】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１４のどのような組み合わせからなる構成を用いても実現することができる。
【０１９４】
【発明の効果】
本願発明は同一構造のＮＴＦＴを、活性層の下側に設けた第１配線の電圧を制御することでＧＯＬＤ構造として用いたり、ＬＤＤ構造として用いたりする点に特徴がある。即ち、工程数を増やしたり煩雑にすることなく、同一基板上にＧＯＬＤ構造とＬＤＤ構造とを実現することができる。
【０１９５】
そのため、ＡＭ−ＬＣＤやＡＭ−ＬＣＤを表示ディスプレイとして有する電子機器等の半導体装置において、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができた。
【図面の簡単な説明】
【図１】 ＣＭＯＳ回路の構造を示す図。
【図２】 画素マトリクス回路の構造を示す図。
【図３】 ＣＭＯＳ回路の作製工程を示す図。
【図４】 画素マトリクス回路の作製工程を示す図。
【図５】 画素マトリクス回路の作製工程を示す図。
【図６】 ＡＭ−ＬＣＤの外観を示す図。
【図７】 ＡＭ−ＬＣＤのブロック構成を示す図。
【図８】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図９】 画素マトリクス回路（特に保持容量）の構造を示す図。
【図１０】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図１１】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図１２】 ＣＭＯＳ回路の作製工程を示す図。
【図１３】 ＣＭＯＳ回路の構造を示す図。
【図１４】 ＣＭＯＳ回路の作製工程を示す図。
【図１５】 電子機器の一例を示す図。
Claims (10)
- 同一基板上に画素マトリクス回路に含まれる第１のＮチャネル型ＴＦＴとドライバー回路に含まれる第２のＮチャネル型ＴＦＴとを有する半導体装置であって、
前記第１のＮチャネル型ＴＦＴと前記第２のＮチャネル型ＴＦＴは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記チャネル形成領域は前記第１配線および前記第２配線に重なり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成され、
前記第１のＮチャネル型ＴＦＴが有する第１配線は固定電位またはフローティング電位に保持され、
前記第２のＮチャネル型ＴＦＴが有する第１配線と、該第２のＮチャネル型ＴＦＴが有する第２配線は、電気的に接続されていることを特徴とする半導体装置。 - 請求項１において、
前記第１のＮチャネル型ＴＦＴは画素ＴＦＴであることを特徴とする半導体装置。 - 同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置であって、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記チャネル形成領域は前記第１配線および前記第２配線に重なり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成され、
前記画素ＴＦＴが有する第１配線は固定電位またはフローティング電位に保持され、
前記ドライバー回路に含まれるＮチャネル型ＴＦＴが有する第１配線は、該ドライバー回路に含まれるＮチャネル型ＴＦＴが有する第２配線と同電位に保持されることを特徴とする半導体装置。 - 請求項３において、
前記固定電位は、接地電位またはソース電源電位であることを特徴とする半導体装置。 - 請求項１乃至請求項４のいずれか一項において、
前記第２配線は、電源供給部まで引き回され、
当該電源供給部以外の第２配線は、第１導電層と、第２導電層との積層構造から構成されており、
当該電源供給部の第２配線は、前記第１導電層と、前記第１導電層上に形成された第３導電層と、前記第３導電層を覆って前記第１導電層上に形成された前記第２導電層とから構成されていることを特徴とする半導体装置。 - 請求項５において、
前記第３導電層は、前記第１導電層または前記第２導電層よりも抵抗値が低いことを特徴とする半導体装置。 - 請求項５または請求項６において、
前記第１導電層または前記第２導電層は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、或いは前記元素を組み合わせた合金膜またはシリサイド膜であることを特徴とする半導体装置。 - 請求項５乃至請求項７のいずれか一項において、
前記第３導電層は、アルミニウムまたは銅を主成分とする導電膜であることを特徴とする半導体装置。 - 請求項１乃至請求項８のいずれか一項に記載された半導体装置とは、アクティブマトリクス型液晶ディスプレイまたはアクティブマトリクス型ＥＬディスプレイであることを特徴とする半導体装置。
- 請求項１乃至請求項８のいずれか一項に記載された半導体装置とは、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータまたは携帯情報端末であることを特徴とする半導体装置。
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