DE3855342T2

DE3855342T2 - Digitale Phasenregelschleifen-Anordnung

Info

Publication number: DE3855342T2
Application number: DE3855342T
Authority: DE
Inventors: Ii Hiroshi Ii Hiroshi; Hiroyuki Matsuoka; Kengo Sudoh
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1987-10-01
Filing date: 1988-09-29
Publication date: 1997-01-23
Anticipated expiration: 2008-09-30
Also published as: EP0310088B1; EP0310088A3; DE3855342D1; EP0310088A2; US4916403A

Description

HINTERGRUND DER ERFINDUNG

Die Erfindung betrifft ein digitales PLL-System, bei dem eine phasenstarre Schleife (PLL) aus digitalen Schaltungselementen besteht.
In jüngerer Zeit wurden viele Arten digitaler PLL-Systeme herausgegeben. Diese digitalen PLL-Systeme verfügen über eine PLL-Schaltung aus digitalen Schaltungselementen. Im Vergleich mit analogen Systemen haben derartige digitale Systeme Vorteile dahingehend, daß Streuungen aufgrund verwendeter Teile unbedeutend sind und daß gewünschte Eigenschaften erzielt werden können, ohne daß eine Einstellung erforderlich ist. Im allgemeinen wird andererseits bei digitalen PLL-Systemen das Ausgangssignal eines stabilen Oszillators frequenzgeteilt und von der Schleife als Ausgangssignal ausgegeben, weswegen die PLL-Schaltung nur bei Eingangsfreguenzen im Bereich unter einigen Zehnteln einer Maximalfrequenz betrieben werden kann, um damit ein enthaltenes logisches Schaltungselement zu betreiben.
Ferner wird dann, wenn die Eingangsfrequenz erhöht wird, das Frequenzteilungsverhältnis kleiner, was zu gröberer Quantisierung und schlechteren Kreiseigenschaften führt. Insbesondere bei einem digitalen PLL-System, das Eingangsfreguenzen im Bereich eines Bruchteils der höchsten Betriebsfrequenz des logischen Schaltungselements verwendet, ist der Einfluß von Eigenschaften des logischen Schaltelements selbst, insbesondere der Einfluß der Verzögerungscharakteristik, beträchtlich, wie auch der Einfluß des Quantisierungsfehlers beträchtlich ist, weswegen die Verwendung eines komplizierten Schaltungsaufbaus schwierig ist.
Aus dem US-Patent US-A-4,538,119 ist ein PLL-System mit den Merkmalen bekannt, wie sie im Oberbegriff der beigefügten Ansprüche 1 und 4 definiert sind.
Fig. 18 zeigt ein Beispiel eines ähnlichen PLL-Systems, das ebenfalls über die Merkmale im Oberbegriff des beigefügten Anspruchs 1 verfügt, um bei einem Bruchteil (LIN, N: positive ganze Zahl) einer Frequenz eines herkömmlichen stabilen Oszillators (OSC) 4 zu arbeiten. Die Phasendifferenz zwischen einem Eingangssignal PBSG und einem PLL-Taktsignal PLLCK wird als Zählwert eines Zählers 1 erfaßt.
Ein Taktimpuls MCK, der das Ausgangssignal des stabilen Oszillators 4 ist, ist in Fig. 19(1) dargestellt, das Eingangssignal PBSG ist in Fig. 19(2) dargestellt und das PLL- Taktsignal PLLCK ist in Fig. 19(3) dargestellt. In Fig. 22(4) ist ein Signal QA von einem Ausgangsanschluß Q des D- Flipflops 3 dargestellt. Der Taktimpuls MCK, das Eingangssignal PBSG und das Ausgangssignal QA des D-Flipflops 3 werden an ein UND-Gatter G1 gegeben, und das Ausgangssignal des UND-Gatters G1 wird an einen Takteingangsanschluß CK des Zählers 1 geliefert. Das Ausgangssignal CNTOUT des Zählers 1 ist in Fig. 19(5) dargestellt.
Das Ausgangssignal U eines Frequenzteilers 7 wird an einen Takteingangsanschluß CK eines D-Flipflops 8 gegeben und es wird auch über eine Inverterschaltung N1 an den Takteinganqsanschluß CK des D-Flipflops 3 gegeben und dann als PLL- Taktsignal PLLCK entnommen.
Das Ausgangssignal eines UND-Gatters G2 wird an den Zähler 1 und ein Register 5 als Rücksetzsignal RESET gegeben. Das Rücksetzsignal RESET ist dergestalt, wie es in Fig. 19(6) dargestellt ist. In Fig. 19 existiert eine Phasendifferenz hinsichtlich des Zeitintervalls zwischen einer Anstiegsflanke "a" des Eingangssignals PBSG und einer Anstiegsflanke "b" des PLL-Taktsignals PLLCK, und dieses Zeitintervall wird vom Zähler 1 gezählt.
Das Eingangssignal PBSG, das Ausgangssignal QA vom D-Flipflop 3, das bei der ansteigenden oder führenden Flanke des PLL-Taktsignals PLLCK das Eingangssignal PBSG einspeichert, und Taktimpuls MCK vom stabilen Oszillator 4 werden an das UND-Gatter G1 vor dem Takteingang in den Zähler 1 gegeben, wodurch der mit dem Ausgangssignal des UND-Gatters 1 versorgte Zähler 1 die Zeit zwischen den Flanken a - b zählt. Der Zähler 1 zählt die Impulse vom UND-Gatter G1, bis das Signal RESET vom anderen UND-Gatter G2 eingegeben wird.
Das Ausgangssignal von einem Anschluß Q des D-Flipflops 8, das das Ausgangssignal von einem Anschluß Q des D-Flipflops 3 bei der ansteigenden Flanke des Signals U einspeichert, und das Ausgangssignal vom Anschluß Q des D-Flipflops 3 werden an das UND-Gatter G2 gegeben, und das Signal CNTOUT, das den Zählwert des Zählers 1 repräsentiert, wird bei der ansteigenden Flanke des Rücksetzsignals RESET vom UND-Gatter G2 durch das Register 5 zwischengespeichert.
Dann wird der Zähler auf das Rücksetzsignal RESET hin zurückgesetzt, und er wird mit der ansteigenden Flanke des nächsten Eingangssignals PBSG gesetzt, und es wird der nächste Zählvorgang gestartet. Das vom Register 5 ausgegebene Phasendifferenzsignal 1 ist in Fig. 19(7) dargestellt, und es wird an einen Decodierer 6 gegeben und decodiert. Das vom Decodierer 6 ausgegebene Ladesignal E ist dergestalt, wie es in Fig. 19(8) dargestellt ist, und dieses Signal wird als Frequenzteilerverhältnis für den Frequenzteiler 7 in diesen Frequenzteiler 7 geladen.
Auf diese Weise wird der Taktimpuls MCK von der stabilen Oszillatorschaltung 4 durch einen Wert frequenzmäßig geteilt, der durch das Phasendifferenzsignal I repräsentiert ist, das die Differenz zwischen dem Eingangssignal APBSG und dem PLL- Taktsignal PLLCK anzeigt, und dann wird das Frequenzteilerverhältnis des Frequenzteilers 7, der das PLL-Taktsignal APLLCK erzeugt, auf einen anderen Wert geändert, so daß die Phasen des Eingangssignals PBSG und des PLL-Taktsignals PLLCK so gehalten werden, daß sie miteinander übereinstimmen.
Das Frequenzteilerverhältnis des Frequenzteilers 7 hat den Wert N, wenn die Phasen des Eingangssignals PBSG und des PLL-Taktsignals PLLCK übereinstimmen, und abhängig vom Ausmaß einer Phasendifferenz wird das Verhältnis N + 1 oder N -1, damit die Phasen miteinander übereinstimmen. Z.B. arbeitet der Decodierer 6 bei N = 8 so, daß er das Ladesignal E für den Frequenzteiler 7 decodiert, um die Frequenzteilerra te für den Frequenzteiler 7 zu erhalten, die dem Phasendifferenzsignal I entspricht.
Der Frequenzteiler 7 wird mit dem Ladesignal E geladen, das das Frequenzteilerverhältnis repräsentiert, wie es vom Decodierer 6 auf das Ladetaktsignal F hin geliefert wird. Dieses Ladetaktsignal F wird so, wie es in Fig. 19(9) dargestellt ist, von der logischen Schaltung 9 erzeugt, wenn das Ausgangssignal U des Frequenzteilers 7 einen speziellen Wert repräsentiert. In Fig. 19, bei der N = 8 gilt, wird, da zwischen den Zeitpunkten a und b eine Phasendifferenz besteht, das das Frequenzteilerverhältnis 9 repräsentierende Ladesignal E zum Zeitpunkt c vom Decodierer 6 an den Frequenzteiler 7 gegeben, und die Phasendifferenz wird zum Zeitpunkt d auf null korrigiert.
Gemäß dem Stand der Technik, wie er in den Fig. 18 und 19 veranschaulicht ist, ist dann, wenn das Eingangssignal APBSG einen konstanten Zyklus aufweist, wie es in Fig. 19 dargestellt ist, normaler Betrieb möglich. Wenn jedoch das Eingangssignal PBSG einen modulierten Signalverlauf hat, wie es in Fig. 20(1) dargestellt ist, ändert sich der Zyklus des Eingangssignals PBSG auf einen längeren oder kürzeren. Für diesen Fall ist das PLL-Taktsignal PLLCK in Fig. 20(2) dargestellt. Wenn dadurch eine Phasendifferenz hervorgerufen wird, kann sie gemäß der Länge des Zyklus des Eingangssignals PBSG korrigiert werden.
Fig. 20(3) zeigt das Ausgangssignal QA des D-Flipflops 3, Fig. 20(4) zeigt das Ausgangssignal CNTOUT des Zählers 1, Fig. 20(5) zeigt das Rücksetzsignal RESET, Fig. 20(6) zeigt das vom Register 5 ausgegebene Phasendifferenzsignal 1, Fig. 20(7) zeigt das Ladesignal E, das die Frequenzteilerrate vom Decodierer 6 repräsentiert, und Fig. 20(8) zeigt das Lade taktsignal F von der logischen Schaltung 9. In dieser Fig. 20 wird die Phasendifferenz zum Zeitpunkt al zu den Zeitpunkten b1, c1 und d1 auf dieselbe Weise korrigiert, und daher wird die Phase zum Zeitpunkt bl in der Polarität umgekehrt, was einen nachteiligen Einfluß auf die PLL-Eigenschaften hat.

ZUSAMMENFASSUNG DER ERFINDUNG

Der Erfindung liegt die Aufgabe zugrunde, ein digitales PLL- System zu schaffen, das so ausgebildet ist, daß es das Frequenzteilerverhältnis eines Frequenzteilers selbst dann korrekt korrigiert, wenn sich der Zyklus des Eingangssignals ändert, so daß die Phase des Ausgangssignals des Systems mit derjenigen des Eingangssignals übereinstimmt.
Diese Aufgabe wird durch die digitalen PLL-Systeme gemäß den Lehren der beigefügten unabhängigen Ansprüche 1 und 4 gelöst. Es ist das allgemeine technische, erfindungsgemäße Konzept dieser zwei Systeme, daß sie eine Umschalteinrichtung für das Frequenzteilerverhältnis aufweisen, die zwischen zwei verschiedenen Frequenteilerverhältnissen urnschaltet.
Gemäß der ersten Erscheinungsform der Erfindung wird der Frequenzteiler von der Umschalteinrichtung zunächst mit einem ersten Frequenzteilerverhältnis versorgt, das einer erfaßten Phasendifferenz entspricht, und dann wird er mit einem zweiten Frequenzteilerverhältnis versorgt, das entweder ein konstanter Wert ist oder ein Wert, der von einer Einstelleinrichtung für das Frequenzteilerverhältnis ausgegeben wird.
Gemäß der zweiten Erscheinungsform der Erfindung wird der Frequenzteiler abhängig von einem von zwei Geschwindigkeitsmodi des Eingangssignals von der Umschalteinrichtung mit einem von zwei Frequenzteilerverhältnissen versorgt.
Wenn sich der Zyklus des Eingangssignals nicht aufgrund einer Frequenzänderung sondern aufgrund einer Änderung der Impulsbreite und des Impulsintervalls ändert, arbeitet das digitale PLL-System wie folgt: es stellt ein Frequenzteiler verhältnis mittels des Ausgangssignals von der Einstelleinrichtung für das Frequenzteilerverhältnis ein, wenn eine Phasendifferenz auftritt, es korrigiert dieses Frequenzteilerverhältnis einmal oder öfter, mit einer vorgegebenen Anzahl von Malen, und danach gibt es eine vorgegebene Frequenzteilerkonstante von einer Einstelleinrichtung für eine Frequenzteilerkonstante, wie das Frequenzteilerverhältnis zu normalen Zeitpunkten, an den Frequenzteiler aus, damit das Frequenzteilerverhältnis nicht korrigiert wird. Dadurch kann das System Phasenabweichungen zwischen Eingangssignal und dem PLL-Taktsignal minimieren.
Wenn sich die Phase wegen Frequenzänderungen, sogar großen Frequenzänderungen, ändert, wird das Frequenzteilerverhält nis, das der Phasendifferenz zwischen dem Eingangssignal und dem PLL-Taktsignal entspricht, durch die Einstelleinrichtung für das Frequenzteilerverhältnis eingestellt, und der Frequenzteiler wird dementsprechend betrieben. Eine derartige Einstelleinrichtung für das Frequenzteilerverhältnis kann das Zeitintervall zwischen der Vorderflanke des Eingangssignals und der Vorderflanke des PLL-Taktsignals zählen und das Frequenzteilerverhältnis einstellen.
Die Einstelleinrichtung für das Frequenzteilerverhältnis erfaßt Änderungen der minimalen Wiederholfrequenz des Eingangssignals PBSG durch z.B. Verschiebungen gegen das Taktsignal vom Oszillator, und sie ermittelt das Frequenzteilerverhältnis auf Grundlage der Frequenzkornponenten dieses Eingangssignals. Die Umschalteinrichtung für das Frequenztei lerverhältnis betreibt den Frequenzteiler zunächst entsprechend demjenigen Frequenzteilerverhältnis, das durch die Einstelleinrichtung für das Frequenzteilerverhältnis eingestellt wird, wenn eine Phasendifferenz erfaßt wird, und dann betreibt sie denselben mit dem durch die Einstelleinrichtung für das Frequenzteilerverhältnis eingestellten Frequenzteilerverhältnis.
Daher kann ein einfacher Aufbau große Frequenzänderungen von Eingangssignalen bei günstigen Eigenschaften ohne wesentliche Phasenabweichung zwischen den Eingangssignalen und PLL- Taktsignalen meistem, und er kann einen Synchronisierungsverlust der phasenstarren Schleife verhindern.
Phasenänderungen können auch dann auftreten, wenn es erforderlich ist, mit mindestens zwei Arten von Eingangssignalen fertig zu werden, wie sie in Modi mit verschiedenen Geschwindigkeiten erzeugt werden. In diesem Fall ist die Anordnung gemäß Anspruch 4 dergestalt, daß dann, wenn ein Phasendifferenz-Erfassungssignal erzeugt wird, dieses Phasendifferenz-Erfassungssignal von einem von mindestens zwei Decodierern decodiert wird und als Frequenzteilerverhältnis- Wert für den Frequenzteiler, der den PLL-Takt erzeugt, geladen wird. Hierbei wird der aktuell verwendete Decodierer abhängig vom Geschwindigkeitsmodus des Eingangssignals auf den anderen umgeschaltet, der abweichende Decodiereigenschaften aufweist. Z.B. wird bei einem DAT-Gerät ein Decodierer ausgewählt, der das Frequenzteilerverhältnis stark korrigiert, wenn der Phasenabweichungswert groß ist, der jedoch eine geringe Korrektur vornimmt, wenn der Phasenabweichungswert in einem normalen Modus für normale Wiedergabe klein ist, und in einem Suchmodus wird aufgrund der großen Geschwindigkeitsschwankung ein Decodierer zum Korrigieren des Frequenzteilerverhältnisses ungefähr proportional zum Frequenzabweichungswert ausgewählt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung wird aus der nachfolgenden detaillierten Beschreibung und den beigefügten Zeichnungen, die nur zur Veranschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, deutlicher zu verstehen sein.
Fig. 1 ist ein Blockdiagramm eines ersten Ausführungsbeispiels der Erfindung;
Fig. 2 ist ein Signalverlaufdiagramm zum Erläutern des Betriebs des in Fig. 1 dargestellten Ausführungsbeispiels;
Fig. 3 ist ein Blockdiagramm eines zweiten Ausführungsbeispiels der Erfindung;
Fig. 4 und 5 sind Signalverlaufdiagramme, die das Eingangssignal PBSG und das Ausgangssignal von Schieberegister 12 und 13 zeigen;
Fig. 6, 7 und 8 sind Signalverlaufdiagramme zum Erläutern des Betriebs des in Fig. 3 dargestellten Ausführungsbeispiels;
Fig. 9 ist ein Blockdiagramm, das den elektrischen Aufbau eines PLL-Systems gemäß einem dritten Ausführungsbeispiel der Erfindung zeigt;
Fig. 10 und 11 sind zeitbezogene Signaldiagramme, die den Signalverlauf in jedem Teil des Systems zeigen;
Fig. 12 ist ein elektrisches Schaltbild einer Anzahl-Erfassungseinrichtung;
Fig. 13, 14 und 15 sind zeitbezogene Signaldiagramme, die den Signalverlauf in jedem Teil zeigen, um den Betrieb des dritten Ausführungsbeispiels zu erläutern;
Fig. 16 ist ein Schaltbild, das ein viertes Ausführungsbeispiel eines erfindungsgemäßen digitalen PLL-Systems zeigt;
Fig. 17 ist ein zeitbezogenes Signaldiagramm, das den Betrieb des Systems veranschaulicht;
Fig. 18 ist ein Blockdiagramm eines bekannten digitalen PLL- Systems; und
Fig. 19 und 20 sind Signalverlaufdiagramme zum Erläutern des Betriebs des in Fig. 18 dargestellten digitalen PLL-Systems.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

(Erstes Ausführungsbeispiel)

Nachfolgend wird unter Bezugnahme auf die Fig. 1 und 2 ein erstes Ausführungsbeispiel der Erfindung beschrieben.
Fig. 1 ist ein Blockdiagramm dieses Ausführungsbeispiels
Gemäß der Figur wird vom stabilen Oszillator 4 ein Taktimpuls MCK erzeugt, wie in Fig. 2(1) dargestellt, und dieser wird in das UND-Gatter G1 eingegeben. Das Eingangssignal PBSG verfügt über einen Signalverlauf, wie er in Fig. 2(2) dargestellt ist, und es wird an den Eingangsanschluß D des D-Flipflops 3 wie auch an das UND-Gatter G1 gegeben. Das D- Flipflop 3 gibt den logischen Wert, der an den Eingangsanschluß D gegeben wurde, wenn das PLL-Taktsignal PLLCK am Takteingangsanschluß CK eingegeben wurde, an den Ausgangsan schluß Q, und vom invertierenden Ausgangsanschluß Q wird ein Signal A ausgegeben.
Dieses Ausgangssignal A des D-Flipflops 3 wird an das UND- Gatter G1 gegeben. Das Ausgangssignal des UND-Gatters G1 wird in den Zähler 1 eingegeben. Das Ausgangssignal A des D-Flipflops 3 ist dergestalt, wie es in Fig. 2(4) dargestellt ist. Der Zähler 1 zählt die über das UND-Gatter G1 zugeführten Impulse, und der Zählwert wird als Ausgangssignal CNTOUT, wie in Fig. 2(5) dargestellt, an das Register 5 gegeben.
Das Ausgangssignal U des Frequenzteilers 7 wird über die Invertierschaltung N1 als PLL-Taktsignal PLLCK ausgegeben und gleichzeitig in den Takteingangsanschluß CK des anderen D- Flipflops 8 eingegeben. Das Signal des Ausgangsanschlusses des D-Flipflops 9 wird in den Eingangsanschluß D des D- Flipflops 8 eingegeben und auch an das UND-Gatter G2 gegeben. Das Signal vom Ausgangsanschluß Q des D-Flipflops 8 wird auch an das UND-Gatter G2 gegeben. Das Ausgangssignal des UND-Gatters G2 wird als Rücksetzsignal RESET des Zählers 1 eingegeben und gleichzeitig an das Register 5 gegeben.
Das Register 5 speichert das Ausgangssignal CNTOUT des Zählers 1, wenn das Ausgangssignal des UND-Gatters G2 eingegeben wird, und es gibt das Phasendifferenzsignal 1 an den Decodierer 6. Das vom UND-Gatter G2 ausgegebene Rücksetzsignal RESET ist dergestalt, wie es in Fig. 2(6) dargestellt ist, und das Phasendifferenzsignal I des Registers 5 ist in Fig. 2(7) dargestellt. Das Phasendifferenzsignal I des Registers 5 wird in den Decodierer 6 eingegeben. Das Ausgangssignal E des Decodierers 6 ist dergestalt, wie es in Fig. 2(8) dargestellt ist.
Das Ausgangssignal U des Frequenzteilers 7 wird an die Logikschaltung 9 gegeben. Diese Logikschaltung 9 bildet das Ladetaktsignal F mit den in Fig. 2(9) dargestellten Signalverlauf. Der Frequenzteiler 7 empfängt das das Frequenzteilerverhältnis repräsentierende Ladesignal G, wenn das Ladetaktsignal F eingegeben wird, er nimmt eine Frequenzteilung des Taktsignals MCK vom stabilen Oszillator 4 vor und er gibt das Signal U aus. Der Decodierer 6 decodiert den Wert, wie er durch Zählen der Taktimpulse MCK vom stabilen Oszillator 4 in der Zeit ab der ansteigenden Flanke des Eingangssignais PBSG bis zur ansteigenden Flanke des PLL-Taktsignals PLLCK erhalten wurde, und er liefert decodierte Daten über eine Datenumschaltstufe 11 an den Frequenzteiler 7. Das Ladesignal G, das das Frequenzteilerverhältnis repräsentiert, wie es vom Datenwechsler 11 an den Frequenzteiler 7 geliefert wird, ist in Fig. 2(10) dargestellt. In Fig. 2(10) ist auch das Frequenzteilerverhältnis dargestellt.
Das RS-Flipflop 10 wird durch das Ausgangssignal des UND- Gatters G2 gesetzt, und es wird durch das Ladetaktsignal F von der Logikschaltung 9 rückgesetzt Das Signal H vom Ausgangsanschluß Q dieses RS-Flipflops 10 ist dergestalt, wie es in Fig. 2(11) dargestellt ist, und es wird an die Datenumschaltstufe oder den Datenwechsler 11 gegeben. Die Datenumschaltstufe 11 gibt das Ausgangssignal E vom Decodierer 6 als Ladesignal G, das das Frequenzteilerverhältnis repräsen tiert, an den Frequenzteiler 7, wenn das Signal H hohen Pegel aufweist, und sie gibt ein Signal, das ein Frequenzteilerverhältnis mit einer vorgegebenen Konstante N repräsentiert, von der Konstantwert-Einstellschaltung 12 als Ladesignal G an den Frequenzteiler 7, wenn das Signal H hohen Pegel hat. Die Konstante N hat bei diesem Ausführungsbeispiel den Wert "8".
Wenn zwischen der ansteigenden Flanke a2 des Eingangssignals PBSG und der ansteigenden Flanke b2 des PLL-Taktsignals PLLCK während des Betriebs eine Phasendifferenz auftritt, wird der Taktirnpuls MCK von der stabilen Oszillatorschaltung 4 über das UND-Gatter G1 in den Zähler 1 eingegeben und gezählt, und dessen Ausgangssignal CNTOUT wird an das Register 5 gegeben.
Wenn das Ausgangssignal U des Frequenzteilers 7 ansteigt und in das D-Flipflop 8 eingegeben wird, wird vom UND-Gatter G2 ein ansteigender Signalverlauffür das Rücksetzsignal RESET erhalten, und durch den Signalverlauf wird der Ausgangswert "3" des Zählers 1 in das Register 5 eingespeichert, das Phasendifferenzsignal D des Registers 5 wird an den Decodierer 6 gegeben und das Ausgangssignal E, das das Frequenzteilerverhältnis "9" repräsentiert, wird vom Decodierer 6 entnommen.
Das RS-Flipflop 10 gibt ein Signal vom hohen Pegel H auf, wenn es das Rücksetzsignal RESET vom UND-Gatter G2 erhält. Daher wird die Datenumschaltstufe 11 mit dem Ausgangssignal E vom Decodierer 6 als Ladesignal G für den Frequenzteiler 7 versorgt, und zum in Fig. 2(9) dargestellten Zeitpunkt c2 erfolgt entsprechend dem Ladetaktsignal F von der logischen Schaltung 9 ein Ladevorgang in den Frequenzteiler 7. Der Frequenzteiler 7 führt auf diese Weise einen Frequenzteilervorgang mit dem Frequenzteilerverhältnis "9" aus.
Das RS-Flipflop 10 wird zum Zeitpunkt c2 bei der ansteigenden Flanke des Ladetaktsignals F von der Logikschaltung 9 rückgesetzt Daher gibt die Datenumschaltstufe 11 das die Konstante N repräsentierende Signal von der Konstantwert-15 Einstelischaltung 12 als Ladesignal G an den Frequenzteiler 7. Zu Zeitpunkten d2 und e2, zu denen das Ladetaktsignal F der Logikschaltung 9 entnommen wird, wird die Konstante N in den Frequenzteiler 7 geladen und es wird ein Frequenzteilvorgang mit dem Wert N ausgeführt.
Wie vorstehend beschrieben, wird nach dem Anlegen des Rücksetzsignals RESET vom UND-Gatter 2 das Frequenzteilerverhältnis "9" zum Korrigieren des die Phasendifferenz repräsentierenden Phasendifferenzsignals I vom Register 5 in den Frequenzteiler 7 für die Zeit bis zum Zeitpunkt c2 geladen, und für die nachfolgenden Zeitpunkte wird das Frequenzteilerverhältnis N (= 8) geladen, wenn die Phasendifferenz zwischen den Signalen PBSG und PLLCK wie erwartet den Wert "8" hat. Dies verringert die Phasendifferenz zwischen f2 bei der ansteigenden Flanke des Eingangssignals PBSG und g2 bei der ansteigenden des PLL-Taktsignals PLLCK soweit wie möglich, und es wird eine Phasenumkehr verhindert.
Beim oben beschriebenen Ausführungsbeispiel ist das System so aufgebaut, daß das Ausgangssignal E vom Decodierer 6 nur einmal in den Frequenzteiler 7 geladen wird, wenn eine Phasendifferenz zwischen dem Eingangssignal PBSG und dem PLL- Taktsignal PLLCK auftritt. Bei einem anderen Ausführungsbeispiel kann der Aufbau dergestalt sein, daß das RS-Flipflop 10 rückgesetzt wird, nachdem das Ladetaktsignal F der Logikschaltung 9 mehrfach erzeugt wurde, es wird das Ausgangssignal E des Decodierers 6 eine vorgegebene Anzahl von Malen in den Frequenzteiler 7 geladen, und dann wird das Ladesignal G von der Datenumschaltstufe 11 in den Frequenzteiler 7 geladen.
Wie vorstehend beschrieben, wird gemäß diesem Ausführungsbeispiel ein Frequenzteilerverhältnis, das der Phasendifferenz zwischen dem Eingangssignal und dem PLL-Taktsignal ent spricht, eingestellt und von der Frequenzteilerverhältnis- Wechseischaltung in den Frequenzteiler geladen, und danach wird ein vorgegebener Frequenzteilerverhältnis-Wert von der Konstantwert-Einstelleinrichtung für das Frequenzteilerverhältnis für den Frequenzteiler eingestellt, weswegen ein Anstieg der Phasendifferenz verhindert ist, die Phase des PLL- Taktsignals mit der des Eingangssignals übereinstimmt und die Eigenschaften des PLL-Systems verbessert sind. Der Aufbau dieses Ausführungsbeispiels ist relativ einfach und kann daher ausreichend nahe der Grenze der Ansprechgeschwindigkeit der Logikschaltungskornponenten betrieben werden.

(Zweites Ausführungsbeispiel)

Nachfolgend wird unter Bezugnahme auf die Fig. 3 bis 8 ein zweites Ausführungsbeispiel der Erfindung beschrieben.
Fig. 3 ist ein allgemeines Blockdiagramm dieses Ausführungsbeispiels. Dieses Ausführungsbeispiel ist dem in Fig. 1 dargestellten Aufbau teilweise ähnlich. Daher sind Teile dieses Ausführungsbeispiels, die dem Aufbau des Ausführungsbeispiels entsprechen, mit einem Bezugszeichen versehen, und deren Erläuterung wird weggelassen. Bei diesem Ausführungsbeispiel ist anmerkenswert, daß zwei Schieberegister 20 und 13 vorhanden sind, um Frequenzkomponenten des Eingangssignals PBSG auf Grundlage des Taktimpulses MCK des stabilen Oszillators 4 zu erfassen. Das Eingangssignal PBSG wird in den Dateneingangsanschluß D dieser Schieberegister 20 bzw. 13 eingegeben.
Das Eingangssignal PBSG wird dem Takteingangsanschluß CK des Schieberegister 20 auf der einen Seite sowie durch die Invertierschaltung N2 dem Takteingangsanschluß CK des anderen Schieberegisters 13 zugeführt. Diese Schieberegister 20 und 13 zählen die vom Takteingangsanschluß CK eingegebenen Taktimpulse im Zeitraum, in dem ein Signal mit hohem Pegel am Dateneingangsanschluß D anliegt, und sie verschieben das Eingangssignal PBSG sukzessive.
Der Signalverlauf des Taktimpulses MCK vom stabilen Oszillator 4 ist in Fig. 4(1) dargestellt, und der Signalverlauf des Eingangssignals PBSG ist in Fig. 4(2) dargestellt. Wenn angenommen wird, daß das Ausgangssignal der siebten Zelle des Schieberegisters 20 den Wert AQ7 hat, das Ausgangssignal der achten Zelle den Wert AQ8 hat, das Ausgangssignal der neunten Zelle den Wert AQ9 hat und das Ausgangssignal der zehnten Zelle den Wert AQ10 hat, ergibt sich die Darstellung gemäß den Fig. 4(3), (5), (7) bzw. (9). Wenn angenommen wird, daß das Ausgangssignal der siebten Zelle des Schieberegisters 13 den Wert 8Q7 hat, das Ausgangssignal der achten Zelle den Wert BQ8 hat und das Ausgangssignal der neunten Zelle den Wert BQ9 hat, ergibt sich die Darstellung gemäß den Fig. 4(4), (6) bzw. (8). Die Ausgangssignale der Schieberegister 12 und 13 sind zusammengefaßt durch die Bezugsmarkierungen AQ bzw. BQ gekennzeichnet. Diese Ausgangssignale werden an eine Latchschaltung 14 gegeben.
Der Taktimpuls MCK vom stabilen Oszillator 4 wird durch die Inverterschaltung N3 invertiert und in den Takteingangsanschluß CK der Latchschaltung 14 eingegeben, und die Ausgangssignale AQ und BQ der Schieberegister 12 und 13 werden jeweils auf Grundlage dieses Takteingangssignals eingespeichert. Die Zahl, die dem Eingangssignal PBSG in Fig. 4(2) zugeordnet ist, gibt die Anzahl von Taktimpulsen vom stabilen Oszillator 4 an, d.h. die Länge des Zeitraums mit hohem Pegel.
Die durch die Latchschaltung 14 eingespeicherten Signale variieren um 0,5 Schritte, wie es in der folgenden Tabelle 1 dargestellt ist, entsprechend der Anzahl von Taktimpulsen 7- 9 und 2T des stabilen Oszillators 4 während der Länge der Zeitdauer, in der sich das Eingangssignal PBSG auf hohem Pegel befindet. Dieses Ergebnis entspricht Frequenzen des Eingangssignals PBSG. Hierbei ist T die Anzahl von Impulsen des Taktsignals vom stabilen Oszillator 4, mit dem Wert "8", was der erwartete Zykluswert für das Eingangssignal PBSG ist.
Die Fig. 5(1) - (9) zeigen Signalverläufe, die jeweils den Fig. 4(1) - (9) entsprechen. Fig. 5 zeigt den Fall, daß die Phase des Eingangssignals PBSG (siehe Fig. 5(2)) von der des Eingangssignals PBSG in Fig. 4 (siehe Fig. 4(2)) abweicht. Tabelle 1
Das Eingangssignal PBSG wird digital moduliert, und es enthält Werte mit dem Doppelten oder Dreifachen des erwarteten Zyklus T. Das oben beschrieben Ausführungsbeispiel zeigt einen Fall von 2T beim Maxirnalzyklus.
Der Decodierer 15 liefert insgesamt 3 Bits, nämlich die Ausgangssignale Bl, B2 und B3, auf das Ausgangssignal der Latchschaltung 14 hin, und er liefert das Ausgangssignal K, das für den Zyklus 2T oder mehr geeignet ist, an ein ODER- Gatter 16. Das Ausgangssignal der Inverterschaltung N3 wird über die Leitung 30 ebenfalls an dieses ODER-Gatter 16 gegeben. Das Ausgangssignal des ODER-Gatters 16 wird in den Takteingangsanschluß CK der Latchschaltung 14 eingegeben.
Die Latchschaltung 17 speichert das Ausgangssignal B1, B2 und B3 des Decodierers 15 nur dann ein, wenn das Ausgangssignal K den logischen Wert "0" hat, d.h. nur dann, wenn die Zeitdauer mit hohem Pegel des Eingangssignals PBSG zwischen der Irnpulsanzahl 7 - 9 des stabilen Oszillators 4 liegt. Dies ermöglicht es, eine Fehifunktion zu verhindern, wenn die Zeitdauer mit hohem Pegel des Eingangssignals PBSG länger als 2T ist. Das Ausgangssignal A11, A12 und A13 der Latchschaltung 17 entspricht dem Ausgangssignal A1, A2 bzw. A3 des Decodierers 15 und es wird in den Festwertspeicher (ROM) 19 eingegeben.
Nun wird vom Ausgangsanschluß Q des T-Flipflops (TFF) 18 ein anderes Signal A10 ausgegeben und in den ROM 19 eingegeben.
Das Ladetaktsignal F der Logikschaltung 9 wird ebenfalls an das T-Flipflop 18 geliefert, und dieses T-Flipflop 18 invertiert den logischen Zustand des Signals am Ausgangsanschluß Q jedesmal dann, wenn es den Ladetaktsignal F empfängt. Der Festwertspeicher 19 empfängt die vorstehend angegebenen Signale A10 - A13 als Adreßsignal, er gibt das Ausgangssignal R mit 4 Bits am Ausgangsanschluß Q aus und er liefert es an die Datenumschaltstufe 11. Der Inhalt des Festwertspeichers 19 ist in der Tabelle 2 dargestellt. Tabelle 2
Das Ausgangssignal R des Festwertspeichers 19 variiert abhängig vom Eingangssignal. Ein solcher Zustand ist in den Fig. 6 - 8 dargestellt. Fig. 6(1) zeigt den Signalverlauf des Taktimpulses MCK des stabilen Qszillators 4, Fig. 6(2) zeigt den Signalverlauf des Eingangssignals PBSG und Fig. 6(3) zeigt den Signalverlauf des PLL-Taktsignals PLLCK. Das Ausgangssignal A des D-Flipflops 3 ist in Fig. 6(4) dargestellt, und das Ausgangssignal CNTOUT des Zählers 1 ist in Fig. 6(5) dargestellt.
Das Rücksetzsignal RESET des UND-Gatters G2 ist in Fig. 6(6) dargestellt. Das Phasendifferenzsignal D des Registers 5 ist in Fig. 6(7) dargestellt und das Ausgangssignal E des Decodierers 6 ist in Fig. 6(8) dargestellt. Das Ladetaktsignal F der Logikschaltung 9 ist in Fig. 6(9) dargestellt. Das Signal H vom Ausgangsanschluß Q des RS-Flipflops 10 ist in Fig. 6(11) dargestellt. Wenn sich dieses Signal H auf hohem Pegel befindet, wird das Ausgangssignal E vom Decodierer 6 als Ladesignal G in den Frequenzteiler 7 geladen, und wenn sich der Ausgang H auf niedrigem Pegel befindet, lädt die Datenumschaltstufe 11 das Ausgangssignal R des Festwertspeichers 19 als Ladesignal G in den Frequenzteiler 7. Das Ladesignal G ist in Fig. 6(10) dargestellt.
Die Fig. 7(1) - (11) und die Fig. 8(1) - (11) entsprechen jedem Signalverlauf, wie sie oben gemäß den Fig. 6(1) - (11) beschrieben sind. So gibt im Fall der Fig. 6, in dem der Zyklus des Eingangssignals PBSG das 7,5-f ache desjenigen des Taktimpulses MCK des stabilen Oszillators 4 ist, der Ausgang R des Festwertspeichers 19 abwechselnd "8" und "9" als Ladesignal G aus.
Wenn der Zyklus des Eingangssignal PBSG das 7-fache desjenigen des Taktimpulses MCK des stabilen Oszillators 4 ist, hat das Ausgangssignal R des Festwertspeichers 19 den Wert "9", wie in Fig. 7 dargestellt, der als Ladesignal G ausgegeben wird.
Wenn der Zyklus des Eingangssignals PBSG das 8,5-fache desjenigen des Taktimpulses MCK des stabilen Oszillators 4 ist, hat das Ausgangssignal R des Festwertspeichers 19 abwechselnd die Werte "7" und "8", wie in Fig. 8 dargestellt, die als Ladesignal G ausgegeben werden. Auf diese Weise kann gemäß den Fig. 6 - 8, wenn die Phasenabweichung zwischen der ansteigenden Flanke des Eingangssignals PBSG und der ansteigenden Flanke des PLL-Taktsignals PLLCK, a4 - b4, a5 - b5 und a6 - b6, zu den Zeitpunkten c4, d4, e4; c5, d5, e5; und c6, d6, e6 der fallenden Flanke des Ladetaktsignals F der Logikschaltung 9 liegt, das Frequenzteilerverhältnis des Ladesignals G geändert werden, wodurch zu den Zeitpunkten f4, f5 und f6 keine Phasenabweichung auftritt.
Wie oben beschrieben, wird, obwohl der Zyklus des Eingangssignals PBSG zwischen dem 7- und dem 9-fachen desjenigen des Taktimpulses MCK vom stabilen Oszillator 4 schwankt, der Synchronisierbereich der phasenstarren Schleife deutlich hinsichtlich einer Schwankung der Frequenzen des Eingangssignals PBSG innerhalb des Bereichs verbessert, und ein Synchronisierungsverlust ist verhindert.
Beim oben beschriebenen Ausführungsbeispiel sind zwei Schieberegister 12 und 13 verwendet, und die Genauigkeit der Frequenzerfassung des Eingangssignals PBSG kann auf die Hälfte des Taktimpulses MCK vom stabilen Oszillator 4 erhöht werden. Durch Erhöhen der Anzahl der Schieberegister 12 und 13 ist es möglich, die Meßgenauigkeit für das Eingangssignal PBSG zu verbessern.
Beim oben beschriebenen Ausführungsbeispiel wird das Ausgangssignal des Festwertspeichers 19 abwechselnd mit "8" und "9" sowie mit "7" und "8" ausgegeben, damit die Frequenz des Eingangssignals PBSG das 7,5- oder 8,5-fache des Taktimpulses MCK des stabilen Oszillators 4 sein kann. Durch Ausgeben des Ausgangssignals des Festwertspeichers 19 gemäß einem anderen Modus als anderem Ausführungsbeispiel der Erfindung wird eine Synchronisierung entsprechend dem Zyklus des Eingangssignals PBSG entsprechend dem Zyklus des Eingangssignals PBS möglich.
Wie oben beschrieben, wird gemäß der Erfindung das Frequenzteilerverhältnis, das der Phasendifferenz zwischen dem Eingangssignal und dem PLL-Taktsignal entspricht, durch die Änderungsschaltung für das Frequenzteilerverhältnis eingestellt, und dann wird das Frequenzteilerverhältnis, das den Frequenzkomponenten des Eingangssignals entspricht, bestimmt, und der Frequenzteiler wird mittels der Einstelleinrichtung für das Frequenzteilerverhältnis betrieben. Daher kann selbst dann, wenn das Eingangssignal in einem weiten Bereich schwankt und driftet, die phasenstarre Schleife mit günstigen Eigenschaften synchronisiert werden und es kann eine Phasenabweichung zwischen dem Eingangssignal und dem PLL-Taktsignal vermieden werden, wobei ein einfacher Aufbau vorliegt.

(Drittes Ausführungsbeispiel)

Unter Bezugnahme auf die Fig. 9 bis 15 wird ein drittes Ausführungsbeispiel der Erfindung veranschaulicht.
Fig. 9 ist ein Blockdiagramm, das den elektrischen Aufbau des digitalen PLL-Systems 101 dieses Ausführungsbeispiels zeigt, der dem Aufbau des ersten und zweiten Ausführungsbeispiels ähnlich ist, wie sie in den Fig. 1 bzw. 3 dargestellt sind. Die Fig. 10 und 11 sind zeitbezogene Signaldiagramme, die Signalverläufe für jeden Teil zeigen. Der Betrieb dieses Ausführungsbeispiels wird nachfolgend unter Bezugnahme auf die Fig. 9, 10 und 11 beschrieben.
Eines der Merkmale dieses Ausführungsbeispiels ist es, daß mehrere Schieberegister 116 und 117 vorhanden sind, um die Frequenzkomponenten des Eingangssignals PBSG auf Grundlage des Taktsignals MCK des stabilen Oszillators 102 zu erfassen. Das Eingangssignal PBSG wird in den Dateneingangsanschluß D der schieberegister 116 bzw. 117 über eine Leitung L1 eingegeben.
Der in Fig. 10(1) dargestellte Signalverlauf zeigt den Signalverlauf des vom stabilen Oszillator 102 ausgegebenen Taktsignals MCK. Das in das erste Schieberegister 116 eingegebene Eingangssignal PBSG wird durch das Taktsignal MCK sukzessive verschoben, wie es in Fig. 10(2) dargestellt ist. Das in das zweite Schieberegister 117 eingegebene Eingangssignal PBSG wird mit der zeitlichen Lage des negativen Phasentaktsignals sukzessive verschoben, wenn das Taktsignal MCK durch den Inverter 115 invertiert wird, wie in Fig. 11(1) dargestellt. Das verschobene Ausgangssignal AQ und das verschobene Ausgangssignal BQ werden, nachdem sie auf diese Weise verschoben wurden, aufeinanderfolgend gesondert in den Dateneingangsanschluß DA und DB der Latchschaltung 118 eingegeben und zum Zeitpunkt der fallenden Flanke des Eingangssignal PBSG eingespeichert.
Es sei angenommen, daß die Ausgangssignale, die der siebten bis zehnten Stufe des ersten Schieberegisters 116 entsprechen, die Signale AQ7 - AQ10 sind; dann sind diese Ausgangssignal AQ7 - AQ10 des ersten Schieberegisters 16 in den Fig. 10(3), (5), (7) und (9) dargestellt, und wenn angenommen wird, daß die der siebten bis neunten Stufe des zweiten Schieberegisters 117 entsprechenden Ausgangssignal die Ausgangssignal 8Q7 - BQ9 sind, sind diese Ausgangssignal 8Q7 - BQg des zweiten Schieberegisters 117 in Fig. 10(4), (6) und (8) dargestellt. Die an den Signalverlauf des Eingangssignals PBSG in Fig. 10(2) angefügten Ziffern 0, 1, 2, 3, zeigen die für das Taktsignal MCK gezählte Anzahl während der Zeitdauer, in der sich das Eingangssignal PBSG auf hohem Pegel befindet, d.h. die Länge der Zeitdauer hohen Pegels des Eingangssignals PBSG.
In die Latchschaltung 118 eingespeicherte Signale schwanken für die Zählwerte 7 9 und 2T mit 0,5 Schritten für das Taktsignal MCK, während sich das Eingangssignal PBSG auf hohem Pegel befindet, wie es in Tabelle 3 dargestellt ist, entsprechend der Länge der Zeitdauer hohen Pegels des Eingangssignals PBSG, und das Ergebnis entspricht der Frequenz des Eingangssignals PBSG. Tabelle 3
Die Fig. 11(1) - (9) zeigen Signalverläufe, die denen in den Fig. 10(1) - (9) entsprechen, wobei die Phase des Eingangssignals PBSG von der in Fig. 10 dargestellten abweicht.
Das Eingangssignal PBSG ist digital moduliert, und es sind auch Zyklen enthalten, die das Doppelte und Dreifache eines Zyklus T sind. Dieses Ausführungsbeispiel Zeigt den Fall 2T.
Der Decodierer 119 liefert die 3 Ausgangsbits A1, A2 und A3 auf das Ausgangssignal der Latchschaltung 118 hin gesondert an die Schieberegister 122, 123 und 124, und er liefert ein den Zyklus 2T oder mehr entsprechendes Signal K an das ODER- Gatter 121, das ein schiebetaktsignal SCK durch logische Summierung des Signals K und des durch den Inverter 120 invertierten Taktsignals MCK bildet. Die an die Schieberegister 122, 123 und 124 ausgegebenen Werte A1, A2 und A3 werden nur dann verschoben, wenn das vom Decodierer 119 ausgegebene Signal K den Wert 0 hat, d.h. nur dann, wenn die Zeitdauer hohen Pegels des Eingangssignals PBSG 7 - 9 ist, wie in der Tabelle 3 angegeben, wodurch eine Fehlfunktion im Abschnitt mit einem Zyklus über 2T verhindert wird.
Die decodierten Ausgangsbits A1, A2 und A3 des Decodierers 119, wie vom Schieberegister 122 verschoben, werden in Anzahl-Erfassungseinrichtungen 125, 126 bzw. 127 eingegeben. Hierbei sind die Anzahl-Erfassungseinrichtungen 125 - 127 durch z.B. mehrere NAND-Gatter gebildet, wie in Fig. 12 dargestellt, und sie geben Werte für zwei von drei Eingangssignalen aus, wie in der Wahrheitstabelle von Fig. 4 angegeben, wodurch Decodierwerte vom Decodierer 119 genauer bestimmt werden können. Tabelle 4
Das Ladedatensignal R zum Bestimmen des Frequenzteilerverhältnisses des Frequenzteilers 103 wird dadurch erstellt, daß das Ausgangssignal A10 des T-Flipflops 129 decodiert wird, das mittels der Ausgangssignale A11, A12 und A13 von den Anzahl-Erfassungseinrichtungen 125, 126 und 127 und mittels des von der Logikschaltung 113, mittels des Festwertspeichers (nachfolgend als ROM bezeichnet) ausgegebenen Ladetaktsignals F ein Umschalten ausführt. Anders gesagt, werden die Adressen des ROM 128 durch die Ausgangssignale All, A12 und A13 der Auswahl-Erfassungseinrichtungen 125, 126 und 127 spezifiziert, und das Ausgangssignal A des T-Flipflops 129 und das Ausgangssignal Q des ROM 128 werden als Ladedatensignal R in den Datenwechsler 112 eingegeben. Der Inhalt des ROM 128 ist in Tabelle 5 dargestellt.
Gemäß dem Eingangssignal des ROM 128 schwankt das Ladedatensignal R, das sein Ausgangssignal ist. Der Schwankungszustand ist in den Fig. 13, 14 und 15 dargestellt. Tabelle 5
Fig. 13(1) zeigt den Signalverlauf des Taktsignals MCK, das das Ausgangssignal des stabilen Oszillators 102 ist. Fig. 13(2) zeigt den Signalverlauf des Eingangssignals PBSG und Fig. 13(3) zeigt den Signalverlauf des PLL-Taktsignals PLLCK. Das Ausgangssignal A der ersten DFF-Schaltung 105 ist in Fig. 13(4) dargestellt, und das Ausgangssignal CNTOUT des Zählers 107 ist in Fig. 13(5) dargestellt.
Das vom UND-Gatter 110 ausgegebene Rücksetzsignal RST ist in Fig. 13(6) dargestellt, und der Signalverlauf des Ausgangssignals 1 des Registers 108 ist in Fig. 13(7) dargestellt. Der Signalverlauf des Ausgangssignals E des Decodierers 111 ist in Fig. 13(8) dargestellt, das Ausgangssignal F der Logikschaltung 113 ist in Fig. 13(9) dargestellt, und das von der Flipflopschaltung 114 ausgegebene Steuersignal H ist in Fig. 13(11) dargestellt. Wenn sich das Steuersignal H auf hohem Pegel befindet, gibt der Datenwechsler 112 die Daten des Ausgangssignals E des Decodierers 111 als Ladesignal G in den Frequenzteiler 103 ein, und wenn sich das Steuersignal H auf niedrigem Pegel befindet, gibt er das Ausgangssignal R des ROM 128 als Ladesignal G in den Frequenzteiler 103 ein. Der Signalverlauf des Ladesignals G ist dergestalt, wie es in Fig. 13(10) dargestellt ist.
Die Fig. 14(1) - (11) und Fig. 15(1) - (11) entsprechen jeweils den oben beschriebenen Signalverläufen gemäß Fig. 13(1) - (11). Auf diese Weise gibt im in Fig. 13 dargestellten Fall, wenn der Zyklus des Eingangssignals PBSG das 7,5fache desjenigen des Taktimpulses MCK ist, der das Ausgangssignal des stabilen Oszillators 102 ist, der Ausgang R des ROM 128 abwechselnd die Werte "8" und "9" aus und er liefert sie über den Datenwechsler 112 als Ladesignal G an den Frequenzteiler 103. Wenn der Zyklus des Eingangssignals PBSG das 7-fache desjenigen des Taktimpulses MCK ist, der das Ausgangssignal des stabilen Oszillators 102 ist, hat das Ausgangssignal R des ROM 128 den Wert "9", wie in Fig. 14 dargestellt, wobei es sich um das Eingangssignal für den Frequenzteiler 103 als Ladesignal G handelt.
Wenn der Zyklus des Eingangssignal PBSG das 7,5-fache desjenigen des Taktimpulses MCK ist, der das Ausgangssignal des stabilen Oszillators 102 ist, wie in Fig. 15 dargestellt, gibt das Ladedatensignal R, das das Ausgangssignal des ROM 128 ist, abwechselnd die Werte "7" und "8" aus und liefert sie über den Datenwechsier 112 als Ladesignal G an den Frequenzteiler 103. Auf diese Weise kann gemäß den Fig. 13 - 15 zu den Zeitpunkten c4, d4, e4; c5, d5, e5; c6, d6, e6, zu denen die Phasenabweichung in den Zeiträumen a4 - b4, a5 -bS und a6 - b6 zwischen der ansteigenden Flanke des Eingangssignals PBSG und der ansteigenden Flanke des PLL-Taktsignals PLLCK das Ausgangssignal F der Logikschaltung 113 ist, das Frequenzteilerverhältnis des Lastsignals G eingestellt werden, wodurch zum Zeitpunkt f4, f5 und f6 keine Phasenabweichung auftritt.
Demgemäß ist selbst dann, wenn ein Eingangssignal PBSG bis zum Zyklus 7 - 9 desjenigen des Taktsignals MCK vom stabilen Oszillator 102 eingegeben wird, wie in den Fig. 10 und 11 dargestellt, der Synchronisierbereich der PLL-Schaltung deutlich verbessert und Synchronisierungsverlust aufgrund der Frequenzschwankung des Eingangssignals PBSG ist in diesem Bereich verhindert.
Beim vorstehend beschriebenen Ausführungsbeispiel sind zwei Schieberegister 116 und 117 verwendet, und die Frequenzerfassungsgenauigkeit für das Eingangssignal PBSG kann durch sie auf die Hälfte des Taktsignals MCK vom stabilen Oszillator 102 erhöht werden. Durch Erhöhen der Anzahl von Schieberegistem kann die Erfassungsgenauigkeit für das Eingangssignal PBSG weiter verbessert werden.
Beim vorstehend beschriebenen Ausführungsbeispiel wird das Ausgangssignal des ROM 128 abwechselnd mit "8", "9" und "7", "8" ausgegeben, um die Frequenz des Eingangssignals PBSG zum 7,5- oder 8,5-fachen derjenigen des Taktsignals MCK vom stabilen Oszillator 102 zu machen. Durch Entnahme des Ausgangssignais vom ROM 128 gemäß einem anderen Modus als anderem Ausführungsbeispiel der Erfindung kann eine Synchronisierung bei individueller Einstellung entsprechend dem Zyklus des Eingangssignals PBSG ausgeführt werden.
Wie vorstehend beschrieben, kann gemäß diesem Ausführungsbeispiel, da das der Phasendifferenz zwischen dem Eingangssignal und dem PLL-Taktsignal entsprechende Frequenzteilerverhältnis durch die Frequenzteilerverhältnis-Einstellschaltung eingestellt wird und dann das den Frequenzkomponenten des Eingangssignals entsprechende Frequenzteilerverhältnis durch die Frequenzteilerverhältnis-Justiereinrichtung eingestellt wird, ein System mit phasenstarrer Schleife (PLL) realisiert werden, bei dem die Synchronisierung der PLL- Schaltung selbst dann mit günstigen Eigenschaften erfolgen kann, wenn das Eingangssignal in einem weiten Bereich van iert und es driftet, selbst für Eingangssignale mit hoher Geschwindigkeit nahe der Grenze der Verarbeitungsgeschwindigkeit der Logikschaltung, und selbst bei einfachem Schaltungsaufbau.

(Viertes Ausführungsbeispiel)

Nachfolgend wird unter Bezugnahme auf die Fig. 16 und 17 ein viertes Ausführungsbeispiel der Erfindung beschrieben.
Fig. 16 ist ein Schaltbild, das ein digitales PLL-System gemäß diesem Ausführungsbeispiel zeigt, und Fig. 17 ist ein zeitbezogenes Signaldiagramm, das den Betrieb dieser Schaltung zeigt.
Das digitale PLL-System dieses Ausführungsbeispiels wird dazu verwendet, Signale zu lesen, die in einem Normalmodus und einem Suchmodus in einem DAT-Gerät usw. wiedergegeben werden.
In Fig. 16 wird ein Abspielsignal PBSG in das D-Flipflop 201 eingegeben, es wird dort mit der ansteigenden Flanke des am Taktanschluß (CK) eingegebenen Wiedergabetakts PLLCK eingespeichert und zusammen mit dem invertierenden Ausgangssignal (Q ) des D-Flipflops 201 in ein UND-Gatter 202 eingegeben. Der vom stabilen Oszillator 203 ausgegebene Grundtakt MCK wird in dieses UND-Gatter 202 eingegeben, und es wird das logische Produkt aus den drei Eingangssignalen PBSG, QA und MCK erhalten. Dieses logische Produkt ist das Taktsignal für den Zähler 204. Dann zählt der Zähler 204 die Phasendifferenz zwischen dem Wiedergabesignal PBSG und dem Wiedergabe- PLL-Takt PLLCK (Zeitdauer ab der ansteigenden Flanke 5 des Signals PBSG bis zur ansteigenden Flanke 6 des Takts PLCK in Fig. 17), mit dem Grundtakt MCK als Einheit.
Durch das UND-Gatter 208 wird das logische Produkt aus dem Q-Ausgangssignal des D-Flipflops 207, das das Q-Ausgangssignal des D-Flipflops 201 mit der ansteigenden Flanke des Signais des erneut invertierten Takts PLLCK (PLLCK) einspeichert, und dem Q-Ausgangssignal des D-Flipflops 201 erhalten. Dieses logische Produkt (als Signal RESET bezeichnet) wird der Takt für das Register 209, das das Ausgangssignal CNTOUT des Zählers 204 einspeichert. Dieser Takt wird gleichzeitig das Signal RESET für den Zähler 204, so daß dieser Zähler 204 durch dieses Signal RESET rückgesetzt wird und der nächste Zählvorgang ab der ansteigenden Flanke 5 des nächsten Signals PBSG gestartet wird. Der Wert CNTOUT wird synchron mit der ansteigenden Flanke des Signais RESET in das Register 209 eingespeichert. Das Signal PLLCK wird durch den Inverter zum Signal PLLCK gemacht.
Der in das Register 209 eingespeicherte Wert wird dadurch erhalten, daß die Phasendifferenz zwischen dem Signal PLLCK und dem Signal PBSG gezählt wird, wobei MCK als Einheit verwendet wird, und der Wert (D) wird in den ersten und zweiten Decodierer 210a und 210b eingegeben. Vom Datenwechsler 211 wird eines der Ausgangssignale E1, E2 wie durch diese Decodierer 210a und 210b decodiert, ausgewählt und als Frequenzteilerverhältnis für den das Signal PLLCK erzeugenden Frequenzteiler 212 in diesen Frequenzteiler 212 geladen.
Bei diesem Ausführungsbeispiel wählt der Datenwechsler 211 den ersten Decodierer 210a zum Zeitpunkt normaler Wiedergabe aus, und er wählt den zweiten Decodierer 210b zum Zeitpunkt einer Suche aus, was mittels eines Umschaltsignals N/S für Normal-/Suchbetrieb erfolgt. Das Laden von Daten in den Frequenzteiler 212 erfolgt synchron mit dem Takt (F), wie er von der Logikschaltung 213 ausgegeben wird, wenn das Ausgangssignal des Frequenzteilers 212 einen speziellen Wert einnimmt.
Der erste Decodierer 210a decodiert das Ausgangssignal von 5 - B, wenn das Registerausgangssignal (D) zwischen 0 - F, gemäß hexadezimaler Notation, variiert. Die Decodiereigenschaften korrigieren das Frequenzteilerverhältnis des Frequenzteilers 212 merklich, wenn die Phasenabweichung groß ist (D nahe 0 oder F), jedoch korrigieren sie nur wenig, wenn die Phasenabweichung klein ist (D nahe 8). Andererseits decodiert der zweite Decodierer 210b das Ausgangssignal 6 - A, wenn das Registerausgangssignal D von 0 - F, in hexadezimaler Notation, variiert. Das Decodiermerkmal korrigiert das Frequenzteilerverhältnis des Frequenzteilers 211 ungefähr proportional zur Phasenabweichung.
Die Tabelle 6 zeigt die Beziehung zwischen dem Ausgangssignal (El) des ersten Decodierers und dem Ausgangssignal (E2) des zweiten Decodierers in bezug auf das Registerausgangssignal (D). Tabelle 6
Wie oben beschrieben, verfügen der erste und der zweite Decodierer 210a und 210b über Decodiereigenschaften, wie sie in der Tabelle 6 dargestellt sind, und das Registerausgangssignal (D) erfährt die Änderungen 1 - 3 - 4, und E1 erfährt die Änderungen 5 - 6 - 7, während E2 die Änderungen 6 - 6 - 7 erfährt, jeweils im zeitbezogenen Signaldiagramm der Fig. 7. Da E1 und E2 verschiedene Werte aufweisen, obwohl das Registerausgangssignal (D) in der Tabelle 6 denselben Wert [1] hat, sind die Anfangswerte von E1 und E2 mit [5] und [6] verschieden.
Wie es in der Tabelle 7 dargestellt ist, wurden die Blockfehlerrate und der Synchronisierbereich in normalen Zeiträumen, die die Wiedergabeeigenschaften für das Wiedergabesignal des DAT-Geräts unter Verwendung des wie oben beschrieben aufgebauten digitalen PLL-Systems zeigen, gemessen. Tabelle 7
Gemäß der Tabelle 7 beträgt die Synchronisierfehlerrate des ersten Decodierers 210a ungefähr 10&supmin;&sup4;, und er kann in der Praxis ausreichend verwendet werden, jedoch beträgt diejenige des zweiten Decodierers 210b ungefähr 10&supmin;³, was um eine Größenordnung schlechter als die erstere ist. Jedoch beträgt die Blockfehlerrate, mit der Index- und andere Codes in Suchzeitdauern gelesen werden können, ungefähr 10&supmin;². Wenn der Bereich, in dem eine Bandgeschwindigkeitsänderung bei einer Blockfehlerrate von ungefähr 10&supmin;² zulässig ist, d.h. der Synchronisierbereich, gemessen wird, beträgt dieser Synchronisierbereich nur ungefähr ±2 %, wenn der erste Decodierer 210a verwendet wird, jedoch erstreckt er sich auf ungefähr ±3,5 %, wenn der zweite Decodierer 210b ausgewählt wird, der nicht an die PLL-Schaltung im Suchmodus angepaßt werden kann. Demgemäß wird nur durch Auswählen des Decodierers und des Umschaltens auf diesen eine PLL-Schaltung erhalten, die sowohl an den Normal- als auch den Suchmodus anpaßbar ist.
Wie vorstehend beschrieben, kann die PLL-Schaltung gemäß diesem Ausführungsbeispiel, die durch Umschalten der Decodierer an beide Modi angepaßt werden kann, für ein Wiedergabesystem aufgebaut werden, das mit verschiedenen Geschwindigkeitsmodi versehen ist. Außerdem besteht, da der Schaltungsaufbau einfach ist, nur wenig Signalverzögerung und es entstehen selbst bei Betrieb nahe der Grenzgeschwindigkeit der Logikschaltung keine Schwierigkeiten für den praktischen Gebrauch.

Claims

1. Digitales PLL-System mit:

- einem Oszillator (4; 102), der ein Taktsignal mit einer stabilen Frequenz erzeugt;

- einem Frequenzteiler (7; 103) für eine Frequenzteilung des vorn Oszillator (4; 102) erzeugten Taktsignals und zum Erzeugen eines PLL-Taktsignals;

- einer Phasendifferenz-Erfassungseinrichtung (1, 3, 8; 107, 105, 109) zum Erfassen der Phasendifferenz zwischen einem Eingangssignal und dem PLL-Taktsignal und zum Ausgeben eines Phasendifferenz-Erfassungssignals; und

- einer Frequenzteilerverhältnis-Einstelleinrichtung (5, 6; 108; 111) zum Einstellen eines ersten Frequenzteilerverhältnisses, das der Phasendifferenz entspricht, wie sie durch das Phasendifferenz-Erfassungssignal angezeigt wird;

gekennzeichnet durch

- eine Frequenzteilerwert-Einstelleinrichtung (12; 13 - 20; 115 - 129) zum Liefern eines zweiten Frequenzteilerverhältnisses an den Frequenzteiler (7; 103); und

- eine Frequenzteilerverhältnis-Umschalteinrichtung (11; 112) zum Versorgen des Frequenzteilers (7; 103) als erstes mit dem Ausgangssignal der Frequenzteilerverhältnis-Einstelleinrichtung (5, 6; 108, 112) auf das Phasendifferenzerfassungssignal hin, wenn eine Phasendifferenz erfaßt wird, und zum anschließenden Versorgen des Frequenzteilers (7; 103) mit dem Ausgangssignal der Frequenzteilerwert-Einstelleinrichtung (12; 13 - 20).

2. System nach Anspruch 1, bei dem die Frequenzteilerwert- Einstelleinrichtung (12) so ausgebildet ist, daß sie als zweites Frequenzteilerverhältnis ein vorgegebenes Frequenzteilerverhältnis liefert.

3. System nach Anspruch 1, bei dem die Frequenzteilerwert- Einstelleinrichtung als Frequenzteilerwert-Justiereinrichtung (13 - 20; 115 - 129), um Frequenzkomponenten des Eingangssignals auf das Ausgangssignals des Oszillators (4; 102) hin zu erfassen und um ein solches zweites Frequenzteilerverhältnis einzustellen, daß die Phasen des Eingangssignals und des PLL-Taktsignals miteinander übereinstimmen.

4. Digitales PLL-System mit:

- einem Oszillator (203), der ein Taktsignal mit einer stabilen Frequenz erzeugt;

- einem Frequenzteiler (212) für eine Frequenzteilung des vom Oszillator (203) erzeugten Taktsignals und zum Erzeugen eines PLL-Taktsignals;

- einer Phasendifferenz-Erfassungseinrichtung (204, 201, 207) zum Erfassen der Phasendifferenz zwischen einem Eingangssignal und dem PLL-Taktsignal und zum Ausgeben eines Phasendifferenz-Erfassungssignals; und

- einer ersten Frequenzteilerverhältnis-Einstelleinrichtung (209, 210a) zum Einstellen eines ersten Frequenzteilerverhältnisses, das der Phasendifferenz entspricht, wie sie durch das Phasendifferenz-Erfassungssignal angezeigt wird;

gekennzeichnet durch

- eine zweite Frequenzteilerverhältnis-Einstelleinrichtung (210b) zum Einstellen eines zweiten Frequenzteilerverhältnisses;

- wobei die erste und die zweite Frequenzteilerverhältnis- Einstelleinrichtung jeweils einen Decodierer (210a, 210b) enthalten, wobei diese Decodierer verschiedene Decodiereigenschaften aufweisen, die von der Stärke des Phasendifferenz-Erfassungssignals abhängen; und

- eine Frequenzteilerverhältnis-Umschalteinrichtung (211) zum Auswählen eines der beiden Arten von Decodierern (210a, 210b) entsprechend einem Geschwindigkeitsmodus des Eingangssignals.