JP3179429B2 - 周波数測定用テスト回路及びそれを備えた半導体集積回路 - Google Patents
周波数測定用テスト回路及びそれを備えた半導体集積回路Info
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/15—Indicating that frequency of pulses is either above or below a predetermined value or within or outside a predetermined range of values, by making use of non-linear or digital elements (indicating that pulse width is above or below a certain limit)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、大規模集積回路に
内蔵された位相同期ループ等から出力された信号の周波
数の測定等に使用される周波数測定用テスト回路及びそ
れを備えた半導体集積回路に関し、特に、測定精度の向
上を図った周波数測定用テスト回路及びそれを備えた半
導体集積回路に関する。
内蔵された位相同期ループ等から出力された信号の周波
数の測定等に使用される周波数測定用テスト回路及びそ
れを備えた半導体集積回路に関し、特に、測定精度の向
上を図った周波数測定用テスト回路及びそれを備えた半
導体集積回路に関する。
【０００２】
【従来の技術】従来、位相同期ループ（以下、ＰＬＬ
（Phase-Locked Loop）という。）を内蔵した大規模集
積回路（以下、ＬＳＩ（Large Scale Integrated circu
it）という。）のテストにおいては、アナログテスタ及
びデジタルテスタを使用してＰＬＬのロック時の周波数
を測定し、その周波数が所望値であるか否かを検査する
方法が一般的である。つまり、アナログテスタとデジタ
ルテスタで２回テストする必要があった。
（Phase-Locked Loop）という。）を内蔵した大規模集
積回路（以下、ＬＳＩ（Large Scale Integrated circu
it）という。）のテストにおいては、アナログテスタ及
びデジタルテスタを使用してＰＬＬのロック時の周波数
を測定し、その周波数が所望値であるか否かを検査する
方法が一般的である。つまり、アナログテスタとデジタ
ルテスタで２回テストする必要があった。
【０００３】しかし、アナログテスタ及びデジタルテス
タが高価であると共に、２回の測定が必要とされるた
め、測定時間が長いという欠点があった。
タが高価であると共に、２回の測定が必要とされるた
め、測定時間が長いという欠点があった。
【０００４】そこで、ディジタルテスタのみを使用して
テストすることが可能な装置が開示されている。図３
（ａ）及び（ｂ）は従来のテスト回路を示すブロック図
である。
テストすることが可能な装置が開示されている。図３
（ａ）及び（ｂ）は従来のテスト回路を示すブロック図
である。
【０００５】従来のディジタルテスタ（テスト回路）１
１（ａ）及び（ｂ）は、ＰＬＬを内蔵したディジタル集
積回路（以下、ＩＣ（Integrated Circuit）という。）
１２の外部に配置される。また、ディジタルテスタ１１
（ａ）及び（ｂ）の外部又は内部に夫々周波数測定器１
３ａ及び１３ｂが設けられている。そして、周波数測定
器１３ａ又は１３ｂによりＰＬＬのロック時の周波数が
測定され、測定された周波数が所望のものであるか否か
がディジタルテスタ１１（ａ）及び（ｂ）により判定さ
れている。
１（ａ）及び（ｂ）は、ＰＬＬを内蔵したディジタル集
積回路（以下、ＩＣ（Integrated Circuit）という。）
１２の外部に配置される。また、ディジタルテスタ１１
（ａ）及び（ｂ）の外部又は内部に夫々周波数測定器１
３ａ及び１３ｂが設けられている。そして、周波数測定
器１３ａ又は１３ｂによりＰＬＬのロック時の周波数が
測定され、測定された周波数が所望のものであるか否か
がディジタルテスタ１１（ａ）及び（ｂ）により判定さ
れている。
【０００６】しかし、このような従来のディジタルテス
タ１１においては、周波数測定器１３ａ又は１３ｂが必
要とされるため、回路が複雑なものとなるという欠点が
ある。
タ１１においては、周波数測定器１３ａ又は１３ｂが必
要とされるため、回路が複雑なものとなるという欠点が
ある。
【０００７】そこで、簡易で低価格なテスト回路が提案
されている（特開平９−１９７０２４号公報）。図４は
特開平９−１９７０２４号公報に記載された従来のテス
ト回路を示すブロック図である。
されている（特開平９−１９７０２４号公報）。図４は
特開平９−１９７０２４号公報に記載された従来のテス
ト回路を示すブロック図である。
【０００８】上述の公報に記載された従来のテスト回路
には、ＰＬＬ２１から出力された信号が入力される２個
のカウンタ２２ａ及び２２ｂが設けられている。なお、
２個のカウンタ２２ａ及び２２ｂは、デューティ比が５
０％の制御信号ＣＥにより選択される。また、カウンタ
２２ａの所定期間内の出力信号とカウンタ２２ａの所定
期間内の出力信号とを比較する比較器２３が設けられて
いる。更に、カウンタ２２ａ及び２２ｂ並びに比較器２
３からの出力信号に関連付けて信号を出力するデコーダ
２４が設けられている。
には、ＰＬＬ２１から出力された信号が入力される２個
のカウンタ２２ａ及び２２ｂが設けられている。なお、
２個のカウンタ２２ａ及び２２ｂは、デューティ比が５
０％の制御信号ＣＥにより選択される。また、カウンタ
２２ａの所定期間内の出力信号とカウンタ２２ａの所定
期間内の出力信号とを比較する比較器２３が設けられて
いる。更に、カウンタ２２ａ及び２２ｂ並びに比較器２
３からの出力信号に関連付けて信号を出力するデコーダ
２４が設けられている。
【０００９】このような従来のテスト回路によれば、周
波数測定器は不要となるので、回路は簡素化され、１つ
のテスタでテストを行うことができるので、それまでの
ものと比して低価格なものとなる。
波数測定器は不要となるので、回路は簡素化され、１つ
のテスタでテストを行うことができるので、それまでの
ものと比して低価格なものとなる。
【００１０】しかし、特開平９−１９７０２４号公報に
記載された従来のテスト回路には、ＰＬＬ２１において
位相がロックされていることを感知するために２個のカ
ウンタ２２ａ及び２２ｂが必要である。従って、測定時
間を長くすることにより測定精度を高める必要がある
が、測定時間を長くするためには、カウンタ２２ａ及び
２２ｂの回路規模を大きくする必要があるという欠点が
ある。また、カウンタ２２ａ及び２２ｂを制御するため
の制御信号ＣＥのデューティ比が５０％である必要があ
るため、極めて高い精度が要求される。
記載された従来のテスト回路には、ＰＬＬ２１において
位相がロックされていることを感知するために２個のカ
ウンタ２２ａ及び２２ｂが必要である。従って、測定時
間を長くすることにより測定精度を高める必要がある
が、測定時間を長くするためには、カウンタ２２ａ及び
２２ｂの回路規模を大きくする必要があるという欠点が
ある。また、カウンタ２２ａ及び２２ｂを制御するため
の制御信号ＣＥのデューティ比が５０％である必要があ
るため、極めて高い精度が要求される。
【００１１】このため、近時では、一般的に、ＰＬＬ内
部に位相がロックされていることを検出する回路が設け
られており、ＰＬＬからロック検出の信号を受けること
ができるものが存在している。
部に位相がロックされていることを検出する回路が設け
られており、ＰＬＬからロック検出の信号を受けること
ができるものが存在している。
【００１２】
【発明が解決しようとする課題】しかしながら、現在で
は、ＰＬＬだけでなくＩＣ内部に内蔵されている電圧制
御発振回路（以下、ＶＣＯ（Voltage Control Oscillat
or）という。）の発振周波数の測定も要求されている
が、前述のＰＬＬからロック検出の信号を受けることが
できるものにおいては、ＰＬＬの位相がロックされてい
るときの周波数のみしか測定することができないという
問題点がある。
は、ＰＬＬだけでなくＩＣ内部に内蔵されている電圧制
御発振回路（以下、ＶＣＯ（Voltage Control Oscillat
or）という。）の発振周波数の測定も要求されている
が、前述のＰＬＬからロック検出の信号を受けることが
できるものにおいては、ＰＬＬの位相がロックされてい
るときの周波数のみしか測定することができないという
問題点がある。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、位相がロックされていない周波数の測定を
高精度で行うことができる周波数測定用テスト回路及び
それを備えた半導体集積回路を提供することを目的とす
る。
のであって、位相がロックされていない周波数の測定を
高精度で行うことができる周波数測定用テスト回路及び
それを備えた半導体集積回路を提供することを目的とす
る。
【００１４】
【００１５】
【００１６】
【課題を解決するための手段】 本発明に係る周波数測定
用テスト回路は、入力された測定対象の信号を分周する
分周器と、この分周器により分周された信号の周波数と
リファレンスクロック信号の周波数との差に関連付けて
設定されたレベルの信号を出力する検知回路と、を有
し、前記検知回路は、前記リファレンスクロック信号の
周波数を１／ｎ（ｎは正の偶数である。）分周する第２
の分周器と、この第２の分周器から出力された信号を反
転するインバータと、総計で（ｎ／２）個のフリップフ
ロップが直列に接続され初段のフリップフロップのデー
タ入力端子が前記インバータの出力端に接続されたシフ
トレジスタと、前記各フリップフロップの出力信号の論
理積をとるアンド回路と、を有することを特徴とする。
用テスト回路は、入力された測定対象の信号を分周する
分周器と、この分周器により分周された信号の周波数と
リファレンスクロック信号の周波数との差に関連付けて
設定されたレベルの信号を出力する検知回路と、を有
し、前記検知回路は、前記リファレンスクロック信号の
周波数を１／ｎ（ｎは正の偶数である。）分周する第２
の分周器と、この第２の分周器から出力された信号を反
転するインバータと、総計で（ｎ／２）個のフリップフ
ロップが直列に接続され初段のフリップフロップのデー
タ入力端子が前記インバータの出力端に接続されたシフ
トレジスタと、前記各フリップフロップの出力信号の論
理積をとるアンド回路と、を有することを特徴とする。
【００１７】また、前記検知回路は、前記アンド回路か
らの出力信号がデータ入力端子に入力され前記第２の分
周器により１／ｎ分周された信号がクロック入力端子に
入力される第２のフリップフロップを有することができ
る。
らの出力信号がデータ入力端子に入力され前記第２の分
周器により１／ｎ分周された信号がクロック入力端子に
入力される第２のフリップフロップを有することができ
る。
【００１８】更に、前記検知回路は、前記第２のフリッ
プフロップからの出力信号がクロック入力端子に入力さ
れデータ入力端子がハイレベルに固定された第３のフリ
ップフロップ回路と、前記第２のフリップフロップから
の出力信号を反転する第２のインバータと、この第２の
インバータから出力された信号がクロック入力端子に入
力されデータ入力端子がハイレベルに固定された第４の
フリップフロップ回路と、を有することができる。
プフロップからの出力信号がクロック入力端子に入力さ
れデータ入力端子がハイレベルに固定された第３のフリ
ップフロップ回路と、前記第２のフリップフロップから
の出力信号を反転する第２のインバータと、この第２の
インバータから出力された信号がクロック入力端子に入
力されデータ入力端子がハイレベルに固定された第４の
フリップフロップ回路と、を有することができる。
【００１９】本発明に係る半導体集積回路は、上述のい
ずれかの周波数測定用テスト回路と、前記測定対象の信
号を出力する位相同期ループ又は電圧制御発振回路と、
を有することを特徴とする。
ずれかの周波数測定用テスト回路と、前記測定対象の信
号を出力する位相同期ループ又は電圧制御発振回路と、
を有することを特徴とする。
【００２０】本発明においては、テスト回路が内蔵され
ているため、特殊な装置を設けることなく位相同期ルー
プ及び電圧制御発振回路の発振周波数を測定することが
可能である。
ているため、特殊な装置を設けることなく位相同期ルー
プ及び電圧制御発振回路の発振周波数を測定することが
可能である。
【００２１】
【発明の実施の形態】以下、本発明の実施例に係るテス
ト回路について、添付の図面を参照して具体的に説明す
る。図１は本発明の実施例に係る周波数測定用テスト回
路の構成を示すブロック図である。
ト回路について、添付の図面を参照して具体的に説明す
る。図１は本発明の実施例に係る周波数測定用テスト回
路の構成を示すブロック図である。
【００２２】本実施例には、定電圧が入力される位相同
期ループ（ＰＬＬ）又は電圧制御発振回路（ＶＣＯ）の
出力信号が入力される分周器１が設けられている。分周
器１において、入力信号が１／ｍ分周される。従って、
ＰＬＬ又はＶＣＯからの信号の周波数は、分周器１にお
いて１／ｍ倍される。また、リファレンスクロック信号
が入力される分周器２が設けられている。分周器２にお
いて、入力信号が１／ｎ分周される。従って、リファレ
ンスクロック信号の周波数は、分周器２において１／ｎ
倍される。但し、ｎは必ず偶数値である必要がある。
期ループ（ＰＬＬ）又は電圧制御発振回路（ＶＣＯ）の
出力信号が入力される分周器１が設けられている。分周
器１において、入力信号が１／ｍ分周される。従って、
ＰＬＬ又はＶＣＯからの信号の周波数は、分周器１にお
いて１／ｍ倍される。また、リファレンスクロック信号
が入力される分周器２が設けられている。分周器２にお
いて、入力信号が１／ｎ分周される。従って、リファレ
ンスクロック信号の周波数は、分周器２において１／ｎ
倍される。但し、ｎは必ず偶数値である必要がある。
【００２３】更に、ｎ／２段のフリップフロップＦＦ−
１乃至ＦＦ−ｎ／２からなるシフトレジスタ３が設けら
れており、各フリップフロップＦＦ−１乃至ＦＦ−ｎ／
２のクロック信号入力端子に分周器１の出力端が接続さ
れている。このシフトレジスタ３においては、分周器１
の出力信号が“０”から“１”に変化する毎に、シフト
レジスタ３のデータが１段ずつ後方にシフトする。ま
た、インバータ４が分周器２の出力端に接続され、この
インバータ４の出力端がｎ／２段あるシフトレジスタ３
の１段目に位置するフリップフロップＦＦ−１のデータ
入力端子に接続されている。そして、シフトレジスタ３
のｎ／２段のフリップフロップＦＦ−１乃至ＦＦ−ｎ／
２の全ての出力端の論理積をとるＡＮＤ回路５が設けら
れている。
１乃至ＦＦ−ｎ／２からなるシフトレジスタ３が設けら
れており、各フリップフロップＦＦ−１乃至ＦＦ−ｎ／
２のクロック信号入力端子に分周器１の出力端が接続さ
れている。このシフトレジスタ３においては、分周器１
の出力信号が“０”から“１”に変化する毎に、シフト
レジスタ３のデータが１段ずつ後方にシフトする。ま
た、インバータ４が分周器２の出力端に接続され、この
インバータ４の出力端がｎ／２段あるシフトレジスタ３
の１段目に位置するフリップフロップＦＦ−１のデータ
入力端子に接続されている。そして、シフトレジスタ３
のｎ／２段のフリップフロップＦＦ−１乃至ＦＦ−ｎ／
２の全ての出力端の論理積をとるＡＮＤ回路５が設けら
れている。
【００２４】また、本実施例には、ＡＮＤ回路５の出力
端にデータ入力端子が接続されたフリップフロップ６が
設けられており、分周器２の出力端はフリップフロップ
６のクロック入力端子にも接続されている。更に、フリ
ップフロップ６の出力端子にクロック入力端子が接続さ
れたフリップフロップ７及び入力端が接続されたインバ
ータ８が設けられている。そして、インバータ８の出力
端にクロック入力端子が接続されたフリップフロップ９
が設けられている。なお、フリップフロップ７及び９の
データ入力端子は“１”レベルに固定されている。従っ
て、フリップフロップ６の出力信号が“０”から“１”
に変化した場合には、フリップフロップ７の出力信号が
“０”から“１”に変化し、フリップフロップ６の出力
信号が“１”から“０”に変化した場合には、フリップ
フロップ９の出力信号が“０”から“１”に変化する。
このため、フリップフロップ６の出力信号が“０”から
“１”へと変化したのか、“１”から“０”へと変化し
たのかが検知される。また、全てのフリップフロップの
リセット（Ｒｅｓｅｔ）入力端子には、リセット信号が
供給されリセット供給端子が接続されている。
端にデータ入力端子が接続されたフリップフロップ６が
設けられており、分周器２の出力端はフリップフロップ
６のクロック入力端子にも接続されている。更に、フリ
ップフロップ６の出力端子にクロック入力端子が接続さ
れたフリップフロップ７及び入力端が接続されたインバ
ータ８が設けられている。そして、インバータ８の出力
端にクロック入力端子が接続されたフリップフロップ９
が設けられている。なお、フリップフロップ７及び９の
データ入力端子は“１”レベルに固定されている。従っ
て、フリップフロップ６の出力信号が“０”から“１”
に変化した場合には、フリップフロップ７の出力信号が
“０”から“１”に変化し、フリップフロップ６の出力
信号が“１”から“０”に変化した場合には、フリップ
フロップ９の出力信号が“０”から“１”に変化する。
このため、フリップフロップ６の出力信号が“０”から
“１”へと変化したのか、“１”から“０”へと変化し
たのかが検知される。また、全てのフリップフロップの
リセット（Ｒｅｓｅｔ）入力端子には、リセット信号が
供給されリセット供給端子が接続されている。
【００２５】なお、分周器１、シフトレジスタ３、イン
バータ４及び８、ＡＮＤ回路５並びにフリップフロップ
６、７及び９から検知回路が構成されている。
バータ４及び８、ＡＮＤ回路５並びにフリップフロップ
６、７及び９から検知回路が構成されている。
【００２６】次に、上述のように構成された本実施例の
動作について説明する。
動作について説明する。
【００２７】周波数の検査を行う際には、先ず、ＰＬＬ
又はＶＣＯから信号が供給され、リファレンスクロック
信号が供給されている状態で、リセット信号に“０”を
入力することにより、全てのフリップフロップをリセッ
トする。これにより、シフトレジスタ３の各ビット、Ａ
ＮＤ回路の出力信号、フリップフロップ６の出力信号、
フリップフロップ７の出力信号及びフリップフロップ９
の出力信号が全て“０”になる。次に、リセット信号を
“０”から“１”に変化させることにより、検査を開始
する。
又はＶＣＯから信号が供給され、リファレンスクロック
信号が供給されている状態で、リセット信号に“０”を
入力することにより、全てのフリップフロップをリセッ
トする。これにより、シフトレジスタ３の各ビット、Ａ
ＮＤ回路の出力信号、フリップフロップ６の出力信号、
フリップフロップ７の出力信号及びフリップフロップ９
の出力信号が全て“０”になる。次に、リセット信号を
“０”から“１”に変化させることにより、検査を開始
する。
【００２８】分周器２の出力信号が“０”の場合、シフ
トレジスタ３の１段目フリップフロップＦＦ−１の入力
値は“１”となる。この状態で、分周器１の出力信号が
“０”から“１”に変化すると、シフトレジスタ３の１
段目フリップフロップＦＦ−１の入力値“１”が２段目
フリップフロップＦＦ−２の入力値となる。更に、次に
起こる分周器１の出力信号の０から“１”への変化によ
り、シフトレジスタ３の１段目フリップフロップＦＦ−
１及び２段目フリップフロップＦＦ−２の入力値“１”
が３段目フリップフロップの入力値となる。このよう
に、分周器２の出力が“０”である間に、分周器１の出
力が“０”から“１”に変化すると、その度にシフトレ
ジスタ３の入力値“１”が次段にシフトされていく。
トレジスタ３の１段目フリップフロップＦＦ−１の入力
値は“１”となる。この状態で、分周器１の出力信号が
“０”から“１”に変化すると、シフトレジスタ３の１
段目フリップフロップＦＦ−１の入力値“１”が２段目
フリップフロップＦＦ−２の入力値となる。更に、次に
起こる分周器１の出力信号の０から“１”への変化によ
り、シフトレジスタ３の１段目フリップフロップＦＦ−
１及び２段目フリップフロップＦＦ−２の入力値“１”
が３段目フリップフロップの入力値となる。このよう
に、分周器２の出力が“０”である間に、分周器１の出
力が“０”から“１”に変化すると、その度にシフトレ
ジスタ３の入力値“１”が次段にシフトされていく。
【００２９】本実施例においては、シフトレジスタ３の
各ビットの出力端は全てＡＮＤ回路５に接続されている
ため、前述のシフトの結果、シフトレジスタ３内のフリ
ップフロップの出力値が全て“１”になったとき、ＡＮ
Ｄ回路の出力は“１”になり、それ以外の場合は“０”
のままである。
各ビットの出力端は全てＡＮＤ回路５に接続されている
ため、前述のシフトの結果、シフトレジスタ３内のフリ
ップフロップの出力値が全て“１”になったとき、ＡＮ
Ｄ回路の出力は“１”になり、それ以外の場合は“０”
のままである。
【００３０】その後、分周器２の出力信号が“０”から
“１”に変化すると、フリップフロップ６がＡＮＤ回路
５の出力信号を取り込み、フリップフロップ７及びフリ
ップフロップ９にこれを出力する。このとき、フリップ
フロップ６の出力信号が“０”から“１”に変化する
と、フリップフロップ７の出力信号が“１”に変化し、
フリップフロップ６の出力信号が“１”から“０”に変
化すると、フリップフロップ９の出力が“１”に変化す
る。
“１”に変化すると、フリップフロップ６がＡＮＤ回路
５の出力信号を取り込み、フリップフロップ７及びフリ
ップフロップ９にこれを出力する。このとき、フリップ
フロップ６の出力信号が“０”から“１”に変化する
と、フリップフロップ７の出力信号が“１”に変化し、
フリップフロップ６の出力信号が“１”から“０”に変
化すると、フリップフロップ９の出力が“１”に変化す
る。
【００３１】従って、ＰＬＬ又はＶＣＯから出力される
信号の周波数をＸ（Ｈｚ）、リファレンスクロック信号
の周波数をＹ（Ｈｚ）としたとき、（Ｘ÷ｍ）とＹとの
大小により、フリップフロップ７及び９の出力が変化す
る。図２は本発明の実施例に係る周波数測定用テスト回
路の動作を示す図であって、（ａ）は（Ｘ÷ｍ）≧Ｙが
成り立つ場合のタイミングチャート、（ｂ）は（Ｘ÷
ｍ）＜Ｙが成り立ちそれらの差が小さい場合のタイミン
グチャート、（ｃ）は（Ｘ÷ｍ）＜Ｙが成り立ちそれら
の差が大きい場合のタイミングチャートである。
信号の周波数をＸ（Ｈｚ）、リファレンスクロック信号
の周波数をＹ（Ｈｚ）としたとき、（Ｘ÷ｍ）とＹとの
大小により、フリップフロップ７及び９の出力が変化す
る。図２は本発明の実施例に係る周波数測定用テスト回
路の動作を示す図であって、（ａ）は（Ｘ÷ｍ）≧Ｙが
成り立つ場合のタイミングチャート、（ｂ）は（Ｘ÷
ｍ）＜Ｙが成り立ちそれらの差が小さい場合のタイミン
グチャート、（ｃ）は（Ｘ÷ｍ）＜Ｙが成り立ちそれら
の差が大きい場合のタイミングチャートである。
【００３２】（Ｘ÷ｍ）≧Ｙが成り立つ場合（ケース
１）、分周器２の出力信号が“０”である間に分周器１
の出力信号が“０”から“１”へと変化する回数はｎ／
２回以上ある。このため、ｎ／２段あるシフトレジスタ
３の各ビットは全て“１”に固定される。従って、図２
（ａ）に示すように、ＡＮＤ回路５の出力信号は“１”
になり、分周器２の出力信号が“０”から“１”へと変
化したときに、フリップフロップ６の出力信号が“０”
から“１”へと変化する。この結果、最終的に、フリッ
プフロップ７の出力は“１”に固定され、フリップフロ
ップ９の出力信号は“０”に固定される。
１）、分周器２の出力信号が“０”である間に分周器１
の出力信号が“０”から“１”へと変化する回数はｎ／
２回以上ある。このため、ｎ／２段あるシフトレジスタ
３の各ビットは全て“１”に固定される。従って、図２
（ａ）に示すように、ＡＮＤ回路５の出力信号は“１”
になり、分周器２の出力信号が“０”から“１”へと変
化したときに、フリップフロップ６の出力信号が“０”
から“１”へと変化する。この結果、最終的に、フリッ
プフロップ７の出力は“１”に固定され、フリップフロ
ップ９の出力信号は“０”に固定される。
【００３３】一方、（Ｘ÷ｍ）＜Ｙが成り立つ場合に
は、２つの状況が考えられる。１つの状況は、（Ｘ÷
ｍ）とＹとの差が小さく、分周器２の出力信号が“０”
である間に分周器１の出力信号が“０”から“１”へと
変化する回数に、ｎ／２回あるとき及びｎ／２回未満の
ときが混在する状況である。もう１つの状況は、（Ｘ÷
ｍ）とＹとの差が大きく、分周器２の出力信号が“０”
である間に、分周器１の出力信号が“０”から“１”へ
と変化する回数が常にｎ／２回未満となる状況である。
は、２つの状況が考えられる。１つの状況は、（Ｘ÷
ｍ）とＹとの差が小さく、分周器２の出力信号が“０”
である間に分周器１の出力信号が“０”から“１”へと
変化する回数に、ｎ／２回あるとき及びｎ／２回未満の
ときが混在する状況である。もう１つの状況は、（Ｘ÷
ｍ）とＹとの差が大きく、分周器２の出力信号が“０”
である間に、分周器１の出力信号が“０”から“１”へ
と変化する回数が常にｎ／２回未満となる状況である。
【００３４】（Ｘ÷ｍ）とＹとの差が小さく、分周器２
の出力信号が“０”である間に分周器１の出力信号が
“０”から“１”へと変化する回数に、ｎ／２回あると
き及びｎ／２回未満のときが混在する場合（ケース
２）、図２（ｂ）に示すように、分周器１の出力信号が
“０”から“１”へと変化する回数がｎ／２回のときに
は、前述の（Ｘ÷ｍ）≧Ｙが成り立つ場合と同様の動作
が行われる。このため、分周器２の出力信号が“０”か
ら“１”へと変化したときに、フリップフロップ６の出
力信号は“１”になる。
の出力信号が“０”である間に分周器１の出力信号が
“０”から“１”へと変化する回数に、ｎ／２回あると
き及びｎ／２回未満のときが混在する場合（ケース
２）、図２（ｂ）に示すように、分周器１の出力信号が
“０”から“１”へと変化する回数がｎ／２回のときに
は、前述の（Ｘ÷ｍ）≧Ｙが成り立つ場合と同様の動作
が行われる。このため、分周器２の出力信号が“０”か
ら“１”へと変化したときに、フリップフロップ６の出
力信号は“１”になる。
【００３５】また、分周器１の出力信号が“０”から
“１”へと変化する回数がｎ／２回未満のときには、シ
フトレジスタ３の全てのビットが“１”になる前に分周
器２の出力信号が“０”から“１”へと変化するため、
分周器２の出力信号が“０”から“１”へと変化したと
きに、フリップフロップ６の出力信号は“０”になる。
“１”へと変化する回数がｎ／２回未満のときには、シ
フトレジスタ３の全てのビットが“１”になる前に分周
器２の出力信号が“０”から“１”へと変化するため、
分周器２の出力信号が“０”から“１”へと変化したと
きに、フリップフロップ６の出力信号は“０”になる。
【００３６】図２（ｂ）には、分周器２の出力信号が
“０”から“１”へと変化する１回目及び３回目の変化
において分周器１の出力変化がｎ／２回あり、２回目の
変化において分周器１の変化がｎ／２回未満となってい
る動作を示している。
“０”から“１”へと変化する１回目及び３回目の変化
において分周器１の出力変化がｎ／２回あり、２回目の
変化において分周器１の変化がｎ／２回未満となってい
る動作を示している。
【００３７】図２（ｂ）に示すような動作においては、
分周器２の出力信号が１回目に“０”から“１”へと変
化する際に、フリップフロップ７の出力信号は“１”に
なり、フリップフロップ９の出力信号は“０”になる。
分周器２の出力信号が１回目に“０”から“１”へと変
化する際に、フリップフロップ７の出力信号は“１”に
なり、フリップフロップ９の出力信号は“０”になる。
【００３８】その後、２回目に分周器２の出力信号が
“０”から“１”へと変化する際には、フリップフロッ
プ６の出力信号が“１”から“０”へと変化するため、
フリップフロップ９の出力信号が“０”から“１”へと
変化する。但し、フリップフロップ７の出力信号は
“１”のままである。
“０”から“１”へと変化する際には、フリップフロッ
プ６の出力信号が“１”から“０”へと変化するため、
フリップフロップ９の出力信号が“０”から“１”へと
変化する。但し、フリップフロップ７の出力信号は
“１”のままである。
【００３９】そして、３回目に分周器２の出力信号が
“０”から“１”へと変化する際には、フリップフロッ
プ６の出力信号が“０”から“１”に変化する。しか
し、フリップフロップ７及びフリップフロップ９の出力
信号は既に“１”となっているため、これらは“１”の
まま変化しない。
“０”から“１”へと変化する際には、フリップフロッ
プ６の出力信号が“０”から“１”に変化する。しか
し、フリップフロップ７及びフリップフロップ９の出力
信号は既に“１”となっているため、これらは“１”の
まま変化しない。
【００４０】このように、最終的に、フリップフロップ
７の出力信号は“１”に固定され、フリップフロップ９
の出力信号も“１”に固定される。
７の出力信号は“１”に固定され、フリップフロップ９
の出力信号も“１”に固定される。
【００４１】一方、（Ｘ÷ｍ）とＹとの差が大きく、分
周器２の出力信号が“０”である間に、分周器１の出力
信号が“０”から“１”へと変化する回数が常にｎ／２
回未満となる場合（ケース３）、分周器２の出力信号が
“０”から“１”へと変化する時には、シフトレジスタ
３各ビットのうち、数ビットは必ず“０”である。この
ため、図２（ｃ）に示すように、シフトレジスタ３の全
てのビットが“１”になる前に分周器２の出力信号が
“０”から“１”へと変化する。この結果、分周器２の
出力信号が“０”から“１”へと変化しても、フリップ
フロップ６の出力信号は“０”のまま変化しない。従っ
て、フリップフロップ７及びフリップフロップ９の出力
信号も“０”のまま変化しない。
周器２の出力信号が“０”である間に、分周器１の出力
信号が“０”から“１”へと変化する回数が常にｎ／２
回未満となる場合（ケース３）、分周器２の出力信号が
“０”から“１”へと変化する時には、シフトレジスタ
３各ビットのうち、数ビットは必ず“０”である。この
ため、図２（ｃ）に示すように、シフトレジスタ３の全
てのビットが“１”になる前に分周器２の出力信号が
“０”から“１”へと変化する。この結果、分周器２の
出力信号が“０”から“１”へと変化しても、フリップ
フロップ６の出力信号は“０”のまま変化しない。従っ
て、フリップフロップ７及びフリップフロップ９の出力
信号も“０”のまま変化しない。
【００４２】このため、フリップフロップ７及びフリッ
プフロップ９の出力信号は“０”に固定される。
プフロップ９の出力信号は“０”に固定される。
【００４３】このように、本実施例によれば、（Ｘ÷
ｍ）とＹとの大小により、最終的にフリップフロップ７
及びフリップフロップ９の出力信号が固定される値が異
なる。即ち、ケース１では、フリップフロップ７の出力
信号が“１”に固定され、フリップフロップ９の出力信
号が“０”に固定される。ケース２では、フリップフロ
ップ７及びフリップフロップ９の出力信号が双方とも
“１”に固定される。ケース３では、フリップフロップ
７及びフリップフロップ９の出力信号が双方とも“０”
に固定される。
ｍ）とＹとの大小により、最終的にフリップフロップ７
及びフリップフロップ９の出力信号が固定される値が異
なる。即ち、ケース１では、フリップフロップ７の出力
信号が“１”に固定され、フリップフロップ９の出力信
号が“０”に固定される。ケース２では、フリップフロ
ップ７及びフリップフロップ９の出力信号が双方とも
“１”に固定される。ケース３では、フリップフロップ
７及びフリップフロップ９の出力信号が双方とも“０”
に固定される。
【００４４】従って、フリップフロップ７の出力信号が
“１”に固定され、フリップフロップ９の出力信号が
“０”に固定されていれば、ＰＬＬ又はＶＣＯの出力信
号の周波数がリファレンスクロック信号の周波数にｍを
乗じたもの以上であることが分かる。また、フリップフ
ロップ７及びフリップフロップ９の出力信号が双方とも
“１”に固定されていれば、ＰＬＬ又はＶＣＯの出力信
号の周波数がリファレンスクロックの周波数にｍを乗じ
たものより小さく、それらの差が小さいことが分かる。
そして、フリップフロップ７及びフリップフロップ９の
出力信号が双方とも“０”に固定されていれば、ＰＬＬ
又はＶＣＯの出力信号の周波数がリファレンスクロック
の周波数にｍを乗じたものより小さく、それらの差が大
きいことが分かる。
“１”に固定され、フリップフロップ９の出力信号が
“０”に固定されていれば、ＰＬＬ又はＶＣＯの出力信
号の周波数がリファレンスクロック信号の周波数にｍを
乗じたもの以上であることが分かる。また、フリップフ
ロップ７及びフリップフロップ９の出力信号が双方とも
“１”に固定されていれば、ＰＬＬ又はＶＣＯの出力信
号の周波数がリファレンスクロックの周波数にｍを乗じ
たものより小さく、それらの差が小さいことが分かる。
そして、フリップフロップ７及びフリップフロップ９の
出力信号が双方とも“０”に固定されていれば、ＰＬＬ
又はＶＣＯの出力信号の周波数がリファレンスクロック
の周波数にｍを乗じたものより小さく、それらの差が大
きいことが分かる。
【００４５】次に、本実施例のテスト回路を内蔵したＬ
ＳＩにおけるテスタによる周波数の測定方法について説
明する。通常、テスタにおいては、テストパターンが使
用され、テストパターンには入力波形及び出力期待値が
記入されている。本実施例においては、テスト回路で使
用されるリファレンスクロックがテスタからＬＳＩに入
力され、テスト回路によるテスト結果がＬＳＩからテス
タに取り込まれ、テストパターンで用意した期待値との
比較が行われ、ＰＬＬ又はＶＣＯの発振周波数とリファ
レンスクロックとの関係が得られる。
ＳＩにおけるテスタによる周波数の測定方法について説
明する。通常、テスタにおいては、テストパターンが使
用され、テストパターンには入力波形及び出力期待値が
記入されている。本実施例においては、テスト回路で使
用されるリファレンスクロックがテスタからＬＳＩに入
力され、テスト回路によるテスト結果がＬＳＩからテス
タに取り込まれ、テストパターンで用意した期待値との
比較が行われ、ＰＬＬ又はＶＣＯの発振周波数とリファ
レンスクロックとの関係が得られる。
【００４６】ここでは、期待値としてＰＬＬ又はＶＣＯ
の発振周波数をｍで除した値がリファレンスクロック以
上であるときにＬＳＩから出力される値が記入されてい
る場合について説明する。即ち、最終的に固定されたフ
リップフロップ７の出力信号が“１”、フリップフロッ
プ９の出力信号が“０”となる状態が期待値とされてい
る場合について説明する。
の発振周波数をｍで除した値がリファレンスクロック以
上であるときにＬＳＩから出力される値が記入されてい
る場合について説明する。即ち、最終的に固定されたフ
リップフロップ７の出力信号が“１”、フリップフロッ
プ９の出力信号が“０”となる状態が期待値とされてい
る場合について説明する。
【００４７】先ず、リファレンスクロック信号の周波数
をＺ１（Ｈｚ）に設定しテストを行う。この結果、出力
値が期待値と一致しない場合には、ＰＬＬ又はＶＣＯの
発振周波数をｍで乗じた値がリファレンスクロック信号
の動作周波数より低い周波数であることが分かる。一
方、出力値が期待値と一致した場合には、ＰＬＬ又はＶ
ＣＯの発振周波数をｍで乗じた値がリファレンスクロッ
ク信号の動作周波数と同じか、又はそれ以上であること
が分かる。
をＺ１（Ｈｚ）に設定しテストを行う。この結果、出力
値が期待値と一致しない場合には、ＰＬＬ又はＶＣＯの
発振周波数をｍで乗じた値がリファレンスクロック信号
の動作周波数より低い周波数であることが分かる。一
方、出力値が期待値と一致した場合には、ＰＬＬ又はＶ
ＣＯの発振周波数をｍで乗じた値がリファレンスクロッ
ク信号の動作周波数と同じか、又はそれ以上であること
が分かる。
【００４８】次に、リファレンスクロック信号の周波数
をＺ２（Ｈｚ）に変更して同一のテストを行う。このと
き、周波数をＺ１（Ｈｚ）としてテストしたときの出力
値が期待値と一致していた場合には、Ｚ２＞Ｚ１として
テストを行い、周波数をＺ１（Ｈｚ）としたときの出力
値が期待値と不一致だった場合には、Ｚ２＜Ｚ１として
テストを行う。そして、この条件におけるＰＬＬ又はＶ
ＣＯの発振周波数とリファレンスクロック信号との関係
を得る。
をＺ２（Ｈｚ）に変更して同一のテストを行う。このと
き、周波数をＺ１（Ｈｚ）としてテストしたときの出力
値が期待値と一致していた場合には、Ｚ２＞Ｚ１として
テストを行い、周波数をＺ１（Ｈｚ）としたときの出力
値が期待値と不一致だった場合には、Ｚ２＜Ｚ１として
テストを行う。そして、この条件におけるＰＬＬ又はＶ
ＣＯの発振周波数とリファレンスクロック信号との関係
を得る。
【００４９】以下、上述のようなリファレンスクロック
信号の動作周波数の変更を繰り返すことにより、出力値
と期待値とが一致するリファレンスクロック信号の最高
周波数を得ることができる。そして、このときのリファ
レンスクロックの周波数をＺｘ（Ｈｚ）とすると、ＰＬ
Ｌ又はＶＣＯの発振周波数は（Ｚｘ×ｍ）（Ｈｚ）とな
り、ＰＬＬ又はＶＣＯの発振周波数を確実に得ることが
できる。
信号の動作周波数の変更を繰り返すことにより、出力値
と期待値とが一致するリファレンスクロック信号の最高
周波数を得ることができる。そして、このときのリファ
レンスクロックの周波数をＺｘ（Ｈｚ）とすると、ＰＬ
Ｌ又はＶＣＯの発振周波数は（Ｚｘ×ｍ）（Ｈｚ）とな
り、ＰＬＬ又はＶＣＯの発振周波数を確実に得ることが
できる。
【００５０】また、ＰＬＬ又はＶＣＯの発振周波数があ
る周波数より速く（又は遅く）動作しているかをテスタ
で検査する場合には、期待値と一致する範囲を求める必
要はなく、一回のテストで検査することが可能である。
る周波数より速く（又は遅く）動作しているかをテスタ
で検査する場合には、期待値と一致する範囲を求める必
要はなく、一回のテストで検査することが可能である。
【００５１】このように、本実施例によれば、ＰＬＬの
位相がロックされていることに関係なく測定が可能であ
るため、ＶＣＯ単体のテストにも使用することができ
る。また、カウンタが不要であるため、回路規模が小さ
い。更に、高い精度で周波数を測定することが可能であ
る。そして、分周器の分周値を変更することは可能であ
るので、容易に種々のデジタルテスタに適応させること
が可能である。
位相がロックされていることに関係なく測定が可能であ
るため、ＶＣＯ単体のテストにも使用することができ
る。また、カウンタが不要であるため、回路規模が小さ
い。更に、高い精度で周波数を測定することが可能であ
る。そして、分周器の分周値を変更することは可能であ
るので、容易に種々のデジタルテスタに適応させること
が可能である。
【００５２】
【発明の効果】以上詳述したように、本発明によれば、
分周器により分周された信号の周波数とリファレンスク
ロック信号の周波数との差に関連付けて異なる信号を出
力する検知回路を設けているので、入力された測定対象
の信号の位相がロックされているか否かに拘わらず、そ
の周波数のリファレンスクロック信号に対する大小を得
ることができるので、電圧制御発振回路のテストにも使
用することができる。このとき、カウンタは不要である
ため、回路規模を小さくすることができると共に、高い
精度で周波数を測定することができる。更に、分周器の
分周値を変更することは可能であるので、容易に種々の
デジタルテスタに適応させることができる。
分周器により分周された信号の周波数とリファレンスク
ロック信号の周波数との差に関連付けて異なる信号を出
力する検知回路を設けているので、入力された測定対象
の信号の位相がロックされているか否かに拘わらず、そ
の周波数のリファレンスクロック信号に対する大小を得
ることができるので、電圧制御発振回路のテストにも使
用することができる。このとき、カウンタは不要である
ため、回路規模を小さくすることができると共に、高い
精度で周波数を測定することができる。更に、分周器の
分周値を変更することは可能であるので、容易に種々の
デジタルテスタに適応させることができる。
【図１】本発明の実施例に係る周波数測定用テスト回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】（ａ）乃至（ｃ）は本発明の実施例に係る周波
数測定用テスト回路の動作を示すタイミングチャートで
ある。
数測定用テスト回路の動作を示すタイミングチャートで
ある。
【図３】（ａ）及び（ｂ）は従来のテスト回路を示すブ
ロック図である。
ロック図である。
【図４】特開平９−１９７０２４号公報に記載された従
来のテスト回路を示すブロック図である。
来のテスト回路を示すブロック図である。
１、２；分周器 ３；シフトレジスタ ４、８；インバータ ５；ＡＮＤ回路 ６、７、９；フリップフロップ １１ａ、１１ｂ；ディジタルテスタ １２；ディジタルＩＣ １３ａ、１３ｂ；周波数測定器 ２１；ＰＬＬ ２２ａ、２２ｂ；カウンタ ２３；比較器 ２４；デコーダ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−197024（ＪＰ，Ａ) 特開 平３−291020（ＪＰ，Ａ) 特開 平３−283821（ＪＰ，Ａ) 特公 平７−101224（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 G01R 23/02 - 23/15 H03L 7/08
Claims (5)
- 【請求項１】 入力された測定対象の信号を分周する分
周器と、この分周器により分周された信号の周波数とリ
ファレンスクロック信号の周波数との差に関連付けて設
定されたレベルの信号を出力する検知回路と、を有し、
前記検知回路は、前記リファレンスクロック信号の周波
数を１／ｎ（ｎは正の偶数である。）分周する第２の分
周器と、この第２の分周器から出力された信号を反転す
るインバータと、総計で（ｎ／２）個のフリップフロッ
プが直列に接続され初段のフリップフロップのデータ入
力端子が前記インバータの出力端に接続されたシフトレ
ジスタと、前記各フリップフロップの出力信号の論理積
をとるアンド回路と、を有することを特徴とする周波数
測定用テスト回路。 - 【請求項２】 前記検知回路は、前記アンド回路からの
出力信号がデータ入力端子に入力され前記第２の分周器
により１／ｎ分周された信号がクロック入力端子に入力
される第２のフリップフロップを有することを特徴とす
る請求項１に記載の周波数測定用テスト回路。 - 【請求項３】 前記検知回路は、前記第２のフリップフ
ロップからの出力信号がクロック入力端子に入力されデ
ータ入力端子がハイレベルに固定された第３のフリップ
フロップ回路と、前記第２のフリップフロップからの出
力信号を反転する第２のインバータと、この第２のイン
バータから出力された信号がクロック入力端子に入力さ
れデータ入力端子がハイレベルに固定された第４のフリ
ップフロップ回路と、を有することを特徴とする請求項
２に記載の周波数測定用テスト回路。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
周波数測定用テスト回路と、前記測定対象の信号を出力
する位相同期ループと、を有することを特徴とする半導
体集積回路。 - 【請求項５】 請求項１乃至３のいずれか１項に記載の
周波数測定用テスト回路と、前記測定対象の信号を出力
する電圧制御発振回路と、を有することを特徴とする半
導体集積回路 。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02201999A JP3179429B2 (ja) | 1999-01-29 | 1999-01-29 | 周波数測定用テスト回路及びそれを備えた半導体集積回路 |
| DE60023961T DE60023961D1 (de) | 1999-01-29 | 2000-01-26 | Frequenzmesstestschaltung und diese aufweisende integrierte Halbleiterschaltung |
| EP00101517A EP1024367B1 (en) | 1999-01-29 | 2000-01-26 | Frequency measurement test circuit and semiconductor integrated circuit having the same |
| TW089101349A TW530161B (en) | 1999-01-29 | 2000-01-26 | Frequency measurement test circuit and semiconductor integrated circuit having the same |
| US09/492,233 US6316929B1 (en) | 1999-01-29 | 2000-01-27 | Frequency measurement test circuit and semiconductor integrated circuit having the same |
| KR1020000004359A KR100349482B1 (ko) | 1999-01-29 | 2000-01-28 | 주파수 측정용 테스트 회로 및 이를 구비한 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02201999A JP3179429B2 (ja) | 1999-01-29 | 1999-01-29 | 周波数測定用テスト回路及びそれを備えた半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000221239A JP2000221239A (ja) | 2000-08-11 |
| JP3179429B2 true JP3179429B2 (ja) | 2001-06-25 |
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ID=12071288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02201999A Expired - Fee Related JP3179429B2 (ja) | 1999-01-29 | 1999-01-29 | 周波数測定用テスト回路及びそれを備えた半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP1024367B1 (ja) |
| JP (1) | JP3179429B2 (ja) |
| KR (1) | KR100349482B1 (ja) |
| DE (1) | DE60023961D1 (ja) |
| TW (1) | TW530161B (ja) |
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| JP2003043109A (ja) * | 2001-07-30 | 2003-02-13 | Nec Corp | 半導体集積回路装置及びその試験装置 |
| KR100629389B1 (ko) | 2004-07-20 | 2006-09-29 | 삼성전자주식회사 | 주파수 측정 회로 및 이를 이용한 반도체 메모리 장치 |
| US20060181325A1 (en) * | 2005-02-11 | 2006-08-17 | International Business Machines Corporation | System and method for providing on-chip clock generation verification using an external clock |
| US7434121B2 (en) * | 2006-05-30 | 2008-10-07 | Infineon Technologies Flash Gmbh & Co. Kg | Integrated memory device and method for its testing and manufacture |
| DE102006036179B3 (de) * | 2006-08-01 | 2008-02-21 | Technische Universität Hamburg-Harburg | Schaltungsanordnung zur breitbandigen Bestimmung der charakteristischen Frequenz eines Messsignals |
| CN100464191C (zh) * | 2007-05-18 | 2009-02-25 | 东南大学 | 微电子机械微波频率检测器及其制备方法 |
| KR100940920B1 (ko) * | 2007-07-26 | 2010-02-08 | 연세대학교 산학협력단 | 위상고정루프의 자체내장 테스트 장치와 이를 포함하는위상고정루프, 위상고정루프의 자체내장 테스트 방법 및이를 수록한 저장매체 |
| KR101535228B1 (ko) * | 2009-05-13 | 2015-07-08 | 삼성전자주식회사 | 빌트 오프 테스트 장치 |
| CN102692563B (zh) * | 2012-05-18 | 2015-06-17 | 大唐微电子技术有限公司 | 时钟频率检测器 |
| KR20140044574A (ko) * | 2012-10-05 | 2014-04-15 | 엘에스산전 주식회사 | 펄스신호에 대한 차단 주파수 검출 장치 |
| CN105807133B (zh) * | 2014-12-30 | 2018-11-27 | 无锡华润矽科微电子有限公司 | 实现频率修调集成化控制的*** |
| CN105807134A (zh) * | 2014-12-31 | 2016-07-27 | 无锡华润矽科微电子有限公司 | 频率测试仪及频率测试*** |
| DE202018100268U1 (de) | 2018-01-18 | 2018-02-23 | Great Fitness Industrial Co., Ltd. | Nicht motorisiertes Laufband mit einem Verbundwiderstandsmodul |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3646441A (en) * | 1969-12-05 | 1972-02-29 | Henry Magnuski | Digital radio communication systems using repeaters operating at same frequency |
| US3684965A (en) * | 1970-07-15 | 1972-08-15 | Gautney & Jones | Digitalized remote control communications system |
| US3958183A (en) * | 1975-02-13 | 1976-05-18 | Rockwell International Corporation | Frequency selective signal presence detector |
| US4115743A (en) * | 1977-08-03 | 1978-09-19 | International Standard Electric Corporation | Error compensating phase-locked loop |
| JPS5444236A (en) * | 1977-09-16 | 1979-04-07 | Hitachi Ltd | Check circuit for combustion control timer |
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