JPH0821856B2 - デジタルｐｌｌ装置 - Google Patents
デジタルｐｌｌ装置Info
- Publication number
- JPH0821856B2 JPH0821856B2 JP62328949A JP32894987A JPH0821856B2 JP H0821856 B2 JPH0821856 B2 JP H0821856B2 JP 62328949 A JP62328949 A JP 62328949A JP 32894987 A JP32894987 A JP 32894987A JP H0821856 B2 JPH0821856 B2 JP H0821856B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- frequency division
- division ratio
- shift amount
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、PLL回路をデジタル回路で構成したデジタ
ルPLL装置に関し、DAT等の再生信号を読み出すのに用い
られる。
ルPLL装置に関し、DAT等の再生信号を読み出すのに用い
られる。
（従来の技術） 従来、デジタルPLL装置はアナログ方式に比べて使用
する部品の特性によるバラツキが出にくく、また無調整
で希望する特性が得られる等の利点があるために、例え
ばDAT等の磁気再生装置において再生信号の読み出しに
利用されている。
する部品の特性によるバラツキが出にくく、また無調整
で希望する特性が得られる等の利点があるために、例え
ばDAT等の磁気再生装置において再生信号の読み出しに
利用されている。
（発明が解決しようとする問題点） しかるに、この種従来のデジタルPLL装置は一般に固
定発振器の出力を分周してループ出力としており、論理
回路の最高動作周波数の数十分の一以下の入力周波数で
しかPLLを動作させることができなかった。また、入力
周波数を高くすると分周比を小さくすることによって、
量子化をあらくすることになりループ特性を悪くするこ
とにつながった。特に、論理回路素子の数分の一の入力
周波数に対するデジタルPLLでは、量子化誤差の影響と
ともに回路素子自体の遅延特性等の影響も大きく回路的
にも複雑な構成とすることができない。また、DAT等に
おいて再生信号をこのデジタルPLLを使って読み出す場
合には、ノーマルモードの他に、高速で送られてテープ
スピードのゆらぎが大きいサーチモードの２種の速度モ
ードがある。しかし、従来のデジタルPLL装置を、この
２つの速度モードの双方に対応させるためには複雑な回
路構成が必要となっていた。
定発振器の出力を分周してループ出力としており、論理
回路の最高動作周波数の数十分の一以下の入力周波数で
しかPLLを動作させることができなかった。また、入力
周波数を高くすると分周比を小さくすることによって、
量子化をあらくすることになりループ特性を悪くするこ
とにつながった。特に、論理回路素子の数分の一の入力
周波数に対するデジタルPLLでは、量子化誤差の影響と
ともに回路素子自体の遅延特性等の影響も大きく回路的
にも複雑な構成とすることができない。また、DAT等に
おいて再生信号をこのデジタルPLLを使って読み出す場
合には、ノーマルモードの他に、高速で送られてテープ
スピードのゆらぎが大きいサーチモードの２種の速度モ
ードがある。しかし、従来のデジタルPLL装置を、この
２つの速度モードの双方に対応させるためには複雑な回
路構成が必要となっていた。
（問題点を解決するための手段） 本発明は、異なる速度モードで再生された少なくとも
２種類の入力信号とPLLクロック位相合わせを可能とす
るものであって、基本クロックを発振する固定発振器
と、入力信号とPLLクロックとの位相差を検出する検出
手段と、該検出手段によって検出された位相差信号に基
づき、位相ずれ量が大きい時に分周比を大きく補正し、
位相ずれ量が小さい時に分周比を小さく補正する第１の
デコーダと、前記検出手段によって検出された位相差信
号に基づき、位相ずれ量の増加にほぼ比例した分周比が
増加するよう補正する第２のデコーダと、前記入力信号
の速度モードに応じて前記第１又は第２のデコーダを切
換制御する制御手段と、前記固定発振器から発振された
基本クロックを前記第１のデコーダ又は前記第２のデコ
ーダの出力によって設定される所定の分周比で分周して
前記PLLクロックを生成する分周器とを備えたものであ
る。
２種類の入力信号とPLLクロック位相合わせを可能とす
るものであって、基本クロックを発振する固定発振器
と、入力信号とPLLクロックとの位相差を検出する検出
手段と、該検出手段によって検出された位相差信号に基
づき、位相ずれ量が大きい時に分周比を大きく補正し、
位相ずれ量が小さい時に分周比を小さく補正する第１の
デコーダと、前記検出手段によって検出された位相差信
号に基づき、位相ずれ量の増加にほぼ比例した分周比が
増加するよう補正する第２のデコーダと、前記入力信号
の速度モードに応じて前記第１又は第２のデコーダを切
換制御する制御手段と、前記固定発振器から発振された
基本クロックを前記第１のデコーダ又は前記第２のデコ
ーダの出力によって設定される所定の分周比で分周して
前記PLLクロックを生成する分周器とを備えたものであ
る。
（作用） 従って、本発明によれば、入力信号とPLLクロックと
の位相差信号が検出されると、この位相差信号は第１及
び第２のデコーダによりそれぞれデコードされ、前記PL
Lクロックを発生させている分周器の分周比の値として
ロードされる。ここで、第１及び第２のデコーダは前記
入力信号の速度モードによって、そのデコード特性の異
なるものに切り換えられる。
の位相差信号が検出されると、この位相差信号は第１及
び第２のデコーダによりそれぞれデコードされ、前記PL
Lクロックを発生させている分周器の分周比の値として
ロードされる。ここで、第１及び第２のデコーダは前記
入力信号の速度モードによって、そのデコード特性の異
なるものに切り換えられる。
例えば、DATにおいて、通常の再生を行うノーマルモ
ードでは位相ずれ量が大きい時に分周比を大きく補正
し、位相ずれ量が小さい時に分周比を小さく補正する第
１のデコーダが選択され、サーチモードでは速度のゆら
ぎが大きいので、位相ずれ量の増加にほぼ比例して分周
比が増加するよう補正する第２のデコーダが選択され
る。
ードでは位相ずれ量が大きい時に分周比を大きく補正
し、位相ずれ量が小さい時に分周比を小さく補正する第
１のデコーダが選択され、サーチモードでは速度のゆら
ぎが大きいので、位相ずれ量の増加にほぼ比例して分周
比が増加するよう補正する第２のデコーダが選択され
る。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明に係るデジタルPLL装置の実施例を
示す回路図、第２図はこの回路の動作を示すタイミング
図である。
示す回路図、第２図はこの回路の動作を示すタイミング
図である。
本例のデジタルPLL装置は、DAT等においてノーマルモ
ード及びサーチモードで再生された再生信号を読み出す
場合に用いられるものである。
ード及びサーチモードで再生された再生信号を読み出す
場合に用いられるものである。
第１図において、再生信号PBSGはＤ−フリップフロッ
プ１に入力され、ここでクロック端子（CK）に入力され
る再生クロックPLLCKの立上りでラッチされ、このＤ−
フリップフロップ１の反転出力（Ａ）とともにANDゲ
ート２に入力される。このANDゲート２には固定発振器
３から出力される基本クロックMCKも入力されており、P
BSG,A,MCKの３入力信号の論理積がとられる。この論
理積がカウンタ４へのクロック入力とされる。そして、
このカウンタ４は再生信号PBSGと再生PLLクロックPLLCK
の位相差（第２図において、PBSGの立上り５とPLLCKの
立上り６までの期間）を基本クロックMCKを単位として
カウントする。また、前記Ｄ−フリップフロップ１のＱ
出力をさらにPLLCKを反転した信号（▲▼）
の立上りでラッチするＤ−フリップフロップ７のＱ出力
と前記Ｄ−フリップフロップ１のＱ出力との論理積がAN
Dゲート８でとられ、この論理積（RESET信号と称す）が
前記カウンタ４の出力CNTOUTをラッチするレジスタ９の
クロックとなる。このクロックは同期にカウンタ４への
RESET信号となり、カウンタ４はこのRESET信号によりリ
セットされ、次のPBSGの立上り５から次のカウント動作
が開始される。なお、レジスタ９において、前記CNTOUT
はRESET信号の立上りに同期してラッチされる。なお、
前記▲▼はインバータ14によってPLLCKとな
されている。
プ１に入力され、ここでクロック端子（CK）に入力され
る再生クロックPLLCKの立上りでラッチされ、このＤ−
フリップフロップ１の反転出力（Ａ）とともにANDゲ
ート２に入力される。このANDゲート２には固定発振器
３から出力される基本クロックMCKも入力されており、P
BSG,A,MCKの３入力信号の論理積がとられる。この論
理積がカウンタ４へのクロック入力とされる。そして、
このカウンタ４は再生信号PBSGと再生PLLクロックPLLCK
の位相差（第２図において、PBSGの立上り５とPLLCKの
立上り６までの期間）を基本クロックMCKを単位として
カウントする。また、前記Ｄ−フリップフロップ１のＱ
出力をさらにPLLCKを反転した信号（▲▼）
の立上りでラッチするＤ−フリップフロップ７のＱ出力
と前記Ｄ−フリップフロップ１のＱ出力との論理積がAN
Dゲート８でとられ、この論理積（RESET信号と称す）が
前記カウンタ４の出力CNTOUTをラッチするレジスタ９の
クロックとなる。このクロックは同期にカウンタ４への
RESET信号となり、カウンタ４はこのRESET信号によりリ
セットされ、次のPBSGの立上り５から次のカウント動作
が開始される。なお、レジスタ９において、前記CNTOUT
はRESET信号の立上りに同期してラッチされる。なお、
前記▲▼はインバータ14によってPLLCKとな
されている。
レジスタ９にラッチされた値は、前記PLLCKとPBSGの
位相差をMCKを単位としてカウントした値であり、この
値（Ｄ）は第１及び第２のデコーダ10a,10bのそれぞれ
に入力される。そして、これらデコーダ10a,10bでデコ
ードされた信号E1,E2はデータ切換器11によりどちらか
一方の出力が選択されて、PLLCKを発生させる分周器12
の分周比として、この分周器12にロードされる。
位相差をMCKを単位としてカウントした値であり、この
値（Ｄ）は第１及び第２のデコーダ10a,10bのそれぞれ
に入力される。そして、これらデコーダ10a,10bでデコ
ードされた信号E1,E2はデータ切換器11によりどちらか
一方の出力が選択されて、PLLCKを発生させる分周器12
の分周比として、この分周器12にロードされる。
本例では、前記データ切換器11はノーマル／サーチ切
換信号N/Sにより、ノーマル再生時には第１のデコーダ1
0aが選択され、サーチ時には第２のデコーダ10bが選択
される。なお、この分周器12へのデータロードは、分周
器12の出力が特定の値となった時に論理回路13から出力
されるクロック（Ｆ）に同期してなされている。
換信号N/Sにより、ノーマル再生時には第１のデコーダ1
0aが選択され、サーチ時には第２のデコーダ10bが選択
される。なお、この分周器12へのデータロードは、分周
器12の出力が特定の値となった時に論理回路13から出力
されるクロック（Ｆ）に同期してなされている。
第１のデコーダ10aは、前記レジスタ出力（Ｄ）がヘ
キサデシマル表示で０〜Ｆまで変化した時に５〜Ｂの出
力をデコードするもので、さらにこのデコード特性は位
相ずれ量が大きい時（Ｄが０付近又はＦ付近）は前記分
周器12の分周比を大きく補正し、位相ずれ量が小さい時
（Ｄが８付近）はあまり補正しない特性になされてい
る。一方、第２のデコーダ10bは、前記レジスタ出力Ｄ
がヘキサデシマル表示で０〜Ｆまで変化した時に６〜Ａ
の出力をデコードするもので、さらにこのデコード特性
は位相ずれ量の増加にほぼ比例して増加するよう前記分
周器12の分周比を補正するものである。
キサデシマル表示で０〜Ｆまで変化した時に５〜Ｂの出
力をデコードするもので、さらにこのデコード特性は位
相ずれ量が大きい時（Ｄが０付近又はＦ付近）は前記分
周器12の分周比を大きく補正し、位相ずれ量が小さい時
（Ｄが８付近）はあまり補正しない特性になされてい
る。一方、第２のデコーダ10bは、前記レジスタ出力Ｄ
がヘキサデシマル表示で０〜Ｆまで変化した時に６〜Ａ
の出力をデコードするもので、さらにこのデコード特性
は位相ずれ量の増加にほぼ比例して増加するよう前記分
周器12の分周比を補正するものである。
〔表１〕は前記レジスタ出力（Ｄ）に対する第１のデ
コーダ出力（E1）と第２のデコーダ出力（E2）との関係
を示すものである。
コーダ出力（E1）と第２のデコーダ出力（E2）との関係
を示すものである。
このように、第１及び第２のデコーダ10a,10bは、
〔表１〕の如くのデコード特性を有しているので、第２
図に示すタイミング図において、レジスタ出力（Ｄ）が
１→３→４と変化するとE1が５→６→７と変化し、これ
に対しE2は６→６→７と変化している。ここで、E1とE2
の最初の値が「５」と「６」とで異なるのは、〔表１〕
において、レジスタ出力（Ｄ）が「１」で同じであって
も、E1とE2では異なる値をとるからである。
〔表１〕の如くのデコード特性を有しているので、第２
図に示すタイミング図において、レジスタ出力（Ｄ）が
１→３→４と変化するとE1が５→６→７と変化し、これ
に対しE2は６→６→７と変化している。ここで、E1とE2
の最初の値が「５」と「６」とで異なるのは、〔表１〕
において、レジスタ出力（Ｄ）が「１」で同じであって
も、E1とE2では異なる値をとるからである。
上記構成からなるデジタルPLL装置を用いたDATの再生
信号の再生特性を示すノーマル時のブロックエラーレー
ト及びロックレンジは〔表２〕の如く測定された。
信号の再生特性を示すノーマル時のブロックエラーレー
ト及びロックレンジは〔表２〕の如く測定された。
〔表２〕によれば、第１のデコーダ10aではそのクロ
ックエラーレートが10-4程度であるので、ノーマル再生
時において十分実用に供することができるが、第２のデ
コーダ10bでは10-3程度となり、１桁悪くなる。しか
し、サーチ時にインデックス等のコードが読み出せる程
度のブロックエラーレートが10-2程度であることを考え
ると、この10-2程度のブロックエラーレートでテープの
速度変動がどこまで許されるかの範囲、すなわちそのロ
ックレンジを測定したときに、第１のデコーダ10aを選
択した場合には、このロックレンジが±２％までしか及
ばないのに、第２のデコーダ10bを選択すると±3.5％ま
で広がることになりサーチモードのPLL回路に適合する
ことができない。このように、デコーダを選択して切換
えるだけでノーマルモード及びサーチモードの双方に対
して適合できるPLL回路となる。
ックエラーレートが10-4程度であるので、ノーマル再生
時において十分実用に供することができるが、第２のデ
コーダ10bでは10-3程度となり、１桁悪くなる。しか
し、サーチ時にインデックス等のコードが読み出せる程
度のブロックエラーレートが10-2程度であることを考え
ると、この10-2程度のブロックエラーレートでテープの
速度変動がどこまで許されるかの範囲、すなわちそのロ
ックレンジを測定したときに、第１のデコーダ10aを選
択した場合には、このロックレンジが±２％までしか及
ばないのに、第２のデコーダ10bを選択すると±3.5％ま
で広がることになりサーチモードのPLL回路に適合する
ことができない。このように、デコーダを選択して切換
えるだけでノーマルモード及びサーチモードの双方に対
して適合できるPLL回路となる。
（発明の効果） 以上述べたように、本発明によれば、異なる速度モー
ドを有する再生装置に対して、位相ずれ量が大きい時に
分周比を大きく補正し、位相ずれ量が小さい時に分周比
を小さく補正する第１のデコーダ、又は位相ずれ量にほ
ぼ比例して分周比を補正する第２のデコーダの切換えに
よって双方のモードに対応したPLL回路を構成すること
ができる。しかも、簡単な回路構成であるので論理回路
のスピード限界付近で動作しても、その信号遅延は些少
であって実用上問題とならない。
ドを有する再生装置に対して、位相ずれ量が大きい時に
分周比を大きく補正し、位相ずれ量が小さい時に分周比
を小さく補正する第１のデコーダ、又は位相ずれ量にほ
ぼ比例して分周比を補正する第２のデコーダの切換えに
よって双方のモードに対応したPLL回路を構成すること
ができる。しかも、簡単な回路構成であるので論理回路
のスピード限界付近で動作しても、その信号遅延は些少
であって実用上問題とならない。
第１図は本発明に係るデジタルPLL装置の実施例を示す
回路図、第２図は同装置の動作を示すタイミング図であ
る。 ４……カウンタ、９……レジスタ 10a……第１のデコーダ 10b……第２のデコーダ 11……データ切換器、12……分周器
回路図、第２図は同装置の動作を示すタイミング図であ
る。 ４……カウンタ、９……レジスタ 10a……第１のデコーダ 10b……第２のデコーダ 11……データ切換器、12……分周器
Claims (1)
- 【請求項１】異なる速度モードで再生された少なくとも
２種類の入力信号とPLLクロック位相合わせを可能とす
るものであって、 基本クロックを発振する固定発振器と、 入力信号とPLLクロックとの位相差を検出する検出手段
と、 該検出手段によって検出された位相差信号に基づき、位
相ずれ量が大きい時に分周比を大きく補正し、位相ずれ
量が小さい時に分周比を小さく補正する第１のデコーダ
と、 前記検出手段によって検出された位相差信号に基づき、
位相ずれ量の増加にほぼ比例した分周比が増加するよう
補正する第２のデコーダと、 前記入力信号の速度モードに応じて前記第１又は第２の
デコーダを切換制御する制御手段と、 前記固定発振器から発振された基本クロックを前記第１
のデコーダ又は前記第２のデコーダの出力によって設定
される所定の分周比で分周して前記PLLクロックを生成
する分周器とを備えたことを特徴とするデジタルPLL装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328949A JPH0821856B2 (ja) | 1987-12-24 | 1987-12-24 | デジタルｐｌｌ装置 |
| DE3855342T DE3855342T2 (de) | 1987-10-01 | 1988-09-29 | Digitale Phasenregelschleifen-Anordnung |
| EP88116121A EP0310088B1 (en) | 1987-10-01 | 1988-09-29 | Digital phase-locked loop system |
| US07/251,402 US4916403A (en) | 1987-10-01 | 1988-09-30 | Digital phase-locked loop system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328949A JPH0821856B2 (ja) | 1987-12-24 | 1987-12-24 | デジタルｐｌｌ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170118A JPH01170118A (ja) | 1989-07-05 |
| JPH0821856B2 true JPH0821856B2 (ja) | 1996-03-04 |
Family
ID=18215902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328949A Expired - Fee Related JPH0821856B2 (ja) | 1987-10-01 | 1987-12-24 | デジタルｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821856B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110248755A1 (en) * | 2010-04-08 | 2011-10-13 | Hasenplaugh William C | Cross-feedback phase-locked loop for distributed clocking systems |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941338A (ja) * | 1982-08-31 | 1984-03-07 | Sekisui Chem Co Ltd | 粘着テープ |
| DE3374829D1 (en) * | 1983-09-07 | 1988-01-14 | Ibm | Phase-locked clock |
-
1987
- 1987-12-24 JP JP62328949A patent/JPH0821856B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170118A (ja) | 1989-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |