DE3854677T2 - Komplementäre Feldeffekttransistorstruktur. - Google Patents

Komplementäre Feldeffekttransistorstruktur.

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Description

    Gebiet der Erfindung
  • Die Erfindung bezieht sich auf einen komplementären Feldeffektransistor und insbesondere auf die Struktur eines komplementären Feldeffekttransistors, der für eine Speicherzelle geeignet ist, die in einem auf einem Haibleitersubstrat hergestellten statischen Direktzugriffsspeicher eingebaut ist.
    • Hintergrund der Erfindung
  • Die JP-A-61 292 357 offenbart einen durch einen n-Kanal-FET und einen p-Kanal-FET implementierten komplementären Inverter. Die gemeinsame Gate-Elektrode 6 ist in dem Siliziumsubstrat 1 eingebettet und in einem Isolierfilm 5 eingewikkelt. Der n-Kanal-FET und der p-Kanal-FET haben jeweilige vertikale Kanäle, die in dem Substrat 3 ausgebildet sind, sowie einen epitaxischen Film 4.
  • Die DE-A-35 27 502 offenbart einen Festspeicher mit vertikalen Feldeffekttransistoren.
  • Fig. 1 zeigt ein typisches Beispiel einer Speicherzelle, die in einer Speicherzellenanordnung einer statischen Direktzugriffsspeicher-Vorrichtung eingebaut ist. Die Speicherzelle besteht aus einer ersten Serienkombination eines p-Kanal-MOS-Feldeffekttransistors 1 und eines n-Kanal-MOS-Feldeffekttransistors 2, die zwischen einer Quelle positiver Spannung Vdd und der Erde geschaltet sind, einer zweiten Serienkombination eines p-Kanal-MOS-Feldeffekttransistors 3 und eines n-Kanal-MOS-Feldeffekttransistors 4, die zu der ersten Serienkombination parallel zwischen der Quelle positiver Spannung Vdd und der Erde geschaltet sind, und zwei Schalttransistoren 5 und 6, die z.B. jeweils aus einem n-Kanal-MOS-Feldeffekttransistor bestehen. Die erste und die zweite Serienkombination dienen als zwei komplementäre MOS-(Metalloxid-Halbleiter)-Feldeffekttransistoren. Der erste und der zweite Speicherknoten 7 und 8 sind jeweils zwischen dem p-Kanal-MOS-Feldeffekttransistor 1 und dem n-Kanal-MOS-Feldeffekttransistor 2 sowie zwischen dem p-Kanal-MOS-Feldeffekttransistor 3 und dem n-Kanal-MOS- Feldeffekttransistor 4 angeordnet. Der erste Speicherknoten 7 ist an die Gate-Elektroden des p-Kanal-MOS-Feldeffekttransistors 3 und des n-Kanal-MOS-Feldeffekttransistors 4 angeschlossen, und andererseits ist der zweite Speicherknoten 8 an die Gate-Elektroden des p-Kanal-MOS-Feldeffekttransistors 1 und des n-Kanal-MOS-Feldeffekttransistors 2 angeschlossen. Zwischen dem ersten und dem zweiten Speicherknoten 7 und 8 und einem aus zwei Bitleitungen 9 und 10 bestehenden Bitleitungspaar sind die Schalttransistoren 5 und 6 angeordnet, deren jeweilige Gate-Elektroden gemeinsam an eine Wortleitung 11 angeschlossen sind. Die so angeordnete Speicherzelle ist in der Lage, ein Datenbit mit Logikpegel "0" oder Logikpegel "1" je nach den komplementären Spannungspegeln auf dem Bitleitungspaar zu speichern. Wenn nämlich eine durch ein Adressensignal festgelegte Adresse der Speicherzelle zugeordnet wird, geht die Wortleitung 11 auf einen positiven hohen Spannungspegel hoch, woraufhin die Schalttransistoren 5 und 6 durchschalten, um für Leitungspfade zwischen dem Bitleitungspaar und dem ersten und dem zweiten Speicherknoten 7 und 8 zu sorgen. Die komplementären Spannungspegel breiten die Leitungspfade aus und erreichen die Speicherknoten 7 und 8. Die komplementären Spannungspegel bei den Speicherknoten 7 und 8 gestatten es oder gestatten es nicht, daß die jeweiligen komplementären MOS-Feldeffekttransistoren jeweils in den entgegengesetzten Zustand umgeschaltet werden, wodurch ein neues Datenbit gespeichert wird, das durch die komplementären Spannungspegel dargestellt wird.
  • Wie oben beschrieben, ist die Speicherzelle durch die komplementären MOS-Feldeffekttransistoren implementiert, und die Struktur eines typischen komplementären MOS-Feldeffekttransistors ist in Fig. 2 der Zeichnung dargestellt. In Fig. 2 ist eine n-leitende Tiefwanne 21 in einem p-leitenden Halbleitersubstrat 22 ausgebildet, und ein p-Kanal- MOS-Feldeffekttransistor 23 und ein n-Kanal-MOS-Feldeffekttransistor 24 sind in der n-leitenden Wanne 21 bzw. dem p-leitenden Halbleitersubstrat 22 angeordnet. So ist die n-leitende Wanne 21 mit p-leitenden Fremdatomen dotiert, um Source-/Drain-Bereiche 25 und 26 zu bilden, und ein Oxidfilm 27 und eine Gate-Elektrode 28 sind auf einem Kanalbereich zwischen den Source-/Drain-Bereichen 25 und 26 aufeinanderfolgend gestapelt, wodurch der p-Kanal-MOS-Feldeffekttransistor 23 gebildet wird. Andererseits ist das p- leitende Halbleitersubstrat 22 mit n-leitenden Fremdatomen dotiert, um Source-/Drain-Bereiche 29 und 30 zu bilden, und ein Oxidfilm 31 und eine Gate-Elektrode 32 sind auf einem Kanalbereich zwischen den Source-/Drain-Bereichen 29 und 30 ähnlich wie der p-Kanal-MOS-Feldeffekttransistor 23 aufeinanderfolgend gestapelt. Bei dem so angeordneten komplementären MOS-Feldeffekttransistor sind der p-Kanal-MOS-Feldeffekttransistor 23 und der n-Kanal-MOS-Feldeffekttransistor 24 auf demselben Halbleitersubstrat 22 dicht nebeneinander angeordnet. Dann wird noch ein breiter Isolationsbereich 33 entlang der Grenze zwischen der n-leitenden Tiefwanne 21 und dem p-leitenden Halbleitersubstrat 22 benötigt. Der breite Isolationsbereich 33 verbraucht Platz auf dem Halbleitersubstrat 22, was zu dem Problem führt, daß die Speicherzellendichte der Speicherzellenanordnung kaum erhöht werden kann.
  • Es wurden viele Lösungen vorgeschlagen, um das in der in Fig. 2 gezeigten Speicherzelle des Stands der Technik auftretende Problem zu überwinden. Eine der Lösungen ist offenbart in "A NEW FULL CMOS SRAM CELL STRUCTURE" in International Electron Device Meeting, 1984, Seiten 67 bis 70. Die in dem oben genannten Artikel beschriebene Speicherzellenstruktur ist in Fig. 3 gezeigt und auf einem n-leitenden Halbleitersubstrat 36 gefertigt. Das n-leitende Halbleitersubstrat 36 ist mit p-leitenden Fremdatomen dotiert, um eine p-leitende Wanne 37 zu bilden, und die p-leitende Wanne 37 ist ihrerseits mit n-leitenden Fremdatomen dotiert, um Source-/Drain-Bereiche 38 und 39 zu bilden. Über dieser Fläche zwischen den Source-/Drain-Bereichen 38 und 39 sind ein Oxidfilm 40 und eine Gate-Elektrode 41 aufeinanderliegend gestapelt, die einen n-Kanal-MOS-Feldeffekttransistor 42 zusammen mit den Source-/Drain-Bereichen 38 und 39 bilden. Das Halbleitersubstrat 36 hat einen stark dotierten n-leitenden Bereich 43 um die p-leitende Wanne 37 herum, und der stark dotierte n-leitende Bereich 43 ist mit p-leitenden Fremdatomen dotiert, um Source- /Drain-Bereiche 44 und 45 zu bilden. Ein Oxidfilm 46 und eine Gate-Elektrode 47 sind aufeinanderfolgend über einem Kanalbereich zwischen den Source-/Drain-Bereichen 44 und 45 ausgebildet, und die Source-/Drain-Bereiche 44 und 45, der Oxidfilm 46 und die Gate-Elektrode 47 bilden in Kombination einen n-Kanal-MOS-Feldeffekttransistor 48. Somit befindet sich der n-Kanal-MOS-Feldeffekttransistor 42 neben dem p- Kanal-MOS-Feldeffekttransistor 48, weshalb ein grabenförmiger Isolationsbereich 49 zwischen der p-leitenden Wanne 37 und der n-leitenden Wanne 43 ausgebildet ist. Der grabenförmige Isolationsbereich 49 nimmt im Vergleich zum Isolationsbereich 33 wenig Platz ein, so daß die statische Direktzugriffsspeicher-Vorrichtung eine größere Anzahl Speicherzellen als die in Fig. 2 dargestellte ohne eine Verkleinerung der Transistorgeometrie haben kann.
  • Dennoch trifft man bei der in Fig. 3 dargestellten Speicherstruktur auf ein anderes Problem, daß nämlich zunehmend Fluktuationen der Vorrichtungskenndaten auftreten, wenn die Transistorgeometrie verkleinert wird, um die Anzahl der Speicherzellen zu erhöhen. Wenn nämlich die Transistorgeometrie verkleinert wird, ist es wahrscheinlich, daß es zum Kurzkanaleffekt in dem MOS-Feldeffekttransistor-Bauteil kommt. Wie in Verbindung mit Fig. 1 beschrieben, wird ein in der Speicherzelle gespeichertes Datenbit durch den Zustand des komplementären MOS-Feldeffekttransistors dargestellt, d.h. es wird entweder der n-Kanal- oder der p-Kanal-Transistor eingeschaltet. Dann sind der Kurzkanaleffekt und die Fluktuationen der Vorrichtungskenndaten ernsthafte Probleme bei der Zuverlässigkeit der von der statischen Direktzugriffsspeicher-Vorrichtung (RAM) ausgelesenen Datenbits.
    • Zusammenfassung der Erfindung
  • Es ist daher eine wichtige Aufgabe der vorliegenden Erfindung, eine Struktur eines komplementären Feldeffekttransistors bereitzustellen, dessen Geometrie verkleinert werden kann.
  • Eine andere wichtige Aufgabe der vorliegenden Erfindung ist auch, eine Struktur eines komplementären Feldeffekttransistors bereitzustellen, der sich für eine statische Direktzugriffsspeicherzelle eignet.
  • Um diese Aufgaben zu lösen, schlägt die vorliegende Erfindung vor, einen komplementären Feldeffekttransistor entlang von Seitenwänden eines grabenartigen Isolationsbereiches zu bilden.
  • Gemäß einem Gesichtspunkt der vorliegenden Erfindung wird ein komplementärer Feldeffekttransistor bereitgestellt, der in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ausgebildet ist, welcher aufweist:
  • a) eine Wanne, die in einem Oberflächenabschnitt des Halbleitersubstrats ausgebildet ist und einen zweiten, dem ersten entgegengesetzten Leitfähigkeitstyp hat, wobei eine Rille durch Seitenwände und einen Boden festgelegt ist, einschließlich einer in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten ersten Seitenwand, einem in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten ersten Bodenabschnitt, einer in der Wanne angeordneten zweiten Seitenwand und einem in der Wanne angeordneten zweiten Bodenabschnitt;
  • b) einen ersten Drain-Bereich des zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat ausgebildet und an dem ersten Bodenabschnitt angeordnet ist;
  • c) einen ersten Source-Bereich des zweiten Leitfähigkeitstyps, der in der Oberfläche des Oberflächenabschnitts des Halbleitersubstrats ausgebildet und von dem ersten Drain- Gebiet beabstandet ist;
  • d) einen ersten Gate-Isolierfilm, der an der ersten Seitenwand ausgebildet ist;
  • e) eine erste Gate-Elektrode, die an dem ersten Gate-Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem ersten Drain-Bereich und dem ersten Source-Bereich bewirkt, wobei der erste Drain-Bereich, der erste Source-Bereich, der erste Gate-Isolierfilm und die erste Gate-Elektrode in Kombination einen ersten MIS-Feldeffekttransistor bilden;
  • f) einen zweiten Drain-Bereich des ersten Leitfähigkeitstyps, der in der Wanne ausgebildet und an dem zweiten Bodenabschnitt angeordnet ist;
  • g) einen zweiten Source-Bereich des ersten Leitfähigkeitstyps, der in der Oberfläche der Wanne ausgebildet und von dem zweiten Drain-Bereich beabstandet ist;
  • h) einen zweiten Gate-Isolierfilm, der an der zweiten Seitenwand ausgebildet ist;
  • i) eine zweite Gate-Elektrode, die an dem zweiten Gate- Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem zweiten Drain-Bereich und dem zweiten Source- Bereich bewirkt, wobei der zweite Drain-Bereich, der zweite Source-Bereich, der zweite Gate-Isolierfilm und die zweite Gate-Elektrode in Kombination einen zweiten MIS-Feldeffekttransistor bilden;
  • j) ein leitfähiges Material, das in der Rille bereitgestellt ist und den ersten Drain-Bereich und den zweiten Drain-Bereich miteinander elektrisch verbindet, um den komplementären Feldeffekttransistor zu bilden; und
  • k) einen isolierenden Wandbereich, der an dem Boden angeordnet ist und sich in dem Substrat zwischen dem ersten Drain-Bereich und dem zweiten Drain-Bereich erstreckt.
  • Die erste und die zweite Gate-Elektrode kann aus einem hohlen leitfähigen Element bestehen.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine Flip-Flop-Schaltung bereitgestellt, die in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ausgebildet ist, welche aufweist:
  • a) eine Wanne, die in einem Oberflächenabschnitt des Halbleitersubstrats ausgebildet ist und einen zweiten, dem ersten entgegengesetzten Leitfähigkeitsttyp hat, wobei eine erste Rille durch Seitenwände und einen Boden festgelegt ist, einschließlich einer in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten ersten Seitenwand, einem in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten ersten Bodenabschnitt, einer in der Wanne angeordneten zweiten Seitenwand und einem in der Wanne angeordneten zweiten Bodenabschnitt, wobei eine zweite Rille von der ersten Rille getrennt ist und durch Seitenwände und einen Boden festgelegt ist, einschließlich einer in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten dritten Seitenwand, einem in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten dritten Bodenabschnitt, einer in der Wanne angeordneten vierten Seitenwand und einem in der Wanne angeordneten vierten Bodenabschnitt;
  • b) einen ersten Drain-Bereich des zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat ausgebildet und an dem ersten Bodenabschnitt angeordnet ist;
  • c) einen ersten Source-Bereich des zweiten Leitfähigkeitstyps, der in der Oberfläche des Oberflächenabschnitts des Halbleitersubstrats ausgebildet und von dem ersten Drain- Bereich beabstandet ist;
  • d) einen ersten Gate-Isolierfilm, der an der ersten Seitenwand ausgebildet ist;
  • e) eine erste Gate-Elektrode, die an dem ersten Gate-Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem ersten Drain-Bereich und dem ersten Source-Bereich bewirkt, wobei der erste Drain-Bereich, der erste Source-Bereich, der erste Gate-Isolierfilm und die erste Gate-Elektrode in Kombination einen ersten MIS-Feldeffekttransistor bilden;
  • f) einen zweiten Drain-Bereich des ersten Leitfähigkeitstyps, der in der Wanne ausgebildet und an dem zweiten Bodenabschnitt angeordnet ist;
  • g) einen zweiten Source-Bereich des ersten Leitfähigkeitstyps, der in der Oberfläche der Wanne ausgebildet und von dem zweiten Drain-Bereich beabstandet ist;
  • h) einen zweiten Gate-Isolierfilm, der an der zweiten Seitenwand ausgebildet ist;
  • i) eine zweite Gate-Elektrode, die an dem zweiten Gate- Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem zweiten Drain-Bereich und dem zweiten Source- Bereich bewirkt, wobei der zweite Drain-Bereich, der zweite Source-Bereich, der zweite Gate-Isolierfilm und die zweite Gate-Elektrode in Kombination einen zweiten MIS-Feldeffekttransistor bilden;
  • j) ein erstes leitfähiges Material, das in der ersten Rille bereitgestellt ist und den ersten Drain-Bereich und den zweiten Drain-Bereich elektrisch miteinander verbindet, um einen ersten komplementären Feldeffekttransistor zu bilden;
  • k) einen dritten Drain-Bereich des zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat ausgebildet und an dem dritten Bodenabschnitt angeordnet ist;
  • l) einen dritten Source-Bereich des zweiten Leitfähigkeitstyps, der in der Oberfläche des Oberflächenabschnitts des Halbleitersubstrats ausgebildet und von dem dritten Drain-Bereich beabstandet ist;
  • m) einen dritten Gate-Isolierfilm, der an der dritten Seitenwand ausgebildet ist;
  • n) eine dritte Gate-Elektrode, die an dem dritten Gate- Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem dritten Drain-Bereich und dem dritten Source- Bereich bewirkt, wobei der dritte Drain-Bereich, der dritte Source-Bereich, der dritte Gate-Isolierfilm und die dritte Gate-Elektrode in Kombination einen dritten MIS-Feldeffekttransistor bilden;
  • o) einen vierten Drain-Bereich des ersten Leitfähigkeitstyps, der in der Wanne ausgebildet und an dem vierten Bodenabschnitt angeordnet ist;
  • p) einen vierten Source-Bereich des ersten Leitfähigkeitstyps, der an der Oberfläche der Wanne ausgebildet und von dem vierten Drain-Bereich beabstandet ist;
  • q) einen vierten Gate-Isolierfilm, der an der vierten Seitenwand ausgebildet ist;
  • r) eine vierte Gate-Elektrode, die an dem vierten Gate- Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem vierten Drain-Bereich und dem vierten Source- Bereich bewirkt, wobei der vierte Drain-Bereich, der vierte Source-Bereich, der vierte Gate-Isolierfilm und die vierte Gate-Elektrode in Kombination einen vierten MIS-Feldeffekttransistor bilden;
  • s) ein zweites leitfähiges Material, das in der zweiten Rille bereitgestellt ist und den dritten Drain-Bereich und den vierten Drain-Bereich miteinander elektrisch verbindet, um einen zweiten komplementären Feldeffekttransistor zu bilden;
  • t) einen Isolierwandbereich, der an dem Boden angeordnet ist und sich in dem Substrat zwischen dem ersten und dem zweiten Drain-Bereich sowie zwischen dem dritten und dem vierten Drain-Bereich erstreckt, wobei das erste leitfähige Material mit der dritten und der vierten Gate-Elektrode elektrisch verbunden ist und wobei das zweite leitfähige Material mit der ersten und der zweiten Gate-Elektrode elektrisch verbunden ist.
  • Die Flip-Flop-Schaltung kann einen Teil einer statischen Direktzugriffsspeicherzelle gemäß Anspruch 11 bilden. Bei dieser Implementierung sind das erste und das zweite leitfähige Material jeweils mit Schalttransistoren elektrisch verbunden, die wiederum jeweils mit einer ersten und einer zweiten Bitleitung elektrisch verbunden sind. Der erste und der zweite Schalttransistor werden gleichzeitig durch eine Wortleitung angesteuert.
    • Kurzbeschreibung der Zeichnung
  • Die Merkmale und Vorteile eines komplementären Feldeffekttransistors gemäß der vorliegenden Erfindung lassen sich anhand der nun folgenden Beschreibung im Zusammenhang mit der begleitenden Zeichnung besser verstehen, wobei:
  • Fig. 1 ein Schaltbild ist, das die Anordnung einer erfindungsgemäßen statischen Direktzugriffsspeicherzelle zeigt;
  • Fig. 2 eine Querschnittsansicht ist, die die Struktur eines typischen komplementären MOS-Feldeffekttransistors zeigt;
  • Fig. 3 eine Querschnittsansicht ist, die die Struktur eines komplementären MOS-Feldeffekttransistors zeigt, der in International Electron Devices Meeting, 1984, Seiten 67 bis 70 offenbart ist;
  • Fig. 4 eine Draufsicht ist, die die Anordnung eines komplementären Feldeffekttransistors gemäß der vorliegenden Erfindung zeigt;
  • Fig. 5 eine Querschnittsansicht entlang der Linie V-V von Fig. 4 ist und die Struktur des komplementären Feldeffekttransistors zeigt;
  • Fig. 6 eine Querschnittsansicht entlang der Linie VI-VI von Fig. 4 ist und die Struktur des komplementären Feldeffekttransistors zeigt;
  • Fig. 7 eine Ansicht entlang der Linie VII-VII von Fig. 6 ist und in vergrößertem Maßstab den in Fig. 4 gezeigten komplementären Feldeffekttransistor zeigt; und
  • Fig. 8A bis 8N Querschnittsansichten sind, die die Strukturen des komplementären Feldeffekttransistors jeweils in unterschiedlichen Schritten zeigen.
    • Beschreibung des bevorzugten Ausführungsbeispiels
  • In Fig. 4 bis 7 der Zeichnung ist die Anordnung eines komplementären MIS-(Metall-Isolator-Halbleiter)-Feldeffekttransistors gezeigt, der einen Teil einer statischen Direktzugriffsspeicherzelle der in Fig. 1 gezeigten Bauart bildet. Der komplementäre MIS-Feldeffekttransistor wird auf einem Halbleitersubstrat 51 aus beispielsweise monokristallinem Silizium hergestellt. Das Halbleitersubstrat 51 wird mit p-leitenden Fremdatomen geringfügig dotiert, und man läßt ein Feldoxid 52 in einem Oberflächenabschnitt des Halbleitersubstrats 51 aufwachsen, um eine Transistorbildungsfläche festzulegen. In der Transistorbildungsfläche ist eine n-leitende Wanne 53 ausgebildet, die von einer isolierenden Wand 72 z.B. aus Siliziumdioxid gebildet ist. An gegenüberliegenden Seiten der n-leitenden Wanne 53 sind eine erste und eine zweite breite Rille 54 und 55 ausgebildet, wobei erstere durch eine erste Seitenwand des Haibleitersubstrats 51, eine erste Bodenwand des Halbleitersubstrats 51, eine zweite Seitenwand der n-leitenden Wanne 53 und eine zweite Bodenwand der n-leitenden Wanne 53 bestimmt wird und wobei die andere durch eine dritte Seitenwand des Halbleitersubstrats 51, eine dritte Bodenwand des Halbleitersubstrats 51 eine vierte Seitenwand der n-leitenden Wanne 53 und eine vierte Bodenwand der n-leitenden Wanne 53 bestimmt wird. Die erste, zweite, dritte und vierte Seitenwand sind jeweils mit Siliziumdioxidfilmen überzogen, und die Siliziumdioxidfilme stellen einen ersten, zweiten, dritten und vierten Gate-Isolationsfilm 56, 57, 58 und 59 von jeweils einem ersten, zweiten, dritten und vierten MIS- Feldeffekttransistor 60, 61, 62 und 63 dar. Auf dem ersten bis vierten Gate-Isolationsfilm 56 bis 59 sind eine erste, zweite, dritte und vierte Gate-Elektrode 64, 65, 66 und 67 des ersten, zweiten, dritten und vierten MIS-Feldeffekttransistors 60 bis 63 ausgebildet, die mit jeweiligen Isolationsfilmen aus Siliziumdioxid überzogen sind. Die erste und die zweite Gate-Elektrode 64 und 65 bestehen aus einem einzelnen leitfähigen hohlen Element aus polykristallinem Silizium, das auf dem ersten und dem zweiten Gate- Isolationsfilm 56 und 57 sowie auf Abschnitten der isolierenden Wand 72 zwischen den Gate-Isolationsfilmen 56 und 57 ausgebildet ist. Ebenso bestehen die dritte und die vierte Gate-Elektrode 66 und 67 aus einem einzelnen leitfähigen hohlen Element aus polykrstallinem Silizium, das auf dem dritten und dem vierten Gate-Isolationsfilm 58 und 59 sowie auf Abschnitten der isolierenden Wand 72 zwischen den Gate- Isolationsfilmen 58 und 59 ausgebildet ist. In dem Halbleitersubstrat 51 sind stark dotierte n-leitende Fremdatombereiche gebildet, die der ersten und der dritten Bodenwand ausgesetzt sind und jeweils als erste und dritte Drain-Bereiche 68 und 69 des ersten und des dritten MIS-Feldeffekttransistors 60 und 62 dienen. Auf ähnliche Weise sind stark dotierte p-leitende Fremdatombereiche in der n-leitenden Wanne 53 gebildet, und die p-leitenden Fremdatombereiche sind jeweils der zweiten und der vierten Bodenwand der n-leitenden Wanne 53 ausgesetzt und dienen als zweiter und vierter Drain-Bereich 70 und 71 des zweiten bzw. des vierten MIS-Feldeffekttransistors 61 und 63. In dem tiefen Halbleitersubstrat 51 ist die isolierende Wand 72 ausgebildet, die sich in das Halbleitersubstrat 51 erstreckt und jeweils den ersten und den dritten Drain-Bereich 68 und 69 von dem zweiten und dem vierten Drain-Bereich 70 und 71 abgrenzt. Eine erste Refraktions-Metallschicht 73 ist in der ersten breiten Rille 54 ausgebildet und ist mit dem ersten und dem zweiten Drain-Bereich 68 und 70 elektrisch verbunden. Die erste Refraktions-Metallschicht 73 erstreckt sich auf einem Siliziumdioxidfilm 74 und ist mit der dritten und der vierten Gate-Elektrode 66 und 67 durch Kontaktlöcher (nicht gezeigt) elektrisch verbunden. Auf ähnliche Weise ist eine zweite Refraktions-Metallschicht 75 in der zweiten breiten Rille 55 ausgebildet und mit dem dritten und dem vierten Drain-Bereich 69 und 71 elektrisch verbunden. Die zweite Refraktions-Metallschicht 75 erstreckt sich auf dem Siliziumdioxidfilm 74 und ist mit der ersten und der zweiten Gate-Elektrode 64 und 65 elektrisch verbunden. Die so angeordnete erste und zweite Refraktions-Metallschicht 73 und 75 verbinden nicht nur jeweils die dritte und die vierte Gate-Elektrode 66 und 67 sowie die erste und die zweite Gate-Elektrode 64 und 65, sondern stellen auch über Kreuz gekoppelte Leitungspfade bereit, um eine Flip-Flop- Schaltung zu bilden. Die beiden leitfähigen hohlen Elemente sind jeweils mit jeweiligen Isolationsfilmen IN1 und IN2 überzogen. Dann sind das erste und das zweite Refraktions-Metall 73 und 75 jeweils von der ersten und der zweiten Gate-Elektrode 64 und 65 sowie der dritten und der vierten Gate-Elektrode 66 und 67 elektrisch isoliert.
  • In einem Oberflächenabschnitt des Halbleitersubstrats 51 sind stark dotierte n-leitende Fremdatombereiche ausgebildet, die jeweils als erste und dritte Source-Bereiche 76 und 77 des ersten und des dritten MIS-Feldeffekttransistors 60 und 62 dienen. Der erste und der dritte Source-Bereich 76 und 77 sind mit einer Erdleitung GND verbunden. Der erste Gate-Isolationsfilm 56, die erste Gate-Elektrode 65, der erste Drain-Bereich 68 und der erste Source-Bereich 76 bilden in Kombination den n-Kanal-MIS-Feldeffekttransistor 60, und der dritte Gate-Isolationsfilm 58, die dritte Gate- Elektrode 66, der dritte Drain-Bereich 69 und der dritte Source-Bereich 77 bilden ebenfalls in Kombination den n-Kanal-MIS-Feldeffekttransistor 62. Andererseits sind in einem Oberflächenabschnitt der n-leitenden Wanne 53 stark dotierte p-leitende Fremdatombereiche ausgebildet, die durch einen stark dotierten n-leitenden Fremdatombereich voneinander getrennt sind und jeweils als ein zweiter und ein vierter Source-Bereich 78 bzw. 79 dienen. Der zweite und der vierte Source-Bereich 78 bzw. 79 sind mit einer positiven Spannungsleitung Vdd verbunden. Der zweite Gate-Isolationsfilm 57, die zweite Gate-Elektrode 65, der zweite Drain-Bereich 70 und der zweite Source-Bereich 78 bilden in Kombination den zweiten MIS-Feldeffekttransistor 61, und auf ähnliche Weise bilden der vierte Gate-Isolationsfilm 59, die vierte Gate-Elektrode 67, der vierte Drain-Bereich 71 und der vierte Source-Bereich 79 in Kombination den p- Kanal-MIS-Feldeffekttransistor 63.
  • Wie man in Fig. 4 besser sieht, sind zwei Schalttransistoren SW1 und SW2 auf dem Halbleitersubstrat 51 ausgebildet, und die Schalttransistoren SW1 und SW2 haben eine n-Kanal- MIS-Struktur. Eine Wortleitung WL erstreckt sich über diese Flächen zwischen den n-leitenden Source-/Drain-Bereichen, wodurch dann die Schalttransistoren SW1 und SW2 gleichzeitig zwischen eingeschalteten und ausgeschalteten Zuständen je nach einem Spannungspegel auf der Wortleitung WL umgeschaltet werden. Die Schalttransistoren SW1 und SW2 und die Flip-Flop-Schaltung bilden in Kombination eine statische Direktzugriffsspeicherzelle, die ein Speichern eines Datenbits bewirkt.
  • Um auf das Datenbit zuzugreifen, sind eine erste und eine zweite Bitleitung BT1 und BT2 auf einer Isolationsschicht bereitgestellt, die die Struktur der statischen Direktzugriffsspeicherzelle überzieht. Die erste Bitleitung BT1 ist mit dem ersten Schalttransistor SW1 durch ein Kontaktfenster CNT1 verbunden, und die zweite Bitleitung BT2 ist mit dem zweiten Schalttransistor SW2 durch ein Konktaktfenster CNT2 verbunden, so daß die erste und die zweite Bitleitung BT1 und BT2 mit der ersten und der zweiten Refraktions-Metalischicht 73 bzw. 74 jeweils durch den ersten und den zweiten Schalttransistor SW1 bzw. SW2 nach Anlegen eines aktiven Hochspannungspegels an die Wortleitung WL elektrisch verbunden sind.
  • Es wird nun ein Herstellungsverfahren für die Struktur des in Fig. 4 bis 6 dargestellten komplementären MIS-Feldeffekttransistors anhand von Fig. 8A bis 8N beschrieben. Das Ausgangsmaterial ist eine p-leitende geringfügig dotierte Einkristall-Siliziumscheibe, die als Substrat 80 dient, und ein Siliziumdioxidfilm 81 wird auf der Oberfläche des Siliziumsubstrats 80 thermisch gezogen. Daraufhin wird ein Photolackfilm auf die gesamte Oberfläche des Siliziumdioxidfilms 81 aufgetragen, woraufhin der Photolackfilm selektiv entfernt wird, um eine Photomaske 82 zu bilden, die eine Hohlraumbestimmungsfläche festlegt. Die sich ergebende Struktur ist in Fig. 8A gezeigt.
  • Dann wird ein großer Hohlraum 83 durch reaktive Ionenätzverfahren gebildet. Dabei wird das mit dem Siliziumdioxidfilm 81 überzogene Siliziumsubstrat 80 in einen Ätzraktor (nicht gezeigt) gebracht und der einem geeigneten Ätzgasgemisch ausgesetzte Siliziumdioxidfilm 81 wird selektiv entfernt, woraufhin der Oberflächenabschnitt des Siliziumsubstrats 80 unter Verwendung eines geeigneten Ätzgasgemisches für monokristallines Silizium entfernt wird. Diese anisotropen Trockenätzverfahren führen zu einem in der Hohlraumbildungsfläche ausgebildeten großen Hohlraum. Nach der Bildung des großen Hohlraums wird die Photomaske 82 abgezogen und daraufhin das Siliziumdioxid auf der gesamten Oberfläche bis auf eine Dicke zwischen ungefähr 1 Mikrometer bis ungefähr 2 Mikrometer aufgetragen. Dann werden der Siliziumdioxidfilm 81 sowie die den Hohlraum 83 festlegenden Seiten- und Bodenwände mit einem Siliziumdioxidfilm 83 überzogen, wie in Fig. 8B gezeigt.
  • Das mit dem Siliziumdioxidfilm 83 überzogene Siliziumsubstrat 80 wird erneut in den Ätzreaktor gebracht und dann einem Ionenbeschuß ausgesetzt, so daß der Siliziumdioxidfilm 83 bis auf seinen Teil 83a&sub1; der die Seitenwand des Siliziumsubstrats 80 überzieht, teilweise entfernt wird. Anschließend wird der Hohlraum mit p-leitendem monokristallinem Silizium 84 unter Verwendung eines selektiven epitaxialen Wachstumsverfahrens gefüllt, und ein Siliziumdioxidfilm 85 wird auf der gesamten Oberfläche des p-leitenden Siliziumsubstrats 80 und dem p-leitenden monokristallinen Siliziumblock 84 thermisch gezogen. Die sich ergebende Struktur ist in Fig. 8C gezeigt.
  • Es wird ein Photolack-Material auf die gesamte Oberfläche der in Fig. 8C gezeigten sich ergebenden Struktur aufgetragen, und das Photolack-Material wird selektiv entfernt, um eine Photomaske 86 zu bilden, die einen Abschnitt des Siliziumdioxidfilms 81 über dem p-leitenden monokristallinen Siliziumblock 84 freilegt. Wenn die Photomaske 86 auf dem Siliziumdioxidfilm 85 gebildet ist, werden n-leitende Fremdatome in den Oberflächenabschnitt des p-leitenden monokristallinen Siliziumblocks 84 mittels eines Ionenimplantationsverfahrens implantiert, um einen n-leitenden Fremdatombereich 87 zu bilden, der mit den n-leitenden Fremdatomen stark dotiert ist. Die sich ergebende Struktur ist in Fig. 8D gezeigt.
  • Nach der Ausbildung des stark dotierten n-leitenden Fremdatombereichs 87 wird die Photomaske 86 abgezogen, woraufhin das Siliziumsubstrat 80 in eine Hochtemperaturumgebung gebracht wird. Während der Wärmebehandlung werden die n-leitenden Fremdatome in den p-leitenden monokristallinen Siliziumblock 84 getrieben, so daß eine n-leitende Wanne 88 in dem p-leitenden monokristallinen Siliziumblock 84 gebildet wird. Ein Photolack-Material wird auf die gesamte Oberfläche aufgetragen, und das Photolack-Material wird selektiv entfernt und mit einem Muster versehen, um eine Photomaske 89 zu bilden, die einen Teil des Siliziumdioxidfilms 85 über der Fläche um den Siliziumdioxidfilm 83a freilegt. Unter Verwendung der Photomaske 89 wendet man auf dem Siliziumdioxidfilm 85 reaktives Ionenätzen an, um den Oberflächenabschnitt des Siliziumsubstrats 80 und die n-leitende Wanne 88 teilweise freizulegen, woraufhin der freigelegte Oberflächenabschnitt des Siliziumsubstrats 80 mittels eines reaktiven Ionenätzverfahrens selektiv entfernt wird, um zwei Paare schmaler Rillen 90, 91, 92 und 93 zu bilden. Während des an dem Siliziumsubstrat 80 und der n-leitenden Wanne 88 durchgeführten reaktiven Ätzverfahrens wird der Siliziumdioxidfilm 83a durch das Ätzgasgemisch nicht beeinträchtigt, so daß der Siliziumdioxidfilm 83a von der Grenze zwischen dem Siliziumsubstrat 80 und der n-leitenden Wanne 88 hervorsteht, um die schmalen Rillen 90 und 92 jeweils von den schmalen Rillen 91 bzw. 93 zu trennen. Die schmalen Rillen 90 und 93 werden durch eine Seitenwand des Siliziumsubstrats 80, eine Bodenwand des Siliziumsubstrats 80 und den Siliziumdioxidfilm 83a bestimmt, und die schmalen Rileen 91 und 92 werden durch eine Seitenwand der n-leitenden Wanne 88, eine Bodenwand der n-leitenden Wanne 88 und den Siliziumdioxidfilm 83a bestimmt. Die sich ergebende Struktur ist in Fig. 8E dargestellt. Wie man aus Fig. 8E sieht, hat jede der schmalen Rillen 90 bis 93 eine kleinere Tiefe als die n-leitende Wanne 88.
  • Nachdem die Photomaske 89 abgezogen ist, wird das Siliziumsubstrat 80 in eine Hochtemperaturumgebung gebracht, woraufhin ein dünner Siliziumdioxidfilm 94 auf der Seitenwand des Siliziumsubstrats 80, der Bodenwand des Siliziumsubstrats 80, der Seitenwand der n-leitenden Wanne 88 und der Bodenwand der n-leitenden Wanne 88 thermisch gezogen wird. Daraufhin wird ein Photolack-Material auf der gesamten Oberfläche des Siliziumdioxidfilms 94 bereitgestellt, und das Photolack-Material wird von dem Siliziumdioxidfilm 94, der die Seiten- und Bodenwand des Siliziumsubstrats 80 überzieht, dem Oberflächenabschnitt des Siliziumsubstrats 80 und einem mittigen Oberflächenabschnitt der n-leitenden Wanne 88 selektiv entfernt. Daraufhin verbleibt das Photolack-Material auf dem Siliziumdioxidfilm, der die Seiten- und Bodenwände der n-leitenden Wanne 88 und einen peripheren Oberflächenabschnitt der n-leitenden Wanne 88 überzieht, und dieses verbleibende Photolack-Material dient als eine Photomaske 95 für das anschließende Ionenimplantationsverfahren. Unter Verwendung der Photomaske 95 werden n- leitende Fremdatome in den Oberflächenabschnitt und den Bodenwandabschnitt des Siliziumsubstrats 80 implantiert, woraufhin n-leitende Fremdatombereiche 96, 97, 98, 99 und 100 jeweils in dem Oberflächenabschnitt und dem Bodenwandabschnitt gebildet werden, wobei jedoch diese n-leitenden Fremdatombereiche 96 bis 100 voneinander elektrisch getrennt sind. Die n-leitenden Fremdatombereiche 96 und 100 dienen jeweils als Source-Bereiche zweier n-Kanal-MIS-Feldeffekttransistoren, und die n-leitenden Fremdatombereiche 97 und 99 stellen jeweils Drain-Bereiche der beiden n-Kanal-MIS-Feldeffekttransistoren bereit. Die sich ergebende Struktur ist in Fig. 8F gezeigt.
  • Es folgt nun die Bildung von Source-/Drain-Bereichen zweier p-Kanal-MIS-Feldeffekttransistoren. Zunächst wird die Photomaske 95 abgezogen und ein Photolack-Material auf die gesamte Oberfläche erneut aufgetragen. Das Photolack-Material wird selektiv entfernt, um den Siliziumdioxidfilm 94 invertiert freizulegen. Dann werden der Siliziumdioxidfilm 94, der die Seiten- und Bodenwand der n-leitenden Wanne 88 überzieht, und der periphere Oberflächenabschnitt der n- leitenden Wanne 88 freigelegt, wohingegen jedoch der verbleibende Siliziumdioxidfilm 94 mit dem Photolack-Material überzogen wird. Daraufhin werden die p-leitenden Fremdatome in den Bodenwandabschnitt und den peripheren Oberflächenabschnitt der n-leitenden Wanne 88 unter Verwendung des Photolack-Materials als Maske 101 implantiert. Daraufhin werden stark dotierte p-leitende Fremdatombereiche 102, 103, 104 und 105 in dem Bodenwandabschnitt und dem peripheren Oberflächenabschnitt ausgebildet. Die p-leitenden Fremdatombereiche 103 und 104 dienen jeweils als Source-Bereiche der p-Kanal-MIS-Feldeffekttransistoren, und andererseits stellen die p-leitenden Fremdatombereiche 102 und 105 jeweils Drain-Bereiche der p-Kanal-MIS-Feldeffekttransistoren bereit. Die sich ergebende Struktur dieser Stufe ist in Fig. 8G gezeigt.
  • Nachdem die Ausbildung der p-leitenden Fremdatombereiche 102 bis 105 abgeschlossen ist, wird die Maske 101 entfernt, und ein Photolack-Material 106 wird auf der gesamten Oberfläche der Struktur bereitgestellt, indem man z.B. ein Rotationsauftragsverfahren verwendet, woraufhin man eine flache Oberfläche erhält. Die flache Oberfläche des Photolack-Materials 106 wird mit einem Isolationsfilm 107 überzogen, wie z.B. einem Silica- bzw. Siliziumdioxidfilm, und ein Photolack-Material wird auf dem Isolationsfilm 107 ausgebildet. Das Photolack-Material wird mit einem Muster versehen, um eine Photomaske 108 zu bilden, und die Photomaske 108 legt den Isolationsfilm 107 frei, der diejenigen Flächen des Photolack-Materials 106 abdeckt, die geringfügig schmäler als die Gesamtflächen der schmalen Rillen 90 bis 93 und des Siliziumdioxidfilms 83a sind. Das Siliziumsubstrat 80 wird in den Ätzreaktor gebracht, und der freigelegte Isolationsfilm 107 wird durch den Ionenbeschuß während des reaktiven Ätzverfahrens entfernt, um eine Maskenschicht zu bilden. Nach der Ausbildung der Maskenschicht wird die Photomaske 108 abgezogen, um die Maskenschicht freizulegen, woraufhin das Photolack-Material 106 unter Verwendung der Maskenschicht des Isolationsmaterials selektiv entfernt wird, bis die obere Oberfläche des Siliziumdioxidfilms 83a freigelegt wird. Die obere Oberfläche des Siliziumdioxidfilms 83a wird somit freigelegt, das reaktive Ätzverfahren auf die sich ergebende Struktur angewandt, woraufhin der aus dem Siliziumdioxidfilm 94 hervorstehende Siliziumdioxidfilm 83a weggeätzt wird, indem man die Maskenschicht des Photolack-Materials 106 verwendet. Die sich ergebende Struktur ist in Fig. 8I gezeigt.
  • Daraufhin wird die Maskenschicht des Photolack-Materials 106 von dem Siliziumdioxidfilm 94 abgezogen, so daß breite Rillen in dem Siliziumdioxidfilm 94 verbleiben. Ein niederresistiver Polysiliziumfilm 109 mit einer hohen n-leitenden oder p-leitenden Fremdatomkonzentration und ein hochresistiver Polysiliziumfilm 110 werden topographisch aufeinanderfolgend auf dem Siliziumdioxidfilm 94 gebildet, und dies führt zu einer Formüberführung von schmalen Rillen 90 bis 93, so daß geringfügig schmale Rillen in dem hochresistiven Polysiliziumfilm 110 ausgebildet werden. Auf der gesamten Oberfläche des Siliziumdioxidfilms 94 wird ein Photolack-Material 111 mittels Rotation bis auf eine Dicke aufgetragen, die ausreicht, um die geringfügig schmalen Rillen zu füllen. Dies führt zu einer glatten Oberfläche des Photolack-Materials 111. Das Photolack-Material 111 wird durch reaktive Ätztechnik weggeätzt, bis der hochresistive Polysiliziumfilm 110 erscheint, so daß das Photolack- Material 111 in den geringfügig schmalen Rillen bleibt. Dann werden n-leitende Fremdatome in den hochresistiven Polysiliziumfilm 110 stark implantiert, wobei das Photolack- Material als Maske verwendet wird. Die sich ergebende Struktur dieser Stufe ist in Fig. 8J gezeigt.
  • Anschließend wird das Photolack-Material 111 in den geringfügig schmalen Rillen entfernt, und das Siliziumsubstrat 80 wird in eine Hochtemperaturumgebung gebracht. Während dieses Wärmebehandlungsverfahrens wird ein Siliziumdioxidfilm auf dem Polysiliziumfilm 110 thermisch gezogen. Im allgemeinen ist die Oxidationsgeschwindigkeit zu der Fremdatomkonzentration proportional, so daß der Siliziumoxidfilm 112 auf dem Boden der geringfügig schmalen Rillen eine kleinere Dicke als der verbleibende Siliziumdioxidfilm 112 hat. Das reaktive Ätzverfahren wird bei dem Siliziumdioxidfilm 112 verwendet, so daß der Siliziumdioxidfilm 112 gleichförmig entfernt wird, bis der Polysiliziumfilm 110 in dem Boden der geringfügig schmalen Rillen erscheint. Der Siliziumdioxidfilm 112 verbleibt jedoch auf dem Polysiliziumfilm 110 mit Ausnahme des Bodens der geringfügig schmalen Rillen. Unter Verwendung des Siliziumdioxidfilms 112 als Maske wird der Polysiliziumfilm 110 durch das reaktive Ätzverfahren entfernt, bis der Siliziumdioxidfilm 94 auf dem Boden der geringfügig schmalen Rillen freigelegt wird. Daraufhin wird ein Photolack-Material auf der gesamten Oberfläche mit einer Dicke bereitgestellt, die ausreicht, um die geringfügig schmalen Rillen zu füllen, woraufhin das Photolack-Material mit einem Muster versehen wird, um eine Maskenschicht 113 zu bilden, welche Gate-Elektroden der n-Kanal- MIS-Feldeffekttransistoren und Gate-Elektroden der p-Kanal- MIS-Feldeffekttransistoren bestimmt, wie in Fig. 8K gezeigt.
  • Nach der Ausbildung der Maskenschicht 113 werden der Siliziumdioxidfilm 112 und der Folysiliziumfilm 109 und 110 geätzt und mit einem Muster versehen, um Gate-Elektroden 114, 115, 116 und 117 der MIS-Feldeffekttransistoren unter Verwendung des reaktiven Ätzverfahrens zu bilden. Anschließend wird die Maskenschicht 113 von den geringfügig schmalen Rillen entfernt, woraufhin das Siliziumsubstrat 80 in eine Hochtemperaturumgebung gebracht wird, um Siliziumdioxidfilme 118, 119, 120 und 121 auf den Polysilizium- Gate-Elektroden 114 bis 117 thermisch zu bilden. Auf diese Weise werden der n-Kanal-MIS-Feldeffekttransistor 122 und der p-Kanal-MIS-Feldeffekttransistor 123 vertikal entlang der Seitenwände gebildet, welche die breite Rille festlegen, die aus den schmalen Rillen 90 und 91 gebildet wird, und der n-Kanal- MIS-Feldeffekttransistor 124 und der p-Kanal-MIS-Feldeffekttransistor 125 werden auf ähnliche Weise entlang der Seitenwände gebildet, welche die aus den schmalen Rillen 92 und 93 gebildete breite Rille bestimmen. Ein in der Zeichnung nicht gezeigtes Kontaktloch wird in jedem der Siliziumdioxidfilme 118 bis 121 auf der oberen Oberfläche jeder Gate-Elektrode 114, 115, 116 oder 117 gebildet. Der nachfolgende Schritt ist die Bildung metallischer Verdrahtungsschichten. Hierbei werden nämlich die in den Böden der breiten Rillen aufgetragenen Siliziumdioxidfilme 94 unter Verwendung des reaktiven Ätzverfahrens selektiv weggeätzt, und eine Refraktions-Metallschicht 126 beispielsweise aus Molybdän oder Wolfram wird auf der gesamten Oberfläche unter Verwendung eines CVD-Verfahrens (chemische Dampfabscheidung) aufgetragen. Auf der Refraktions-Metallschicht 126 wird ein Photolack-Material durch Rotation aufgetragen, das mit einem Muster versehen wird, um eine Maskenschicht 127 zu bilden, wie in Fig. 8L gezeigt.
  • Mit der Maskenschicht 127 wird die Refraktions-Metallschicht selektiv entfernt, um metallische Verdrahtungsschichten 128 und 129 zu bilden, die jeweils Leitungspfade zwischen dem n-Kanal-MIS-Feldeffekttransistor 122 und dem p-Kanal-MIS-Feldeffekttransistor 123 bzw. zwischen dem n- Kanal-MIS-Feldeffekttransistor 124 und dem p-Kanal-MIS- Feldeffekttransistor 125 bereitstellen, wie in Fig. 8M gezeigt.
  • Wenn die metallischen Verdrahtungsschichten 128 und 129 gebildet wurden, wird eine dicke Siliziumdioxidschicht 130 auf der gesamten Oberfläche unter Verwendung eines CVD-Verfahrens gebildet, woraufhin die Siliziumdioxidfilme unter Verwendung geeigneter lithographischer Techniken entfernt werden, um ein Kontaktloch zu bilden, welches die p-leitenden Fremdatombereiche 103 und 104 und den n-leitenden Fremdatombereich 98 freilegt. Eine Metallschicht z.B. aus Aluminium wird auf der gesamten Oberfläche aufgetragen und daraufhin geätzt und mit einem Muster versehen, indem man geeignete lithographische Techniken verwendet, um eine Metallschicht 131 zu bilden, die eine Quelle positiver Spannung Vdd und die Fremdatombereiche 98, 103 und 104 miteinander verbindet. Das CVD-Verfahren wird für die gesamte Oberfläche verwendet, um eine Siliziumdioxidschicht 132 zu bilden. Die Siliziumdioxidschichten 132, 130 und 94 werden unter Verwendung der lithographischen Techniken selektiv entfernt, um Kontaktlöcher zu bilden, welche die n-leitenden Fremdatombereiche 96 und 100 jeweils freilegen. Auf der gesamten Oberfläche wird eine Metallschicht aus z.B. Aluminium aufgetragen, die geätzt und unter Verwendung lithographischer Verfahren mit einem Muster versehen wird, um eine Metallschicht 133 zu bilden, und die Metallschicht 133 führt den n-leitenden Fremdatombereichen 96 und 100 jeweils den Erdspannungspegel zu. Die sich ergebende Struktur ist in Fig. 8N gezeigt. Somit sind die vier MIS-Feldeffekttransistoren 122 bis 125 so angeordnet, daß sie zwei komplementäre MIS-Feldeffekttransistoren bilden, von denen einer aus dem n-Kanal-MIS-Feldeffekttransistor 122 und dem p-Kanal-MIS-Feldeffekttransistor 123 besteht und der andere aus dem n-Kanal-MIS-Feldeffekttransistor 124 und dem p-Kanal-MIS-Feldeffekttransistor 125 besteht. Diese beiden komplementären MIS-Feldeffekttransistoren bilden eine statische Direktzugriffsspeicherzelle zusammen mit zwei Schalttransistoren (nicht gezeigt), die auf dem gleichen Siliziumsubstrat 80 hergestellt werden. Die in Fig. 8N gezeigte Struktur ist mit einem Passivierungsfilm zum Schutz der MIS-Transistoren überzogen.

Claims (11)

1. Komplementärer Feldeffekttransistor, der in einem Halbleitersubstrat (51) eines ersten Leitfähigkeitstyps ausgebildet ist, welcher aufweist:
a) eine Wanne (53), die in einem Oberflächenabschnitt des Halbleitersubstrats ausgebildet ist und einen zweiten, dem ersten entgegengesetzten Leitfähigkeitstyp hat, wobei eine Rille (54) durch Seitenwände und einen Boden festgelegt ist, einschließlich einer in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten ersten Seitenwand, einem in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten ersten Bodenabschnitt, einer in der Wanne angeordneten zweiten Seitenwand und einem in der Wanne angeordneten zweiten Bodenabschnitt;
b) einen ersten Drain-Bereich (68) des zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat ausgebildet und an dem ersten Bodenabschnitt angeordnet ist;
c) einen ersten Source-Bereich (76) des zweiten Leitfähigkeitstyps, der in der Oberfläche des Oberflächenabschnitts des Halbleitersubstrats ausgebildet und von dem ersten Drain-Gebiet beabstandet ist;
d) einen ersten Gate-Isolierfilm (56), der an der ersten Seitenwand ausgebildet ist;
e) eine erste Gate-Elektrode (64), die an dem ersten Gate- Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem ersten Drain-Bereich und dem ersten Source-Bereich bewirkt, wobei der erste Drain-Bereich, der erste Source-Bereich, der erste Gate-Isolierfilm und die erste Gate-Elektrode in Kombination einen ersten MIS-Feldeffekttransistor (60) bilden;
f) einen zweiten Drain-Bereich (70) des ersten Leitfähigkeitstyps, der in der Wanne ausgebildet und an dem zweiten Bodenabschnitt angeordnet ist;
g) einen zweiten Source-Bereich (78) des ersten Leitfähigkeitstyps, der in der Oberfläche der Wanne ausgebildet und von dem zweiten Drain-Bereich beabstandet ist;
h) einen zweiten Gate-Isolierfilm (57), der an der zweiten Seitenwand ausgebildet ist;
i) eine zweite Gate-Elektrode (65), die an dem zweiten Gate-Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem zweiten Drain-Bereich und dem zweiten Source-Bereich bewirkt, wobei der zweite Drain-Bereich, der zweite Source-Bereich, der zweite Gate-Isolierfilm und die zweite Gate-Elektrode in Kombination einen zweiten MIS- Feldeffekttransistor (61) bilden;
j) ein leitfähiges Material (73), das in der Rille bereitgestellt ist und den ersten Drain-Bereich und den zweiten Drain-Bereich miteinander elektrisch verbindet, um den komplementären Feldeffekttransistor zu bilden; und
k) einen isolierenden Wandbereich (72), der an dem Boden angeordnet ist und sich in dem Substrat zwischen dem ersten Drain-Bereich und dem zweiten Drain-Bereich erstreckt.
2. Komplementärer Feldeffekttransistor nach Anspruch 1, bei dem der erste Source-Bereich mit einer ersten Konstantspannungsquelle elektrisch verbunden ist.
3. Komplementärer Feldeffekttransistor nach Anspruch 1, bei dem der zweite Source-Bereich mit einer zweiten Konstantspannungsquelle elektrisch verbunden ist.
4. Komplementärer Feldeffekttransistor nach Anspruch 1, bei dem das Halbleitersubstrat aus Einkristall-Silizium gebildet ist.
5. Komplementärer Feldeffekttransistor nach Anspruch 1, bei dem die erste und die zweite Gate-Elektrode aus polykristallinem Silizium gebildet sind.
6. Komplementärer Feldeffekttransistor nach Anspruch 1, bei dem der erste und der zweite Gate-Isolierfilm aus Siliziumdioxid gebildet sind.
7. Komplementärer Feldeffekttransistor nach Anspruch 1, bei dem der Isolierwand-Bereich aus Siliziumdioxid gebildet ist.
8. Komplementärer Feldeffekttransistor nach Anspruch 1, bei dem der Isolierwand-Bereich einen Bodenabschnitt hat, der tiefer als ein Bodenabschnitt der Wanne ist.
9. Komplementärer Feldeffekttransistor nach Anspruch 1, bei dem die erste und die zweite Gate-Elektrode aus einem einzelnen leitfähigen Hohlelement gebildet sind.
10. Flip-Flop-Schaltung, die in einem Halbleitersubstrat (51) eines ersten Leitfähigkeitstyps ausgebildet ist, welche aufweist:
a) eine Wanne (53), die in einem Oberflächenabschnitt des Halbleitersubstrats ausgebildet ist und einen zweiten, dem ersten entgegengesetzten Leitfähigkeitsttyp hat, wobei eine erste Rille (54) durch Seitenwände und einen Boden festgelegt ist, einschließlich einer in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten ersten Seitenwand, einem in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten ersten Bodenabschnitt, einer in der Wanne angeordneten zweiten Seitenwand und einem in der Wanne angeordneten zweiten Bodenabschnitt, wobei eine zweite Rille (55) von der ersten Rille getrennt ist und durch Seitenwände und einen Boden festgelegt ist, einschließlich einer in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten dritten Seitenwand, einem in dem Oberflächenabschnitt des Halbleitersubstrats angeordneten dritten Bodenabschnitt, einer in der Wanne angeordneten vierten Seitenwand und einem in der Wanne angeordneten vierten Bodenabschnitt;
b) einen ersten Drain-Bereich (68) des zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat ausgebildet und an dem ersten Bodenabschnitt angeordnet ist;
c) einen ersten Source-Bereich (76) des zweiten Leitfähigkeitstyps, der in der Oberfläche des Oberflächenabschnitts des Halbleitersubstrats ausgebildet und von dem ersten Drain-Bereich beabstandet ist;
d) einen ersten Gate-Isolierfilm (56), der an der ersten Seitenwand ausgebildet ist;
e) eine erste Gate-Elektrode (64), die an dem ersten Gate- Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem ersten Drain-Bereich und dem ersten Source-Bereich bewirkt, wobei der erste Drain-Bereich, der erste Source-Bereich, der erste Gate-Isolierfilm und die erste Gate-Elektrode in Kombination einen ersten MIS-Feldeffekttransistor (60) bilden;
f) einen zweiten Drain-Bereich (70) des ersten Leitfähigkeitstyps, der in der Wanne ausgebildet und an dem zweiten Bodenabschnitt angeordnet ist;
g) einen zweiten Source-Bereich (78) des ersten Leitfähigkeitstyps, der in der Oberfläche der Wanne ausgebildet und von dem zweiten Drain-Bereich beabstandet ist;
h) einen zweiten Gate-Isolierfilm (57), der an der zweiten Seitenwand ausgebildet ist,
i) eine zweite Gate-Elektrode (65), die an dem zweiten Gate-Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem zweiten Drain-Bereich und dem zweiten Source-Bereich bewirkt, wobei der zweite Drain-Bereich, der zweite Source-Bereich, der zweite Gate-Isolierfilm und die zweite Gate-Elektrode in Kombination einen zweiten MIS- Feldeffekttransistor (61) bilden;
j) ein erstes leitfähiges Material (73), das in der ersten Rille bereitgestellt ist und den ersten Drain-Bereich und den zweiten Drain-Bereich elektrisch miteinander verbindet, um einen ersten komplementären Feldeffekttransistor zu bilden;
k) einen dritten Drain-Bereich (69) des zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat ausgebildet und an dem dritten Bodenabschnitt angeordnet ist;
l) einen dritten Source-Bereich (77) des zweiten Leitfähigkeitstyps, der in der Oberfläche des Oberflächenabschnitts des Halbleitersubstrats ausgebildet und von dem dritten Drain-Bereich beabstandet ist;
m) einen dritten Gate-Isolierfilm (58), der an der dritten Seitenwand ausgebildet ist;
n) eine dritte Gate-Elektrode (66), die an dem dritten Gate-Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem dritten Drain-Bereich und dem dritten Source-Bereich bewirkt, wobei der dritte Drain-Bereich, der dritte Source-Bereich, der dritte Gate-Isolierfilm und die dritte Gate-Elektrode in Kombination einen dritten MIS- Feldeffekttransistor (62) bilden;
o) einen vierten Drain-Bereich (71) des ersten Leitfähigkeitstyps, der in der Wanne ausgebildet und an dem vierten Bodenabschnitt angeordnet ist;
p) einen vierten Source-Bereich (79) des ersten Leitfähigkeitstyps, der an der Oberfläche der Wanne ausgebildet und von dem vierten Drain-Bereich beabstandet ist;
q) einen vierten Gate-Isolierfilm (59), der an der vierten Seitenwand ausgebildet ist;
r) eine vierte Gate-Elektrode (67), die an dem vierten Gate-Isolierfilm ausgebildet ist und die Ausbildung eines Kanals zwischen dem vierten Drain-Bereich und dem vierten Source-Bereich bewirkt, wobei der vierte Drain-Bereich, der vierte Source-Bereich, der vierte Gate-Isolierfilm und die vierte Gate-Elektrode in Kombination einen vierten MIS- Feldeffekttransistor (63) bilden;
s) ein zweites leitfähiges Material (75), das in der zweiten Rille bereitgestellt ist und den dritten Drain-Bereich und den vierten Drain-Bereich miteinander elektrisch verbindet, um einen zweiten komplementären Feldeffekttransistor zu bilden;
t) einen Isolierwandbereich (72), der an dem Boden angeordnet ist und sich in dem Substrat zwischen dem ersten und dem zweiten Drain-Bereich sowie zwischen dem dritten und dem vierten Drain-Bereich erstreckt, wobei das erste leitfähige Material mit der dritten und der vierten Gate-Elektrode elektrisch verbunden ist und wobei das zweite leitfähige Material mit der ersten und der zweiten Gate-Elektrode elektrisch verbunden ist.
11. Statische Direktzugriffsspeicherzelle, die in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ausgebildet ist, die eine Flip-Flop-Schaltung "60, 61, 62, 63, 73, 75) nach Anspruch 10 aufweist und weiterhin aufweist:
u) einen ersten Schalttransistor mit einem ersten Steuer- Gate, das mit einer Wortleitung elektrisch verbunden ist und einen Leitungspfad zwischen einer ersten Bit-Leitung und dem ersten leitfähigen Material bereitstellen kann; und
v) einen zweiten Schalttransistor mit einem zweiten Steuer-Gate, das mit der Wortleitung elektrisch verbunden ist und einen Leitungspfad zwischen einer zweiten Bit-Leitung und dem zweiten leitfähigen Material bereitstellen kann.
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