DE3853437T2

DE3853437T2 - Halbleiterspeicheranordnung.

Info

Publication number: DE3853437T2
Application number: DE3853437T
Authority: DE
Inventors: Junji Ogawa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-01-19
Filing date: 1988-01-18
Publication date: 1995-07-27
Anticipated expiration: 2008-01-19
Also published as: DE3853437D1; EP0276110A3; EP0276110A2; KR880009371A; KR910000151B1; JPS63177235A; EP0276110B1; US4896301A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter-Speicheranordnung.
In einem Bilddatenverarbeitungssystem, beispielsweise in einem Computertomographie (CT)-Scan-System, werden dreidimensionale Bitmap-Daten verwendet, und jeder Datenwert hat eine Farbe und eine die Dichte angebende Gradation. Beim CT- Scan-System oder dgl. ist das Lesen einer Vielzahl von Daten in der Richtung X, Y oder jener der Ebene eines dreidimensionalen Bitmap-Raums mit hoher Geschwindigkeit erforderlich.
Auf herkömmliche Speicheranordnungen wird im wesentlichen nur in einer Richtung zugegriffen, beispielsweise durch eine Wortleitung und Bitleitungen. Die herkömmlichen Speicheranordnungen können jedoch keinen multidirektionalen oder mehrdimensionalen Zugriff, mit anderen Worten keinen Zugriff in vielen Dimensionen, erzielen, da beispielsweise in einem zweidimensionalen Bitmap-Logikraum eine Vielzahl von Datenbits in der Richtung X durch einen Zugriff gelesen werden können, jedoch eine Vielzahl von Zugriffen zum Lesen einer Vielzahl von Datenbits in der Richtung Y notwendig ist.
Die Anmelderin der vorliegenden Erfindung hat bereits eine Halbleiter-Speicheranordnung vorgesehen, mit einem Chip, der eine mehrdimensionale Datenauswahleinrichtung enthält, durch die das mehrdirektionale oder mehrdimensionale Lesen und/oder Schreiben von Daten mit hoher Geschwindigkeit ermöglicht wird, und mit einer einfachen Schaltungskonstruktion, durch die ein niedriger Energieverbrauch und eine hohe Integration erhalten werden (EP-A-0 257 987, die gemäß Art.54(3) Stand der Technik ist). In dieser Halbleiter-Speicheranordnung ist die Adressierung von Daten von einem Richtungssignal abhängig, das direkt der mehrdimensionalen Datenauswahleinrichtung zugeführt wird.
Eine Ausführungsform der vorliegenden Erfindung kann eine verbesserte Halbleiter-Speicheranordnung vorsehen, die eine mehrdimensionale Datenauswahl mit einem einfachen externen Adressierungsprozeß durchführen kann.
Eine Ausführungsform der vorliegenden Erfindung kann eine verbesserte Halbleiter-Speicheranordnung vorsehen, die eine multidimensionale oder mehrdimensionale Datenauswahl mit einer einfacheren Schaltungskonstruktion ausführen kann.
Eine Ausführungsform der vorliegenden Erfindung kann eine verbesserte Halbleiter-Speicheranordnung vorsehen, die eine mehrdimensionale Datenauswahl mit hoher Geschwindigkeit ausführen kann.
Gemäß der vorliegenden Erfindung ist eine Halbleiter- Speicheranordnung vorgesehen, mit:-
einer Vielzahl von Wortleitungen;
einer Vielzahl von Bitleitungen;
einem Speicherzellen-Array, das eine Vielzahl von Speicherzellen enthält, die operativ mit den genannten Wortleitungen und den genannten Bitleitungen verbunden sind, um einen Logikraum zu bilden;
einem Reihendecoder, der operativ mit der genannten Wortleitung verbunden ist, um eine Wortleitung ansprechend auf eine interne Reihenadresse auszuwählen;
einer mehrdimensionalen Datenauswahleinrichtung, die operativ mit den genannten Bitleitungen verbunden ist, um gleichzeitig einen Datensatz, der eine Vielzahl von Datenbits enthält, von den genannten Speicherzellen zu empfangen, zum gleichzeitigen Auswählen gewünschter Datenbits aus dem genannten Empfangsdatensatz ansprechend auf eine interne direktionale- oder Richtungsadresse; und
eine Adressen-Scrambler-Einrichtung, die operativ mit der genannten mehrdimensionalen Datenauswahleinrichtung verbunden ist, zum Empfangen einer externen Adresse und eines Richtungssignals von außerhalb der Halbleiter-Speicheranordnung, wobei die genannte externe Adresse eine Adressierungslinearität ungeachtet einer in der genannten mehrdimensionalen Datenauswahleinrichtung erfolgten Auswahl aufweist, und zum Konvertieren der genannten empfangenen externen Adresse in die genannte interne Richtungsadresse, wobei die genannte interne Richtungsadresse eine interne Segmentadresse enthält, die eine Adressenbeziehung zwischen den Datenbits innerhalb des Empfangsdatensatzes in Abhängigkeit vom genannten Richtungssignal definiert, um die genannten gewünschten Datenbits auszuwählen.
Vorzugsweise ist die Adressen-Scrambler-Einrichtung auch mit dem genannten Reihendecoder verbunden, und ist betreibbar, um die genannte empfangene externe Adresse in die genannte interne Reihenadresse sowie in die genannte interne Richtungsadresse zu konvertieren.
Vorzugsweise ist die Adressenkonvertierung in der Adressen-Scrambler-Einrichtung allgemein durch die folgende Formel definiert:
A = f(B, V),
worin
A die genannte interne Richtungsadresse ist, wobei
A = (al, al-1, ..., a&sub1;, a&sub0;),
B die genannte externe Adresse ist, wobei
B = (bm, bm-1, ..., b&sub1;, b&sub0;),
V das genannte Richtungsauswahlsignal ist, wobei
V = (vn, vn-1, ..., v&sub1;, v&sub0;), und
f eine Boolesche Operationsfunktion mit m x n Parametern ist.
Die externe Adresse enthält zweckmäßig zweidimensionale Adressenparameter ungeachtet einer in der mehrdimensionalen Datenauswahleinrichtung erfolgten Auswahl.
Der Logikraum enthält vorzugsweise zumindest eine Bitmap-Logikebene, die für ein Raster-Scannen einer Anzeige angepaßt werden kann. Die externe Adresse wird ansprechend auf das genannte Raster-Scannen definiert, und die Adressen- Scrambler-Einrichtung konvertiert die externe Adresse in die interne Richtungsadresse, die für das genannte Raster- Scannen bei jeder mehrdimensionalen Datenauswahl angepaßt werden kann.
In zumindest einer Richtung des Logikraums ist eine Vielzahl von Grenzen definiert, wobei jede Grenze eine Vielzahl von Segmenten definiert, jedes von welchen Segmenten eine Vielzahl gleichzeitig auswählbarer Datenbits umfaßt. Die Speicherzellen sind mit den genannten Wortleitungen verbunden, um eine Datengrenze auszuwählen, wenn eine gewünschte Wortleitung und eine gewünschte Bitleitung mit Energie versorgt werden, und die Leseverstärker sind operativ mit den genannten Bitleitungen verbunden, um gleichzeitig die genannte Datengrenze zu empfangen.
Die interne Richtungsadresse kann die interne Reihenadresse, eine Segmentbezeichnungsadresse, die genannte interne Richtungsadresse und die genannte interne Segmentadresse umfassen. Die mehrdimensionale Datenauswahleinrichtung kann enthalten: einen ersten Vordecoder, der operativ mit der genannten Bitleitung verbunden ist, um die Datengrenze zu empfangen, und um ein Datensegment der Datengrenze ansprechend auf die Segmentbezeichnungsadresse auszuwählen, eine mehrdimensionale Auswahlschaltung, die operativ angeschlossen ist, um das ausgewählte Datensegment zu empfangen, und einen zweiten Vordecoder, der operativ mit der mehrdimensionalen Auswahlschaltung verbunden ist, um Daten von der genannten mehrdimensionalen Auswahlschaltung ansprechend auf die interne Richtungsadresse und die interne Segmentadresse auszugeben.
Die Halbleiter-Speicheranordnung kann ferner umfassen: eine Vielzahl von Leseverstärkern, die operativ zwischen den Bitleitungen und der mehrdimensionalen Datenauswahleinrichtung angeschlossen sind, um gleichzeitig den Datensatz von den Speicherzellen durch die Bitleitungen zu empfangen, um den Empfangsdatensatz zu lesen, und den Lesedatensatz zur mehrdimensionalen Datenauswahleinrichtung auszugeben.
Anhand von Beispielen wird auf die beigeschlossenen Zeichnungen bezuggenommen, in denen:
Fig.1 eine Ansicht eines Bitmap-Logikraums eines früher vorgeschlagenen Speichersystems zur Bilddatenverarbeitung ist;
Fig.2 ein Blockbild einer Halbleiter-Speicheranordnung ist, bei der die vorliegende Erfindung verwendet werden kann;
Fig.3 eine Ansicht ist, die eine dreidimensionale Datenanordnung eines in Fig.2 gezeigten, globalen Wortes ist;
Fig.4a bis 4c Ansichten sind, die aus der in Fig.2 gezeigten Speicheranordnung ausgegebene Daten veranschaulichen;
Fig.5a bis 5g Ansichten sind, welche die Datenauswahl der in Fig.2 gezeigten Speicheranordnung veranschaulichen;
Fig.6a und 6b Schaltbilder der in Fig.2 gezeigten Speicheranordnung sind;
Fig.7a bis 7d Ansichten sind, die eine andere dreidimensionale Datenanordnung veranschaulichen;
Fig.8a bis 8d Ansichten sind, die noch eine andere dreidimensionale Datenanordnung veranschaulichen;
Fig.9 ein Schaltbild einer anderen Auswahlschaltung der in Fig.2 gezeigten Speicheranordnung ist;
Fig.10 ein Schaltbild noch einer anderen Auswahlschaltung der in Fig.2 gezeigten Speicheranordnung ist;
Fig.11a bis 11d Ansichten sind, welche die Beziehungen zwischen den Segmenten in den Richtungen X, Y und S und den Leseverstärkern darstellen;
Fig.12 ein Blockbild der in Fig.10 gezeigten Speicheranordnung ist;
Fig.13a und 13b Schaltbilder einer Auswahlschaltung der in Fig.12 gezeigten Speicheranordnung sind;
Fig.14 eine Ansicht ist, die eine Datenanordnung, insbesondere die Definition einer Reihengrenze, in einer Bitmap-Logikebene darstellt;
Fig.15a bis 15c Ansichten sind, welche die Richtungen veranschaulichen, in die in Fig.14 gezeigte Adressen durch die in Fig.13a und 13b dargestellten Schaltungen gehen;
Fig.16 eine Ansicht eines Adressierungsprozesses in Fig.14 durch die in Fig.13a und 13b dargestellten Schaltungen ist;
Fig.17 ein Blockbild einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung ist;
Fig.18a bis 18c Ansichten sind, welche die Richtungen veranschaulichen, in die Adressen der Fig.17 dargestellten Halbleiter-Speicheranordnung gehen, und welche jenen in Fig.15a bis 15c entsprechen;
Fig.19 ein Schaltbild einer in Fig.17 gezeigten Adressen-Scrambler-Schaltung ist; und
Fig.20a bis 20c Ansichten sind, welche Bitmap-Logikebenen darstellen, die gegenüber der Logikebene in Fig.14 modifiziert sind.
Vor der Beschreibung der bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Beispiel eines früher vorgeschlagenen Halbleiter-Speichersystems (einer Anordnung) für eine Bildanzeige mit Bezugnahme auf die Zeichnungen beschrieben.
Wie in Fig.1 gezeigt, hat das Speichersystem darin einen Bitmap-Logikraum, d.h. jedes Bit im Speichersystem entspricht jedem Bildelement (PIXEL) in einer Bildanzeigeeinheit, wie einer CRT-Einheit. Das Speichersystem enthält drei Speicherebenen M1 bis M3, die Bilddaten für die Farben rot (R), grün (G) bzw. blau (B) speichern. In diesem Beispiel besteht jede Speicherebene aus 16 x 16 Bits, in der Praxis hat jedoch jede Speicherebene eine hohe Kapazität, beispielsweise 512 x 512 Bits oder 1024 x 1024 Bits. In Fig.1 besteht ein Wort aus acht Bits, wie durch die Schraffierung gezeigt. Die Zahlen 0 bis 15 entsprechen Bitleitungen, und die Zeichen A bis P entsprechen Wortleitungen. Wenn eine Speicheranordnung aus 8 Bits (einem Wort) x 8 Bits (einem Wort) = 64 Bits besteht, wird jede Speicherebene durch vier Speicheranordnungen gebildet, und so werden die drei Speicherebenen M1 bis M3 durch zwölf Speicheranordnungen gebildet. Acht Bits in einem Wort, entlang den Wortleitungen, können gleichzeitig aus der Speicheranordnung gelesen oder darin gespeichert werden. Das Lesen oder Schreiben von acht mit Kreuzen markierten Bits entlang den Bitleitungen erfordert jedoch acht aufeinanderfolgende Zugriffe, was zu einer langen Zugriffszeit führt. Um diesen Nachteil zu vermeiden, wurde ein anderer Ansatz versucht, in dem die Bilddaten in einer Wortleitungsrichtung anderen Speichern zugeordnet werden. Dieser Ansatz zeigt jedoch weiterhin eine geringe Leistung, wenn er bei einer sperrigen Speicheranordnung verwendet wird. Außerdem werden die externen Schaltungen komplex, und, da eine Vielzahl von Speicheranordnungen gleichzeitig arbeiten muß, wird die dabei verbrauchte Energie erhöht. Ferner werden periphere Schaltungen der Speicherebenen zur Bearbeitung von Farbe, etc., komplex.
Angesichts der obigen Nachteile hat die Anmelderin Halbleiter-Speicheranordnungen vorgesehen, mit einer mehrdimensionalen Datenauswahleinrichtung, durch welche das Lesen und/oder Schreiben von mehrdimensionalen Daten mit hoher Geschwindigkeit ermöglicht wird, und mit einer einfachen Schaltung. Eine Zusammenfassung des Lese- und/oder Schreibprozesses von mehrdimensionalen Daten erfolgt mit Bezugnahme auf Fig.2 bis 16.
In Fig.2 enthält die Speicheranordnung ein Speicherzellen-Array 10, einen Reihendecoder 11, eine Leseverstärkerschaltung (CCT) 13 und eine mehrdimensionale Auswahlschaltung 14. Jedes globale Wort (jede Datengrenze) im Speicherzellen-Array 10 besteht, wie durch Schraffierungen gezeigt, aus 64 Bits, und jedes normale Wort besteht aus acht Bits. Demgemäß besteht jedes globale Wort aus acht normalen Worten WRDA bis WRDH. Die 64 Bits in jedem globalen Wort können gleichzeitig gelesen oder geschrieben werden. Die acht normalen Worte WRDA bis WRDH werden in Form einer Linie im Speicherzellen-Array 10 gespeichert, wie in Fig.2 dargestellt, entsprechen jedoch dreidimensionalen Bilddaten, wie in Fig.3 gezeigt. Ferner besteht jedes Wort, beispielsweise das Wort WRDA, das aus acht Bits besteht, auch aus dreidimensionalen Bilddaten, die durch Richtungen (000), (001), (010), (011), (100), (101), (110) und (111) zugeordnet werden, und jeder Bilddatenwert besteht aus einem Bit. Die acht Worte sind virtuell in drei Dimensionen angeordnet, d.h. den Richtungen X, Y und Z.
Zuerst wird das Betriebskonzept beschrieben.
Wenn eine bestimmte Reihe vom Reihendecoder 11 ausgewählt wird, wird ein entsprechendes globales Wort, das, wie durch Schraffierungen in Fig.2 gezeigt, aus acht Worten WRDA bis WRDH besteht, und so durch 64 Bits gebildet wird, aus dem Speicherzellen-Array 10 ausgegeben, und einmal im Spaltenregister 12 mit 64 Bits gespeichert. Ein Richtungssignal SDIR, das die Richtung bezeichnet, wird zur Auswahlschaltung 14 gesendet, und so können Daten in einer Richtung der Richtungen X, Y und Z aus dem Spaltenregister 12 ausgegeben werden, wie in Fig.4a bis 4c dargestellt. Das Richtungssignal SDIR besteht aus 2 Bits, die drei Richtungen bezeichnen können. Fig.5a, 5b, 5d und 5f zeigen die obige Auswahl. In den Zeichnungen geben durchgehende Linien eine ausgewählte Datenkombination in jeder Richtung an. Ferner kann durch die Bezeichnung einer Adresse ADR in den Zeichnungen mit einem Adressensignal SADR mit 2 Bits ein Bilddatenpaar ausgewählt werden, wie in Fig.5c, 5e und 5g dargestellt. Außerdem können durch die Bezeichnung eines Bits mit einem Bitsignal SBIT gewünschte Bilddaten ausgewählt werden. Die obigen Auswahlen können gleichzeitig durchgeführt werden.
Mit Bezugnahme auf Fig.6a und 6b, wird eine spezifische Schaltung der in Fig.2 gezeigten Halbleiter-Speicheranordnung beschrieben.
Die Speicheranordnung enthält das Speicherzellen-Array 10, den Reihendecoder 11 und eine Leseverstärkerschaltung 13 mit Leseverstärkern SA&sub0; bis SA&sub6;&sub3;. Die Speicheranordnung kann ferner das statische Spaltenregister 12 mit 64 Verriegelungsschaltungen und die mehrdimensionale Auswahlschaltung 14 enthalten. Die Auswahlschaltung 14 enthält einen Richtungsdecoder 14a, einen ersten und zweiten X-Decoder 14b und 14c, einen ersten und zweiten Y-Decoder 14d und 14e sowie einen ersten und zweiten Z-Decoder 14f und 14g. Die Auswahlschaltung 14 enthält ferner eine erste bis achte X-Auswahlgatterschaltung 14X&sub1; bis 14X&sub8;, eine erste bis achte Y-Auswahlgatterschaltung 14Y&sub1; bis 14Y&sub8; sowie eine erste bis achte Z-Auswahlgatterschaltung 14Z&sub1; bis 14Z&sub8;. Die Speicheranordnung enthält auch einen Datenbus 20. Die X-Auswahlgatterschaltungen 14X&sub1; bis 14X&sub8; enthalten 64 Transfergatter TG&sub0; bis TG&sub6;&sub3;. Die Anordnung von acht Transfergattern in jeder X-Auswahlgatterschaltung ist gleich, und ist ausgebildet, um ein Datenpaar auszugeben, wie in Fig.5b gezeigt. Jede X-Auswahlgatterschaltung, beispielsweise 14X&sub1;, enthält auch eine Multiplex-Gatterschaltung MG&sub1;, die durch zwei parallelgeschaltete Transistoren gebildet wird. Die Y-Auswahlgatterschaltungen 14Y&sub1; bis 14Y&sub8; und die Z-Auswahlgatterschaltungen 14Z&sub1; bis 14Z&sub8; sind ähnlich ausgebildet, um die in Fig.5d und 5f dargestellte Beziehung zu erfüllen. Der Reihendecoder 11 empfängt eine Reihenadresse RA&sub0; bis RA&sub7; und wählt eine entsprechende Wortleitung im Speicherzellen-Array 10 aus, wobei 64 Datenbits an den Bitleitungen ausgegeben werden. Die 64 Datenbits an den Bitleitungen werden in den Leseverstärkern SA&sub0; bis SA&sub6;&sub3; verstärkt und in den Verriegelungsschaltungen SC&sub0; bis SC&sub6;&sub3; des Spaltenregisters 12 gespeichert. Der Richtungsdecoder 14a empfängt eine Richtungsadresse DA&sub1; und DA&sub0; als Richtungssignal SDIR in Fig.2 und gibt ein Freigabesignal aus. Wenn die Richtungsadresse DA&sub1; und DA&sub0; "00" ist, wird das Freigabesignal zum Versorgen der X-Decoder 14b und 14c mit Energie ausgegeben. Ähnlich wird, wenn die Richtungsadresse DA&sub1; und DA&sub0; "01" ist, das Freigabesignal zum Versorgen der Y-Decoder 14d und 14e mit Energie ausgegeben. Wenn die Richtungsadresse DA&sub1; und DA&sub0; "11" ist, wird das Freigabesignal zum Versorgen der Z-Decoder 14f und 14g mit Energie ausgegeben. Eine untere Spaltenadresse CA&sub1; und CA&sub0; wird den ersten X-, Y- und Z-Decodern 14b, 14d und 14f zugeführt. Einer dieser Decoder 14b, 14d und 14f, die durch das Freigabesignal vom Richtungsdecoder 14a mit Energie versorgt werden, gibt ein Gattersteuersignal an eine der Leitungen l&sub1; bis l&sub4; aus. Wenn nämlich beispielsweise die untere Spaltenadresse CA&sub1; und CA&sub0; "00" ist, wird das Gattersteuersignal zur Leitung l&sub1; ausgegeben. Eine obere Spaltenadresse CA&sub4; bis CA&sub2; wird den zweiten X-, Y- und Z-Decodern 14c, 14e und 14g zugeführt. Einer dieser Decoder 14c, 14e und 14g, die durch das Freigabesignal mit Energie versorgt werden, gibt ein Multiplex-Steuersignal an eine der Leitungen L&sub1; bis L&sub8; aus. Wenn die Richtungsadresse DA&sub1; und DA&sub0; "00" ist, die untere Spaltenadresse CA&sub1; und CA&sub0; "00", ist und die obere Spaltenadresse CA&sub4; bis CA&sub2; "000" ist, werden die in den Verriegelungsschaltungen SC&sub0; und SC&sub1; gespeicherten Bilddaten zum Datenbus 20 durch die Transfergatter TG&sub0; und TG&sub1; und die Multiplex-Gatterschaltung MG&sub1; in der X-Auswahlgatterschaltung 14X&sub1; ausgegeben, wie in Fig.5c gezeigt. Ähnlich kann ein Bilddatenpaar in einer willkürlichen Richtung, die durch die dreidimensionale Beziehung definiert wird, wie in Fig.5a bis 5g gezeigt, willkürlich aus der Halbleiter-Speicheranordnung gelesen werden.
Das obige Prinzip kann nicht nur wie gezeigt bei einem DRAM, sondern auch bei einem statischen RAM und einem ROM verwendet werden.
Eine andere Halbleiter-Speicheranordnung wird mit Bezugnahme auf Fig.7a bis 7d beschrieben. In Fig.7a besteht ein einzelnes globales Wort aus würfelförmig angeordneten dreidimensionalen Daten mit 8 x 8 x 8 Bits = 512 Bits. Wenn die in Fig.2 gezeigte Speicheranordnung zur Bearbeitung der in Fig.7a dargestellten Daten verwendet wird, kann das globale Wort mit 512 Bits aus dem Speicherzellen-Array 10 gelesen werden und im Spaltenregister 12 mit 512 Verriegelungsschaltungen durch 512 Leseverstärker (in Fig.2 nicht gezeigt) gespeichert werden. Acht Bilddatenwerte in einer willkürlichen Richtung der Richtungen X, Y und Z können gleichzeitig aus der Auswahlschaltung 14 ausgegeben werden, wie in Fig.7b bis 7d dargestellt. Fig.7b zeigt eine Datenanordnung von acht Bilddatenwerten in der Richtung X, und Fig.7c und 7d zeigen Datenanordnungen in den Richtungen Y und Z.
Noch eine andere Halbleiter-Speicheranordnung wird mit Bezugnahme auf Fig.8a bis 8d beschrieben. In Fig.8a besteht ein einzelnes globales Wort aus 16 x 16 in einer Ebene angeordneten Daten, wobei jeder Datenwert aus Bits besteht. Die Daten mit 16 x 16 x l Bits werden aus dem Speicherzellen-Array 10 gelesen und im Spaltenregister 12 gespeichert. Durch die Auswahl der Richtung können entweder 16 Daten in der Richtung X, wie in Fig.8b gezeigt, 16 Daten in der Richtung Y, wie in Fig.8c dargestellt, oder 4 x 4 Daten in Form einer Ebene, wie in Fig.8c gezeigt, aus der Auswahlschaltung 14 gelesen werden. In diesem Fall kann das in einer Ebene angeordnete Daten-Array mit 4 x 4 Bits gleichzeitig gelesen werden.
Die obige Halbleiter-Speicheranordnung kann wie folgt zusammengefaßt werden:
a) Vorsehen einer Speicherzelleneinrichtung, die das gleichzeitige Lesen oder Schreiben einer Vielzahl von Datenbits, die mehrdimensionale Daten bilden, freigibt, wie in Fig.3 und 7a gezeigt, ansprechend auf eine Zugriffsanforderung, und
b) Vorsehen einer mehrdimensionalen Datenauswahleinrichtung beispielsweise in einer DRAM-Anordnung zwischen Bitleitungen und einem Datenbus.
Bei der Auswahl einer Wortleitung werden alle Daten in mit der Wortleitung verbundenen Speicherzellen an den Bitleitungen ausgegeben. Die mehrdimensionale Datenauswahleinrichtung empfängt die ausgegebenen Daten an den Bitleitungen und gibt darin gewünschte Daten ansprechend auf ein Auswahlsignal, das eine oder mehrere Richtungen bezeichnet, aus. Ein oder mehrere Datenbusse können ansprechend auf eine Anforderung zur gleichzeitigen Datenauswahl vorgesehen werden.
Noch eine andere Halbleiter-Speicheranordnung wird mit Bezugnahme auf Fig.9 beschrieben. Die Speicheranordnung ist ausgebildet, um die in Fig.8a bis 8d gezeigte Datenanordnung auszuwählen.
In Fig.9 bezeichnen die Bezugszeichen WLi die i-te Wortleitung, die mit 256 Speicherzellen (MCS) verbunden ist, BL72 und bezeichnen das 72ste Bitleitungspaar, SA&sub7;&sub2; bezeichnet den 72sten Leseverstärker, wobei eine detaillierte Schaltungskonstruktion davon für den 73sten Leseverstärker SA&sub7;&sub3; gezeigt wird, 16 bezeichnet eine mehrdimensionale Datenauswahlschaltung, und 20 bezeichnet einen Datenbus zum Ausgeben von zwei Bytes, d.h. 16 Bits. Die Auswahlschaltung 16 besteht aus 256 Decodern zum Auswählen von Richtungen, es sind jedoch nur der 72ste und 73ste Richtungsdecoder 16D&sub7;&sub2; und 16D&sub7;&sub3; sowie Richtungssteuerleitungen 16a gezeigt. Jeder Richtungsdecoder, beispielsweise 16D&sub7;&sub2;, besteht aus einem X-Decoder XD&sub7;&sub2;, einem Y-Decoder YD&sub7;&sub2; und einem S-Decoder SD&sub7;&sub2;. Jeder Richtungsdecoder empfängt gemeinsam eine interne Segmentadresse C&sub0; und bis C&sub3; und . Die Segmentadresse wird zur Bezeichnung eines internen Teils des Segments, d.h. einem Datenbit im Segment, verwendet. Eine der Richtungssteuerleitungen 16a bringt den entsprechenden Richtungsdecoder XD&sub0; bis XD&sub2;&sub5;&sub5;, YD&sub0; bis YD&sub2;&sub5;&sub5; oder SD&sub0; bis SD&sub2;&sub5;&sub5; in einen aktiven Zustand. Wie in Fig.8a gezeigt, gibt der 72ste Leseverstärker SA&sub7;&sub2; ein Datenbit des neunten Bits in der Richtung X (X = 8) in der fünften Reihe in der Richtung Y (Y = 4) aus. Der 73ste Leseverstärker SA&sub7;&sub3; gibt das zehnte Bit in der Richtung X (X = 9) in Y = 4 aus. Wenn die interne Segmentadresse C&sub3; und bis C&sub0; und Y = 4 anzeigt, und der X-Decoder XD&sub7;&sub2; mit Energie versorgt wird, werden die Daten des Leseverstärkers SA&sub7;&sub2; zu einem Datenbuspaar DB8 und durch den X-Richtungsdecoder XD&sub7;&sub2; ausgegeben. Ähnlich werden die Daten des Leseverstärkers SA&sub7;&sub3; zu einem Datenbuspaar DB9 und durch den X-Richtungsdecoder XD&sub7;&sub3; ausgegeben. Folglich werden das 64ste bis 79ste Datenbit gleichzeitig zum Datenbus 20 ausgegeben, wie in Fig.8b gezeigt. Alternativ dazu gibt der 72ste Leseverstärker SA&sub7;&sub2; ein Datenbit des fünften Bits in der Richtung Y (Y = 4) in der neunten Reihe in der Richtung X (X = 8) aus. Wenn die interne Segmentadresse C&sub3; und bis C&sub0; und acht ist (X = 8), und der Y-Decoder YD&sub7;&sub2; mit Energie versorgt wird, werden die Daten des Leseverstärkers SA&sub7;&sub2; zu einem Datenbuspaar DB4 und durch den Y-Decoder YD&sub7;&sub2; ausgegeben. Wenn die interne Segmentadresse C&sub3; und bis C&sub0; und hingegen neun ist (X = 9), und der Y-Decoder YD&sub7;&sub3; mit Energie versorgt wird, werden die Daten des Leseverstärkers SA&sub7;&sub3; zum Datenbuspaar DB4 und durch den Y-Decoder YD&sub7;&sub3; ausgegeben. Ähnlich können die 16 Datenbits in der Richtung Y gleichzeitig ausgegeben werden, wie in Fig.8c dargestellt.
Die obige Datenauswahl kann bei der Auswahl in der Ebene (Richtung) S mit 4 x 4 Bits verwendet werden, wie in Fig.8d gezeigt. Mit anderen Worten sind der Richtungsdecoder 16D&sub7;&sub2;, der aus den X-, Y- und S-Decodern XD&sub7;&sub2;, YD&sub7;&sub2; und SD&sub7;&sub2; besteht, die Richtungssteuerleitungen 16a und der Datenbus 20 verbunden, um 16 Datenbits in einer beliebigen Richtung, d.h. Richtung X, Richtung Y oder Ebene S, auszugeben.
In Fig.9 muß der Richtungsdecoder, beispielsweise 16D&sub7;&sub2;, der aus drei Decodern XD&sub7;&sub2;, YD&sub7;&sub2; und SD&sub7;&sub2; besteht, für jeden Leseverstärker vorgesehen werden. Folglich muß die Distanz vergrößert werden, was zu einer niedrigen Integration der Halbleiteranordnung führt.
Die in Fig.10 gezeigt Schaltung soll diese Probleme lösen.
In Fig.10 sind eine Vordecoderschaltung 18, die aus einem X-Vordecoder 18x, einem Y-Vordecoder 18y und einem S-Vordecoder 18s besteht, X-Auswahlleitungen 30x, Y-Auswahlleitungen 30y, S-Auswahlleitungen 30s und Transfergatter 72x, 72y, 72s, 73x, 73y und 73s zwischen den Leseverstärkern SA&sub7;&sub2; und SA&sub7;&sub3; und dem Datenbus 20 vorgesehen. Einer der Vordecoder 18x, 18y und 18s wird durch eines der Richtungssteuersignale SX, SY und SS in einen aktiven Zustand versetzt. Der mit Energie versorgte Vordecoder gibt ein Hochpegel-Signal zu einer Leitung in den Auswahlleitungen 30x, 30y und 30s ansprechend auf die interne Segmentadresse C&sub3; und bis C&sub0; und aus, und versorgt das mit der Leitung verbundene Transfergatter mit Energie, wobei die Daten des Leseverstärkers zum Datenbus 20 ausgegeben werden. Ein Ausgang "0" des X-Vordecoders 18x wählt ein 0tes Segment aus. Die Daten des 0ten Segments in der Richtung X werden von den Leseverstärkern SA&sub0; bis SA&sub1;&sub5; (nicht gezeigt) ausgegeben. Transfergatter 00x bis 15x (nicht dargestellt) führen die Daten von den Leseverstärkern SA&sub0; bis SA&sub1;&sub5; zu den Datenbuspaaren DB0 und bis DBF und .
Wenn der X-Vordecoder 18x durch das Richtungssteuersignal SX mit Energie versorgt wird, und die interne Segmentadresse C&sub3; und bis C&sub0; und vier ("0100") ist, stellt der X-Vordecoder 18x mehr im einzelnen einen fünften Ausgang ("4") auf einen Hochpegel, wie in Fig.10 gezeigt. Das Transfergatter 72x wird EIN geschaltet, wobei die Daten des Leseverstärkers SA&sub7;&sub2; zum Datenbuspaar DB8 und geführt werden. Alternativ dazu wird der Y-Vordecoder 18y mit Energie versorgt, und die interne Segmentadresse C&sub3; und bis C&sub0; und ist acht ("1000"), und der Y-Vordecoder 18y gibt die Daten des Leseverstärkers SA&sub7;&sub2; zum Datenbuspaar DB4 und durch das Transfergatter 72y aus.
Die Beziehung zwischen den X-Auswahlleitungen 30x der mit Hexadezimalzahlen bezeichneten Leitungen "0" bis "F" (sechzehn), dem Datenbus 20, der aus ebenfalls mit Hexadezimalzahlen bezeichneten 16 Datenbuspaaren "0" und " " bis "F" und " " besteht, und den Leseverstärkern SA&sub0; bis SA&sub2;&sub5;&sub5; ist wie in Tabelle 1 gezeigt definiert. In Tabelle 1 entspricht das Segment den X-Auswahlleitungen 30x, da jede Zeile ein Segment von 16 Bits bezeichnet. Die obige Beziehung ist auch in Fig.11a und 11d dargestellt. In Fig.11a bezeichnet das Bezugszeichen B die interne Segmentadresse C&sub3; und bis C&sub0; und . Tabelle 1 SEGMENT DATENBUSPAAR/LESEVERSTÄRKER
Die Beziehung zwischen den Y-Auswahlleitungen 30y, dem Datenbus 20 und den Leseverstärkern ist ebenfalls wie in Tabelle 2 sowie Fig.11b und 11d gezeigt. Tabelle 2 SEGMENT DATENBUSPAAR/LESEVERSTÄRKER
Ähnlich ist die Beziehung zwischen den S-Auswahlleitungen 30s, dem Datenbus 20 und den Leseverstärkern wie in den Tabellen 3-1 bis 3-4 als typische Beispiele sowie Fig.11c und 11d gezeigt. Tabelle 3-1 SEGMENT = 0 DATENBUSPAAR LESEVERSTÄRKER Tabelle 3-2 SEGMENT = 3 DATENBUSPAAR LESEVERSTÄRKER Tabelle 3-3 SEGMENT = "C" DATENBUSPAAR LESEVERSTÄRKER Tabelle 3-4 SEGMENT = "F" DATENBUSPAAR LESEVERSTÄRKER
Fig.12 ist ein Blockbild der in Fig.10 gezeigten Speicheranordnung. Die Speicheranordnung umfaßt das Speicherzellen-Array 10 mit 256 Bitleitungen x 1024 Wortleitungen, den Reihendecoder 11, die Leseverstärkerschaltung 13, die aus 1024 Leseverstärkern besteht, die Vordecoderschaltung 18b, die aus dem X-Vordecoder 18x, dem Y-Vordecoder 18y und dem S--Vordecoder 18s besteht, eine mehrdimensionale Auswahlschaltung 19, welche die Transfergatter enthält, und die X- Auswahlleitungen 30x, die Y-Auswahlleitungen 30y und die S-Auswahlleitungen 30s sowie den Datenbus 20. Die Speicheranordnung umfaßt auch eine Verriegelungsschaltung 22, die ausgewählte 16 Datenbits hält.
Die Speicheranordnung enthält ferner einen Vordecoder 18a. Hier sind 1024 Datenbits in den Speicherzellen, die mit der Wortleitung WL verbunden sind, in vier Datenblöcke geteilt, die jeweils aus 16 x 16 Datenbits bestehen. Der Vordecoder 18a wählt ein Datensegment (einen Block) ansprechend auf zwei Bits B&sub1; und B&sub0; einer Segmentbezeichnungsadresse aus, und gibt das ausgewählte Datensegment an eine entsprechende Leseverstärkergruppe, die aus 256 Leseverstärkern besteht, der Leseverstärkerschaltung 13 aus. Dann werden 256 in der entsprechenden Leseverstärkergruppe gelesene Datenbits zur mehrdimensionalen Auswahlschaltung 19 ausgegeben.
Die Beziehung zwischen der Segmentbezeichnungs(auswahl)adresse B&sub1; und B&sub0; und der internen Segmentadresse C&sub3; und bis C&sub0; und ist, daß die Segmentbezeichnungsadresse ein Datensegment (eine Grenze) bezeichnet, und die interne Segmentadresse Datenbits im bezeichneten Datensegment bezeichnet. Die Adressen bilden eine Segmentadresse.
Verglichen mit der in Fig.9 gezeigten Speicheranordnung kann die Anzahl von Decodern in der in Fig.10 dargestellten Speicheranordnung stark reduziert werden. Wenn beispielsweise die Anzahl der Leseverstärker 256 beträgt, sind in Fig.9 768 Decoder erforderlich, in Fig.10 jedoch drei Decoder.
Mit Bezugnahme auf Fig.13a und 13b wird eine spezifische Schaltung der Halbleiter-Speicheranordnung vom gefalteten Typ und mit den Vordecodern 18a und 18b beschrieben.
In Fig.13a und 13b ermöglicht die Speicheranordnung die Auswahl von drei Richtungen X, Y und S sowie die gleichzeitige Ausgabe von sechzehn Datenbits. Der Datenbus 20 enthält 16 Datenbuspaare DB0 und bis DBF und . Der Vordecoder 18b ist zur gemeinsamen Verwendung aller Auswahlrichtungen vorgesehen. Eine exklusive Auswahlschaltung 38 enthält 16 Leitungen. Zur Richtungsauswahl sind vorgesehen: eine Richtungsauswahl-Gatterschaltung 34, die aus 256 Auswahlgattergruppen besteht, wobei jede Gruppe X-, Y- und S-Auswahlgatter, beispielsweise 72Sx, 72Sy und 72Ss, enthält, und die Transfergatterschaltung 36, die aus 256 Transfergattergruppen besteht, wobei jede Gruppe X-, Y- und S-Transfergatter, beispielsweise 72x, 72y und 72s, enthält, ähnlich jenen in Fig.9 und 10. Jedes Auswahlgatter, beispielsweise 72Sx, wird durch ein NOR-Gatter gebildet. Die 256 x 4 = 1024 Bitleitungen sind einzeln zu viert angeordnet und mit der Leseverstärkerschaltung 13 verbunden. Das 0te Segment mit 16 Bits enthält Daten für die 0te, vierte, achte, ..., 60ste Bitleitung. Das 1. (erste) Segment enthält Daten an der 64sten, 68sten, 72sten, ..., 124sten Bitleitung. Vier Gruppen mit 16 x 16 Datenbits sind, wie in Fig.8d gezeigt, mit einer Wortleitung verbunden. Die Leseverstärkerschaltung 13 enthält 1024 Leseverstärker SA0A, SA0B, SA0C, SA0D, ..., SA72A, SA72B, SA72C, SA72D, ..., SA255A, SA255B, SA255C, SA255D, die in vier Gruppen mit den Suffixen A, B, C und D geteilt sind.
Der Vordecoder 18a und die Bit-Auswahlgatter, beispielsweise 72BA bis 72BD, wählen ein Datensegment mit 16 x 16 = 256 Datenbits aus der entsprechenden Leseverstärkergruppe aus, und geben die Daten an ein Leitungspaar aus. Demgemäß kann durch das Speichern von Datenbits in jedem Segment an der Wortleitung in den Speicherzellen, die mit den einzeln in vier Bitleitungspaaren angeordneten Bitleitungspaaren verbunden sind, ein Datensegment mit 256 Datenbits gleichzeitig an der Wortleitung ausgelesen werden. Wenn die Segmentbezeichnungsadresse B&sub1; und B&sub0; "00" ist, werden die Auswahlgatter 72BA, 73BA und 74BA in Fig.13a EIN geschaltet, wobei die Daten von den Leseverstärkern SA72A, SA73A und SA74A zu den Leitungen L72, L73 und L74 ausgegeben werden. Die Daten für den Leseverstärker SA72A sind die Daten des vierten Segments und achten Bits. Wenn die interne Segmentadresse C&sub3; und bis C&sub0; und vier ("0100") ist, gibt der Vordecoder 18b ein Niederpegel-Signal an einem Ausgang aus. Wenn das X-Richtungsauswahlsignal SX ein Niederpegel ist, werden die Daten an den Leitungen L72 zum Datenbuspaar DB8 und durch das Transfergatter 72x ausgegeben.
Durch die Konstruktion der Schaltung, wie in Fig.13a und 13b gezeigt, können die Auswahlschaltungen, beispielsweise 72BA, 72Sx und 72x, in einem Abstand zwischen den benachbarten Bitleitungen ohne Vergrößerung des Abstands vorgesehen werden. Andererseits wird durch die Zunahme der Bitleitungen ein Raum im Speicherzellen-Array erhalten, und in diesem Raum können Schaltungen für andere Gruppen vorgesehen werden, und Daten von den Schaltungen können durch den Vordecoder 18a ausgewählt werden. Folglich kann die Integration der Speicheranordnung insgesamt stark verbessert werden. Anstelle der Bit-Auswahlgatter, beispielsweise 72BA und 72BD, können Verriegelungsschaltungen vorgesehen werden. Der Vordecoder 18a wählt die Daten aus den Verriegelungsschaltungen aus. Die in Fig.13a und 13b dargestellte Anordnung ist für die Auswahl in der Richtung X optimiert, die Anordnung kann jedoch modifiziert werden, um die Auswahl in der Richtung Y oder der Ebene S zu optimieren. In der in Fig.13a und 13b gezeigten Schaltung werden die Schaltungen bei einem niederen Freigabepegel betrieben, können jedoch modifiziert werden, um bei einem hohen Freigabepegel zu arbeiten.
Tabelle 4 zeigt ein Array der Leseverstärkergruppe, bestehend aus 16 x 16 = 256 Datenbits, die durch die Datensegmentbezeichnungsadresse B&sub1; und B&sub0; ausgewählt wird. Tabelle 4 ist ähnlich Fig.11d. Tabelle 4
Tabelle 4 zeigt die Beziehung zwischen der Bit-Anordnung im Logikraum und die Anordnung des Leseverstärkers der tatsächlichen Speicheranordnung, wenn die zweidimensionalen Daten mit 16 x 16 Bits im Logikraum angeordnet sind.
Tabelle 5-1 bis 5-3 zeigen die Beziehungen zwischen den Ausgängen , , ..., vom Vordecoder 18b, in Fig.13a dargestellt, und die Nummer 0: , 1: , ..., F: der Datenbusse 20, in Fig.13b dargestellt, denen die Daten von den Leseverstärkern zugeführt werden. In den Tabellen 5-1 bis 5-3 bezeichnet das linke Zeichen die Nummer des Ausgangs vom Vordecoder und das rechte Zeichen die Nummer des Datenbusses. Beispielsweise gibt 2/7 an, daß der Ausgang vom Vordecoder ist, und die Nummer des Datenbusses 7: ist. Tabelle 5-1 Tabelle 5-2 Tabelle 5-3
Mit erneuter Bezugnahme auf Fig.11a bis 11c sind gleichzeitig lesbare Datenbits gezeigt, wenn die X-, Y- und S-Richtungszugriffe für die Datensegmente mit 16 x 16 Bits durchgeführt werden. In den Zeichnungen stellen die Pfeile AA, BB und CC die Richtungen dar, in welche die Adresse B geht. Die Adresse B wird durch das obige Auswahlsignal C&sub3; bis C&sub0; ausgewählt.
Fig.14 zeigt eine 512 x 512 Bitmap-Logikebene, in welcher in der Richtung X 32 Segmente, die jeweils aus 16 x 16 Datenbits bestehen, angeordnet sind. Es sind auch 32 Segmente, von denen jedes aus 16 x 16 Datenbits besteht, in der Richtung Y angeordnet. Vier aufeinanderfolgende Segmente in der Richtung X werden "Reihengrenze" genannt. Gemäß dieser Definition der Reihengrenze besteht die 512 x 512 Bitmap- Logikebene aus acht Reihengrenzen in der Richtung X und 32 Segmenten in der Richtung Y.
Mit erneuter Bezugnahme auf Fig.12 werden, da 1024 Speicherzellen mit einer einzigen Wortleitung verbunden sind, sechzehn (16) Reihengrenzen in der Richtung X vorgesehen, jedoch nur 16 Segmente in der Richtung Y vorgesehen, da es 256 Wortleitungen gibt. Die Wortadresse bezeichnet die Reihengrenze. Die Segmentbezeichnungsadresse B&sub1; und B&sub0; bezeichnet ein Segment in der Reihengrenze. Zur Bezeichnung dieser Adresse in der Bitmap-Logikebene wird, wie in Fig.14 gezeigt, die folgende Adresse verwendet:
{RA&sub7; ... RA&sub0;, B&sub1;, B&sub0;, C&sub3; ... C&sub0;}
Auf der in Fig.14 dargestellten Bitmap-Logikebene ist die Richtung, in welche die obige Adresse, ausgedrückt durch binärcodierte Daten, geht, in Fig.15a bis 15c gezeigt. Diese Richtung in Fig.15b stimmt beispielsweise mit einer Raster- Scan-Richtung einer CRT-Anzeige überein, und wird so vorzugsweise bei einer CRT-Anzeige verwendet. Die Richtungen in Fig.15a und 15c unterschieden sich jedoch von der Raster- Scan-Richtung. Die Richtung in Fig.15a verläuft nämlich im Zickzack, und die Richtung in Fig.15c verläuft komplex im Zickzack. Auch wenn die Richtung in Fig.15a mit einer Scan- Richtung übereinstimmt, stimmen daher die Richtungen in Fig.15b und 15c nicht mit dieser Scan-Richtung überein. Insbesondere ist der Adressierungsprozeß in Fig.15c sehr komplex.
Die obige Adressierungskomplexität kann auch in anderen Anwendungen auftreten, beispielsweise wenn eine Adressierung eine Software-Verarbeitung, Firmware-Verarbeitung und Hardware-Verarbeitung anstelle eines Raster-Scannens erforderlich ist.
Mit Bezugnahme auf Fig.16 muß, wenn ein durch Xa und Ya bezeichneter Punkt P ein zu bearbeitendes Bit ist, und eine den Punkt P enthaltende Datenauswahl in der Richtung X, Y oder S durchgeführt werden sollte, die Adresse: RA&sub7; ... RA&sub0;, B&sub1;, B&sub0;, C&sub3; ... Co außerhalb des Halbleiter-Anordnungschips ansprechend auf die Richtungsauswahl berechnet werden. Dies ist mühevoll oder erfordert eine komplexe Schaltung.
Die vorliegende Erfindung soll das obige Problem hinsichtlich der Nicht-Linearität des Adressierungsprozesses auf Grund der mehrdimensionalen Datenauswahl lösen, indem eine einfache Schaltung im Halbleiter-Speicheranordnungschip vorgesehen wird.
Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird mit Bezugnahme auf Fig.17 beschrieben.
In Fig.17 enthält eine Halbleiter-Speicheranordnung eine Adressen-Scrambler-Schaltung 50 zusätzlich zum Speicherzellen-Array 10, dem Reihendecoder 11, der Leseverstärkerschaltung 13, den Vordecodern 18a und 18b, der mehrdimensionalen Auswahlschaltung 19, dem Datenbus 20 und der Verriegelungsschaltung 22.
Die Adressen-Scrambler-Schaltung 50, die Vordecoder 18a und 18b sowie die Auswahlschaltung 19 sind in einem Speicherchip zusammen mit dem Speicherzellen-Array 10, dem Reihendecoder 11 und der Leseverstärkerschaltung 13 gebildet.
Die Adressen-Scrambler-Schaltung 50 empfängt eine externe Adresse, die aus einer externen Spaltenadresse X&sub8; bis X&sub0; und einer externen Reihenadresse Y&sub8; bis Y&sub0; besteht, und gibt eine interne Richtungsadresse, die aus der Reihenadresse RA&sub7; bis RA&sub0; besteht, die Segmentbezeichnungsadresse B&sub0; und B&sub1; sowie die interne Segmentadresse C&sub3; und C&sub0; aus. Die Gesamtanzahl der Bits der externen Adresse beträgt 18, und die Gesamtanzahl der Bits der internen Richtungsadresse beträgt 14. Ein Adressenkonvertierungsprozeß der externen Adresse in die interne Richtungsadresse ist in Tabellen 6-1 und 6-2 gezeigt. Tabelle 6-1 X-ZUGRIFF Y-ZUGRIFF S-ZUGRIFF
wobei * beliebig bedeutet. Tabelle 6-2 X-ZUGRIFF Y-ZUGRIFF S-ZUGRIFF
Gemäß der Adressen-Scrambler(Konvertierungs)-Regel, wie in Tabellen 6-1 und 6-2 gezeigt, kann eine kontinuierliche 16 Datenbit-Auswahl eines Scannens vom Raster-Typ an allen X-, Y- und S-Richtungszugriffen durchgeführt werden, wie in Fig.18a bis 18c dargestellt. In Fig.18a bis 18c bezeichnen Pfeile Daten-Scanrichtungen. Da eine Reihendatengrenze in den Speicherzellen, die mit einer Wortleitung des in Fig.17 gezeigten Zellen-Arrays 10 verbunden sind, gespeichert wird, und acht Reihengrenzen in der Richtung X der in Fig.14 dargestellten Bitmap-Logikebene angeordnet sind, wird die Adressen-Scrambler-Regel an jeder achten Wortleitung definiert. Demgemäß werden, wie in Tabelle 6-1 dargestellt, die oberen fünf Bits Y&sub8; bis Y&sub4; der externen Reihenadresse Y&sub8; bis Y&sub0; als interne Reihenadresse RA&sub7; bis RA&sub3; ausgegeben, und die verbleibenden vier Bits Y&sub3; bis Y&sub0; werden für die Datenbitauswahl verwendet. Im Fall des X-Richtungszugriffs werden die vier Bits Y&sub3; bis Y&sub0; für die Auswahl von 16 Datenbits im Datensegment verwendet. Im Fall des Y-Richtungszugriffs ist keine Adressenkonvertierung notwendig, da die vier Bits Y&sub3; bis Y&sub0; mit dem Daten-Array des Raster-Scannens übereinstimmen. Im Fall des S-Richtungszugriffs werden die beiden Bits Y&sub3; und Y&sub2; für die Auswahl der Daten der S-Ebene im Datensegment verwendet. Demgemäß werden, wie in Tabelle 6-2 gezeigt, die oberen drei Bits X&sub8; bis X&sub6; der externen Spaltenadresse X&sub8; bis X&sub0; als untere drei Bits RA&sub2; bis RA&sub0; der internen Reihenadresse verwendet, da die X-Adresse der acht Reihengrenzen in der Logikebene der Spaltenadresse entspricht. Zwei Bits X&sub5; bis X&sub4; der externen Spaltenadresse werden für die Datensegmentbezeichnungsadresse B&sub1; und B&sub0; in der Reihengrenze verwendet. Im Fall des Y-Richtungszugriffs werden die verbleibenden vier Bits X&sub3; bis X&sub0; zur Auswahl von 16 Datenbits im Datensegment verwendet. Im Fall des S-Richtungszugriffs werden die beiden Bits X&sub2; und X&sub3; zur Datenauswahl in der S-Ebene im Datensegment verwendet. Im Fall des X-Richtungszugriffs ist die Adressenkonvertierung nicht notwendig.
Fig.19 zeigt ein spezifisches Schaltbild der in Fig.17 gezeigten Adressen-Scrambler-Schaltung 50 in Übereinstimmung mit der Adressen-Scrambler-Regel, die oben mit Bezugnahme auf Tabellen 6-1 und 6-2 diskutiert wurde. Die in Fig.19 dargestellte Adressen-Scrambler-Schaltung 50 enthält vier AND-Gatter G&sub1; bis G&sub4; zum Konvertieren der externen Reihenadresse Y&sub3; bis Y&sub0; in die interne Segmentadresse C&sub3; bis C&sub0; ansprechend auf das X- und/oder S-Richtungsauswahl(zugriffs)signal SX und/oder SS. Die Adressen-Scrambler-Schaltung 50 enthält OR-Gatter G&sub1;&sub1; und G&sub1;&sub2;, welche die AND-Gatter G&sub1; und G&sub2; ansprechend auf die X- und S-Richtungsauswahlsignale SX und SS freigeben. Die Adressen-Scrambler-Schaltung 50 enthält vier AND-Gatter G&sub5; bis G&sub8; zum Konvertieren der externen Spaltenadresse X&sub3; bis X&sub0; in die interne Segmentadresse C&sub3; bis C&sub0; ansprechend auf das Y-Richtungsauswahlsignal SY. Die Adressen-Scrambler-Schaltung 50 enthält zwei AND-Gatter G&sub9; und G&sub1;&sub0; zum Konvertieren der externen Spaltenadresse X&sub3; und X&sub2; in die interne Segmentadresse C&sub1; und C&sub0;. Die Adressen-Scrambler-Schaltung 50 enthält vier OR- Gatter G&sub1;&sub3; bis G&sub1;&sub6; zum Ausgeben der internen Segmentadresse C&sub3; bis C&sub0;. Die externe Reihenadresse Y&sub8; bis Y&sub4; und die externe Spaltenadresse X&sub8; bis X&sub6; werden wie sie sind als interne Reihenadresse RA&sub7; bis RA&sub0; ausgegeben. Die externe Spaltenadresse X&sub5; und X&sub4; wird auch wie sie ist als Segmentbezeichnungsadresse B&sub1; und B&sub0; ausgegeben.
Die Reihenadresse RA&sub7; bis RA&sub0; und die Segmentbezeichnungsadresse B&sub1; und B&sub0; werden ungeachtet eines Richtungsauswahlsignals ausgegeben. Wenn das X-Richtungsauswahlsignal SX freigegeben wird, wird die externe Reihenadresse Y&sub3; bis Y&sub0; als Datenbitauswahlsignal C&sub3; bis C&sub0; durch die AND-Gatter G&sub1; bis G&sub4; und die OR-Gatter G&sub1;&sub3; bis G&sub1;&sub6; ausgegeben. Die externe Spaltenadresse X&sub3; bis X&sub0; wird nicht verwendet. Wenn das Y-Richtungsauswahlsignal SY freigegeben wird, wird die externe Spaltenadresse X&sub3; bis X&sub0; als interne Segmentadresse C&sub3; bis C&sub0; durch die AND-Gatter G&sub5; bis G&sub8; und die OR-Gatter G&sub1;&sub3; bis G&sub1;&sub6; ausgegeben. Die externe Reihenadresse Y&sub3; bis Y&sub0; wird nicht verwendet. Wenn das S-Richtungsauswahlsignal SS freigegeben wird, wird die externe Reihenadresse Y&sub3; und Y&sub2; als interne Segmentadresse C&sub3; und C&sub2; durch die AND-Gatter G&sub1; und G&sub2; sowie die OR-Gatter G&sub1;&sub3; und G&sub1;&sub4; ausgegeben, und die externe Spaltenadresse X&sub3; und X&sub2; wird als interne Segmentadresse C&sub1; und C&sub0; durch die AND-Gatter G&sub9; und G&sub1;&sub0; sowie die OR-Gatter G&sub1;&sub5; und G&sub1;&sub6; ausgegeben.
Durch die Verwendung der Adressen-Scrambler-Schaltung 50 werden sowohl die mehrdimensionale Datenauswahl als auch die Linearität der Adressierung erfüllt.
Mit Bezugnahme auf Fig.20a und 20c wird die Verwendung der Adressen-Scrambler-Schaltung 50 bei modifzierten Bitmaps beschrieben. Fig.20a zeigt eine Bitmap-Ebene mit 512 Bits in der Richtung X und 512 Bits in der Richtung Y, und entspricht der oben diskutierten, in Fig.14 gezeigten Bitmap- Logikebene. Fig.20b zeigt eine andere Bitmap-Logikebene mit 1024 Bits in der Richtung X und 256 Bits in der Richtung Y. In diesem Fall wird das höchste Bit Y&sub8; der externen Reihenadresse virtuell als höchstes Bit der X-Richtungsadresse behandelt. Folglich werden sowohl die mehrdimensionale Datenauswahl als auch die Linearität der Adressierung erfüllt. Fig.20c zeigt noch eine andere Bitmap-Anordnung, die vier Bitmap-Ebenen in der Richtung Z enthält, die jeweils aus 256 Bits in der Richtung X und 256 Bits in der Richtung Y bestehen. In diesem Fall werden das höchste Bit X&sub8; der X-Richtungsadresse und das höchste Bit Y&sub8; der Y-Richtungsadresse zur Auswahl der Bitmap-Ebenen in der Richtung Z verwendet. Die mehrdimensionale Datenauswahl und die Linearität der Adressierung werden ebenfalls erfüllt.
Wie oben beschrieben, kann ein Speicherchip mit der Adressen-Scrambler-Schaltung 50 darin leicht die externe Adessierung nicht nur bei der festgelegten Bitmap-Ebene, wie in Fig.20a gezeigt, sondern auch bei den modifizierten Bitmap-Logikebenen, wie in Fig.20b und 20c dargestellt, bezeichnen, wobei die Linearität der Adressierung während der mehrdimensionalen Datenauswahl aufrechterhalten wird. Folglich wird eine mühevolle und komplexe Adressierung durch Programmierer außerordentlich erleichtert. Außerdem kann die Richtungsauswahlschaltung vereinfacht werden, insbesondere bei einer mehrdimensionalen Datenauswahl höherer Ordnung, und so können eine Steuerung dafür vereinfacht und die Geschwindigkeit davon erhöht werden. Die Adressen-Scrambler- Schaltung per se ist sehr einfach, wie in Fig.19 gezeigt.
In bezug auf die Konstruktion der Adressen-Scrambler- Schaltung 50 kann, wenn eine interne Adresse A allgemein ausgedrückt wird als:
A = (al, al-1, ..., a&sub1;, a&sub0;) ...(1);
eine externe Adresse B ausgedrückt wird als:
B = (bm, bm-1, ..., b&sub1;, b&sub0;), ...(2);
und ein Richtungsauswahlsignal V ausgedrückt wird als:
V = (vn, vn-1, ..., v&sub1;, v&sub0;) ...(3);
eine interne Adresse ai durch die folgende algebraische (operationale) Boolesche Gleichung ausgedrückt werden:
ai = f(bm, bm-1, ..., b&sub1;, b&sub0;, vn, vn-1, ..., v&sub1;, v&sub0;)
...(4),
wobei f eine algebraische Boolesche Funktion mit m x n Parametern bezeichnet.
Beispielsweise können unter erneuter Bezugnahme auf die obigen Tabellen 6-1 und 6-2 die Datenbits C&sub3; der internen Segmentadresse wie folgt ausgedrückt werden:
C&sub3; = (x + s)Y&sub3; + yX&sub3; ...(5),
wobei
A = (RA&sub7;, ..., RA&sub0;, B&sub0;, B&sub1;, C&sub3;, ..., C&sub0;) ...(6),
B = (Y&sub8;, ..., Y&sub0;, X&sub8;, ..., X&sub0;) ...(7),
V = (x, y, s) ...(8),
und x, y und s die X-, Y- und S-Richtungsauswahlsignale angegeben.
Die Adressen-Scrambler-Schaltung gemäß der vorliegenden Erfindung kann bei einer erweiterten Richtungsdaten-Zugriffs(Auswahl)schaltung verwendet werden, wobei die Linearität der externen Adressierung aufrechterhalten wird.
In der obigen Beschreibung wurden gefaltete DRAM-Anordnungen diskutiert, das Konzept der vorliegenden Erfindung kann jedoch leicht bei anderen Typen von Speicheranordnungen verwendet werden, wie einer statischen RAM-Anordnung und einer ROM-Anordnung für einen Nurlese-Betrieb. Außerdem wurde in der obigen Diskussion hauptsächlich ein Lesebetrieb diskutiert, ein Schreibbetrieb kann jedoch selbstverständlich durch das Vorsehen eines Eingabepuffers oder eines Eingabe- und Ausgabepuffers erzielt werden.
Viele stark unterschiedliche Ausführungsformen der vorliegenden Erfindung können konstruiert werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Es ist klar, daß die vorliegende Erfindung nicht auf die in dieser Beschreibung angegebenen spezifischen Ausführungsformen beschränkt ist, außer wie in den beigeschlossenen Ansprüchen definiert.
Zusammenfassend bezieht sich die vorliegende Erfindung, wie oben angegeben, auf eine Halbleiter-Speicheranordnung, durch welche eine mehrdimensionale Datenauswahl, insbesondere das Lesen und/oder Schreiben zwei- oder mehrdimensionaler Daten in einem Bitmap-Logikraum, ermöglicht wird. Mehr im einzelnen betrifft sie eine verbesserte Halbleiter-Speicheranordnung mit einem Chip, der eine mehrdimensionale Datenauswahleinrichtung und eine Adressen-Scrambler-Einrichtung, zum Konvertieren einer externen Adresse, die in einer leicht verwendbaren Form ausgedrückt wird, in eine interne Adresse, die von der mehrdimensionalen Datenauswahleinrichtung zu verwenden ist, und einen mit einem Speicherzellen-Array verbundenen Decoder enthält.

Claims

1. Halbleiter-Speicheranordnung, mit:

einer Vielzahl von Wortleitungen (WL);

einer Vielzahl von Bitleitungen (BL);

einem Speicherzellen-Array (10), das eine Vielzahl von Speicherzellen enthält, die operativ mit den genannten Wortleitungen und den genannten Bitleitungen verbunden sind, um einen Logikraum zu bilden;

einem Reihendecoder (11), der operativ mit der genannten Wortleitung verbunden ist, um ansprechend auf eine interne Reihenadresse (RA&sub7; bis RA&sub0;) eine Wortleitung auszuwählen;

einer mehrdirektionalen Datenauswahleinrichtung (18a, 18b, 19), die operativ mit den genannten Bitleitungen verbunden ist, um gleichzeitig einen Datensatz, der eine Vielzahl von Datenbits enthält, von den genannten Speicherzellen zu empfangen, zum gleichzeitigen Auswählen gewünschter Datenbits aus dem genannten Empfangsdatensatz ansprechend auf eine interne Richtungsadresse (V; SX, SY und SS, B&sub1;, B&sub0;, C&sub3; bis C&sub0;); und

eine Adressen-Scrambler-Einrichtung (50), die operativ mit der genannten mehrdirektionalen Datenauswahleinrichtung verbunden ist, zum Empfangen einer externen Adresse (B; X&sub8; bis X&sub0;; Y&sub8; bis Y&sub0;) und eines Richtungssignals (SX, SY, SS) von außerhalb der Halbleiter-Speicheranordnung, wobei die genannte externe Adresse eine Adressierungslinearität ungeachtet einer in der genannten mehrdidirektionalen Datenauswahleinrichtung erfolgten Auswahl aufweist, und zum Konvertieren der genannten empfangenen externen Adresse in die genannte interne Richtungsadresse, wobei die genannte interne Richtungsadresse eine interne Segmentadresse (C&sub3;, ..., C&sub0;) enthält, die eine Adressenbeziehung zwischen den Datenbits innerhalb des empfangenen Datensatzes in Abhängigkeit vom genannten Richtungssignal (SX, SY, SS) definiert, um die genannten gewünschten Datenbits auszuwählen.

2. Halbleiter-Speicheranordnung nach Anspruch 1, bei welcher die genannten Adressen-Scrambler-Einrichtung (50) auch mit dem genannten Reihendecoder (11) verbunden ist, und betreibbar ist, um die genannte empfangene externe Adresse in die genannte interne Reihenadresse (RA&sub7;, ...) sowie in die genannte interne Richtungsadresse zu konvertieren.

3. Halbleiter-Speicheranordnung nach Anspruch 1 oder 2, bei welcher die genannte Adressenkonvertierung in der genannten Adressen-Scrambler-Einrichtung (50) allgemein durch die folgende Formel definiert ist:

A = f(B, V),

worin

A die genannte interne Richtungsadresse ist, wobei

A = (al, al-1, ..., a&sub1;, a&sub0;),

B die genannte externe Adresse ist, wobei

B = (bm, bm-1, ..., b&sub1;, b&sub0;),

V das genannte Richtungsauswahlsignal ist, wobei

V = (vn, vn-1, ..., v&sub1;, v&sub0;), und

f eine Boolesche Operationsfunktion mit m x n Parametern ist.

4. Halbleiter-Speicheranordnung nach Anspruch 3, bei welcher die genannte externe Adresse zweidimensionale Adressenparameter (X&sub8; bis X&sub0; und Y&sub8; bis Y&sub0;) ungeachtet einer in der genannten mehrdirektionalen Datenauswahleinrichtung erfolgten Auswahl umfaßt.

5. Halbleiter-Speicheranordnung nach Anspruch 4, bei welcher der genannte Logikraum zumindest eine Bitmap-Logikebene, die für ein Raster-Scannen einer Anzeige angepaßt werden kann, umfaßt,

wobei die genannte externe Adresse ansprechend auf das genannte Raster-Scannen definiert wird, und

die genannte Adressen-Scrambler-Einrichtung die genannte externe Adresse in die genannte interne Richtungsadresse, die für das genannte Raster-Scannen bei jeder mehrdirektionalen Datenauswahl angepaßt werden kann, konvertiert.

6. Halbleiter-Speicheranordnung nach einem der vorhergehenden Ansprüche, bei welcher eine Vielzahl von Grenzen in zumindest einer Richtung des genannten Logikraums definiert ist, wobei jede Grenze eine Vielzahl von Segmenten definiert, von welchen Segmenten jedes eine Vielzahl gleichzeitig auswählbarer Datenbits umfaßt,

die genannten Speicherzellen mit den genannten Wortleitungen verbunden sind, um eine Datengrenze auszuwählen, wenn eine gewünschte Wortleitung und eine Bitleitung mit Energie versorgt werden, und

Leseverstärker operativ mit den genannten Bitleitungen verbunden sind, um gleichzeitig die genannte Datengrenze zu empfangen.

7. Halbleiter-Speicheranordnung nach Anspruch 6, bei welcher die genannte interne Richtungsadresse die genannte interne Reihenadresse, eine Segmentbezeichnungsadresse (B&sub1;, B&sub0;), die genannte interne Richtungsadresse (SX, SY und SS) und die genannte interne Segmentadresse (C&sub3; bis C&sub0;) umfaßt, und

die genannte mehrdirektionale Datenauswahleinrichtung umfaßt: einen ersten Vordecoder (18a), der operativ mit den genannten Bitleitungen verbunden ist, um die genannte Datengrenze zu empfangen, und um ein Datensegment der genannten Datengrenze ansprechend auf die Segmentbezeichnungsadresse (B&sub1;, B&sub0;) auszuwählen, eine mehrdirektonale Auswahlschaltung (19), die operativ mit den genannten Leseverstärkern verbunden ist, um das genannte ausgewählte Datensegment zu empfangen, einen zweiten Vordecoder (18b), der operativ mit der genannten mehrdirektionalen Auswahlschaltung (19) verbunden ist, um Daten von der genannten mehrdirektionalen Auswahlschaltung ansprechend auf die interne Richtungsadresse (SX, SY, SS) und die interne Segmentadresse (C&sub3; bis C&sub0;) auszugeben.

8. Halbleiter-Speicheranordnung nach Anspruch 7, bei welcher die genannte externe Adresse zweidimensionale Adressenparameter (X&sub8; bis X&sub0; und Y&sub8; bis Y&sub0;) ungeachtet einer in der genannten mehrdirektionalen Datenauswahleinrichtung erfolgten Auswahl umfaßt.

9. Halbleiter-Speicheranordnung nach Anspruch 8, bei welcher der genannte Logikraum zumindest eine Bitmap-Logikebene, die für ein Raster-Scannen einer Anzeige angepaßt werden kann, umfaßt,

10. Halbleiter-Speicheranordnung nach einem der vorhergehenden Ansprüche, welche ferner umfaßt: eine Vielzahl von Leseverstärkern (13), die operativ zwischen den genannten Bitleitungen und der genannten mehrdirektionalen Datenauswahleinrichtung angeschlossen sind, um gleichzeitig den Datensatz von den genannten Speicherzellen durch die genannten Bitleitungen zu empfangen, um den genannten Empfangsdatensatz zu lesen, und den Lesedatensatz zur genannten mehrdirektionalen Datenauswahleinrichtung auszugeben.