DE3885594T2

DE3885594T2 - Speicherprüfgerät.

Info

Publication number: DE3885594T2
Application number: DE88121730T
Authority: DE
Inventors: Kenichi Fujisaki
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1987-12-29
Filing date: 1988-12-27
Publication date: 1994-04-21
Anticipated expiration: 2008-12-28
Also published as: EP0322865A3; DE3885594D1; US4958345A; JP2613411B2; EP0322865A2; EP0322865B1; JPH02154399A

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Vorrichtung zum Prüfen von Speichern, die beispielsweise zur Speicherung von Bildern benutzt werden.
Allgemein hat eine Halbleiterspeicherprüfvorrichtung einen Aufbau, wie er in Fig. 1 dargestellt ist. Von einem Adreßanschluß 101 eines Mustergenerators 100 wird ein Adreßsignal an einen geprüften Speicher 200 angelegt, während zu diesem Zeitpunkt von dem Mustergenerator 100 erzeugte Daten von seinem Datenanschluß 102 an den Speicher 200 angelegt und an der spezifizierten Adresse eingeschrieben werden. Dann wird von dem Mustergenerator 100 ein Adreßsignal an den Speicher 200 angelegt, um die gespeicherten Daten aus diesem auszulesen. Die so ausgelesenen Daten und die Datenausgabe von dem Mustergenerator 100, d.h. Erwartungswertdaten, werden von einem Logikkomparator 300 verglichen, damit festgestellt wird, ob der geprüfte Speicher 200 gut ist oder schlecht.
Der Mustergenerator 100 setzt sich aus einem Adreßgenerator 103, einem Datengenerator 104, einem Datenspeicher 105, einem Taktsteuersignalgenerator 106 und einem Ablaufcontroller 107 zusammen. Der Ablaufcontroller 107 steuert den Adreßgenerator 103, den Datengenerator 104 und den Taktsteuersignalgenerator 106. Der Adreßgenerator 103 erzeugt ein Adreßsignal, das an den geprüften Speicher 200 angelegt wird. Der Datengenerator 104 erzeugt durch eine logische Operation Daten zur Eingabe in den Speicher 200, d.h. Schreibdaten, sowie Erwartungswertdaten zur Eingabe in den Logikkomparator 300. Der Datenspeicher 105 erzeugt ebenfalls Daten zur Eingabe in den Speicher 200 und Erwartungswertdaten zur Eingabe in den Logikkomparator 300, die in dem Speicher 105 vorab gespeichert sind.
Der Datengenerator 104 wird zur Erzeugung regulärer Daten und der Datenspeicher 105 zur Erzeugung irregulärer Zufallsdaten verwendet. Ein Multiplexer 108 schaltet zwischen dem Datengenerator 104 und dem Datenspeicher 105 um. Der Taktsteuersignalgenerator 106 erzeugt ein Taktsteuersignal, das an den geprüften Speicher 200 angelegt wird.
Die herkömmliche Halbleiterspeicherprüfvorrichtung, die in Fig. 1 gezeigt ist, kann Bildspeicher, die in letzter Zeit entwickelt wurden, nicht prüfen. Die Bildspeicher sind jeweils mit einem Direktzugriffsport (wahlfreier Zugriffsport) als auch einem seriellen Zugriffsport versehen. Über den Direktzugriffsport wird auf den Speicher direkt zugegriffen. Über den seriellen Zugriffsport wird eine Anfangsadresse eingestellt und dann für den sequentiellen Zugriff auf die jeweiligen Speicheradressen nach Maßgabe eines Takts mit hoher Geschwindigkeit inkrementiert. Eine Vorrichtung zum Prüfen eines solchen Doppelportspeichers ist in der japanischen Patentanmeldung Kokai Nr. 269076/87 "Halbleiterspeicherprüfvorrichtung" vorgeschlagen worden, die am 21. Nov. 1987 offengelegt wurde und der US-A-4 835 774 entspricht.
Es wurden außerdem Bildspeicher vorgeschlagen, die in Pixel-, Ebenen- und Blockbetriebsarten arbeiten (EP-A-0 1 97 412). Im Fall eines Bildspeichers für Farbanzeigen werden eine Gesamtzahl von vier Bits für drei Farbinformationen R, G und B und eine Steuerinformation C als minimale Pixelinformation PIX eingesetzt wie dies in Fig. 2 gezeigt ist. Die Pixelinformation PIX kann manchmal acht Bits lang sein, um die Anzahl der zur Anzeige verfügbaren Farben zu vergrößern. Wie in Fig. 2 gezeigt, wird auf die Pixelinformation PIX einer beliebigen Adresse mittels eines N + 1 Bits langen Adreßsignals (A&sub0; ... AN) zugegriffen, und diese Informationen sind nacheinander in der Tiefenrichtung der Adressen bzw. in der Richtung steigender Adressen in einem Speicher gespeichert. Durch sequentielles oder direktes Auslesen der Adresse in der Richtung ihrer Tiefe, kann die Pixelinformation PIX ausgelesen oder geschrieben werden. Diese Lese/Schreibbetriebsart nennt man Pixelbetriebsart.
In der Ebenenbetriebsart wird lediglich auf eine einzelne Farbinformationszeile im Umfang der gleichen Anzahl von Bits, wie sie die Pixelinformation PIX aufweist, zugegriffen.
Bei der Ebenenbetriebsart kann eine einzelne Farbinformation in Einheiten von vier Bits neu geschrieben oder ausgelesen werden, und ein gewünschter Bereich auf dem Anzeigeschirm kann mit hoher Geschwindigkeit mit der Farbe überschrieben werden. Das Vier-Bit-Signal zur Ausführung eines einmaligen Neuschreibens und Auslesens wird nachfolgend als Ebeneninformation PLN bezeichnet.
In der Blockbetriebsart kann ein Speicherbereich, beispielsweise eine Vier-mal-Vier-Bitebene auf einmal gelesen und geschrieben werden. Diese Betriebsart wird zum Löschen eines begrenzten Bereichs auf dem Anzeigeschirm mit hoher Geschwindigkeit, beispielsweise bei einer Mehrfensteranzeige benutzt.
Da der Doppelportbildspeicher die oben erwähnten verschiedenen Funktionen aufweist, ist es für die Prüfvorrichtung schwierig, die Erwartungswertdaten zum Prüfen dieser Funktionen zu erzeugen. Es ist insbesondere schwierig, die Erwartungswertdaten zu erzeugen, die in der Ebenen- oder Blockbetriebsart zum Auslesen von Daten erforderlich sind, die in der Pixelbetriebsart geschrieben wurden, oder zum Auslesen in der Pixel- oder Blockbetriebsart von Daten, die in der Ebenenbetriebsart geschrieben wurden.
Beim Prüfen eines Speichers, der in der Lage ist, das Schreiben für jedes einzelne Datenbit zu sperren, werden Testdaten in ein ungesperrtes Bit geschrieben, in einem gesperrten Bit jedoch die vorherigen Daten gehalten. Die Erwartungswertdaten werden daher von den vorherigen Daten, den zu schreibenden Daten und den Maskierungsdaten bestimmt, die das zu sperrende Bit festlegen, und folglich ist die Anzahl ihrer Kombinationen sehr groß, was es immer schwieriger macht, die Erwartungswertdaten zu erzeugen.
Beim Prüfen eines Speichers, der eine Logikoperationsfunktion aufweist, ist es nötig, die Erwartungswertdaten abhängig von den von einem Mustergenerator anzulegenden Daten, den in den geprüften Speicher bereits eingeschriebenen Daten und der Art der in dem Speicher ausgeführten Logikoperation zu bestimmen. Auch in diesem Fall ist die Erzeugung der Erwartungswertdaten schwierig.
Eine Speicherprüfvorrichtung gemäß dem Oberbegriff der Ansprüche 1 bzw. 8 ist in dem Dokument US-A-4 835 774 offenbart. Der bei diesem Stand der Technik verwendete Pufferspeicher hat einen von dem Aufbau des geprüften Speichers abhängenden Aufbau. Bei diesem Stand der Technik wird jedoch der Pufferspeicher selbst nicht in verschiedenen Betriebsarten betrieben, vielmehr wird durch zusätzlich zu dem Pufferspeicher vorgesehene Mittel über eine entsprechende Steuerung sichergestellt, daß genau die gleichen Daten an derselben Adresse sowohl des Pufferspeichers als auch des geprüften Speichers gespeichert werden. Wenn beispielsweise der geprüfte Speicher in der Lage ist, einen Schreibvorgang für jedes einzelne Datenbit zu sperren, dann ist ein zusätzliches Maskenregister vorgesehen, das Maskierungsdaten speichert, die mit den Daten identisch sind, die in dem geprüften Speicher zur Einschreibsperrung beliebiger Bits gespeichert sind. Das Maskenregister gibt UND-Glieder frei oder sperrt diese, damit ein Schreibfreigabesignal an die Schreibfreigabeanschlüsse der einzelnen Bits angelegt wird oder nicht.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Speicherprüfvorrichtung zu schaffen, die die Prüfung von Speichern erlaubt, welche eine Vielfalt von Funktionen aufweisen.
Diese Aufgabe wird mit einer Speicherprüfvorrichtung gelöst, wie sie in den Ansprüchen 1 bzw. 8 beansprucht wird.
Die vorstehend beschriebene Speicherprüfvorrichtung ist mit einem Pufferspeicher versehen, der in gleicher Weise arbeitet wie der geprüfte Speicher. Das heißt, wenn der geprüfte Speicher in der Pixel-, Ebenen- oder Blockbetriebsart arbeitet, arbeitet auch der Pufferspeicher in der gleichen Betriebsart wie der geprüfte Speicher, und wenn Daten aus dem geprüften Speicher ausgelesen werden, wird der Pufferspeicher in derselben Betriebsart gelesen.
Daher können die aus dem Pufferspeicher ausgelesenen Daten als Erwartungswertdaten verwendet werden und demgemäß Speicher komplexer Operationen mit einer relativ einfachen Anordnung geprüft werden.
Wenn der Pufferspeicher mit Mitteln zur Durchführung logischer Operationen äquivalent denen, die in den geprüften Speicher eingebaut sind, versehen ist, kann das Beschreiben des Pufferspeichers auf gleiche Weise wie das des geprüften Speichers ausgeführt werden.
Selbst wenn folglich die Operationsfunktion im geprüften Speicher abgearbeitet wird, ist es möglich, in dem Pufferspeicher das Resultat derselben Verarbeitung wie im geprüften Speicher zu speichern.
Selbst wenn also die Operationsfunktion aktiviert wird, können aus dem Pufferspeicher in den einzelnen Betriebsarten ausgelesene Daten als Erwartungswertdaten verwendet werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm zur Erläuterung des Standes der Technik;
Fig. 2 ist ein Diagramm zur Erläuterung des internen Aufbaus eines Bildspeichers;
Fig. 3 ist ein Blockdiagramm zur Erläuterung der allgemeinen Anordnung der vorliegenden Erfindung;
Fig. 4 ist eine gedachte blockartige Darstellung zur Erläuterung eines Beispiels des internen Aufbaus des Pufferspeichers für die Verwendung bei der vorliegenden Erfindung;
Fig. 5 ist ein Verschaltungsdiagramm zur Erläuterung eines Beispiels eines Chipselektors zur Verwendung bei der vorliegenden Erfindung;
Fig. 6 ist ein Verschaltungsdiagramm zur Erläuterung eines Beispiels eines Schreibformatierers zur Verwendung bei der vorliegenden Erfindung;
Fig. 7 ist ein Verschaltungsdiagramm zur Erläuterung eines Beispiels eines Schreibformatierers, der während der Blockbetriebsart arbeitet;
Fig. 8 ist ein Verschaltungsdiagramm zur Erläuterung eines Beispiels eines Leseformatierers zur Verwendung bei der vorliegenden Erfindung;
Fig. 9 ist ein Verschaltungsdiagramm zur Erläuterung eines Beispiels einer Erwartungswertdatenextraktionseinrichtung in der Blockbetriebsart zur Verwendung bei der vorliegenden Erfindung;
Fig. 10 ist ein Blockdiagramm, das ein Ausführungsbeispiel der vorliegenden Erfindung darstellt;
Fig. 11 ist ein Verschaltungsdiagramm zur Erläuterung eines konkreten Schaltungsaufbaus eines Maskenformatierers, der den Hauptteil der vorliegenden Erfindung bildet;
Fig. 12A und 12B sind Diagramme zur Erläuterung der Betriebsweise des in Fig. 11 gezeigten Maskenformatierers in der Pixelbetriebsart;
Fig. 13A und 13B sind Diagramme zur Erläuterung der Arbeitsweise des in Fig. 11 gezeigten Maskenformatierers in der Ebenen- und der Blockbetriebsart;
Fig. 14 ist ein Blockdiagramm, das ein anderes Ausführungsbeispiel der vorliegenden Erfindung darstellt; und
Fig. 15 ist ein Blockdiagramm, das ein anderes Ausführungsbeispiel der vorliegenden Erfindung darstellt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBElSPlELE

Fig. 3 zeigt den allgemeinen Aufbau der vorliegenden Erfindung. In Fig. 3 sind Teile, die solchen von Fig. 1 entsprechen, mit denselben Bezugszahlen bezeichnet.
Der grundlegende Aufbau der vorliegenden Erfindung beruht darauf, daß Erwartungswertdaten zum Anlegen an den Logikkomparator 300 aus einem Pufferspeicher 400 ausgelesen werden. Der Pufferspeicher 400 wird von Speicherchips gebildet, deren Anzahl dem Quadrat, W², der Anzahl von Bits W (d.h. der Datenbreite) der Daten entspricht, die an den einzelnen Adressen in den geprüften Speicher 200 eingeschrieben bzw. aus ihm gelesen werden. Allgemein wird diese erwähnte Anzahl von Bits W so gewählt, daß W = 2m (wobei m eine ganze Zahl größer als 1 ist). Die Speicherchips werden von einem Chipselektor 502 ausgewählt, wodurch ein Lesen und ein Schreiben in der Pixel-, Ebenen- oder Blockbetriebsart äquivalent zu derjenigen ausgeführt werden kann, die bei dem geprüften Speicher 200 verwendet wird. Wenn er von dem Mustergenerator 100 einen Ladebefehl LC erhält, lädt und decodiert ein Betriebsartselektor 503 einen Betriebsartwählcode SC, der auf einem Datenbus D-BUS von dem Mustergenerator 100 zu diesem Zeitpunkt geliefert wird, und gibt ein Pixelbetriebsartsignal PIX, ein Ebenenbetriebsartsignal PLN oder ein Blockbetriebsartsignal BLK ab. Nach Maßgabe dieses Betriebsartsignals werden ein Schreibformatierer 501, der Chipselektor 502 und ein Leseformatierer 504 in die so ausgewählte Betriebsart eingestellt.
Bei diesem Beispiel setzt sich der Pufferspeicher 400 aus W² = 16 (d.h. W = 4 und m = 2) Speicherchips 401 bis 416 zusammen, wie in Fig. 4 dargestellt. Die Speicherchips 401 bis 416 können jeweils ein Speicherchip von beispielsweise 1 x 64K oder 1 x 256K Bits sein, und die Antwortgeschwindigkeit dieses Speicherchips ist ausreichend höher als die Antwortgeschwindigkeit des geprüften Speichers 200. Die Adreßeingangsanschlüsse aller 16 Speicherchips 401 bis 416 sind mit Ausnahme von m Bits, d.h. zwei niederwertigen Bits, gemeinsam mit Adreßeingangsanschlüssen des geprüften Speichers 200 angeschlossen und werden mit einem Adreßsignal beliefert, das mit dem übereinstimmt, das an den geprüften Speicher 200 angelegt wird. Adreßsignale A&sub0; und A&sub1; der niederwertigen zwei Bits in dem Adreßsignal werden an den Chipselektor 502 geliefert, in welchem ein Chipwählsignal erzeugt wird.
Der Chipselektor 502 kann beispielsweise aus zwei Decodern 502B und 502C und vier ODER- Gliedgruppen 502D, 502E, 502F und 502G gebildet werden, wie dies in Fig. 5 gezeigt ist. Die ODER-Gliedgruppen 502D, 502E, 502F und 502G setzen sich jeweils aus vier ODER-Gliedern OR&sub1;, OR&sub2;, OR&sub3; und OR&sub4; zusammen, deren Ausgangsanschlüsse mit den Chipwählanschlüssen CS&sub1; bis CS&sub1;&sub6; der den Pufferspeicher 400 bildenden Speicherchips 401 bis 416 verbunden sind.
Die Betriebsartwählsignale PIX, PLN und BLK von dem Betriebsartselektor 503 werden jeweils als ein H-Logiksignal an Freigabeanschlüsse EN der Decoder 502B und 502C angelegt. Die Decoder 502B und 502C erhalten jeweils an einem Eingangsanschluß die Signale A&sub0; und A&sub1; der niederwertigen zwei Bits des Adreßsignals und, wenn sie an dem Freigabeanschluß EN mit dem H-Logiksignal beliefert werden, liefern sie nacheinander an den Ausgangsanschlüssen Q&sub0;, Q&sub1;, Q&sub2; und Q&sub3; H-Logiksignale entsprechend den Werten der Signale A&sub0; und A&sub1;. Das heißt, in der Pixelbetriebsart erhält der Decoder 502B an seinem Freigabeanschluß EN das H-Logikbetriebsartwählsignal PIX und liefert in diesem Zustand an den Ausgangsanschlüssen Q&sub0; bis Q&sub3; H-Logiksignale entsprechend den Werten der Adreßsignale A&sub0; und A&sub1;. Der Decoder 502B wird nachfolgend als Pixeldecoder bezeichnet. Die H-Logiksignale, die von dem Pixeldecoder 502B ausgegeben werden, werden an die ODER-Gliedgruppen 502D, 502E, 502F bzw. 502G angelegt. In anderen Worten, die ODER-Glieder OR&sub1; bis OR&sub4; jeder der ODER-Gliedgruppen 502D bis 502G sind an einem Eingangsanschluß untereinander verbunden, und die Ausgangsanschlüsse Q&sub0; bis Q&sub3; des Pixeldecoders 502B sind jeweils an die so untereinander verbundenen Eingangsanschlüsse der ODER-Gliedgruppen angeschlossen.
In der Ebenenbetriebsart erhält der Decoder 502C an seinem Freigabeanschluß EN das H-Logikbetriebsartwählsignal PLN von dem Betriebsartselektor 503 und liefert in diesem Zustand nacheinander-an den Ausgangsanschlüssen Q&sub0; bis Q&sub3; H-Logiksignale entsprechend den Werten der Adreßsignale A&sub0; und A&sub1;. Der Decoder 502C wird nachfolgend als Ebenendecoder bezeichnet. Die entsprechenden ODER-Glieder der ODER-Gliedgruppen 502D bis 502G sind an einem anderen Eingangsanschluß untereinander verbunden, und die Ausgangsanschlüsse Q&sub0; bis Q&sub3; des Ebenendecoders 502C sind jeweils an die so untereinander verbundenen Eingangsanschlüsse angeschlossen.
Die ODER-Glieder der ODER-Gliedgruppen 502D bis 502G sind alle an noch einem anderen Eingangsanschluß untereinander verbunden, und in der Blockbetriebsart wird das H-Logikbetriebsartwählsignal BLK von dem Betriebsartselektor 503 an die so untereinander verbundenen Eingangsanschlüsse angelegt.
Bei dieser Anordnung wird der Pixeldecoder 502B in der Pixelbetriebsart freigegeben und liefert H-Logiksignale an den Ausgangsanschlüssen Q&sub0; bis Q&sub3; nach Maßgabe der Werte der Signale A&sub0; und A&sub1; der niederwertigen zwei Bits des Adreßsignals, das an dem Eingangsanschluß anliegt. Es sei angenommen, daß die Adreßsignale A&sub0; und A&sub1; sich schrittweise in der Reihenfolge "0, 0", "1, 0", "0, 1", "1, 1", "0, 0", "1, 0", ... ändern. Wenn die Adreßsignale A&sub0; und A&sub1; "0, 0" sind, liefert der Pixeldecoder 502B an dem Ausgangsanschluß Q&sub0; ein H-Logiksignal und legt es an alle ODER-Glieder OR&sub1; bis OR&sub4; der ODER-Gliedgruppe 502D an, woraufhin diese ODER-Glieder OR&sub1; bis OR&sub4; alle H-Logiksignale ausgeben, durch die die Speicherchips 401 bis 404 ausgewählt werden.
Wenn die Adreßsignale A&sub0; und A&sub1; zu "1, 0" weiterschreiten, liefert der Pixeldecoder 502B ein H-Logiksignal über den Ausgangsanschluß Q&sub1; an die ODER-Glieder OR&sub1; bis OR&sub4; der ODER- Gliedgruppe 502E. Als Folge dessen werden die Speicherchips 405 bis 408 ausgewählt. Wenn die Adreßsignale A&sub0; und A&sub1; "0, 1" werden, legt der Pixeldecoder 502B ein H-Logiksignal über den Ausgangsanschluß Q&sub2; an die ODER-Glieder OR&sub1; bis OR&sub4; der ODER-Gliedgruppe 502F, von der H-Logiksignale an die Chipwählanschlüsse CS der Speicherchips 409 bis 41 2 geliefert werden, um diese auszuwählen. Wenn die Adressensignale zu "1, 1" weiterschalten, legt der Pixeldecoder 502B ein H-Logiksignal über den Ausgangsanschluß Q&sub3; an die ODER-Glieder OR&sub1; bis OR&sub4; der ODER-Gliedgruppe 502G, und folglich werden die Speicherchips 412 bis 416 ausgewählt.
Auf diese Weise wird in der Pixelbetriebsart ein Speicherbereich einer Vier-mal-Vier-Bitebene von Signalen der hochwertigen Bits des Adreßsignals ausgewählt. In dem so ausgewählten Speicherbereich wird eine einzelne Pixelinformation PIX (Fig. 2) durch die Signale A&sub0; und A&sub1; der niederwertigen zwei Bits des Adreßsignals ausgewählt, und Pixelinformation wird in einen Block geschrieben oder aus ihm gelesen.
In der Ebenenbetriebsart werden die Speicherchips 401 bis 416, und zwar jeweils vier in der Richtung der Ebene, ausgewählt, wenn die Signale A&sub0; und A&sub1; der niederwertigen zwei Bits "0, 0", "1, 0", "0, 1", "1, 1", ... durchlaufen. Das heißt, wenn die Signale A&sub0; und A&sub1; "0,0" sind, gibt der Ebenendecoder 502C ein H-Logiksignal an seinem Ausgangsanschluß Q&sub0; ab. Das H- Logiksignal wird an die ersten ODER-Glieder OR&sub1; der ODER-Gliedgruppen 502D, 502E, 502F und 502G angelegt. Als Folge davon liefern die ersten ODER-Glieder OR&sub1; der ODER-Gliedgruppen 502D bis 502G H-Logik-Chipwählsignale an die Chipwählanschlüsse CS der Speicherchips 401, 405, 409 und 413, woraufhin auf diese Speicherchips zugegriffen wird.
Wenn die Signale A&sub0; und A&sub1; zu "1, 0" weitergeschaltet werden, liefert der Ebenendecoder 502C ein H-Logiksignal an seinem Ausgangsanschluß Q&sub1;. Das H-Logiksignal wird an die zweiten ODER-Glieder OR2 der ODER-Gliedgruppen 502D bis 502G angelegt, von denen H-Logik- Chipwählsignale an die Chipwählanschlüsse CS der Speicherchips 402, 406, 410 und 414 angelegt werden, so daß also auf diese Speicherchips zugegriffen wird. Wenn die Signale A&sub0; und A&sub1; zu "0, 1" weitergeschaltet werden, liefert der Ebenendecoder 502C ein H-Logiksignal an seinem Ausgangsanschluß Q&sub2;, das an die dritten ODER-Glieder OR&sub3; der ODER-Gliedgruppen 502D bis 502G angelegt wird, von denen H-Logik-Chipwählsignale an die Chipwählanschlüsse CS der Speicherchips 403, 407, 411 und 41 5 angelegt werden, woraufhin auf diese Speicherchips zugegriffen wird.
Wenn die Signale A&sub0; und A&sub1; zu "1, 1" weitergeschaltet werden, liefert der Ebenendecoder 502C ein H-Logiksignal an seinem Ausgangsanschluß Q&sub3;. Das H-Logiksignal wird über die vierten ODER-Glieder OR&sub4; der ODER-Gliedgruppen 502D bis 502G an die Chipwählanschlüsse CS der Speicherchips 404, 408, 412 und 416 angelegt, woraufhin auf diese Speicherchips zugegriffen wird. In der Ebenenbetriebsart wird also jeweils auf eine Gruppe von vier Chips zugegriffen, d.h. (401,405, 409, 413> , (402, 406, 410,414), (403,407, 411, 415) und (404, 408, 412, 416), und die Ebeneninformation PLN (Fig. 2) kann in Gruppen von 4 Bits geschrieben oder ausgelesen werden.
Wenn von dem Betriebsartselektor 503 das Blockbetriebsartwählsignal BLK geliefert wird, wird dieses H-Logiksignal an alle ODER-Glieder angelegt. In diesem Fall wird auf alle Speicherchips 401 bis 416 auf einmal zugegriffen.
Die Anordnung des Chipselektors 502 und seiner Arbeitsweise zur Betriebsartauswahl ergibt sich aus der obigen Beschreibung.
Als nächstes wird der Schreibformatierer 501 unter Bezugnahme auf Fig. 6 beschrieben, die nur die für die Pixel- und die Ebenenbetriebsart erforderlichen Schaltungsanordnungen zeigt.
Wie im Fall des Chipselektors 502 hat auch der Schreibformatierer 501 vier ODER-Gliedgruppen 501D, 501E, 501F und 501G, an die Daten D&sub0; bis D&sub3; von UND-Gliedgruppen 501A und 501B geliefert werden.
In der Pixelbetriebsart wird die UND-Gliedgruppe 501A von dem Betriebsartsignal PIX gesteuert, um die Daten D&sub0; bis D&sub3; an ODER-Glieder OR&sub1; bis OR&sub3; der ODER-Gliedgruppen 501D bis 501G zu liefern. Das heißt, die UND-Gliedgruppe 501A liefert das Datum D&sub0; an die ersten ODER-Glieder OR&sub1;, das Datum D&sub1; an die zweiten ODER-Glieder OR&sub2;, das Datum D&sub2; an die dritten ODER-Glieder OR&sub3; und das Datum D&sub3; an die vierten ODER-Glieder OR&sub4; der ODER- Gliedgruppen 501D bis 501G. Auf diese Weise werden die Daten D0 bis D3 in die von dem Chipselektor 502 ausgewählten Speicherchips geschrieben. Die Richtung, in der diese Daten geschrieben werden, ist eine Pixelrichtung.
In der Ebenenbetriebsart wird die UND-Gliedgruppe 501B von dem Betriebsartsignal PLN freigegeben und liefert das Datum D&sub0; an die ODER-Glieder OR&sub1; bis OR&sub4; der ersten ODER-Gliedgruppe 5010, das Datum D&sub1; an die ODER-Glieder OR&sub1; bis OR&sub4; der zweiten ODER-Gliedgruppe 501E, das Datum D&sub2; an die ODER-Glieder OR&sub1; bis OR&sub4; der dritten ODER-Gliedgruppe 501 F und das Datum D&sub3; an die ODER-Glieder OR&sub1; bis OR&sub4; der vierten ODER-Gliedgruppe 501G. Auf diese Weise wird irgendeines der einzelnen Farbdaten D&sub0;, D&sub1;, D&sub2; und D&sub3; in einen von dem Chipselektor 502 ausgewählten Satz von Speicherchips geschrieben, d.h. irgendeine der Speicherchipgruppen 401 bis 404, 405 bis 408, 409 bis 412 und 413 bis 416. Die Richtung, in der die obigen Daten geschrieben werden, ist eine Ebenenrichtung.
Der Speicherzugriffsbetrieb in der Pixelbetriebsart und der Ebenenbetriebsart geht aus der obigen Beschreibung hervor. Als nächstes soll die Anordnung des Schreibformatierers 501 für den Betrieb in der Blockbetriebsart beschrieben werden.
Für den Betrieb in der Blockbetriebsart ist der Schreibformatierer 501 gemäß Darstellung in Fig. 7 mit zwei Registern 501L und 501M und vier Multiplexern 501H, 501I, 501J und 501K versehen. In den Registern 501L und 501M sind über den Datenbus D-BUS 4-Bit-Daten voreingestellt. Die Daten D&sub0; bis D&sub3; werden an Steueranschlüsse S der jeweiligen Multiplexer 501H bis 501L angelegt. Wenn das an den Steueranschluß S angelegte Datum ein H-Logiksignal ist, wählt jeder Multiplexer die in dem Register 501L gespeicherten 4-Bit-Daten und gibt sie aus. Wenn das an den Steueranschluß S gelieferte Datum ein L-Logiksignal ist, wählt jeder Multiplexer die in dem Register 501M gespeicherten 4-Bit-Daten und gibt sie aus.
Die 4-Bit-Daten von dem Multiplexer 501H werden an die ODER-Glieder OR&sub1; bis OR2 der ODER-Gliedgruppe 501 D geliefert, von denen sie an Dateneingangsanschlüsse DS&sub1;, DS&sub2;, DS2 und DS4 der Speicherchips 401, 402, 403 und 404 angelegt werden. Dier 4-Bit-Daten von dem Multiplexer 5011 werden an die ODER-Glieder OR&sub1; bis OR&sub4; der ODER-Gliedgruppe 501E angelegt, von denen sie an die Dateneingangsanschlüsse DS&sub5;, DS&sub6;, DS&sub7; und DS&sub8; der Speicherchips 405, 406, 407 und 408 geliefert werden. Die 4-Bit-Daten von dem Multiplexer 501J werden an die ODER-Glieder OR&sub1; bis OR&sub4; der ODER-Gliedgruppe 501 F angelegt, von denen sie an die Dateneingangsanschlüsse DS&sub9;, DS&sub1;&sub0;, DS&sub1;&sub1; und DS&sub1;&sub2; der Speicherchips 409, 410, 411 und 412 geliefert werden. Die 4-Bit-Daten von dem Multiplexer 501K werden den ODER- Gliedern OR&sub1; bis OR&sub4; der ODER-Gliedgruppe 501G geliefert, von denen sie an die Dateneingangsanschlüsse DS&sub1;&sub3;, DS&sub1;&sub4;, DS&sub1;&sub5; und DS&sub1;&sub6; angelegt werden.
Die in den Registern 501L und 501M gespeicherten Daten werden über den Datenbus D-BUS von dem in Fig. 3 gezeigten Mustergenerator 100 geliefert. Das heißt, daß auch in dem geprüften Speicher 200 Einrichtungen entsprechend den Registern 501L und 501M und den Multiplexern 501H bis 501K vorhanden sind, und in der Blockbetriebsart werden die in einem der beiden Register gespeicherten Daten in die Speicherchips nach Maßgabe der logischen Werte der Daten D&sub0; bis D&sub3; geschrieben. Durch Auswählen und Schreiben der in einem der beiden Register 501L und 501M gespeicherten Daten nach Maßgabe der logischen Werte der Daten D&sub0; bis D&sub3; auch in dem Pufferspeicher 400, können also die gleichen Daten wie im geprüften Speicher 200 in alle 16 Speicherzellen 401 bis 416 geschrieben werden. Durch Lesen der geschriebenen Daten kann man Erwartungswertdaten in der Blockbetriebsart erhalten.
Unter Bezugnahme nunmehr auf Fig. 8 wird der Leseformatierer 504 beschrieben. Der Leseformatierer kann beispielsweise von einem Pixeldatenextraktionsabschnitt 504A, einem Ebenendatenextraktionsabschnitt 504B, einem Blockdatenextraktionsabschnitt 504C, einem Einstellregister 504D und einem Multiplexer 504E gebildet werden.
Der Pixeldatenextraktionsabschnitt 5O4A kann beispielsweise aus vier ODER-Gliedern OR&sub1; bis OR4 gebildet werden. Das ODER-Glied OR&sub1; extrahiert von den Speicherchips 401, 405, 409 und 413 ausgelesene Signale. Das ODER-Glied OR&sub2; extrahiert aus den Speicherchips 402, 406, 410 und 414 ausgelesene Signale. Das ODER-Glied OR&sub3; extrahiert aus den Speicherchips 403, 407, 411 und 41 5 ausgelesene Signale. Das ODER-Glied OR&sub4; extrahiert aus den Speicherchips 404, 408, 412 und 416 ausgelesene Signale.
Wenn bei einer solchen Anordnung die Speicherchips 401 bis 404, 405 bis 408, 409 bis 412 und 413 bis 418 in der Pixelbetriebsart von dem in Fig. 5 gezeigten Chipselektor 502 nacheinander ausgewählt werden, werden 4-Bit-Pixeldaten (RD&sub0;, RD&sub1;, RD&sub2;, RD&sub3;) nacheinander von dem Pixeldatenextraktionsabschnitt 504A in Fig. 8 ausgegeben. Diese Pixeldaten werden an einen Eingangsanschluß A des Multiplexers 504E geliefert.
Der Ebenendatenextraktionsabschnitt 504B kann ebenfalls aus vier ODER-Gliedern OR&sub1; bis OR&sub4; gebildet werden. Das ODER-Glied OR&sub1; extrahiert aus den Speicherchips 401, 402, 403 und 404 ausgelesene Signale. Das ODER-Glied OR&sub2; extrahiert aus den Speicherchips 405, 406, 407 und 408 ausgelesene Signale. Das ODER-Glied OR&sub3; extrahiert aus den Speicherchips 409, 410, 411 und 412 ausgelesene Signale. Das ODER-Glied OR&sub4; extrahiert aus den Speicherchips 413, 414, 415 und 416 ausgelesene Signale.
Wenn bei einer solchen Anordnung die Speicherchips von dem in Fig. 5 gezeigten Chipselektor 502 nacheinander in der Reihenfolge 401, 405, 409, 413 - 402, 406, 410, 414 - 403, 407, 411, 415 - 404, 408, 412, 416 ausgewählt werden, werden 4-Bit-Ebenendaten (RD&sub0;, RD&sub1;, RD&sub2;, RD&sub3;) nacheinander von dem in Fig. 8 gezeigten Ebenendatenextraktionsabschnitt ausgegeben. Diese Ebenendaten werden an einen Eingangsanschluß B des Multiplexers 504E geliefert.
Bei dem nachfolgend beschriebenen Blockdatenextraktionsabschnitt 504C werden die gelesenen Ausgaben der Speicherchips 401 bis 416 jeweils mit einem in dem Einstellregister 504D voreingestellten Wert verglichen, und nach Maßgabe ihrer Übereinstimmung oder fehlenden Übereinstimmung werden die Logikwerte der Daten D&sub0; bis D&sub3; bestimmt und diese logische Ausgabe als Blockdaten an einen Eingangsanschluß C des Multiplexers 504E geliefert.
Unter Bezugnahme nunmehr auf Fig. 9 werden Anordnung und Arbeitsweise des Blockdatenextraktionsabschnitts 504C beschrieben. Der Blockdatenextraktionsabschnitt 504C hat vier Exklusiv-ODER-Schaltungsgruppen EOR&sub1;, EOR&sub2;, EOR&sub3; und EOR&sub4;, um dieselbe Arbeitsweise wie die des geprüften Speichers 200 in der Blockbetriebsart auszuführen. Diese Exklusiv-ODER- Schaltungsgruppen EOR&sub1; bis EOR&sub4; sind jeweils aus vier Exklusiv-ODER-Schaltungen EXO2, EXO&sub2;, EXO&sub3; und EXO&sub4; zum Vergleichen gelesener Ausgaben Doo bis 033 der Speicherchips 401 bis 416 mit Einstellwerten C&sub0; bis C&sub3;, die in dem Einstellregister 504D gespeichert sind, und NOR-Schaltungen NOR&sub1;, NOR&sub2;, NOR&sub3; und NOR&sub4; aufgebaut, die dazu dienen, die NOR- Verknüpfungen der vier Exklusiv-ODER-Schaltungen EXO&sub1;, EXO&sub2;, EXO&sub3; und EXO&sub4; zu erhalten.
In der Blockbetriebsart werden alle Speicherchips 401 bis 416 ausgewählt, wie in Fig. 5 gezeigt. Wenn folglich beispielsweise die Daten D&sub0;&sub0; bis D&sub0;&sub3;, die aus den Speicherchips 401 bis 404 ausgelesen werden, und die Einstellwerte C0 bis C3, die in dem Einstellregister 504D gespeichert sind, übereinstimmen, wird das Ausgangssignal R0 der ersten Exklusiv-ODER- Schaltungsgruppe EOR1 "1", während, wenn auch nur ein Datenteil nicht übereinstimmt, das Ausgangssignal R&sub0; "0" wird. Die anderen Exklusiv-ODER-Schaltungsgruppen EOR&sub2;, EOR&sub3; und EOR&sub4; arbeiten in gleicher Weise und ergeben Ausgangssignale R&sub1;, R&sub2; bzw. R&sub3;. Die Ausgangssignale R&sub0; bis R&sub3; werden an den Eingangsanschluß C des Multiplexers 504E angelegt, von dem sie in der Blockbetriebsart ausgewählt und als Erwartungswertdaten an den Logikkomparator 300 geliefert werden.
Fig. 10 zeigt ein Ausführungsbeispiel zur Ausstattung des Pufferspeichers 400 mit einer Maskenfunktion. Die Bezugszahl 505 bezeichnet einen Multiplexer, durch den Maskierungsdaten, die entweder über den Adreßbus A-BUS oder den Datenbus D-BUS geliefert werden, zu einem Maskenregister 506 weitergeleitet werden. Das heißt, die Maskierungsdaten werden über den Adreßbus oder den Datenbus abhängig vom Standard des geprüften Speichers 200 gesendet. Die so über den Adreßbus oder den Datenbus geschickten Maskierungsdaten werden in das Maskenregister 506 geladen.
Abhängig vom Standard des geprüften Speichers 200 wird bestimmt, ob die über den Adreßbus A-BUS geschickten Maskierungsdaten oder die in dem Maskenregister 506 gespeicherten Maskierungsdaten verwendet werden sollen. Ein Multiplexer 507 ist für diese Auswahl vorgesehen. Die von dem Multiplexer 507 ausgewählten Maskierungsdaten und die in dem Maskenregister 506 gespeicherten Maskierungsdaten werden einem Maskenformatierer 508 geliefert. Der Maskenformatierer 508 legt die zu maskierenden Bitpositionen abhängig von den Betriebsarten fest und gibt UND-Glieder 509A bis 509P selektiv frei oder sperrt sie, um sie in maskierte und unmaskierte Zustände zu versetzen. Nach Maßgabe der Freigabe- oder Sperrzustände der UND-Glieder 509A bis 509P gelangt ein Schreibsteuersignal von dem Mustergenerator 100 durch die jeweiligen Glieder und wird an Schreibfreigabeanschlüsse WE der jeweiligen Chips des Pufferspeichers 400 angelegt um diese in einen Schreibzustand oder einen maskierten Zustand zu versetzen.
Fig. 11 zeigt den internen Aufbau des Maskenformatierers 508. Seinem Eingangsanschluß 508A werden Maskierungsdaten M&sub0;, M&sub1;, M&sub2; und M&sub3;, ausgewählt durch den Multiplexer 507, geliefert, während einem Eingangsanschluß 508B die in dem Maskenregister 506 gespeicherten Maskierungsdaten MR&sub0;, MR&sub1;, MR&sub2; und MR&sub3; geliefert werden. Die an den Eingangsanschluß 508A angelegten Maskierungsdaten M&sub0; bis M&sub3; werden in eine UND-Gliedgruppe 508I eingegeben. Die an den Eingangsanschluß 508B angelegten Maskierungsdaten MR&sub0; bis MR&sub3; werden in ODER-Gliedern 508D mit den Maskierungsdaten M&sub0; bis M&sub3; ODER-verknüpft, und deren Ausgangssignale werden an einen Eingangsanschluß B eines Multiplexers 508C angelegt. In der Pixelbetriebsart wählt der Multiplexer 5O8C den Eingangsanschluß B und liefert NOR-Gliedern NOR1 bis NOR4 von NOR-Gliedgruppen 508E, 508F, 508G und 508H Daten D&sub0;, D&sub1;, D&sub2; und D&sub3;, die durch ODER-Verknüpfung der den Eingangsanschlüssen 508A und 508B gelieferten Maskierungsdaten erhalten wurden. Anders ausgedrückt, das Datum D&sub0; der 4-Bit-Daten D&sub0; bis D&sub3; wird ersten NOR-Gliedern NOR&sub1; der NOR-Gliedgruppen 508E bis 508H geliefert, das Datum D&sub1; den zweiten NOR-Gliedern NOR&sub2; der NOR-Gliedgruppen 508E bis 508H, das Datum D&sub2; den dritten NOR-Gliedern NOR&sub3; der NOR-Gliedgruppen 508E bis 508H und das Datum D&sub3; den vierten NOR-Gliedern NOR2 der NOR-Gliedgruppen 508E bis 508H.
In der Ebenenbetriebsart und der Blockbetriebsart wählt der Multiplexer 508C den Eingangsanschluß A und liefert die an den Eingangsanschluß 508B angelegten Maskierungsdaten MR&sub0; bis MR&sub3; an die NOR-Gliedgruppen 508E bis 508H. Zur gleichen Zeit werden die Maskierungsdaten M&sub0; bis M&sub3; vier UND-Gliedern AN&sub1;, AN&sub2;, AN&sub3; und AN&sub4; geliefert, die eine UND-Gliedgruppe 508I bilden. In der Ebenenbetriebsart und der Blockbetriebsart sind die UND-Glieder AN&sub1; bis AN&sub4; freigegeben und lassen die Maskierungsdaten M&sub0; bis M&sub3; hindurch.
Das Ausgangssignal des UND-Glieds AN&sub1; wird an alle NOR-Glieder NOR&sub1; bis NOR&sub4; der NOR- Gliedgruppe 508E angelegt. Das Ausgangssignal des UND-Glieds AN&sub2; wird an alle NOR-Glieder NOR&sub1; bis NOR&sub4; der NOR-Gliedgruppe 508F angelegt. Das Ausgangssignal des UND-Glieds AN&sub3; wird an alle NOR-Glieder der NOR-Gliedgruppe 508G angelegt. Das Ausgangssignal des UND-Glieds AN&sub4; wird an alle NOR-Glieder NOR&sub1; bis NOR&sub4; der NOR-Gliedgruppe 508H angelegt.
In der Ebenenbetriebsart und der Blockbetriebsart werden also die Eingangsmaskierungsdaten M&sub0; bis M&sub3;, die von der UND-Gliedgruppe 5081 geliefert werden, und die Maskierungsdaten MR&sub0; bis MR&sub3;, die in dem Maskenregister 506 gespeichert sind und über den Multiplexer 508C geliefert werden, von den NOR-Gliedern NOR&sub1; bis NOR&sub4; NOR-verknüpft, wodurch eine normale Maskierung in der Ebenenbetriebsart und der Blockbetriebsart gewährleistet wird.
Nimmt man für die Pixelbetriebsart an, daß das Datum M&sub0; in den Eingangsmaskierungsdaten M&sub0; bis M&sub3; und das Datum MR&sub2; in den im Maskenregister 506 gespeicherten Maskierungsdaten MR&sub0; bis MR&sub3; auf logisch H gesetzt und zur Maskierung spezifiziert sind, wie in Fig. 12A gezeigt, werden entsprechende Teile dieser Maskierungsdaten in der ODER-Gliedgruppe 508D ODER-verknüpft. Als Folge dessen werden die Ausgangssignale D&sub0; und D&sub3; des Multiplexers 508C logisch H, und die NOR-Glieder NOR&sub1; und NOR&sub3; der NOR-Gliedgruppen 508E bis 508H liefern H-Logikdaten, durch die die UND-Glieder 509A, 509C, 509E, 509G, 5091, 509M und 509D gesperrt werden. Als Folge werden die Speicherchips 401, 405, 409, 413 und 403, 407, 411, 41 5 maskiert, wie durch Schraffur in Fig. 12B angedeutet, und ein Neueinschreiben von Daten gesperrt.
In der Ebenenbetriebsart und der Blockbetriebsart werden die Maskierungsdaten MR0 bis MR3 vom Multiplexer 508C und die Eingangsmaskierungsdaten M&sub0; bis M&sub3; von der UND-Gliedgruppe 508I geliefert. Diese Maskierungsdaten M&sub0; bis M&sub3; und MR&sub0; bis MR&sub3; werden in den NOR-Gliedgruppen 508E bis 508H NOR-verknüpft.
Es sei nun angenommen, daß das Datum M&sub0; in den Eingangsmaskierungsdaten M&sub0; bis M&sub3; und das Datum MR&sub2; in den Maskierungsdaten MR&sub0; bis MR&sub3; auf logisch H gesetzt und zur Maskierung spezifiziert sind, wie dies in Fig. 13 gezeigt ist. In diesem Fall werden L-Logiksignale von allen NOR-Gliedern NOR&sub1; bis NOR&sub4; der NOR-Gliedgruppe 508E und den NOR-Gliedern NOR&sub3; der NOR-Gliedgruppen 508E bis 508H ausgegeben. Diese L-Logiksignale sperren die UND-Glieder 509A bis 509D, 509G, 509K und 509O, so daß folglich die Speicherchips 401, 402, 403, 404 und 407, 411, 415 maskiert werden, wie dies durch Schraffur in Fig. 13B angegeben ist, und ein Neueinschreiben von Daten unterbunden ist. Wie aus den Fig. 13A und 13B ersichtlich, kann eine Maskierung in der Ebenenbetriebsart und der Blockbetriebsart durch eine gemeinsame Schaltungsanordnung erreicht werden.
Fig. 14 zeigt ein anderes Ausführungsbeispiel der vorliegenden Erfindung, bei dem ein Logikoperationsabschnitt 600 zwischen dem Dateneingangsanschluß Di des Pufferspeichers 400 und dem Schreibformatierer 501 vorgesehen ist. Daten von dem Mustergenerator 100 werden über den Schreibformatierer 501 einem Eingangsanschluß des Logikoperationsabschnitts 600 eingegeben, der an seinem anderen Eingangsanschluß Auslesedaten von dem Pufferspeicher 400 erhält. Die Operationsergebnisse werden in den Pufferspeicher 400 geschrieben. Der geprüfte Speicher 200 und der Pufferspeicher 400 erhalten über den Adreßbus A-BUS dasselbe Adreßsignal von dem Mustergenerator 100. Von dem Mustergenerator 100 erzeugte Daten werden über den Datenbus D-BUS an den geprüften Speicher 200 und den Logikoperationsabschnitt 600 geliefert.
Derjenige im Adreßsignal auf dem Adreßbus A-BUS enthaltene Teil, der die Arbeitsweise eines in den geprüften Speicher 200 eingebauten Logikoperationsabschnitts einstellt, wird auch als Betriebsweiseneinstelldaten an den Logikoperationsabschnitt 600 geliefert. Folglich wird in dem Logikoperationsabschnitt 600 genau die gleiche Operation wie zum Datenschreiben in dem geprüften Speicher 200 ausgeführt, und die Operationsergebnisse werden in den Pufferspeicher 400 geschrieben. Es wird durch ein Signal OP von dem Steuersignalgenerator 109 gesteuert, ob die Operation in dem Logikoperationsabschnitt 600 ausgeführt wird oder nicht.
Aufgrund eines solchen Betriebs stimmen der Inhalt des geprüften Speichers 200 und derjenige des Pufferspeichers 400 ständig überein. Ob der geprüfte Speicher 200 gut ist oder schlecht, kann daher dadurch entschieden werden, daß auf den Speicher 200 und den Pufferspeicher 400 mittels derselben Adresse zugegriffen wird und ihre Auslesedaten in dem Logikkomparator 300 verglichen werden. Nebenbei bemerkt, wird der Ladesteuerbefehl LC zum Laden des Betriebsartwählcodes SC in den Betriebsartselektor 503 von dem Datenbus D-BUS ebenfalls von dem Steuersignalgenerator 109 erzeugt, obwohl dies oben nicht erwähnt wurde.
Unter Bezugnahme auf Fig. 15 soll nun ein Beispiel der Prüfung eines Speichers beschrieben werden, der mit dem Direktzugriffsport und dem seriellen Zugriffsport versehen ist.
In Fig. 15 ist ein Multiplexer 700 mit zwei Eingängen mit dem Adreßeingangsanschluß A des Pufferspeichers 400 in Reihe geschaltet, und ein Zähler 701 ist mit einem Eingang des Multiplexers 700 verbunden. Der Zähler 701 hat eine Funktion des Ladens einer von dem Mustergenerator 100 erzeugten Adresse und eine Funktion des Inkrementierens (um eins), Dekrementierens (um eins) sowie Halten seines Werts. Der Multiplexer 700 wählt, ob die an den Pufferspeicher 400 anzulegende Adresse die von dem Mustergenerator 100 erzeugte Adresse oder der Zählwert des Zählers 701 ist.
Der Zähler 701 wird von einem Zählersteuersignal CC gesteuert, das von dem Steuersignalgenerator 109 des Mustergenerators 100 erzeugt wird. Das Schalten des Multiplexers 700 wird ebenfalls von einem von dem Steuersignalgenerator 109 erzeugten Multiplexersteuersignal MC gesteuert.
Bei dem mit dem Direktzugriffsport und dem seriellen Zugriffsport ausgestatteten Speicher wird auf dessen SAM-(Serial Access Memory = Speicher mit seriellem Zugriff)-Abschnitt mittels eines Zeigers zugegriffen. Die Initialisierung des Zeigers erfolgt unter Verwendung einer Adresse, die von außen geliefert wird, und der Anfangswert wird in dem Zähler 701 eingestellt.
Die Adresse und die Daten von dem Mustergenerator 100 werden einem RAM-(Random Access Memory = Speicher mit direktem bzw. wahlfreiem Zugriff)-Abschnitt des geprüften Speichers 200 geliefert, und gleichzeitig wird die Adresse über den Multiplexer 700 dem Pufferspeicher 400 geliefert, um auf ihn zum Einschreiben von Daten zuzugreifen. Danach werden Daten in dem RAM-Abschnitt des geprüften Speichers 200 in den SAM-Abschnitt übertragen, und der 2C Zeiger des SAM-Abschnitts des geprüften Speichers 200 wird unter Verwendung eines Adreßsignals von dem Mustergenerator 100 initialisiert. Zur gleichen Zeit wird der Zähler 701 von demselben Adreßsignal initialisiert, und es erfolgen der Zugriff und das Lesen des Pufferspeichers 400 durch den Zähler 701. Dann werden die Daten aus dem SAM-Abschnitt des geprüften Speichers, die synchron mit dem Auslesen des Pufferspeichers 400 ausgelesen werden, mit den Auslesedaten des letzteren dem logischen Vergleich unterzogen. Auf diese Weise kann der zu prüfende Speicher 200 geprüft werden.
Wie oben beschrieben, ist gemäß einer Ausführungsform der vorliegenden Erfindung der Pufferspeicher 400 aus der Vielzahl von Speicherchips 401 bis 416 aufgebaut, auf die mittels des Chipselektors 502 zum Schreiben und Lesen in jeder einzelnen der Pixel-, Ebenen- und Blockbetriebsart zugegriffen werden kann. Dies versetzt den Pufferspeicher 400 in die Lage, die Schreib/Lese-Operation äquivalent derjenigen des geprüften Speichers 200 auszuführen. Beispielsweise können in der Pixelbetriebsart geschriebene Daten in der Ebenenbetriebsart oder der Blockbetriebsart in Übereinstimmung mit der Betriebsart in dem geprüften Speicher 200 ausgelesen werden. In ähnlicher Weise ist es möglich, Daten in der Ebenenbetriebsart zu schreiben und sie in der Pixelbetriebsart oder Blockbetriebsart zu lesen, sowie Daten in der Blockbetriebsart zu schreiben und wieder auszulesen. Dem Pufferspeicher 400 kann so ermöglicht werden,
eine Operation äquivalent derjenigen des geprüften Speichers 200 auszuführen, und folglich können Erwartungswertdaten für den geprüften Speicher 200 erhalten werden. Dadurch, daß man als die Chips 401 bis 416 fehlerfreie Speicherchips verwendet, deren Arbeitsgeschwindigkeit größer als die des geprüften Speichers 200 ist, können in den Speicher 200 geschriebene Daten von dem Pufferspeicher 400 schneller als die Leseausgabe des Speichers 200 erhalten werden. Die so aus dem Pufferspeicher 400 ausgelesenen Daten können daher als Erwartungswertdaten verwendet werden, so daß fehlerfreie Erwartungswertdaten leicht und ungeachtet der Betriebsart des geprüften Speichers 200 gewonnen werden können.
Mit einer Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung können auch Speicher mit Logikoperationsfunktionen geprüft werden. Dies erfordert kein kompliziertes Programm für den Erwartungswerterzeugungsabschnitt des Mustergenerators 100 und ermöglicht damit eine Verringerung der Herstellungskosten der Speicherprüfvorrichtung. Außerdem kann auch ein Speicher mit Direktzugriffsport und seriellem Zugriffsport geprüft werden.
Während in der obigen Beschreibung die Anzahl von Bits der Daten in der Pixelbetriebsart und der Ebenenbetriebsart mit vier beschrieben wurde, ist die vorliegende Erfindung nicht speziell auf diese Anzahl von Bits beschränkt.

Claims

1. Speicherprüfvorrichtung zur Prüfung eines Speichers, der in der Lage ist, einen Schreibbetrieb und einen Lesebetrieb auszuführen, umfassend:

eine Mustergeneratoranordnung (100) zur Erzeugung einer Adresse sowie von Daten zur Lieferung an den geprüften Speicher (200);

eine Pufferspeicheranordnung (400), auf die mittels derselben Adresse, wie sie an den geprüften Speicher (200) geliefert wird, zum Auslesen erwarteter Daten zugreifbar ist; und

eine Logikvergleichseinrichtung (300) zum Vergleich der erwarteten Daten von der Pufferspeicheranordnung (400) mit den aus dem geprüften Speicher (200) ausgelesenen Daten,

dadurch gekennzeichnet, daß wenn W die Anzahl von Bits ist, die an jeder Adresse des geprüften Speichers (200) einzuschreiben und auszulesen sind, die Pufferspeicheranordnung (400) WxW Speicherchips (401 - 416) enthält, die eine Matrix mit W Zeilen und W Spalten bilden;

und daß ferner vorgesehen sind eine Betriebsartwähleinrichtung (503) zur Erzeugung eines Betriebsartwählsignals zur Auswahl und Spezifizierung derselben Betriebsart, wie sie in dem geprüften Speicher (200) verwendet wird, und zwar für jede der Schreib- und Leseoperationen;

eine Chipauswahleinrichtung (502), die aufgrund des Betriebsartwählsignals die Speicherchips auswählt, so daß von der Mustergeneratoreinrichtung (100) erzeugte Daten in die Pufferspeicheranordnung (400) in derselben Betriebsart geschrieben werden, wie sie in dem geprüften Speicher (200) benutzt wird, und so daß in der Pufferspeicheranordnung (400) gespeicherte Daten in derselben Betriebsart ausgelesen werden, wie sie in dem geprüften Speicher (200) verwendet wird;

eine Schreibformatierungseinrichtung (501), die aufgrund des Betriebsartwählsignals von der Betriebsartwähleinrichtung (503) die gleichen Daten wie in den geprüften Speicher (200) in die Pufferspeicheranordnung (400) in derselben Betriebsart wie bei dem geprüften Speicher (200) einschreibt; und

eine Leseformatierungseinrichtung (504), die abhängig von dem Betriebsartwählsignal die Pufferspeicheranordnung (400) in derselben Betriebsart wie den geprüften Speicher (200) liest und die ausgelesenen Daten als erwartete Daten an die Logikvergleichseinrichtung (300) liefert;

wobei die Schreibformatierungseinrichtung (501) enthält:

eine Vielzahl von ODER-Gliedgruppen (501D - 501G), die in der Pixelbetriebsart dieselben W-Bit-Daten von der Mustergeneratoreinrichtung (100> zu den Dateneingangsanschlüssen der W Speicherchips jeder Zeile und in der Ebenenbetriebsart dieselben W-Bit- Daten an die Dateneingangsanschlüsse der W Speicherchips jeder Spalte liefern;

ein erstes und ein zweites Register (501L, 501M) zur Voreinstellung erster und zweiter Blockdaten mit W Bits, die von der Mustergeneratoranordnung (100) in der Blockbetriebsart geliefert werden; und

W Multiplexer (501H - 501K), von denen jeder sowohl mit dem ersten als auch dem zweiten Register (501L, 501M) verbunden ist und in der Blockbetriebsart wahlweise die Inhalte des ersten und des zweiten Registers nach Maßgabe eines Logikwerts eines entsprechenden Bits der W-Bit-Daten ausgibt, die von der Mustergeneratoreinrichtung (100) geliefert werden, wobei die Ausgaben jeweiliger der Multiplexer (501H - 501K) über die entsprechenden ODER- Gliedgruppen (501D - 501G) an die Dateneingangsanschlüsse der Speicherchips der entsprechenden Zeilen geliefert werden.

2. Speicherprüfvorrichtung nach Anspruch 1, ferner umfassend eine Maskeneinrichtung (506, 507, 508, 509A, 509P) zur Sperrung eines beliebigen Bits von in die Pufferspeicherordnung (400) in der durch die Betriebsartwähleinrichtung ausgewählten Betriebsart einzuschreibenden Daten.

3. Speicherprüfvorrichtung nach Anspruch 1 oder 2, bei der die Schreibformatierungseinrichtung eine Logikoperationseinrichtung (600) zur Ausführung einer Logikoperation für jedes Bit von Eingangsdaten von der Mustergeneratoranordnung (100) und zum Schreiben der Ergebnisse der Operation in die Pufferspeicheranordnung (400) enthält.

4. Speicherprüfvorrichtung nach Anspruch 1, 2 oder 3, ferner umfassend eine Zähleinrichtung (701) zur Voreinstellung einer beliebigen von der Mustergeneratoranordnung (100) gelieferten Adresse und zum Inkrementieren oder Dekrementieren der voreingestellten Adresse, und eine Multiplexereinrichtung (700), durch die als Adresse an die Pufferspeicheranordnung wahlweise eine von der Mustergeneratoranordnung erzeugte Adresse oder der Inhalt der Zähleinrichtung geliefert wird.

5. Speicherprüfvorrichtung nach einem der vorhergehenden Ansprüche, bei der die Anzahl von Bits W der Daten W = 2m ist, wobei m eine ganze Zahl größer als eins ist, und bei der die Chipauswahleinrichtung eine Decodereinrichtung (501A, 501B) enthält, die von dem Betriebsartwählsignal von der Betriebsartwähleinrichtung (503) freigegeben wird und niederwertige m Bits der Adresse von der Mustergeneratoranordnung (100) decodiert, sowie eine Vielzahl von ODER-Gliedgruppen (501D - 501G) enthält, die auf die decodierte Ausgabe der Decodereinrichtung ansprechen, um Chipwählsignale an vorbestimmte Zeilen der WxW Speicherchips (401 - 416) in der Pixelbetriebsart und vorbestimmte Spalten der Speicherchips in der Ebenenbetriebsart anzulegen.

6. Speicherprüfvorrichtung nach einem der vorhergehenden Ansprüche, bei der die Leseformatierungseinrichtung (504) enthält: eine erste ODER-Gliedgruppe (504A), die die ODER-Verknüpfung von Daten ausgibt, welche aus den W Datenspeicherchips der einzelnen Spalten in der Pixelbetriebsart ausgelesen werden, eine zweite ODER-Gliedgruppe (504B), die die ODER-Verknüpfung von Daten ausgibt, die von den W Speicherchips der einzelnen Zeilen in der Ebenenbetriebsart ausgelesen werden, und eine Multiplexereinrichtung (504E), die als die Erwartungswertdaten selektiv die Ausgabe entweder der ersten oder der zweiten ODER-Gliedgruppe abhängig von dem Betriebsartwählsignal von der Betriebsartwähleinrichtung (503) ausgibt.

7. Speicherprüfvorrichtung nach Anspruch 6, bei der die Leseformatierungseinrichtung (504) ferner umfaßt: ein Register (504D), in dem W-Bit-Daten von der Mustergeneratoranordnung (100) voreinstellbar sind, und eine Übereinstimmungsdetektorschaltungsgruppe (504C) die die in dem Register eingestellten W-Bit-Daten mit W-Bit-Daten vergleicht, die aus den Speicherchips der einzelnen Zeilen ausgelesen werden und, wenn die entsprechenden Bits alle übereinstimmen, einen Logikwert eines der entsprechenden Bits ausgibt, wobei die Ausgabe der Übereinstimmungsdetektorschaltungsgruppe an die Multiplexereinrichtung (504E) angelegt wird, und wobei die Multiplexereinrichtung als die Erwartungswertdaten selektiv die Ausgabe der ersten und der zweiten ODER-Gliedgruppe (504A, 504B) oder der Übereinstimmungsdetektorschaltungsgruppe nach Maßgabe des Betriebsartwählsignals von der Betriebsartwähleinrichtung (503) ausgibt.

8. Speicherprüfvorrichtung zur Prüfung eines Speichers, der zur Ausführung eines Schreibbetriebs und eines Lesebetriebs in der Lage ist, umfassend:

eine Mustergeneratoranordnung (100) zur Erzeugung einer Adresse sowie von Daten zur Lieferung an den geprüften Speicher (200),

eine Pufferspeicheranordnung (400), auf die durch dieselbe Adresse zugreifbar ist, wie diejenige, die an den geprüften Speicher (200) geliefert wird, um aus ihr erwartete Daten auszulesen,

eine Maskeneinrichtung (506, 507, 508, 509A, 509P) zur Sperrung beliebiger Bits von in die Pufferspeicheranordnung (400) zu schreibender Daten, und

eine Logikvergleichseinrichtung (300) zum Vergleich der erwarteten Daten von der Pufferspeicheranordnung (400) mit aus dem geprüften Speicher (200) ausgelesenen Daten,

dadurch gekennzeichnet, daß, wenn W die Anzahl von Bits ist, die an jeder Adresse des geprüften Speichers (200> zu schreiben und zu lesen sind, die Pufferspeicheranordnung (400) WxW Speicherchips (401 - 416) enthält, die eine Matrix mit W Zeilen und W Spalten bilden,

und daß ferner vorgesehen sind

eine Betriebsartwähleinrichtung (503) zur Erzeugung eines Betriebsartwählsignals zur Auswahl und Spezifizierung derselben Betriebsart für jeden Schreib- und Lesevorgang, wie sie in dem geprüften Speicher (200) verwendet wird,

eine Chipauswahleinrichtung (502), die aufgrund des Betriebsartwählsignals die Speicherchips so auswählt, daß von der Mustergeneratoranordnung (100) erzeugte Daten in die Pufferspeicheranordnung (400) in derselben Betriebsart geschrieben werden, wie sie bei dem geprüften Speicher verwendet wird, und so daß in der Pufferspeicheranordnung (400) gespeicherte Daten in derselben Betriebsart ausgelesen werden, wie sie bei dem geprüften Speicher (200) verwendet wird,

eine Schreibformatierungseinrichtung (501), die auf das Betriebsartwählsignal von der Betriebsartwähleinrichtung (503) anspricht, um die gleichen Daten wie in den geprüften Speicher (200) in die Pufferspeicheranordnung (400) in derselben Betriebsart wie bei dem geprüften Speicher (200) zu schreiben, und

eine Leseformatierungseinrichtung (504), die auf das Betriebsartwählsignal anspricht, um die Pufferspeicheranordnung (400) in derselben Betriebsart wie den geprüften Speicher (200) zu lesen und die ausgelesenen Daten als erwartete Daten an die Logikvergleichseinrichtung (300) zu liefern,

wobei die Maskeneinrichtung (506, 507, 508, 509A, 509P) enthält:

eine Maskenregistereinrichtung (506) zur Speicherung festgelegter Maskierungsdaten, die vorab von der Mustergeneratoranordnung (100) geliefert werden,

eine Multiplexereinrichtung (507) zur Auswahl entweder der festgelegten Maskierungsdaten von der Maskenregistereinrichtung (506) oder eines Maskierungsmusters, das von der Mustergeneratoranordnung (100) geliefert wird, und

eine Maskenformatierungseinrichtung (508), wobei in der Pixelbetriebsart die ODER- Verknüpfung der Ausgaben der Multiplexereinrichtung (507) und des Maskierungsmusters von der Mustergeneratoranordnung (100) an Schreibfreigabeanschlüsse der Speicherchips der einzelnen Zeilen geliefert wird, in der Ebenenbetriebsart und in der Blockbetriebsart die Ausgabe der Multiplexereinrichtung (507) an die Schreibfreigabeanschlüsse der Speicherchips der einzelnen Spalten geliefert wird und zugleich das Maskierungsmuster von der Mustergeneratoranordnung (100) an die Schreibfreigabeanschlüsse der Speicherchips der einzelnen Zeilen geliefert wird.