DE3853437T2 - Semiconductor memory device. - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter-Speicheranordnung.The present invention relates to a semiconductor memory device.

In einem Bilddatenverarbeitungssystem, beispielsweise in einem Computertomographie (CT)-Scan-System, werden dreidimensionale Bitmap-Daten verwendet, und jeder Datenwert hat eine Farbe und eine die Dichte angebende Gradation. Beim CT- Scan-System oder dgl. ist das Lesen einer Vielzahl von Daten in der Richtung X, Y oder jener der Ebene eines dreidimensionalen Bitmap-Raums mit hoher Geschwindigkeit erforderlich.In an image data processing system such as a computed tomography (CT) scanning system, three-dimensional bitmap data is used, and each data has a color and a gradation indicating density. In the CT scanning system or the like, reading a variety of data in the X, Y direction or that of the plane of a three-dimensional bitmap space at high speed is required.

Auf herkömmliche Speicheranordnungen wird im wesentlichen nur in einer Richtung zugegriffen, beispielsweise durch eine Wortleitung und Bitleitungen. Die herkömmlichen Speicheranordnungen können jedoch keinen multidirektionalen oder mehrdimensionalen Zugriff, mit anderen Worten keinen Zugriff in vielen Dimensionen, erzielen, da beispielsweise in einem zweidimensionalen Bitmap-Logikraum eine Vielzahl von Datenbits in der Richtung X durch einen Zugriff gelesen werden können, jedoch eine Vielzahl von Zugriffen zum Lesen einer Vielzahl von Datenbits in der Richtung Y notwendig ist.Conventional memory devices are essentially accessed in only one direction, for example, by a word line and bit lines. However, the conventional memory devices cannot achieve multidirectional or multidimensional access, in other words, access in many dimensions, because, for example, in a two-dimensional bitmap logic space, a plurality of data bits in the X direction can be read by one access, but a plurality of accesses are necessary to read a plurality of data bits in the Y direction.

Die Anmelderin der vorliegenden Erfindung hat bereits eine Halbleiter-Speicheranordnung vorgesehen, mit einem Chip, der eine mehrdimensionale Datenauswahleinrichtung enthält, durch die das mehrdirektionale oder mehrdimensionale Lesen und/oder Schreiben von Daten mit hoher Geschwindigkeit ermöglicht wird, und mit einer einfachen Schaltungskonstruktion, durch die ein niedriger Energieverbrauch und eine hohe Integration erhalten werden (EP-A-0 257 987, die gemäß Art.54(3) Stand der Technik ist). In dieser Halbleiter-Speicheranordnung ist die Adressierung von Daten von einem Richtungssignal abhängig, das direkt der mehrdimensionalen Datenauswahleinrichtung zugeführt wird.The applicant of the present invention has already provided a semiconductor memory device with a chip containing a multi-dimensional data selector enabling multi-directional or multi-dimensional reading and/or writing of data at high speed and with a simple circuit construction achieving low power consumption and high integration (EP-A-0 257 987, which is prior art according to Art.54(3)). In this semiconductor memory device, the addressing of data is dependent on a direction signal supplied directly to the multi-dimensional data selector.

Eine Ausführungsform der vorliegenden Erfindung kann eine verbesserte Halbleiter-Speicheranordnung vorsehen, die eine mehrdimensionale Datenauswahl mit einem einfachen externen Adressierungsprozeß durchführen kann.An embodiment of the present invention may provide an improved semiconductor memory device that can perform multi-dimensional data selection with a simple external addressing process.

Eine Ausführungsform der vorliegenden Erfindung kann eine verbesserte Halbleiter-Speicheranordnung vorsehen, die eine multidimensionale oder mehrdimensionale Datenauswahl mit einer einfacheren Schaltungskonstruktion ausführen kann.An embodiment of the present invention can provide an improved semiconductor memory device that can perform multidimensional or multi-dimensional data selection with a simpler circuit construction.

Eine Ausführungsform der vorliegenden Erfindung kann eine verbesserte Halbleiter-Speicheranordnung vorsehen, die eine mehrdimensionale Datenauswahl mit hoher Geschwindigkeit ausführen kann.An embodiment of the present invention can provide an improved semiconductor memory device that can perform multi-dimensional data selection at high speed.

Gemäß der vorliegenden Erfindung ist eine Halbleiter- Speicheranordnung vorgesehen, mit:-According to the present invention there is provided a semiconductor memory device comprising:-

einer Vielzahl von Wortleitungen;a multitude of word lines;

einer Vielzahl von Bitleitungen;a plurality of bit lines;

einem Speicherzellen-Array, das eine Vielzahl von Speicherzellen enthält, die operativ mit den genannten Wortleitungen und den genannten Bitleitungen verbunden sind, um einen Logikraum zu bilden;a memory cell array including a plurality of memory cells operatively connected to said word lines and said bit lines to form a logic space;

einem Reihendecoder, der operativ mit der genannten Wortleitung verbunden ist, um eine Wortleitung ansprechend auf eine interne Reihenadresse auszuwählen;a row decoder operatively connected to said word line for selecting a word line in response to an internal row address;

einer mehrdimensionalen Datenauswahleinrichtung, die operativ mit den genannten Bitleitungen verbunden ist, um gleichzeitig einen Datensatz, der eine Vielzahl von Datenbits enthält, von den genannten Speicherzellen zu empfangen, zum gleichzeitigen Auswählen gewünschter Datenbits aus dem genannten Empfangsdatensatz ansprechend auf eine interne direktionale- oder Richtungsadresse; unda multi-dimensional data selector operatively connected to said bit lines for simultaneously receiving a data set containing a plurality of data bits from said memory cells, for simultaneously selecting desired data bits from said received data set in response to an internal directional address; and

eine Adressen-Scrambler-Einrichtung, die operativ mit der genannten mehrdimensionalen Datenauswahleinrichtung verbunden ist, zum Empfangen einer externen Adresse und eines Richtungssignals von außerhalb der Halbleiter-Speicheranordnung, wobei die genannte externe Adresse eine Adressierungslinearität ungeachtet einer in der genannten mehrdimensionalen Datenauswahleinrichtung erfolgten Auswahl aufweist, und zum Konvertieren der genannten empfangenen externen Adresse in die genannte interne Richtungsadresse, wobei die genannte interne Richtungsadresse eine interne Segmentadresse enthält, die eine Adressenbeziehung zwischen den Datenbits innerhalb des Empfangsdatensatzes in Abhängigkeit vom genannten Richtungssignal definiert, um die genannten gewünschten Datenbits auszuwählen.an address scrambler means operatively connected to said multi-dimensional data selection means for receiving an external address and a direction signal from outside the semiconductor memory device, wherein said external address has addressing linearity regardless of a selection made in said multi-dimensional data selection means, and for converting said received external address into said internal direction address, said internal direction address including an internal segment address defining an address relationship between the data bits within the received data set in response to said direction signal, to select said desired data bits.

Vorzugsweise ist die Adressen-Scrambler-Einrichtung auch mit dem genannten Reihendecoder verbunden, und ist betreibbar, um die genannte empfangene externe Adresse in die genannte interne Reihenadresse sowie in die genannte interne Richtungsadresse zu konvertieren.Preferably, the address scrambler means is also connected to said row decoder and is operable to convert said received external address into said internal row address as well as into said internal direction address.

Vorzugsweise ist die Adressenkonvertierung in der Adressen-Scrambler-Einrichtung allgemein durch die folgende Formel definiert:Preferably, the address conversion in the address scrambler device is generally defined by the following formula:

A = f(B, V),A = f(B, V),

worinwherein

A die genannte interne Richtungsadresse ist, wobeiA is the internal direction address, where

A = (al, al-1, ..., a&sub1;, a&sub0;),A = (al, al-1, ..., a₁, a�0;),

B die genannte externe Adresse ist, wobeiB is the external address mentioned, where

B = (bm, bm-1, ..., b&sub1;, b&sub0;),B = (bm, bm-1, ..., b₁, b�0;),

V das genannte Richtungsauswahlsignal ist, wobeiV is the direction selection signal, where

V = (vn, vn-1, ..., v&sub1;, v&sub0;), undV = (vn, vn-1, ..., v₁, v�0;), and

f eine Boolesche Operationsfunktion mit m x n Parametern ist.f is a Boolean operation function with m x n parameters.

Die externe Adresse enthält zweckmäßig zweidimensionale Adressenparameter ungeachtet einer in der mehrdimensionalen Datenauswahleinrichtung erfolgten Auswahl.The external address conveniently contains two-dimensional address parameters regardless of a selection made in the multi-dimensional data selection device.

Der Logikraum enthält vorzugsweise zumindest eine Bitmap-Logikebene, die für ein Raster-Scannen einer Anzeige angepaßt werden kann. Die externe Adresse wird ansprechend auf das genannte Raster-Scannen definiert, und die Adressen- Scrambler-Einrichtung konvertiert die externe Adresse in die interne Richtungsadresse, die für das genannte Raster- Scannen bei jeder mehrdimensionalen Datenauswahl angepaßt werden kann.The logic space preferably contains at least one bitmap logic layer that is responsible for raster scanning of a display The external address is defined in response to said raster scanning, and the address scrambler converts the external address into the internal directional address which can be adapted for said raster scanning at each multi-dimensional data selection.

In zumindest einer Richtung des Logikraums ist eine Vielzahl von Grenzen definiert, wobei jede Grenze eine Vielzahl von Segmenten definiert, jedes von welchen Segmenten eine Vielzahl gleichzeitig auswählbarer Datenbits umfaßt. Die Speicherzellen sind mit den genannten Wortleitungen verbunden, um eine Datengrenze auszuwählen, wenn eine gewünschte Wortleitung und eine gewünschte Bitleitung mit Energie versorgt werden, und die Leseverstärker sind operativ mit den genannten Bitleitungen verbunden, um gleichzeitig die genannte Datengrenze zu empfangen.A plurality of boundaries are defined in at least one direction of the logic space, each boundary defining a plurality of segments, each of which segments comprising a plurality of simultaneously selectable data bits. The memory cells are connected to said word lines to select a data boundary when a desired word line and a desired bit line are energized, and the sense amplifiers are operatively connected to said bit lines to simultaneously receive said data boundary.

Die interne Richtungsadresse kann die interne Reihenadresse, eine Segmentbezeichnungsadresse, die genannte interne Richtungsadresse und die genannte interne Segmentadresse umfassen. Die mehrdimensionale Datenauswahleinrichtung kann enthalten: einen ersten Vordecoder, der operativ mit der genannten Bitleitung verbunden ist, um die Datengrenze zu empfangen, und um ein Datensegment der Datengrenze ansprechend auf die Segmentbezeichnungsadresse auszuwählen, eine mehrdimensionale Auswahlschaltung, die operativ angeschlossen ist, um das ausgewählte Datensegment zu empfangen, und einen zweiten Vordecoder, der operativ mit der mehrdimensionalen Auswahlschaltung verbunden ist, um Daten von der genannten mehrdimensionalen Auswahlschaltung ansprechend auf die interne Richtungsadresse und die interne Segmentadresse auszugeben.The internal direction address may include the internal row address, a segment designation address, said internal direction address, and said internal segment address. The multi-dimensional data selector may include: a first pre-decoder operatively connected to said bit line to receive the data boundary and to select a data segment of the data boundary in response to the segment designation address, a multi-dimensional selection circuit operatively connected to receive the selected data segment, and a second pre-decoder operatively connected to the multi-dimensional selection circuit to output data from said multi-dimensional selection circuit in response to the internal direction address and the internal segment address.

Die Halbleiter-Speicheranordnung kann ferner umfassen: eine Vielzahl von Leseverstärkern, die operativ zwischen den Bitleitungen und der mehrdimensionalen Datenauswahleinrichtung angeschlossen sind, um gleichzeitig den Datensatz von den Speicherzellen durch die Bitleitungen zu empfangen, um den Empfangsdatensatz zu lesen, und den Lesedatensatz zur mehrdimensionalen Datenauswahleinrichtung auszugeben.The semiconductor memory device may further comprise: a plurality of sense amplifiers operatively connected between the Bit lines and the multi-dimensional data selection device are connected to simultaneously receive the data set from the memory cells through the bit lines to read the received data set, and output the read data set to the multi-dimensional data selection device.

Anhand von Beispielen wird auf die beigeschlossenen Zeichnungen bezuggenommen, in denen:Examples are given in the attached drawings, in which:

Fig.1 eine Ansicht eines Bitmap-Logikraums eines früher vorgeschlagenen Speichersystems zur Bilddatenverarbeitung ist;Fig.1 is a view of a bitmap logic space of a previously proposed memory system for image data processing;

Fig.2 ein Blockbild einer Halbleiter-Speicheranordnung ist, bei der die vorliegende Erfindung verwendet werden kann;Fig.2 is a block diagram of a semiconductor memory device in which the present invention can be used ;

Fig.3 eine Ansicht ist, die eine dreidimensionale Datenanordnung eines in Fig.2 gezeigten, globalen Wortes ist;Fig.3 is a view showing a three-dimensional data arrangement of a global word shown in Fig.2;

Fig.4a bis 4c Ansichten sind, die aus der in Fig.2 gezeigten Speicheranordnung ausgegebene Daten veranschaulichen;Figs.4a to 4c are views illustrating data output from the memory device shown in Fig.2;

Fig.5a bis 5g Ansichten sind, welche die Datenauswahl der in Fig.2 gezeigten Speicheranordnung veranschaulichen;Fig.5a to 5g are views illustrating data selection of the memory arrangement shown in Fig.2;

Fig.6a und 6b Schaltbilder der in Fig.2 gezeigten Speicheranordnung sind;Fig.6a and 6b are circuit diagrams of the memory arrangement shown in Fig.2;

Fig.7a bis 7d Ansichten sind, die eine andere dreidimensionale Datenanordnung veranschaulichen;Figs.7a to 7d are views illustrating another three-dimensional data arrangement;

Fig.8a bis 8d Ansichten sind, die noch eine andere dreidimensionale Datenanordnung veranschaulichen;Figs.8a to 8d are views illustrating yet another three-dimensional data arrangement;

Fig.9 ein Schaltbild einer anderen Auswahlschaltung der in Fig.2 gezeigten Speicheranordnung ist;Fig.9 is a circuit diagram of another selection circuit of the memory device shown in Fig.2;

Fig.10 ein Schaltbild noch einer anderen Auswahlschaltung der in Fig.2 gezeigten Speicheranordnung ist;Fig.10 is a circuit diagram of yet another selection circuit of the memory device shown in Fig.2;

Fig.11a bis 11d Ansichten sind, welche die Beziehungen zwischen den Segmenten in den Richtungen X, Y und S und den Leseverstärkern darstellen;Fig.11a to 11d are views showing the relationships between the segments in the directions X, Y and S and the sense amplifiers;

Fig.12 ein Blockbild der in Fig.10 gezeigten Speicheranordnung ist;Fig.12 is a block diagram of the memory arrangement shown in Fig.10;

Fig.13a und 13b Schaltbilder einer Auswahlschaltung der in Fig.12 gezeigten Speicheranordnung sind;Figs.13a and 13b are circuit diagrams of a selection circuit of the memory device shown in Fig.12;

Fig.14 eine Ansicht ist, die eine Datenanordnung, insbesondere die Definition einer Reihengrenze, in einer Bitmap-Logikebene darstellt;Fig.14 is a view illustrating a data arrangement, particularly the definition of a row boundary, in a bitmap logic plane;

Fig.15a bis 15c Ansichten sind, welche die Richtungen veranschaulichen, in die in Fig.14 gezeigte Adressen durch die in Fig.13a und 13b dargestellten Schaltungen gehen;Figs.15a to 15c are views illustrating the directions in which addresses shown in Fig.14 go through the circuits shown in Figs.13a and 13b;

Fig.16 eine Ansicht eines Adressierungsprozesses in Fig.14 durch die in Fig.13a und 13b dargestellten Schaltungen ist;Fig.16 is a view of an addressing process in Fig.14 by the circuits shown in Figs.13a and 13b;

Fig.17 ein Blockbild einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung ist;Fig.17 is a block diagram of a semiconductor memory device according to the present invention;

Fig.18a bis 18c Ansichten sind, welche die Richtungen veranschaulichen, in die Adressen der Fig.17 dargestellten Halbleiter-Speicheranordnung gehen, und welche jenen in Fig.15a bis 15c entsprechen;Figs.18a to 18c are views illustrating the directions in which addresses of the semiconductor memory device shown in Fig.17 go, and which correspond to those in Figs.15a to 15c;

Fig.19 ein Schaltbild einer in Fig.17 gezeigten Adressen-Scrambler-Schaltung ist; undFig.19 is a circuit diagram of an address scrambler circuit shown in Fig.17; and

Fig.20a bis 20c Ansichten sind, welche Bitmap-Logikebenen darstellen, die gegenüber der Logikebene in Fig.14 modifiziert sind.Fig.20a to 20c are views illustrating bitmap logic planes modified from the logic plane in Fig.14.

Vor der Beschreibung der bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Beispiel eines früher vorgeschlagenen Halbleiter-Speichersystems (einer Anordnung) für eine Bildanzeige mit Bezugnahme auf die Zeichnungen beschrieben.Before describing the preferred embodiment of the present invention, an example of a previously proposed semiconductor memory system (array) for image display will be described with reference to the drawings.

Wie in Fig.1 gezeigt, hat das Speichersystem darin einen Bitmap-Logikraum, d.h. jedes Bit im Speichersystem entspricht jedem Bildelement (PIXEL) in einer Bildanzeigeeinheit, wie einer CRT-Einheit. Das Speichersystem enthält drei Speicherebenen M1 bis M3, die Bilddaten für die Farben rot (R), grün (G) bzw. blau (B) speichern. In diesem Beispiel besteht jede Speicherebene aus 16 x 16 Bits, in der Praxis hat jedoch jede Speicherebene eine hohe Kapazität, beispielsweise 512 x 512 Bits oder 1024 x 1024 Bits. In Fig.1 besteht ein Wort aus acht Bits, wie durch die Schraffierung gezeigt. Die Zahlen 0 bis 15 entsprechen Bitleitungen, und die Zeichen A bis P entsprechen Wortleitungen. Wenn eine Speicheranordnung aus 8 Bits (einem Wort) x 8 Bits (einem Wort) = 64 Bits besteht, wird jede Speicherebene durch vier Speicheranordnungen gebildet, und so werden die drei Speicherebenen M1 bis M3 durch zwölf Speicheranordnungen gebildet. Acht Bits in einem Wort, entlang den Wortleitungen, können gleichzeitig aus der Speicheranordnung gelesen oder darin gespeichert werden. Das Lesen oder Schreiben von acht mit Kreuzen markierten Bits entlang den Bitleitungen erfordert jedoch acht aufeinanderfolgende Zugriffe, was zu einer langen Zugriffszeit führt. Um diesen Nachteil zu vermeiden, wurde ein anderer Ansatz versucht, in dem die Bilddaten in einer Wortleitungsrichtung anderen Speichern zugeordnet werden. Dieser Ansatz zeigt jedoch weiterhin eine geringe Leistung, wenn er bei einer sperrigen Speicheranordnung verwendet wird. Außerdem werden die externen Schaltungen komplex, und, da eine Vielzahl von Speicheranordnungen gleichzeitig arbeiten muß, wird die dabei verbrauchte Energie erhöht. Ferner werden periphere Schaltungen der Speicherebenen zur Bearbeitung von Farbe, etc., komplex.As shown in Fig.1, the memory system has a bitmap logic space therein, that is, each bit in the memory system corresponds to each picture element (PIXEL) in an image display unit, such as a CRT unit. The memory system includes three memory planes M1 to M3 which store image data for red (R), green (G) and blue (B) colors, respectively. In this example, each memory plane consists of 16 x 16 bits, but in practice each memory plane has a large capacity, for example 512 x 512 bits or 1024 x 1024 bits. In Fig.1, a word consists of eight bits as shown by the hatching. The numbers 0 to 15 correspond to bit lines, and the characters A to P correspond to word lines. If a memory array consists of 8 bits (one word) x 8 bits (one word) = 64 bits, each memory plane is formed by four memory arrays, and thus the three memory planes M1 to M3 are formed by twelve memory arrays. Eight bits in a word, along the word lines, can be read from or stored in the memory array at one time. However, reading or writing eight bits marked with crosses along the bit lines requires eight consecutive accesses, resulting in a long access time. To avoid this disadvantage, another approach has been tried in which the image data in a word line direction is mapped to other memories. However, this approach still shows low performance when used with a bulky memory array. In addition, the external circuits become complex, and since a plurality of memory arrays must operate simultaneously, the power consumed thereby is increased. Furthermore, peripheral circuits of the memory planes for processing color, etc., become complex.

Angesichts der obigen Nachteile hat die Anmelderin Halbleiter-Speicheranordnungen vorgesehen, mit einer mehrdimensionalen Datenauswahleinrichtung, durch welche das Lesen und/oder Schreiben von mehrdimensionalen Daten mit hoher Geschwindigkeit ermöglicht wird, und mit einer einfachen Schaltung. Eine Zusammenfassung des Lese- und/oder Schreibprozesses von mehrdimensionalen Daten erfolgt mit Bezugnahme auf Fig.2 bis 16.In view of the above disadvantages, the applicant has provided semiconductor memory devices with a multi-dimensional data selection device, by means of which the reading and/or writing of multi-dimensional data is made possible at high speed, and with a simple Circuit. A summary of the reading and/or writing process of multidimensional data is given with reference to Fig.2 to 16.

In Fig.2 enthält die Speicheranordnung ein Speicherzellen-Array 10, einen Reihendecoder 11, eine Leseverstärkerschaltung (CCT) 13 und eine mehrdimensionale Auswahlschaltung 14. Jedes globale Wort (jede Datengrenze) im Speicherzellen-Array 10 besteht, wie durch Schraffierungen gezeigt, aus 64 Bits, und jedes normale Wort besteht aus acht Bits. Demgemäß besteht jedes globale Wort aus acht normalen Worten WRDA bis WRDH. Die 64 Bits in jedem globalen Wort können gleichzeitig gelesen oder geschrieben werden. Die acht normalen Worte WRDA bis WRDH werden in Form einer Linie im Speicherzellen-Array 10 gespeichert, wie in Fig.2 dargestellt, entsprechen jedoch dreidimensionalen Bilddaten, wie in Fig.3 gezeigt. Ferner besteht jedes Wort, beispielsweise das Wort WRDA, das aus acht Bits besteht, auch aus dreidimensionalen Bilddaten, die durch Richtungen (000), (001), (010), (011), (100), (101), (110) und (111) zugeordnet werden, und jeder Bilddatenwert besteht aus einem Bit. Die acht Worte sind virtuell in drei Dimensionen angeordnet, d.h. den Richtungen X, Y und Z.In Fig.2, the memory device includes a memory cell array 10, a row decoder 11, a sense amplifier circuit (CCT) 13, and a multidimensional selection circuit 14. Each global word (each data boundary) in the memory cell array 10 consists of 64 bits as shown by hatching, and each normal word consists of eight bits. Accordingly, each global word consists of eight normal words WRDA to WRDH. The 64 bits in each global word can be read or written simultaneously. The eight normal words WRDA to WRDH are stored in the form of a line in the memory cell array 10 as shown in Fig.2, but correspond to three-dimensional image data as shown in Fig.3. Furthermore, each word, for example, the word WRDA consisting of eight bits, also consists of three-dimensional image data allocated by directions (000), (001), (010), (011), (100), (101), (110) and (111), and each image data consists of one bit. The eight words are virtually arranged in three dimensions, i.e., the directions X, Y and Z.

Zuerst wird das Betriebskonzept beschrieben.First, the operating concept is described.

Wenn eine bestimmte Reihe vom Reihendecoder 11 ausgewählt wird, wird ein entsprechendes globales Wort, das, wie durch Schraffierungen in Fig.2 gezeigt, aus acht Worten WRDA bis WRDH besteht, und so durch 64 Bits gebildet wird, aus dem Speicherzellen-Array 10 ausgegeben, und einmal im Spaltenregister 12 mit 64 Bits gespeichert. Ein Richtungssignal SDIR, das die Richtung bezeichnet, wird zur Auswahlschaltung 14 gesendet, und so können Daten in einer Richtung der Richtungen X, Y und Z aus dem Spaltenregister 12 ausgegeben werden, wie in Fig.4a bis 4c dargestellt. Das Richtungssignal SDIR besteht aus 2 Bits, die drei Richtungen bezeichnen können. Fig.5a, 5b, 5d und 5f zeigen die obige Auswahl. In den Zeichnungen geben durchgehende Linien eine ausgewählte Datenkombination in jeder Richtung an. Ferner kann durch die Bezeichnung einer Adresse ADR in den Zeichnungen mit einem Adressensignal SADR mit 2 Bits ein Bilddatenpaar ausgewählt werden, wie in Fig.5c, 5e und 5g dargestellt. Außerdem können durch die Bezeichnung eines Bits mit einem Bitsignal SBIT gewünschte Bilddaten ausgewählt werden. Die obigen Auswahlen können gleichzeitig durchgeführt werden.When a certain row is selected by the row decoder 11, a corresponding global word consisting of eight words WRDA to WRDH as shown by hatching in Fig.2 and thus constituted by 64 bits is output from the memory cell array 10 and once stored in the column register 12 of 64 bits. A direction signal SDIR indicating the direction is sent to the selection circuit 14, and thus data in one of the directions X, Y and Z can be output from the column register 12 as shown in Fig.4a to 4c. The direction signal SDIR consists of 2 bits which can designate three directions. Fig.5a, 5b, 5d and 5f show the above selection. In the drawings, solid lines indicate a selected data combination in each direction. Further, by designating an address ADR in the drawings with an address signal SADR of 2 bits, a pair of image data can be selected as shown in Fig.5c, 5e and 5g. In addition, by designating a bit with a bit signal SBIT, desired image data can be selected. The above selections can be performed simultaneously.

Mit Bezugnahme auf Fig.6a und 6b, wird eine spezifische Schaltung der in Fig.2 gezeigten Halbleiter-Speicheranordnung beschrieben.With reference to Figs. 6a and 6b, a specific circuit of the semiconductor memory device shown in Fig. 2 will be described.

Die Speicheranordnung enthält das Speicherzellen-Array 10, den Reihendecoder 11 und eine Leseverstärkerschaltung 13 mit Leseverstärkern SA&sub0; bis SA&sub6;&sub3;. Die Speicheranordnung kann ferner das statische Spaltenregister 12 mit 64 Verriegelungsschaltungen und die mehrdimensionale Auswahlschaltung 14 enthalten. Die Auswahlschaltung 14 enthält einen Richtungsdecoder 14a, einen ersten und zweiten X-Decoder 14b und 14c, einen ersten und zweiten Y-Decoder 14d und 14e sowie einen ersten und zweiten Z-Decoder 14f und 14g. Die Auswahlschaltung 14 enthält ferner eine erste bis achte X-Auswahlgatterschaltung 14X&sub1; bis 14X&sub8;, eine erste bis achte Y-Auswahlgatterschaltung 14Y&sub1; bis 14Y&sub8; sowie eine erste bis achte Z-Auswahlgatterschaltung 14Z&sub1; bis 14Z&sub8;. Die Speicheranordnung enthält auch einen Datenbus 20. Die X-Auswahlgatterschaltungen 14X&sub1; bis 14X&sub8; enthalten 64 Transfergatter TG&sub0; bis TG&sub6;&sub3;. Die Anordnung von acht Transfergattern in jeder X-Auswahlgatterschaltung ist gleich, und ist ausgebildet, um ein Datenpaar auszugeben, wie in Fig.5b gezeigt. Jede X-Auswahlgatterschaltung, beispielsweise 14X&sub1;, enthält auch eine Multiplex-Gatterschaltung MG&sub1;, die durch zwei parallelgeschaltete Transistoren gebildet wird. Die Y-Auswahlgatterschaltungen 14Y&sub1; bis 14Y&sub8; und die Z-Auswahlgatterschaltungen 14Z&sub1; bis 14Z&sub8; sind ähnlich ausgebildet, um die in Fig.5d und 5f dargestellte Beziehung zu erfüllen. Der Reihendecoder 11 empfängt eine Reihenadresse RA&sub0; bis RA&sub7; und wählt eine entsprechende Wortleitung im Speicherzellen-Array 10 aus, wobei 64 Datenbits an den Bitleitungen ausgegeben werden. Die 64 Datenbits an den Bitleitungen werden in den Leseverstärkern SA&sub0; bis SA&sub6;&sub3; verstärkt und in den Verriegelungsschaltungen SC&sub0; bis SC&sub6;&sub3; des Spaltenregisters 12 gespeichert. Der Richtungsdecoder 14a empfängt eine Richtungsadresse DA&sub1; und DA&sub0; als Richtungssignal SDIR in Fig.2 und gibt ein Freigabesignal aus. Wenn die Richtungsadresse DA&sub1; und DA&sub0; "00" ist, wird das Freigabesignal zum Versorgen der X-Decoder 14b und 14c mit Energie ausgegeben. Ähnlich wird, wenn die Richtungsadresse DA&sub1; und DA&sub0; "01" ist, das Freigabesignal zum Versorgen der Y-Decoder 14d und 14e mit Energie ausgegeben. Wenn die Richtungsadresse DA&sub1; und DA&sub0; "11" ist, wird das Freigabesignal zum Versorgen der Z-Decoder 14f und 14g mit Energie ausgegeben. Eine untere Spaltenadresse CA&sub1; und CA&sub0; wird den ersten X-, Y- und Z-Decodern 14b, 14d und 14f zugeführt. Einer dieser Decoder 14b, 14d und 14f, die durch das Freigabesignal vom Richtungsdecoder 14a mit Energie versorgt werden, gibt ein Gattersteuersignal an eine der Leitungen l&sub1; bis l&sub4; aus. Wenn nämlich beispielsweise die untere Spaltenadresse CA&sub1; und CA&sub0; "00" ist, wird das Gattersteuersignal zur Leitung l&sub1; ausgegeben. Eine obere Spaltenadresse CA&sub4; bis CA&sub2; wird den zweiten X-, Y- und Z-Decodern 14c, 14e und 14g zugeführt. Einer dieser Decoder 14c, 14e und 14g, die durch das Freigabesignal mit Energie versorgt werden, gibt ein Multiplex-Steuersignal an eine der Leitungen L&sub1; bis L&sub8; aus. Wenn die Richtungsadresse DA&sub1; und DA&sub0; "00" ist, die untere Spaltenadresse CA&sub1; und CA&sub0; "00", ist und die obere Spaltenadresse CA&sub4; bis CA&sub2; "000" ist, werden die in den Verriegelungsschaltungen SC&sub0; und SC&sub1; gespeicherten Bilddaten zum Datenbus 20 durch die Transfergatter TG&sub0; und TG&sub1; und die Multiplex-Gatterschaltung MG&sub1; in der X-Auswahlgatterschaltung 14X&sub1; ausgegeben, wie in Fig.5c gezeigt. Ähnlich kann ein Bilddatenpaar in einer willkürlichen Richtung, die durch die dreidimensionale Beziehung definiert wird, wie in Fig.5a bis 5g gezeigt, willkürlich aus der Halbleiter-Speicheranordnung gelesen werden.The memory device includes the memory cell array 10, the row decoder 11, and a sense amplifier circuit 13 having sense amplifiers SA0 to SA63. The memory device may further include the static column register 12 having 64 latch circuits and the multi-dimensional selection circuit 14. The selection circuit 14 includes a direction decoder 14a, first and second X decoders 14b and 14c, first and second Y decoders 14d and 14e, and first and second Z decoders 14f and 14g. The selection circuit 14 further includes first to eighth X selection gate circuits 14X1 to 14X8, first to eighth Y selection gate circuits 14Y1 to 14Y8. and first to eighth Z selection gate circuits 14Z₁ to 14Z₈. The memory array also includes a data bus 20. The X selection gate circuits 14X₁ to 14X₈ include 64 transfer gates TG₀ to TG₆₃. The arrangement of eight transfer gates in each X selection gate circuit is the same, and is arranged to output a data pair as shown in Fig.5b. Each X selection gate circuit, for example 14X₁, also includes a multiplex gate circuit MG₁ formed by two parallel-connected transistors. The Y selection gate circuits 14Y₁ to 14Y₈ and the Z selection gate circuits 14Z₁ to 14Z₈ are similarly formed to satisfy the relationship shown in Figs.5d and 5f. The row decoder 11 receives a row address RA₀ to RA₇ and selects a corresponding word line in the memory cell array 10, outputting 64 bits of data on the bit lines. The 64 bits of data on the bit lines are amplified in the sense amplifiers SA₀ to SA₆₃ and stored in the latch circuits SC₀ to SC₆₃ of the column register 12. The direction decoder 14a receives a direction address DA₁ and DA₀ as a direction signal SDIR in Fig.2 and outputs an enable signal. When the direction address DA₁ and DA₀ is "00", the enable signal for supplying power to the X decoders 14b and 14c is output. Similarly, when the direction address DA₁ and DA₀ is "01", the enable signal for supplying power to the Y decoders 14d and 14e is output. When the direction address DA₁ and DA₀ is "11", the enable signal for supplying power to the Z decoders 14f and 14g is output. A lower column address CA₁ and CA₀ is supplied to the first X, Y and Z decoders 14b, 14d and 14f. One of these decoders 14b, 14d and 14f, which are energized by the enable signal from the direction decoder 14a, outputs a gate control signal to one of the lines l₁ to l₄. Namely, for example, when the lower column address CA₁ and CA₀ is "00", the gate control signal is output to the line l₁. An upper column address CA₄ to CA₂ is supplied to the second X, Y and Z decoders 14c, 14e and 14g. One of these decoders 14c, 14e and 14g, which are energized by the enable signal, outputs a multiplex control signal to one of the lines L₁ to L₈. When the direction address DA₁ and DA₀ is "00", the lower column address CA₁ and CA₀ is "00". "00", is and the upper column address CA₄ to CA₂ is "000", the image data stored in the latch circuits SC₀ and SC₁ are output to the data bus 20 through the transfer gates TG₀ and TG₁ and the multiplex gate circuit MG₁ in the X selection gate circuit 14X₁ as shown in Fig.5c. Similarly, a pair of image data can be arbitrarily read from the semiconductor memory device in an arbitrary direction defined by the three-dimensional relationship as shown in Figs.5a to 5g.

Das obige Prinzip kann nicht nur wie gezeigt bei einem DRAM, sondern auch bei einem statischen RAM und einem ROM verwendet werden.The above principle can be used not only for a DRAM as shown, but also for a static RAM and a ROM.

Eine andere Halbleiter-Speicheranordnung wird mit Bezugnahme auf Fig.7a bis 7d beschrieben. In Fig.7a besteht ein einzelnes globales Wort aus würfelförmig angeordneten dreidimensionalen Daten mit 8 x 8 x 8 Bits = 512 Bits. Wenn die in Fig.2 gezeigte Speicheranordnung zur Bearbeitung der in Fig.7a dargestellten Daten verwendet wird, kann das globale Wort mit 512 Bits aus dem Speicherzellen-Array 10 gelesen werden und im Spaltenregister 12 mit 512 Verriegelungsschaltungen durch 512 Leseverstärker (in Fig.2 nicht gezeigt) gespeichert werden. Acht Bilddatenwerte in einer willkürlichen Richtung der Richtungen X, Y und Z können gleichzeitig aus der Auswahlschaltung 14 ausgegeben werden, wie in Fig.7b bis 7d dargestellt. Fig.7b zeigt eine Datenanordnung von acht Bilddatenwerten in der Richtung X, und Fig.7c und 7d zeigen Datenanordnungen in den Richtungen Y und Z.Another semiconductor memory device will be described with reference to Figs. 7a to 7d. In Fig. 7a, a single global word consists of cube-arranged three-dimensional data of 8 x 8 x 8 bits = 512 bits. When the memory device shown in Fig. 2 is used to process the data shown in Fig. 7a, the global word of 512 bits can be read from the memory cell array 10 and stored in the column register 12 having 512 latches by 512 sense amplifiers (not shown in Fig. 2). Eight image data in an arbitrary direction of the X, Y and Z directions can be simultaneously output from the selection circuit 14 as shown in Figs. 7b to 7d. Fig.7b shows a data arrangement of eight image data values in the X direction, and Fig.7c and 7d show data arrangements in the Y and Z directions.

Noch eine andere Halbleiter-Speicheranordnung wird mit Bezugnahme auf Fig.8a bis 8d beschrieben. In Fig.8a besteht ein einzelnes globales Wort aus 16 x 16 in einer Ebene angeordneten Daten, wobei jeder Datenwert aus Bits besteht. Die Daten mit 16 x 16 x l Bits werden aus dem Speicherzellen-Array 10 gelesen und im Spaltenregister 12 gespeichert. Durch die Auswahl der Richtung können entweder 16 Daten in der Richtung X, wie in Fig.8b gezeigt, 16 Daten in der Richtung Y, wie in Fig.8c dargestellt, oder 4 x 4 Daten in Form einer Ebene, wie in Fig.8c gezeigt, aus der Auswahlschaltung 14 gelesen werden. In diesem Fall kann das in einer Ebene angeordnete Daten-Array mit 4 x 4 Bits gleichzeitig gelesen werden.Yet another semiconductor memory device is described with reference to Fig.8a to 8d. In Fig.8a, a single global word consists of 16 x 16 data arranged in a plane, each data consisting of bits. The data of 16 x 16 xl bits is read from the memory cell array 10 and stored in the column register 12. By selecting the direction, either 16 data in the X direction as shown in Fig.8b, 16 data in the Y direction as shown in Fig.8c, or 4 x 4 data in the form of a plane as shown in Fig.8c can be read from the selection circuit 14. In this case, the data array of 4 x 4 bits arranged in a plane can be read simultaneously.

Die obige Halbleiter-Speicheranordnung kann wie folgt zusammengefaßt werden:The above semiconductor memory device can be summarized as follows:

a) Vorsehen einer Speicherzelleneinrichtung, die das gleichzeitige Lesen oder Schreiben einer Vielzahl von Datenbits, die mehrdimensionale Daten bilden, freigibt, wie in Fig.3 und 7a gezeigt, ansprechend auf eine Zugriffsanforderung, unda) providing a memory cell device enabling the simultaneous reading or writing of a plurality of data bits forming multi-dimensional data, as shown in Figs. 3 and 7a, in response to an access request, and

b) Vorsehen einer mehrdimensionalen Datenauswahleinrichtung beispielsweise in einer DRAM-Anordnung zwischen Bitleitungen und einem Datenbus.b) Providing a multi-dimensional data selection device, for example in a DRAM arrangement between bit lines and a data bus.

Bei der Auswahl einer Wortleitung werden alle Daten in mit der Wortleitung verbundenen Speicherzellen an den Bitleitungen ausgegeben. Die mehrdimensionale Datenauswahleinrichtung empfängt die ausgegebenen Daten an den Bitleitungen und gibt darin gewünschte Daten ansprechend auf ein Auswahlsignal, das eine oder mehrere Richtungen bezeichnet, aus. Ein oder mehrere Datenbusse können ansprechend auf eine Anforderung zur gleichzeitigen Datenauswahl vorgesehen werden.When a word line is selected, all data in memory cells connected to the word line are output to the bit lines. The multi-dimensional data selector receives the output data on the bit lines and outputs desired data therein in response to a select signal designating one or more directions. One or more data buses may be provided in response to a request for simultaneous data selection.

Noch eine andere Halbleiter-Speicheranordnung wird mit Bezugnahme auf Fig.9 beschrieben. Die Speicheranordnung ist ausgebildet, um die in Fig.8a bis 8d gezeigte Datenanordnung auszuwählen.Yet another semiconductor memory device is described with reference to Fig.9. The memory device is configured to select the data arrangement shown in Figs.8a to 8d.

In Fig.9 bezeichnen die Bezugszeichen WLi die i-te Wortleitung, die mit 256 Speicherzellen (MCS) verbunden ist, BL72 und bezeichnen das 72ste Bitleitungspaar, SA&sub7;&sub2; bezeichnet den 72sten Leseverstärker, wobei eine detaillierte Schaltungskonstruktion davon für den 73sten Leseverstärker SA&sub7;&sub3; gezeigt wird, 16 bezeichnet eine mehrdimensionale Datenauswahlschaltung, und 20 bezeichnet einen Datenbus zum Ausgeben von zwei Bytes, d.h. 16 Bits. Die Auswahlschaltung 16 besteht aus 256 Decodern zum Auswählen von Richtungen, es sind jedoch nur der 72ste und 73ste Richtungsdecoder 16D&sub7;&sub2; und 16D&sub7;&sub3; sowie Richtungssteuerleitungen 16a gezeigt. Jeder Richtungsdecoder, beispielsweise 16D&sub7;&sub2;, besteht aus einem X-Decoder XD&sub7;&sub2;, einem Y-Decoder YD&sub7;&sub2; und einem S-Decoder SD&sub7;&sub2;. Jeder Richtungsdecoder empfängt gemeinsam eine interne Segmentadresse C&sub0; und bis C&sub3; und . Die Segmentadresse wird zur Bezeichnung eines internen Teils des Segments, d.h. einem Datenbit im Segment, verwendet. Eine der Richtungssteuerleitungen 16a bringt den entsprechenden Richtungsdecoder XD&sub0; bis XD&sub2;&sub5;&sub5;, YD&sub0; bis YD&sub2;&sub5;&sub5; oder SD&sub0; bis SD&sub2;&sub5;&sub5; in einen aktiven Zustand. Wie in Fig.8a gezeigt, gibt der 72ste Leseverstärker SA&sub7;&sub2; ein Datenbit des neunten Bits in der Richtung X (X = 8) in der fünften Reihe in der Richtung Y (Y = 4) aus. Der 73ste Leseverstärker SA&sub7;&sub3; gibt das zehnte Bit in der Richtung X (X = 9) in Y = 4 aus. Wenn die interne Segmentadresse C&sub3; und bis C&sub0; und Y = 4 anzeigt, und der X-Decoder XD&sub7;&sub2; mit Energie versorgt wird, werden die Daten des Leseverstärkers SA&sub7;&sub2; zu einem Datenbuspaar DB8 und durch den X-Richtungsdecoder XD&sub7;&sub2; ausgegeben. Ähnlich werden die Daten des Leseverstärkers SA&sub7;&sub3; zu einem Datenbuspaar DB9 und durch den X-Richtungsdecoder XD&sub7;&sub3; ausgegeben. Folglich werden das 64ste bis 79ste Datenbit gleichzeitig zum Datenbus 20 ausgegeben, wie in Fig.8b gezeigt. Alternativ dazu gibt der 72ste Leseverstärker SA&sub7;&sub2; ein Datenbit des fünften Bits in der Richtung Y (Y = 4) in der neunten Reihe in der Richtung X (X = 8) aus. Wenn die interne Segmentadresse C&sub3; und bis C&sub0; und acht ist (X = 8), und der Y-Decoder YD&sub7;&sub2; mit Energie versorgt wird, werden die Daten des Leseverstärkers SA&sub7;&sub2; zu einem Datenbuspaar DB4 und durch den Y-Decoder YD&sub7;&sub2; ausgegeben. Wenn die interne Segmentadresse C&sub3; und bis C&sub0; und hingegen neun ist (X = 9), und der Y-Decoder YD&sub7;&sub3; mit Energie versorgt wird, werden die Daten des Leseverstärkers SA&sub7;&sub3; zum Datenbuspaar DB4 und durch den Y-Decoder YD&sub7;&sub3; ausgegeben. Ähnlich können die 16 Datenbits in der Richtung Y gleichzeitig ausgegeben werden, wie in Fig.8c dargestellt.In Fig.9, reference symbols WLi denote the i-th word line connected to 256 memory cells (MCS), BL72, and denote the 72nd bit line pair, SA₇₂. denotes the 72nd sense amplifier, a detailed circuit construction thereof is shown for the 73rd sense amplifier SA₇₃, 16 denotes a multi-dimensional data selection circuit, and 20 denotes a data bus for outputting two bytes, i.e., 16 bits. The selection circuit 16 is composed of 256 decoders for selecting directions, but only the 72nd and 73rd direction decoders 16D₇₂ and 16D₇₃ and direction control lines 16a are shown. Each direction decoder, e.g., 16D₇₂, is composed of an X decoder XD₇₂, a Y decoder YD₇₂, and an S decoder SD₇₂. Each direction decoder commonly receives an internal segment address C₀ and to C₃ and . The segment address is used to designate an internal part of the segment, that is, a data bit in the segment. One of the direction control lines 16a brings the corresponding direction decoder XD₀ to XD₂₅₅, YD₀ to YD₂₅₅, or SD₀ to SD₂₅₅ into an active state. As shown in Fig.8a, the 72nd sense amplifier SA₇₂ outputs a data bit of the ninth bit in the direction X (X = 8) in the fifth row in the direction Y (Y = 4). The 73rd sense amplifier SA₇₃ outputs the tenth bit in the direction X (X = 9) in Y = 4. When the internal segment address C₃ and to C₀ and Y = 4, and the X decoder XD₇₂ is energized, the data of the sense amplifier SA₇₂ is output to a data bus pair DB8 and through the X direction decoder XD₇₂. Similarly, the data of the sense amplifier SA₇₃ is output to a data bus pair DB9 and through the X direction decoder XD₇₃. Consequently, the 64th to 79th data bits are simultaneously output to the data bus 20 as shown in Fig.8b. Alternatively, the 72nd sense amplifier SA₇₂ outputs a data bit of the fifth bit in the Y direction (Y = 4) in the ninth row in the X direction (X = 8). When the internal segment address is C₃ and to C₀ and eight (X = 8), and the Y decoder YD₇₂ is energized, the data of the sense amplifier SA₇₂ is output to a data bus pair DB4 and through the Y decoder YD₇₂. When the internal segment address C₃ and C₀ and C₆ is nine (X = 9), and the Y decoder YD₇₃ is energized, the data of the sense amplifier SA₇₃ is output to the data bus pair DB4 and through the Y decoder YD₇₃. Similarly, the 16 data bits in the Y direction can be output simultaneously as shown in Fig.8c.

Die obige Datenauswahl kann bei der Auswahl in der Ebene (Richtung) S mit 4 x 4 Bits verwendet werden, wie in Fig.8d gezeigt. Mit anderen Worten sind der Richtungsdecoder 16D&sub7;&sub2;, der aus den X-, Y- und S-Decodern XD&sub7;&sub2;, YD&sub7;&sub2; und SD&sub7;&sub2; besteht, die Richtungssteuerleitungen 16a und der Datenbus 20 verbunden, um 16 Datenbits in einer beliebigen Richtung, d.h. Richtung X, Richtung Y oder Ebene S, auszugeben.The above data selection can be used in the selection in the plane (direction) S with 4 x 4 bits as shown in Fig.8d. In other words, the direction decoder 16D72 consisting of the X, Y and S decoders XD72, YD72 and SD72, the direction control lines 16a and the data bus 20 are connected to output 16 data bits in any direction, i.e., X direction, Y direction or S plane.

In Fig.9 muß der Richtungsdecoder, beispielsweise 16D&sub7;&sub2;, der aus drei Decodern XD&sub7;&sub2;, YD&sub7;&sub2; und SD&sub7;&sub2; besteht, für jeden Leseverstärker vorgesehen werden. Folglich muß die Distanz vergrößert werden, was zu einer niedrigen Integration der Halbleiteranordnung führt.In Fig.9, the direction decoder, for example, 16D₇₂ consisting of three decoders XD₇₂, YD₇₂ and SD₇₂, must be provided for each sense amplifier. Consequently, the distance must be increased, resulting in low integration of the semiconductor device.

Die in Fig.10 gezeigt Schaltung soll diese Probleme lösen.The circuit shown in Fig.10 is intended to solve these problems.

In Fig.10 sind eine Vordecoderschaltung 18, die aus einem X-Vordecoder 18x, einem Y-Vordecoder 18y und einem S-Vordecoder 18s besteht, X-Auswahlleitungen 30x, Y-Auswahlleitungen 30y, S-Auswahlleitungen 30s und Transfergatter 72x, 72y, 72s, 73x, 73y und 73s zwischen den Leseverstärkern SA&sub7;&sub2; und SA&sub7;&sub3; und dem Datenbus 20 vorgesehen. Einer der Vordecoder 18x, 18y und 18s wird durch eines der Richtungssteuersignale SX, SY und SS in einen aktiven Zustand versetzt. Der mit Energie versorgte Vordecoder gibt ein Hochpegel-Signal zu einer Leitung in den Auswahlleitungen 30x, 30y und 30s ansprechend auf die interne Segmentadresse C&sub3; und bis C&sub0; und aus, und versorgt das mit der Leitung verbundene Transfergatter mit Energie, wobei die Daten des Leseverstärkers zum Datenbus 20 ausgegeben werden. Ein Ausgang "0" des X-Vordecoders 18x wählt ein 0tes Segment aus. Die Daten des 0ten Segments in der Richtung X werden von den Leseverstärkern SA&sub0; bis SA&sub1;&sub5; (nicht gezeigt) ausgegeben. Transfergatter 00x bis 15x (nicht dargestellt) führen die Daten von den Leseverstärkern SA&sub0; bis SA&sub1;&sub5; zu den Datenbuspaaren DB0 und bis DBF und .In Fig.10, a predecoder circuit 18 consisting of an X predecoder 18x, a Y predecoder 18y and an S predecoder 18s, X selection lines 30x, Y selection lines 30y, S selection lines 30s and transfer gates 72x, 72y, 72s, 73x, 73y and 73s are provided between the sense amplifiers SA₇₂ and SA₇₃ and the data bus 20. One of the predecoders 18x, 18y and 18s is set in an active state by one of the direction control signals SX, SY and SS. The energized predecoder outputs a high level signal to a line in the selection lines 30x, 30y and 30s in response to the internal segment address C₃ and to C�0 and , and supplies power to the transfer gate connected to the line, outputting the data of the sense amplifier to the data bus 20. An output "0" of the X predecoder 18x selects a 0th segment. The data of the 0th segment in the X direction is output from the sense amplifiers SA₀ to SA₁₅ (not shown). Transfer gates 00x to 15x (not shown) supply the data from the sense amplifiers SA₀ to SA₁₅ to the data bus pairs DB0 and to DBF and .

Wenn der X-Vordecoder 18x durch das Richtungssteuersignal SX mit Energie versorgt wird, und die interne Segmentadresse C&sub3; und bis C&sub0; und vier ("0100") ist, stellt der X-Vordecoder 18x mehr im einzelnen einen fünften Ausgang ("4") auf einen Hochpegel, wie in Fig.10 gezeigt. Das Transfergatter 72x wird EIN geschaltet, wobei die Daten des Leseverstärkers SA&sub7;&sub2; zum Datenbuspaar DB8 und geführt werden. Alternativ dazu wird der Y-Vordecoder 18y mit Energie versorgt, und die interne Segmentadresse C&sub3; und bis C&sub0; und ist acht ("1000"), und der Y-Vordecoder 18y gibt die Daten des Leseverstärkers SA&sub7;&sub2; zum Datenbuspaar DB4 und durch das Transfergatter 72y aus.More specifically, when the X predecoder 18x is energized by the direction control signal SX and the internal segment address C3 and to C0 and is four ("0100"), the X predecoder 18x sets a fifth output ("4") to a high level as shown in Fig.10. The transfer gate 72x is turned ON, supplying the data of the sense amplifier SA72 to the data bus pair DB8 and DB9. Alternatively, the Y predecoder 18y is energized and the internal segment address C3 and to C0 and is eight ("1000"), and the Y predecoder 18y outputs the data of the sense amplifier SA72 to the data bus pair DB4 and DB5 through the transfer gate 72y.

Die Beziehung zwischen den X-Auswahlleitungen 30x der mit Hexadezimalzahlen bezeichneten Leitungen "0" bis "F" (sechzehn), dem Datenbus 20, der aus ebenfalls mit Hexadezimalzahlen bezeichneten 16 Datenbuspaaren "0" und " " bis "F" und " " besteht, und den Leseverstärkern SA&sub0; bis SA&sub2;&sub5;&sub5; ist wie in Tabelle 1 gezeigt definiert. In Tabelle 1 entspricht das Segment den X-Auswahlleitungen 30x, da jede Zeile ein Segment von 16 Bits bezeichnet. Die obige Beziehung ist auch in Fig.11a und 11d dargestellt. In Fig.11a bezeichnet das Bezugszeichen B die interne Segmentadresse C&sub3; und bis C&sub0; und . Tabelle 1 SEGMENT DATENBUSPAAR/LESEVERSTÄRKERThe relationship between the X-select lines 30x of the lines "0" to "F" (sixteen) designated with hexadecimal numbers, the data bus 20 consisting of 16 data bus pairs "0" and "" to "F" and "" also designated with hexadecimal numbers, and the sense amplifiers SA₀ to SA₂₅₀ is defined as shown in Table 1. In Table 1, the segment corresponds to the X-select lines 30x since each row designates a segment of 16 bits. The above relationship is also shown in Fig.11a and 11d. In Fig.11a, reference symbol B designates the internal segment address C₃ and to C₀ and . Table 1 SEGMENT DATA BUS PAIR/READ AMPLIFIER

Die Beziehung zwischen den Y-Auswahlleitungen 30y, dem Datenbus 20 und den Leseverstärkern ist ebenfalls wie in Tabelle 2 sowie Fig.11b und 11d gezeigt. Tabelle 2 SEGMENT DATENBUSPAAR/LESEVERSTÄRKERThe relationship between the Y-select lines 30y, the data bus 20 and the sense amplifiers is also as shown in Table 2 and Fig.11b and 11d. Table 2 SEGMENT DATA BUS PAIR/READ AMPLIFIER

Ähnlich ist die Beziehung zwischen den S-Auswahlleitungen 30s, dem Datenbus 20 und den Leseverstärkern wie in den Tabellen 3-1 bis 3-4 als typische Beispiele sowie Fig.11c und 11d gezeigt. Tabelle 3-1 SEGMENT = 0 DATENBUSPAAR LESEVERSTÄRKER Tabelle 3-2 SEGMENT = 3 DATENBUSPAAR LESEVERSTÄRKER Tabelle 3-3 SEGMENT = "C" DATENBUSPAAR LESEVERSTÄRKER Tabelle 3-4 SEGMENT = "F" DATENBUSPAAR LESEVERSTÄRKERSimilarly, the relationship between the S-select lines 30s, the data bus 20 and the sense amplifiers is as shown in Tables 3-1 to 3-4 as typical examples and Fig.11c and 11d. Table 3-1 SEGMENT = 0 DATA BUS PAIR READING AMPLIFIER Table 3-2 SEGMENT = 3 DATA BUS PAIR READING AMPLIFIER Table 3-3 SEGMENT = "C" DATA BUS PAIR READING AMPLIFIER Table 3-4 SEGMENT = "F" DATA BUS PAIR READING AMPLIFIER

Fig.12 ist ein Blockbild der in Fig.10 gezeigten Speicheranordnung. Die Speicheranordnung umfaßt das Speicherzellen-Array 10 mit 256 Bitleitungen x 1024 Wortleitungen, den Reihendecoder 11, die Leseverstärkerschaltung 13, die aus 1024 Leseverstärkern besteht, die Vordecoderschaltung 18b, die aus dem X-Vordecoder 18x, dem Y-Vordecoder 18y und dem S--Vordecoder 18s besteht, eine mehrdimensionale Auswahlschaltung 19, welche die Transfergatter enthält, und die X- Auswahlleitungen 30x, die Y-Auswahlleitungen 30y und die S-Auswahlleitungen 30s sowie den Datenbus 20. Die Speicheranordnung umfaßt auch eine Verriegelungsschaltung 22, die ausgewählte 16 Datenbits hält.Fig.12 is a block diagram of the memory device shown in Fig.10. The memory device includes the memory cell array 10 having 256 bit lines x 1024 word lines, the row decoder 11, the sense amplifier circuit 13 consisting of 1024 sense amplifiers, the predecoder circuit 18b consisting of the X predecoder 18x, the Y predecoder 18y and the S predecoder 18s, a multi-dimensional selection circuit 19 including the transfer gates and the X selection lines 30x, the Y selection lines 30y and the S selection lines 30s, and the data bus 20. The memory device also includes a latch circuit 22 which holds selected 16 bits of data.

Die Speicheranordnung enthält ferner einen Vordecoder 18a. Hier sind 1024 Datenbits in den Speicherzellen, die mit der Wortleitung WL verbunden sind, in vier Datenblöcke geteilt, die jeweils aus 16 x 16 Datenbits bestehen. Der Vordecoder 18a wählt ein Datensegment (einen Block) ansprechend auf zwei Bits B&sub1; und B&sub0; einer Segmentbezeichnungsadresse aus, und gibt das ausgewählte Datensegment an eine entsprechende Leseverstärkergruppe, die aus 256 Leseverstärkern besteht, der Leseverstärkerschaltung 13 aus. Dann werden 256 in der entsprechenden Leseverstärkergruppe gelesene Datenbits zur mehrdimensionalen Auswahlschaltung 19 ausgegeben.The memory arrangement also contains a predecoder 18a. Here, 1024 data bits are stored in the memory cells, which are the word line WL are divided into four data blocks each consisting of 16 x 16 data bits. The predecoder 18a selects a data segment (a block) in response to two bits B₁ and B₀ of a segment designation address, and outputs the selected data segment to a corresponding sense amplifier group consisting of 256 sense amplifiers of the sense amplifier circuit 13. Then, 256 data bits read in the corresponding sense amplifier group are output to the multi-dimensional selection circuit 19.

Die Beziehung zwischen der Segmentbezeichnungs(auswahl)adresse B&sub1; und B&sub0; und der internen Segmentadresse C&sub3; und bis C&sub0; und ist, daß die Segmentbezeichnungsadresse ein Datensegment (eine Grenze) bezeichnet, und die interne Segmentadresse Datenbits im bezeichneten Datensegment bezeichnet. Die Adressen bilden eine Segmentadresse.The relationship between the segment designation (selection) address B₁ and B�0 and the internal segment address C₃ and to C₀ and is that the segment designation address designates a data segment (a boundary), and the internal segment address designates data bits in the designated data segment. The addresses form a segment address.

Verglichen mit der in Fig.9 gezeigten Speicheranordnung kann die Anzahl von Decodern in der in Fig.10 dargestellten Speicheranordnung stark reduziert werden. Wenn beispielsweise die Anzahl der Leseverstärker 256 beträgt, sind in Fig.9 768 Decoder erforderlich, in Fig.10 jedoch drei Decoder.Compared with the memory device shown in Fig.9, the number of decoders in the memory device shown in Fig.10 can be greatly reduced. For example, if the number of sense amplifiers is 256, 768 decoders are required in Fig.9, but three decoders are required in Fig.10.

Mit Bezugnahme auf Fig.13a und 13b wird eine spezifische Schaltung der Halbleiter-Speicheranordnung vom gefalteten Typ und mit den Vordecodern 18a und 18b beschrieben.Referring to Figs. 13a and 13b, a specific circuit of the folded type semiconductor memory device having the predecoders 18a and 18b will be described.

In Fig.13a und 13b ermöglicht die Speicheranordnung die Auswahl von drei Richtungen X, Y und S sowie die gleichzeitige Ausgabe von sechzehn Datenbits. Der Datenbus 20 enthält 16 Datenbuspaare DB0 und bis DBF und . Der Vordecoder 18b ist zur gemeinsamen Verwendung aller Auswahlrichtungen vorgesehen. Eine exklusive Auswahlschaltung 38 enthält 16 Leitungen. Zur Richtungsauswahl sind vorgesehen: eine Richtungsauswahl-Gatterschaltung 34, die aus 256 Auswahlgattergruppen besteht, wobei jede Gruppe X-, Y- und S-Auswahlgatter, beispielsweise 72Sx, 72Sy und 72Ss, enthält, und die Transfergatterschaltung 36, die aus 256 Transfergattergruppen besteht, wobei jede Gruppe X-, Y- und S-Transfergatter, beispielsweise 72x, 72y und 72s, enthält, ähnlich jenen in Fig.9 und 10. Jedes Auswahlgatter, beispielsweise 72Sx, wird durch ein NOR-Gatter gebildet. Die 256 x 4 = 1024 Bitleitungen sind einzeln zu viert angeordnet und mit der Leseverstärkerschaltung 13 verbunden. Das 0te Segment mit 16 Bits enthält Daten für die 0te, vierte, achte, ..., 60ste Bitleitung. Das 1. (erste) Segment enthält Daten an der 64sten, 68sten, 72sten, ..., 124sten Bitleitung. Vier Gruppen mit 16 x 16 Datenbits sind, wie in Fig.8d gezeigt, mit einer Wortleitung verbunden. Die Leseverstärkerschaltung 13 enthält 1024 Leseverstärker SA0A, SA0B, SA0C, SA0D, ..., SA72A, SA72B, SA72C, SA72D, ..., SA255A, SA255B, SA255C, SA255D, die in vier Gruppen mit den Suffixen A, B, C und D geteilt sind.In Fig.13a and 13b, the memory arrangement enables the selection of three directions X, Y and S and the simultaneous output of sixteen data bits. The data bus 20 contains 16 data bus pairs DB0 and DBF and . The predecoder 18b is provided for the common use of all selection directions. An exclusive selection circuit 38 contains 16 lines. For direction selection, there are provided: a direction selection gate circuit 34 which consists of 256 selection gate groups, each group containing X, Y and S selection gates, for example 72Sx, 72Sy and 72Ss, and the transfer gate circuit 36 which consists of 256 transfer gate groups, each group including X, Y and S transfer gates, for example 72x, 72y and 72s, similar to those in Figs.9 and 10. Each selection gate, for example 72Sx, is formed by a NOR gate. The 256 x 4 = 1024 bit lines are individually arranged in fours and connected to the sense amplifier circuit 13. The 0th segment with 16 bits contains data for the 0th, fourth, eighth, ..., 60th bit lines. The 1st (first) segment contains data on the 64th, 68th, 72nd, ..., 124th bit lines. Four groups of 16 x 16 data bits are connected to one word line as shown in Fig.8d. The sense amplifier circuit 13 includes 1024 sense amplifiers SA0A, SA0B, SA0C, SA0D, ..., SA72A, SA72B, SA72C, SA72D, ..., SA255A, SA255B, SA255C, SA255D, which are divided into four groups with the suffixes A, B, C and D.

Der Vordecoder 18a und die Bit-Auswahlgatter, beispielsweise 72BA bis 72BD, wählen ein Datensegment mit 16 x 16 = 256 Datenbits aus der entsprechenden Leseverstärkergruppe aus, und geben die Daten an ein Leitungspaar aus. Demgemäß kann durch das Speichern von Datenbits in jedem Segment an der Wortleitung in den Speicherzellen, die mit den einzeln in vier Bitleitungspaaren angeordneten Bitleitungspaaren verbunden sind, ein Datensegment mit 256 Datenbits gleichzeitig an der Wortleitung ausgelesen werden. Wenn die Segmentbezeichnungsadresse B&sub1; und B&sub0; "00" ist, werden die Auswahlgatter 72BA, 73BA und 74BA in Fig.13a EIN geschaltet, wobei die Daten von den Leseverstärkern SA72A, SA73A und SA74A zu den Leitungen L72, L73 und L74 ausgegeben werden. Die Daten für den Leseverstärker SA72A sind die Daten des vierten Segments und achten Bits. Wenn die interne Segmentadresse C&sub3; und bis C&sub0; und vier ("0100") ist, gibt der Vordecoder 18b ein Niederpegel-Signal an einem Ausgang aus. Wenn das X-Richtungsauswahlsignal SX ein Niederpegel ist, werden die Daten an den Leitungen L72 zum Datenbuspaar DB8 und durch das Transfergatter 72x ausgegeben.The predecoder 18a and the bit selection gates, e.g., 72BA to 72BD, select a data segment of 16 x 16 = 256 data bits from the corresponding sense amplifier group, and output the data to a line pair. Accordingly, by storing data bits in each segment on the word line in the memory cells connected to the bit line pairs arranged individually in four bit line pairs, a data segment of 256 data bits can be read out on the word line at one time. When the segment designation address B₁ and B₀ is "00", the selection gates 72BA, 73BA and 74BA in Fig.13a are turned ON, and the data is output from the sense amplifiers SA72A, SA73A and SA74A to the lines L72, L73 and L74. The data for the sense amplifier SA72A is the data of the fourth segment and eighth bits. If the internal segment address is C₃ and to C�0 and four ("0100"), the predecoder 18b outputs a low level signal at an output. When the X direction selection signal SX is a low level, the data on the lines L72 is output to the data bus pair DB8 and through the transfer gate 72x.

Durch die Konstruktion der Schaltung, wie in Fig.13a und 13b gezeigt, können die Auswahlschaltungen, beispielsweise 72BA, 72Sx und 72x, in einem Abstand zwischen den benachbarten Bitleitungen ohne Vergrößerung des Abstands vorgesehen werden. Andererseits wird durch die Zunahme der Bitleitungen ein Raum im Speicherzellen-Array erhalten, und in diesem Raum können Schaltungen für andere Gruppen vorgesehen werden, und Daten von den Schaltungen können durch den Vordecoder 18a ausgewählt werden. Folglich kann die Integration der Speicheranordnung insgesamt stark verbessert werden. Anstelle der Bit-Auswahlgatter, beispielsweise 72BA und 72BD, können Verriegelungsschaltungen vorgesehen werden. Der Vordecoder 18a wählt die Daten aus den Verriegelungsschaltungen aus. Die in Fig.13a und 13b dargestellte Anordnung ist für die Auswahl in der Richtung X optimiert, die Anordnung kann jedoch modifiziert werden, um die Auswahl in der Richtung Y oder der Ebene S zu optimieren. In der in Fig.13a und 13b gezeigten Schaltung werden die Schaltungen bei einem niederen Freigabepegel betrieben, können jedoch modifiziert werden, um bei einem hohen Freigabepegel zu arbeiten.By constructing the circuit as shown in Fig.13a and 13b, the selection circuits, e.g., 72BA, 72Sx and 72x, can be provided at a distance between the adjacent bit lines without increasing the distance. On the other hand, by increasing the bit lines, a space is obtained in the memory cell array, and in this space, circuits for other groups can be provided, and data from the circuits can be selected by the predecoder 18a. Consequently, the integration of the memory device as a whole can be greatly improved. Instead of the bit selection gates, e.g., 72BA and 72BD, latch circuits can be provided. The predecoder 18a selects the data from the latch circuits. The arrangement shown in Fig.13a and 13b is optimized for selection in the X direction, but the arrangement can be modified to optimize selection in the Y direction or the S plane. In the circuit shown in Fig.13a and 13b, the circuits are operated at a low enable level, but can be modified to operate at a high enable level.

Tabelle 4 zeigt ein Array der Leseverstärkergruppe, bestehend aus 16 x 16 = 256 Datenbits, die durch die Datensegmentbezeichnungsadresse B&sub1; und B&sub0; ausgewählt wird. Tabelle 4 ist ähnlich Fig.11d. Tabelle 4 Table 4 shows an array of the sense amplifier group consisting of 16 x 16 = 256 data bits selected by the data segment designation address B₁ and B₀. Table 4 is similar to Fig.11d. Table 4

Tabelle 4 zeigt die Beziehung zwischen der Bit-Anordnung im Logikraum und die Anordnung des Leseverstärkers der tatsächlichen Speicheranordnung, wenn die zweidimensionalen Daten mit 16 x 16 Bits im Logikraum angeordnet sind.Table 4 shows the relationship between the bit arrangement in the logic space and the sense amplifier arrangement of the actual memory array when the two-dimensional data of 16 x 16 bits is arranged in the logic space.

Tabelle 5-1 bis 5-3 zeigen die Beziehungen zwischen den Ausgängen , , ..., vom Vordecoder 18b, in Fig.13a dargestellt, und die Nummer 0: , 1: , ..., F: der Datenbusse 20, in Fig.13b dargestellt, denen die Daten von den Leseverstärkern zugeführt werden. In den Tabellen 5-1 bis 5-3 bezeichnet das linke Zeichen die Nummer des Ausgangs vom Vordecoder und das rechte Zeichen die Nummer des Datenbusses. Beispielsweise gibt 2/7 an, daß der Ausgang vom Vordecoder ist, und die Nummer des Datenbusses 7: ist. Tabelle 5-1 Tabelle 5-2 Tabelle 5-3 Tables 5-1 to 5-3 show the relationships between the outputs , , ..., from the predecoder 18b shown in Fig.13a and the numbers 0: , 1: , ..., F: of the data buses 20 shown in Fig.13b to which the data is supplied from the sense amplifiers. In Tables 5-1 to 5-3, the left character indicates the number of the output from the predecoder and the right character indicates the number of the data bus. For example, 2/7 indicates that the output is from the predecoder and the number of the data bus is 7:. Table 5-1 Table 5-2 Table 5-3

Mit erneuter Bezugnahme auf Fig.11a bis 11c sind gleichzeitig lesbare Datenbits gezeigt, wenn die X-, Y- und S-Richtungszugriffe für die Datensegmente mit 16 x 16 Bits durchgeführt werden. In den Zeichnungen stellen die Pfeile AA, BB und CC die Richtungen dar, in welche die Adresse B geht. Die Adresse B wird durch das obige Auswahlsignal C&sub3; bis C&sub0; ausgewählt.Referring again to Figs. 11a to 11c, there are shown simultaneously readable data bits when the X, Y and S direction accesses are performed for the 16 x 16 bit data segments. In the drawings, arrows AA, BB and CC represent the directions in which the address B goes. The address B is selected by the above selection signal C3 to C0.

Fig.14 zeigt eine 512 x 512 Bitmap-Logikebene, in welcher in der Richtung X 32 Segmente, die jeweils aus 16 x 16 Datenbits bestehen, angeordnet sind. Es sind auch 32 Segmente, von denen jedes aus 16 x 16 Datenbits besteht, in der Richtung Y angeordnet. Vier aufeinanderfolgende Segmente in der Richtung X werden "Reihengrenze" genannt. Gemäß dieser Definition der Reihengrenze besteht die 512 x 512 Bitmap- Logikebene aus acht Reihengrenzen in der Richtung X und 32 Segmenten in der Richtung Y.Fig.14 shows a 512 x 512 bitmap logic plane in which 32 segments, each consisting of 16 x 16 data bits, are arranged in the X direction. There are also 32 segments, each consisting of 16 x 16 data bits, in the direction Y. Four consecutive segments in the X direction are called a "row boundary". According to this definition of row boundary, the 512 x 512 bitmap logic plane consists of eight row boundaries in the X direction and 32 segments in the Y direction.

Mit erneuter Bezugnahme auf Fig.12 werden, da 1024 Speicherzellen mit einer einzigen Wortleitung verbunden sind, sechzehn (16) Reihengrenzen in der Richtung X vorgesehen, jedoch nur 16 Segmente in der Richtung Y vorgesehen, da es 256 Wortleitungen gibt. Die Wortadresse bezeichnet die Reihengrenze. Die Segmentbezeichnungsadresse B&sub1; und B&sub0; bezeichnet ein Segment in der Reihengrenze. Zur Bezeichnung dieser Adresse in der Bitmap-Logikebene wird, wie in Fig.14 gezeigt, die folgende Adresse verwendet:Referring again to Fig.12, since 1024 memory cells are connected to a single word line, sixteen (16) row boundaries are provided in the X direction, but only 16 segments are provided in the Y direction since there are 256 word lines. The word address designates the row boundary. The segment designation address B₁ and B₀ designates a segment in the row boundary. To designate this address in the bitmap logic plane, the following address is used as shown in Fig.14:

{RA&sub7; ... RA&sub0;, B&sub1;, B&sub0;, C&sub3; ... C&sub0;}{RA7; ... RA�0;, B�1;, B�0;, C₃ ... C0}

Auf der in Fig.14 dargestellten Bitmap-Logikebene ist die Richtung, in welche die obige Adresse, ausgedrückt durch binärcodierte Daten, geht, in Fig.15a bis 15c gezeigt. Diese Richtung in Fig.15b stimmt beispielsweise mit einer Raster- Scan-Richtung einer CRT-Anzeige überein, und wird so vorzugsweise bei einer CRT-Anzeige verwendet. Die Richtungen in Fig.15a und 15c unterschieden sich jedoch von der Raster- Scan-Richtung. Die Richtung in Fig.15a verläuft nämlich im Zickzack, und die Richtung in Fig.15c verläuft komplex im Zickzack. Auch wenn die Richtung in Fig.15a mit einer Scan- Richtung übereinstimmt, stimmen daher die Richtungen in Fig.15b und 15c nicht mit dieser Scan-Richtung überein. Insbesondere ist der Adressierungsprozeß in Fig.15c sehr komplex.On the bitmap logic level shown in Fig.14, the direction in which the above address expressed by binary-coded data goes is shown in Fig.15a to 15c. This direction in Fig.15b, for example, agrees with a raster scan direction of a CRT display, and so is preferably used in a CRT display. However, the directions in Fig.15a and 15c are different from the raster scan direction. Namely, the direction in Fig.15a is zigzag, and the direction in Fig.15c is complex zigzag. Therefore, even if the direction in Fig.15a agrees with a scan direction, the directions in Fig.15b and 15c do not agree with this scan direction. In particular, the addressing process in Fig.15c is very complex.

Die obige Adressierungskomplexität kann auch in anderen Anwendungen auftreten, beispielsweise wenn eine Adressierung eine Software-Verarbeitung, Firmware-Verarbeitung und Hardware-Verarbeitung anstelle eines Raster-Scannens erforderlich ist.The above addressing complexity may also occur in other applications, for example when addressing requires software processing, firmware processing and hardware processing instead of raster scanning is.

Mit Bezugnahme auf Fig.16 muß, wenn ein durch Xa und Ya bezeichneter Punkt P ein zu bearbeitendes Bit ist, und eine den Punkt P enthaltende Datenauswahl in der Richtung X, Y oder S durchgeführt werden sollte, die Adresse: RA&sub7; ... RA&sub0;, B&sub1;, B&sub0;, C&sub3; ... Co außerhalb des Halbleiter-Anordnungschips ansprechend auf die Richtungsauswahl berechnet werden. Dies ist mühevoll oder erfordert eine komplexe Schaltung.Referring to Fig.16, when a point P designated by Xa and Ya is a bit to be processed, and a data selection including the point P should be made in the direction X, Y or S, the address: RA7 ... RA0, B1, B0, C3 ... Co must be calculated outside the semiconductor device chip in response to the direction selection. This is troublesome or requires a complex circuit.

Die vorliegende Erfindung soll das obige Problem hinsichtlich der Nicht-Linearität des Adressierungsprozesses auf Grund der mehrdimensionalen Datenauswahl lösen, indem eine einfache Schaltung im Halbleiter-Speicheranordnungschip vorgesehen wird.The present invention is intended to solve the above problem regarding the non-linearity of the addressing process due to the multi-dimensional data selection by providing a simple circuit in the semiconductor memory device chip.

Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird mit Bezugnahme auf Fig.17 beschrieben.A preferred embodiment of the present invention will be described with reference to Fig.17.

In Fig.17 enthält eine Halbleiter-Speicheranordnung eine Adressen-Scrambler-Schaltung 50 zusätzlich zum Speicherzellen-Array 10, dem Reihendecoder 11, der Leseverstärkerschaltung 13, den Vordecodern 18a und 18b, der mehrdimensionalen Auswahlschaltung 19, dem Datenbus 20 und der Verriegelungsschaltung 22.In Fig.17, a semiconductor memory device includes an address scrambler circuit 50 in addition to the memory cell array 10, the row decoder 11, the sense amplifier circuit 13, the predecoders 18a and 18b, the multidimensional selection circuit 19, the data bus 20 and the latch circuit 22.

Die Adressen-Scrambler-Schaltung 50, die Vordecoder 18a und 18b sowie die Auswahlschaltung 19 sind in einem Speicherchip zusammen mit dem Speicherzellen-Array 10, dem Reihendecoder 11 und der Leseverstärkerschaltung 13 gebildet.The address scrambler circuit 50, the predecoders 18a and 18b and the selection circuit 19 are formed in a memory chip together with the memory cell array 10, the row decoder 11 and the sense amplifier circuit 13.

Die Adressen-Scrambler-Schaltung 50 empfängt eine externe Adresse, die aus einer externen Spaltenadresse X&sub8; bis X&sub0; und einer externen Reihenadresse Y&sub8; bis Y&sub0; besteht, und gibt eine interne Richtungsadresse, die aus der Reihenadresse RA&sub7; bis RA&sub0; besteht, die Segmentbezeichnungsadresse B&sub0; und B&sub1; sowie die interne Segmentadresse C&sub3; und C&sub0; aus. Die Gesamtanzahl der Bits der externen Adresse beträgt 18, und die Gesamtanzahl der Bits der internen Richtungsadresse beträgt 14. Ein Adressenkonvertierungsprozeß der externen Adresse in die interne Richtungsadresse ist in Tabellen 6-1 und 6-2 gezeigt. Tabelle 6-1 X-ZUGRIFF Y-ZUGRIFF S-ZUGRIFFThe address scrambler circuit 50 receives an external address consisting of an external column address X₈ to X₀ and an external row address Y₈ to Y₀, and outputs an internal direction address consisting of the row address RA₇ to RA₀, the segment designation address B₈ and B₁, and the internal segment address C₃ and C₀. The total number of bits of the external address is 18. and the total number of bits of the internal direction address is 14. An address conversion process of the external address to the internal direction address is shown in Tables 6-1 and 6-2. Table 6-1 X-ACCESS Y-ACCESS S-ACCESS

wobei * beliebig bedeutet. Tabelle 6-2 X-ZUGRIFF Y-ZUGRIFF S-ZUGRIFFwhere * means any. Table 6-2 X-ACCESS Y-ACCESS S-ACCESS

Gemäß der Adressen-Scrambler(Konvertierungs)-Regel, wie in Tabellen 6-1 und 6-2 gezeigt, kann eine kontinuierliche 16 Datenbit-Auswahl eines Scannens vom Raster-Typ an allen X-, Y- und S-Richtungszugriffen durchgeführt werden, wie in Fig.18a bis 18c dargestellt. In Fig.18a bis 18c bezeichnen Pfeile Daten-Scanrichtungen. Da eine Reihendatengrenze in den Speicherzellen, die mit einer Wortleitung des in Fig.17 gezeigten Zellen-Arrays 10 verbunden sind, gespeichert wird, und acht Reihengrenzen in der Richtung X der in Fig.14 dargestellten Bitmap-Logikebene angeordnet sind, wird die Adressen-Scrambler-Regel an jeder achten Wortleitung definiert. Demgemäß werden, wie in Tabelle 6-1 dargestellt, die oberen fünf Bits Y&sub8; bis Y&sub4; der externen Reihenadresse Y&sub8; bis Y&sub0; als interne Reihenadresse RA&sub7; bis RA&sub3; ausgegeben, und die verbleibenden vier Bits Y&sub3; bis Y&sub0; werden für die Datenbitauswahl verwendet. Im Fall des X-Richtungszugriffs werden die vier Bits Y&sub3; bis Y&sub0; für die Auswahl von 16 Datenbits im Datensegment verwendet. Im Fall des Y-Richtungszugriffs ist keine Adressenkonvertierung notwendig, da die vier Bits Y&sub3; bis Y&sub0; mit dem Daten-Array des Raster-Scannens übereinstimmen. Im Fall des S-Richtungszugriffs werden die beiden Bits Y&sub3; und Y&sub2; für die Auswahl der Daten der S-Ebene im Datensegment verwendet. Demgemäß werden, wie in Tabelle 6-2 gezeigt, die oberen drei Bits X&sub8; bis X&sub6; der externen Spaltenadresse X&sub8; bis X&sub0; als untere drei Bits RA&sub2; bis RA&sub0; der internen Reihenadresse verwendet, da die X-Adresse der acht Reihengrenzen in der Logikebene der Spaltenadresse entspricht. Zwei Bits X&sub5; bis X&sub4; der externen Spaltenadresse werden für die Datensegmentbezeichnungsadresse B&sub1; und B&sub0; in der Reihengrenze verwendet. Im Fall des Y-Richtungszugriffs werden die verbleibenden vier Bits X&sub3; bis X&sub0; zur Auswahl von 16 Datenbits im Datensegment verwendet. Im Fall des S-Richtungszugriffs werden die beiden Bits X&sub2; und X&sub3; zur Datenauswahl in der S-Ebene im Datensegment verwendet. Im Fall des X-Richtungszugriffs ist die Adressenkonvertierung nicht notwendig.According to the address scrambler (conversion) rule as shown in Tables 6-1 and 6-2, continuous 16 data bit selection of raster type scanning can be performed at all X, Y and S direction accesses as shown in Fig.18a to 18c. In Fig.18a to 18c, arrows indicate data scanning directions. Since one row data boundary is stored in the memory cells connected to one word line of the cell array 10 shown in Fig.17, and eight row boundaries are arranged in the X direction of the bit map logic plane shown in Fig.14, the address scrambler rule is defined at every eighth word line. Accordingly, as shown in Table 6-1, the upper five bits Y₈ to Y₄ of the external row address Y₈ to Y₀ are output as the internal row address RA₇ to RA₃, and the remaining four bits Y₃ to Y₀ are used for data bit selection. In the case of the X-direction access, the four bits Y₃ to Y₀ are used for selecting 16 data bits in the data segment. In the case of the Y-direction access, no address conversion is necessary because the four bits Y₃ to Y₀ are the same as the data array of the raster scan. In the case of the S-direction access, the two bits Y₃ and Y₂ are used for selecting the S-plane data in the data segment. Accordingly, as shown in Table 6-2, the upper three bits X₈ to X₆ of the external column address X₈ to Y₀ are output as the internal row address RA₇ to RA₃, and the remaining four bits Y₃ to Y₀ are used for data bit selection. to X₀ are used as the lower three bits RA₂ to RA₀ of the internal row address because the X address of the eight row boundaries in the logic plane corresponds to the column address. Two bits X₅ to X₄ of the external column address are used for the data segment designation address B₁ and B₀ in the row boundary. In the case of Y-direction access, the remaining four bits X₃ to X₀ are used to select 16 data bits in the data segment. In the case of S-direction access, the two bits X₂ and X₃ are used for data selection in the S plane in the data segment. In the case of X-direction access, the address conversion is not necessary.

Fig.19 zeigt ein spezifisches Schaltbild der in Fig.17 gezeigten Adressen-Scrambler-Schaltung 50 in Übereinstimmung mit der Adressen-Scrambler-Regel, die oben mit Bezugnahme auf Tabellen 6-1 und 6-2 diskutiert wurde. Die in Fig.19 dargestellte Adressen-Scrambler-Schaltung 50 enthält vier AND-Gatter G&sub1; bis G&sub4; zum Konvertieren der externen Reihenadresse Y&sub3; bis Y&sub0; in die interne Segmentadresse C&sub3; bis C&sub0; ansprechend auf das X- und/oder S-Richtungsauswahl(zugriffs)signal SX und/oder SS. Die Adressen-Scrambler-Schaltung 50 enthält OR-Gatter G&sub1;&sub1; und G&sub1;&sub2;, welche die AND-Gatter G&sub1; und G&sub2; ansprechend auf die X- und S-Richtungsauswahlsignale SX und SS freigeben. Die Adressen-Scrambler-Schaltung 50 enthält vier AND-Gatter G&sub5; bis G&sub8; zum Konvertieren der externen Spaltenadresse X&sub3; bis X&sub0; in die interne Segmentadresse C&sub3; bis C&sub0; ansprechend auf das Y-Richtungsauswahlsignal SY. Die Adressen-Scrambler-Schaltung 50 enthält zwei AND-Gatter G&sub9; und G&sub1;&sub0; zum Konvertieren der externen Spaltenadresse X&sub3; und X&sub2; in die interne Segmentadresse C&sub1; und C&sub0;. Die Adressen-Scrambler-Schaltung 50 enthält vier OR- Gatter G&sub1;&sub3; bis G&sub1;&sub6; zum Ausgeben der internen Segmentadresse C&sub3; bis C&sub0;. Die externe Reihenadresse Y&sub8; bis Y&sub4; und die externe Spaltenadresse X&sub8; bis X&sub6; werden wie sie sind als interne Reihenadresse RA&sub7; bis RA&sub0; ausgegeben. Die externe Spaltenadresse X&sub5; und X&sub4; wird auch wie sie ist als Segmentbezeichnungsadresse B&sub1; und B&sub0; ausgegeben.Fig.19 shows a specific circuit diagram of the address scrambler circuit 50 shown in Fig.17 in accordance with the address scrambler rule discussed above with reference to Tables 6-1 and 6-2. The address scrambler circuit 50 shown in Fig.19 includes four AND gates G1 to G4 for converting the external row address Y3 to Y0 into the internal segment address C3 to C0 in response to the X and/or S direction selection (access) signal SX and/or SS. The address scrambler circuit 50 includes OR gates G₁₁ and G₁₂ which enable AND gates G₁ and G₂ in response to X and S direction selection signals SX and SS. Address scrambler circuit 50 includes four AND gates G₅ to G₈ for converting external column address X₃ to X�0 into internal segment address C₃ to C�0 in response to Y direction selection signal SY. Address scrambler circuit 50 includes two AND gates G₅ and G₁₀ for converting external column address X₃ and X₂ into internal segment address C₁ and C₀. The address scrambler circuit 50 includes four OR gates G₁₃ to G₁₆ for outputting the internal segment address C₃ to C₀. The external row address Y₈ to Y₄ and the external column address X₈ to X₆ are output as they are as the internal row address RA₇ to RA₀. The external column address X₅ and X₄ are also output as they are as the segment designation address B₁ and B₀.

Die Reihenadresse RA&sub7; bis RA&sub0; und die Segmentbezeichnungsadresse B&sub1; und B&sub0; werden ungeachtet eines Richtungsauswahlsignals ausgegeben. Wenn das X-Richtungsauswahlsignal SX freigegeben wird, wird die externe Reihenadresse Y&sub3; bis Y&sub0; als Datenbitauswahlsignal C&sub3; bis C&sub0; durch die AND-Gatter G&sub1; bis G&sub4; und die OR-Gatter G&sub1;&sub3; bis G&sub1;&sub6; ausgegeben. Die externe Spaltenadresse X&sub3; bis X&sub0; wird nicht verwendet. Wenn das Y-Richtungsauswahlsignal SY freigegeben wird, wird die externe Spaltenadresse X&sub3; bis X&sub0; als interne Segmentadresse C&sub3; bis C&sub0; durch die AND-Gatter G&sub5; bis G&sub8; und die OR-Gatter G&sub1;&sub3; bis G&sub1;&sub6; ausgegeben. Die externe Reihenadresse Y&sub3; bis Y&sub0; wird nicht verwendet. Wenn das S-Richtungsauswahlsignal SS freigegeben wird, wird die externe Reihenadresse Y&sub3; und Y&sub2; als interne Segmentadresse C&sub3; und C&sub2; durch die AND-Gatter G&sub1; und G&sub2; sowie die OR-Gatter G&sub1;&sub3; und G&sub1;&sub4; ausgegeben, und die externe Spaltenadresse X&sub3; und X&sub2; wird als interne Segmentadresse C&sub1; und C&sub0; durch die AND-Gatter G&sub9; und G&sub1;&sub0; sowie die OR-Gatter G&sub1;&sub5; und G&sub1;&sub6; ausgegeben.The row address RA7 to RA0 and the segment designation address B1 and B0 are output regardless of a direction selection signal. When the X direction selection signal SX is enabled, the external row address Y3 to Y0 is output as the data bit selection signal C3 to C0 through the AND gates G1 to G4 and the OR gates G13 to G16. The external column address X3 to X0 is not used. When the Y direction selection signal SY is enabled, the external column address X3 to X0 is output as the internal segment address C3 to C0 through the AND gates G5 to G8 and the OR gates G13 to G16. The external row address Y₃ to Y₀ is not used. When the S-direction selection signal SS is enabled, the external row address Y₃ and Y₂ is output as the internal segment address C₃ and C₂ through the AND gates G₁ and G₂ and the OR gates G₁₃ and G₁₄, and the external column address X₃ and X₂ is output as the internal segment address C₁ and C₀ through the AND gates G₃ and G₁₀ and the OR gates G₁₅ and G₁₆ are output.

Durch die Verwendung der Adressen-Scrambler-Schaltung 50 werden sowohl die mehrdimensionale Datenauswahl als auch die Linearität der Adressierung erfüllt.By using the address scrambler circuit 50, both the multidimensional data selection and the linearity of the addressing are fulfilled.

Mit Bezugnahme auf Fig.20a und 20c wird die Verwendung der Adressen-Scrambler-Schaltung 50 bei modifzierten Bitmaps beschrieben. Fig.20a zeigt eine Bitmap-Ebene mit 512 Bits in der Richtung X und 512 Bits in der Richtung Y, und entspricht der oben diskutierten, in Fig.14 gezeigten Bitmap- Logikebene. Fig.20b zeigt eine andere Bitmap-Logikebene mit 1024 Bits in der Richtung X und 256 Bits in der Richtung Y. In diesem Fall wird das höchste Bit Y&sub8; der externen Reihenadresse virtuell als höchstes Bit der X-Richtungsadresse behandelt. Folglich werden sowohl die mehrdimensionale Datenauswahl als auch die Linearität der Adressierung erfüllt. Fig.20c zeigt noch eine andere Bitmap-Anordnung, die vier Bitmap-Ebenen in der Richtung Z enthält, die jeweils aus 256 Bits in der Richtung X und 256 Bits in der Richtung Y bestehen. In diesem Fall werden das höchste Bit X&sub8; der X-Richtungsadresse und das höchste Bit Y&sub8; der Y-Richtungsadresse zur Auswahl der Bitmap-Ebenen in der Richtung Z verwendet. Die mehrdimensionale Datenauswahl und die Linearität der Adressierung werden ebenfalls erfüllt.Referring to Figs. 20a and 20c, the use of the address scrambler circuit 50 with modified bitmaps is described. Fig. 20a shows a bitmap plane with 512 bits in the X direction and 512 bits in the Y direction, and corresponds to the bitmap logic plane shown in Fig. 14 discussed above. Fig. 20b shows another bitmap logic plane with 1024 bits in the X direction and 256 bits in the Y direction. In this case, the highest bit Y8 of the external row address is virtually treated as the highest bit of the X direction address. Consequently, both multidimensional data selection and linearity of addressing are satisfied. Fig.20c shows yet another bitmap arrangement which includes four bitmap planes in the Z direction, each consisting of 256 bits in the X direction and 256 bits in the Y direction. In this case, the highest bit X8 of the X direction address and the highest bit Y8 of the Y direction address are used to select the bitmap planes in the Z direction. The multidimensional data selection and the linearity of addressing are also satisfied.

Wie oben beschrieben, kann ein Speicherchip mit der Adressen-Scrambler-Schaltung 50 darin leicht die externe Adessierung nicht nur bei der festgelegten Bitmap-Ebene, wie in Fig.20a gezeigt, sondern auch bei den modifizierten Bitmap-Logikebenen, wie in Fig.20b und 20c dargestellt, bezeichnen, wobei die Linearität der Adressierung während der mehrdimensionalen Datenauswahl aufrechterhalten wird. Folglich wird eine mühevolle und komplexe Adressierung durch Programmierer außerordentlich erleichtert. Außerdem kann die Richtungsauswahlschaltung vereinfacht werden, insbesondere bei einer mehrdimensionalen Datenauswahl höherer Ordnung, und so können eine Steuerung dafür vereinfacht und die Geschwindigkeit davon erhöht werden. Die Adressen-Scrambler- Schaltung per se ist sehr einfach, wie in Fig.19 gezeigt.As described above, a memory chip having the address scrambler circuit 50 therein can easily designate the external addressing not only at the fixed bitmap level as shown in Fig.20a but also at the modified bitmap logic levels as shown in Figs.20b and 20c, maintaining the linearity of addressing during multi-dimensional data selection. Consequently, laborious and complex addressing by programmers is greatly facilitated. In addition, the direction selection circuit can be simplified, particularly in a high-order multi-dimensional data selection, and thus a control thereof can be simplified and the speed thereof increased. The address scrambler circuit per se is very simple, as shown in Fig.19.

In bezug auf die Konstruktion der Adressen-Scrambler- Schaltung 50 kann, wenn eine interne Adresse A allgemein ausgedrückt wird als:Regarding the construction of the address scrambler circuit 50, if an internal address A is generally expressed as:

A = (al, al-1, ..., a&sub1;, a&sub0;) ...(1);A = (al, al-1, ..., a₁, a�0;) ...(1);

eine externe Adresse B ausgedrückt wird als:an external address B is expressed as:

B = (bm, bm-1, ..., b&sub1;, b&sub0;), ...(2);B = (bm, bm-1, ..., b₁, b�0;), ...(2);

und ein Richtungsauswahlsignal V ausgedrückt wird als:and a direction selection signal V is expressed as:

V = (vn, vn-1, ..., v&sub1;, v&sub0;) ...(3);V = (vn, vn-1, ..., v₁, v�0) ...(3);

eine interne Adresse ai durch die folgende algebraische (operationale) Boolesche Gleichung ausgedrückt werden:an internal address ai can be expressed by the following algebraic (operational) Boolean equation:

ai = f(bm, bm-1, ..., b&sub1;, b&sub0;, vn, vn-1, ..., v&sub1;, v&sub0;)ai = f(bm, bm-1, ..., b₁, b�0;, vn, vn-1, ..., v₁, v�0;)

...(4),...(4),

wobei f eine algebraische Boolesche Funktion mit m x n Parametern bezeichnet.where f denotes an algebraic Boolean function with m x n parameters.

Beispielsweise können unter erneuter Bezugnahme auf die obigen Tabellen 6-1 und 6-2 die Datenbits C&sub3; der internen Segmentadresse wie folgt ausgedrückt werden:For example, referring again to Tables 6-1 and 6-2 above, the data bits C3 of the internal segment address can be expressed as follows:

C&sub3; = (x + s)Y&sub3; + yX&sub3; ...(5),C3; = (x + s)Y₃ + yX3; ...(5),

wobeiwhere

A = (RA&sub7;, ..., RA&sub0;, B&sub0;, B&sub1;, C&sub3;, ..., C&sub0;) ...(6),A = (RA₇, ..., RA₈, B₈, B₁, C₃, ..., C₈) ...(6),

B = (Y&sub8;, ..., Y&sub0;, X&sub8;, ..., X&sub0;) ...(7),B = (Y₈, ..., Y�0, X₈, ..., X�0) ...(7),

V = (x, y, s) ...(8),V = (x, y, s) ...(8),

und x, y und s die X-, Y- und S-Richtungsauswahlsignale angegeben.and x, y and s are the X, Y and S direction selection signals.

Die Adressen-Scrambler-Schaltung gemäß der vorliegenden Erfindung kann bei einer erweiterten Richtungsdaten-Zugriffs(Auswahl)schaltung verwendet werden, wobei die Linearität der externen Adressierung aufrechterhalten wird.The address scrambler circuit according to the present invention can be used in an extended directional data access (selection) circuit while maintaining the linearity of the external addressing.

In der obigen Beschreibung wurden gefaltete DRAM-Anordnungen diskutiert, das Konzept der vorliegenden Erfindung kann jedoch leicht bei anderen Typen von Speicheranordnungen verwendet werden, wie einer statischen RAM-Anordnung und einer ROM-Anordnung für einen Nurlese-Betrieb. Außerdem wurde in der obigen Diskussion hauptsächlich ein Lesebetrieb diskutiert, ein Schreibbetrieb kann jedoch selbstverständlich durch das Vorsehen eines Eingabepuffers oder eines Eingabe- und Ausgabepuffers erzielt werden.In the above description, folded DRAM arrays were discussed, however, the concept of the present invention can be easily applied to other types of memory devices such as a static RAM device and a ROM device for a read-only operation. In addition, in the above discussion, a read operation was mainly discussed, but a write operation can of course be achieved by providing an input buffer or an input and output buffer.

Viele stark unterschiedliche Ausführungsformen der vorliegenden Erfindung können konstruiert werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Es ist klar, daß die vorliegende Erfindung nicht auf die in dieser Beschreibung angegebenen spezifischen Ausführungsformen beschränkt ist, außer wie in den beigeschlossenen Ansprüchen definiert.Many widely different embodiments of the present invention can be constructed without departing from the scope of the present invention. It is to be understood that the present invention is not limited to the specific embodiments set forth in this description, except as defined in the appended claims.

Zusammenfassend bezieht sich die vorliegende Erfindung, wie oben angegeben, auf eine Halbleiter-Speicheranordnung, durch welche eine mehrdimensionale Datenauswahl, insbesondere das Lesen und/oder Schreiben zwei- oder mehrdimensionaler Daten in einem Bitmap-Logikraum, ermöglicht wird. Mehr im einzelnen betrifft sie eine verbesserte Halbleiter-Speicheranordnung mit einem Chip, der eine mehrdimensionale Datenauswahleinrichtung und eine Adressen-Scrambler-Einrichtung, zum Konvertieren einer externen Adresse, die in einer leicht verwendbaren Form ausgedrückt wird, in eine interne Adresse, die von der mehrdimensionalen Datenauswahleinrichtung zu verwenden ist, und einen mit einem Speicherzellen-Array verbundenen Decoder enthält.In summary, the present invention, as stated above, relates to a semiconductor memory device, by which multi-dimensional data selection, in particular the reading and/or writing of two- or multi-dimensional data in a bitmap logic space, is enabled. More specifically, it relates to an improved semiconductor memory device comprising a chip containing a multi-dimensional data selection device and an address scrambler device for converting an external address expressed in an easily usable form into an internal address to be used by the multi-dimensional data selection device, and a decoder connected to a memory cell array.

Claims (10)

1. Halbleiter-Speicheranordnung, mit:1. A semiconductor memory device comprising: einer Vielzahl von Wortleitungen (WL);a multitude of word lines (WL); einer Vielzahl von Bitleitungen (BL);a plurality of bit lines (BL); einem Speicherzellen-Array (10), das eine Vielzahl von Speicherzellen enthält, die operativ mit den genannten Wortleitungen und den genannten Bitleitungen verbunden sind, um einen Logikraum zu bilden;a memory cell array (10) including a plurality of memory cells operatively connected to said word lines and said bit lines to form a logic space; einem Reihendecoder (11), der operativ mit der genannten Wortleitung verbunden ist, um ansprechend auf eine interne Reihenadresse (RA&sub7; bis RA&sub0;) eine Wortleitung auszuwählen;a row decoder (11) operatively connected to said word line for selecting a word line in response to an internal row address (RA₇ to RA₀); einer mehrdirektionalen Datenauswahleinrichtung (18a, 18b, 19), die operativ mit den genannten Bitleitungen verbunden ist, um gleichzeitig einen Datensatz, der eine Vielzahl von Datenbits enthält, von den genannten Speicherzellen zu empfangen, zum gleichzeitigen Auswählen gewünschter Datenbits aus dem genannten Empfangsdatensatz ansprechend auf eine interne Richtungsadresse (V; SX, SY und SS, B&sub1;, B&sub0;, C&sub3; bis C&sub0;); unda multi-directional data selection device (18a, 18b, 19) operatively connected to said bit lines for simultaneously receiving a data set containing a plurality of data bits from said memory cells, for simultaneously selecting desired data bits from said received data set in response to an internal direction address (V; SX, SY and SS, B₁, B�0, C₃ to C₀); and eine Adressen-Scrambler-Einrichtung (50), die operativ mit der genannten mehrdirektionalen Datenauswahleinrichtung verbunden ist, zum Empfangen einer externen Adresse (B; X&sub8; bis X&sub0;; Y&sub8; bis Y&sub0;) und eines Richtungssignals (SX, SY, SS) von außerhalb der Halbleiter-Speicheranordnung, wobei die genannte externe Adresse eine Adressierungslinearität ungeachtet einer in der genannten mehrdidirektionalen Datenauswahleinrichtung erfolgten Auswahl aufweist, und zum Konvertieren der genannten empfangenen externen Adresse in die genannte interne Richtungsadresse, wobei die genannte interne Richtungsadresse eine interne Segmentadresse (C&sub3;, ..., C&sub0;) enthält, die eine Adressenbeziehung zwischen den Datenbits innerhalb des empfangenen Datensatzes in Abhängigkeit vom genannten Richtungssignal (SX, SY, SS) definiert, um die genannten gewünschten Datenbits auszuwählen.an address scrambler device (50) operatively connected to said multidirectional data selection device for receiving an external address (B; X₈ to X�0; Y₈ to Y�0) and a direction signal (SX, SY, SS) from outside the semiconductor memory device, said external address having an addressing linearity regardless of a selection made in said multidirectional data selection device, and for converting said received external address into said internal direction address, said internal direction address including an internal segment address (C₃, ..., C₀) defining an address relationship between the data bits within the received data set in dependence on the called direction signal (SX, SY, SS) to select the desired data bits. 2. Halbleiter-Speicheranordnung nach Anspruch 1, bei welcher die genannten Adressen-Scrambler-Einrichtung (50) auch mit dem genannten Reihendecoder (11) verbunden ist, und betreibbar ist, um die genannte empfangene externe Adresse in die genannte interne Reihenadresse (RA&sub7;, ...) sowie in die genannte interne Richtungsadresse zu konvertieren.2. A semiconductor memory device according to claim 1, wherein said address scrambler means (50) is also connected to said row decoder (11) and is operable to convert said received external address into said internal row address (RA7, ...) as well as into said internal direction address. 3. Halbleiter-Speicheranordnung nach Anspruch 1 oder 2, bei welcher die genannte Adressenkonvertierung in der genannten Adressen-Scrambler-Einrichtung (50) allgemein durch die folgende Formel definiert ist:3. A semiconductor memory device according to claim 1 or 2, in which said address conversion in said address scrambler device (50) is generally defined by the following formula: A = f(B, V),A = f(B, V), worinwherein A die genannte interne Richtungsadresse ist, wobeiA is the internal direction address, where A = (al, al-1, ..., a&sub1;, a&sub0;),A = (al, al-1, ..., a₁, a�0;), B die genannte externe Adresse ist, wobeiB is the external address mentioned, where B = (bm, bm-1, ..., b&sub1;, b&sub0;),B = (bm, bm-1, ..., b₁, b�0;), V das genannte Richtungsauswahlsignal ist, wobeiV is the direction selection signal, where V = (vn, vn-1, ..., v&sub1;, v&sub0;), undV = (vn, vn-1, ..., v₁, v�0;), and f eine Boolesche Operationsfunktion mit m x n Parametern ist.f is a Boolean operation function with m x n parameters. 4. Halbleiter-Speicheranordnung nach Anspruch 3, bei welcher die genannte externe Adresse zweidimensionale Adressenparameter (X&sub8; bis X&sub0; und Y&sub8; bis Y&sub0;) ungeachtet einer in der genannten mehrdirektionalen Datenauswahleinrichtung erfolgten Auswahl umfaßt.4. A semiconductor memory device according to claim 3, wherein said external address comprises two-dimensional address parameters (X₈ to X₀ and Y₈ to Y₀) regardless of a selection made in said multi-directional data selection means. 5. Halbleiter-Speicheranordnung nach Anspruch 4, bei welcher der genannte Logikraum zumindest eine Bitmap-Logikebene, die für ein Raster-Scannen einer Anzeige angepaßt werden kann, umfaßt,5. A semiconductor memory device according to claim 4, wherein said logic space comprises at least one bitmap logic plane adaptable for raster scanning of a display, wobei die genannte externe Adresse ansprechend auf das genannte Raster-Scannen definiert wird, undwherein said external address is defined in response to said raster scanning, and die genannte Adressen-Scrambler-Einrichtung die genannte externe Adresse in die genannte interne Richtungsadresse, die für das genannte Raster-Scannen bei jeder mehrdirektionalen Datenauswahl angepaßt werden kann, konvertiert.said address scrambler means converts said external address into said internal directional address, which can be adapted for said raster scanning in each multi-directional data selection. 6. Halbleiter-Speicheranordnung nach einem der vorhergehenden Ansprüche, bei welcher eine Vielzahl von Grenzen in zumindest einer Richtung des genannten Logikraums definiert ist, wobei jede Grenze eine Vielzahl von Segmenten definiert, von welchen Segmenten jedes eine Vielzahl gleichzeitig auswählbarer Datenbits umfaßt,6. A semiconductor memory device according to any one of the preceding claims, wherein a plurality of boundaries are defined in at least one direction of said logic space, each boundary defining a plurality of segments, each of which segments comprises a plurality of simultaneously selectable data bits, die genannten Speicherzellen mit den genannten Wortleitungen verbunden sind, um eine Datengrenze auszuwählen, wenn eine gewünschte Wortleitung und eine Bitleitung mit Energie versorgt werden, undsaid memory cells are connected to said word lines to select a data boundary when a desired word line and a bit line are supplied with energy, and Leseverstärker operativ mit den genannten Bitleitungen verbunden sind, um gleichzeitig die genannte Datengrenze zu empfangen.Sense amplifiers are operatively connected to said bit lines to simultaneously receive said data boundary. 7. Halbleiter-Speicheranordnung nach Anspruch 6, bei welcher die genannte interne Richtungsadresse die genannte interne Reihenadresse, eine Segmentbezeichnungsadresse (B&sub1;, B&sub0;), die genannte interne Richtungsadresse (SX, SY und SS) und die genannte interne Segmentadresse (C&sub3; bis C&sub0;) umfaßt, und7. A semiconductor memory device according to claim 6, wherein said internal direction address comprises said internal row address, a segment designation address (B₁, B�0), said internal direction address (SX, SY and SS) and said internal segment address (C₃ to C�0), and die genannte mehrdirektionale Datenauswahleinrichtung umfaßt: einen ersten Vordecoder (18a), der operativ mit den genannten Bitleitungen verbunden ist, um die genannte Datengrenze zu empfangen, und um ein Datensegment der genannten Datengrenze ansprechend auf die Segmentbezeichnungsadresse (B&sub1;, B&sub0;) auszuwählen, eine mehrdirektonale Auswahlschaltung (19), die operativ mit den genannten Leseverstärkern verbunden ist, um das genannte ausgewählte Datensegment zu empfangen, einen zweiten Vordecoder (18b), der operativ mit der genannten mehrdirektionalen Auswahlschaltung (19) verbunden ist, um Daten von der genannten mehrdirektionalen Auswahlschaltung ansprechend auf die interne Richtungsadresse (SX, SY, SS) und die interne Segmentadresse (C&sub3; bis C&sub0;) auszugeben.said multidirectional data selection means comprises: a first predecoder (18a) operatively connected to said bit lines to receive said data boundary and to select a data segment of said data boundary in response to the segment designation address (B₁, B₀), a multidirectional selection circuit (19) operatively connected to said sense amplifiers to receive said selected data segment, a second predecoder (18b) operatively connected to said multidirectional selection circuit (19) is to output data from said multi-directional selection circuit in response to the internal direction address (SX, SY, SS) and the internal segment address (C₃ to C�0). 8. Halbleiter-Speicheranordnung nach Anspruch 7, bei welcher die genannte externe Adresse zweidimensionale Adressenparameter (X&sub8; bis X&sub0; und Y&sub8; bis Y&sub0;) ungeachtet einer in der genannten mehrdirektionalen Datenauswahleinrichtung erfolgten Auswahl umfaßt.8. A semiconductor memory device according to claim 7, wherein said external address comprises two-dimensional address parameters (X₈ to X₀ and Y₈ to Y₀) regardless of a selection made in said multi-directional data selection means. 9. Halbleiter-Speicheranordnung nach Anspruch 8, bei welcher der genannte Logikraum zumindest eine Bitmap-Logikebene, die für ein Raster-Scannen einer Anzeige angepaßt werden kann, umfaßt,9. A semiconductor memory device according to claim 8, wherein said logic space comprises at least one bitmap logic plane adaptable for raster scanning of a display, wobei die genannte externe Adresse ansprechend auf das genannte Raster-Scannen definiert wird, undwherein said external address is defined in response to said raster scanning, and die genannte Adressen-Scrambler-Einrichtung die genannte externe Adresse in die genannte interne Richtungsadresse, die für das genannte Raster-Scannen bei jeder mehrdirektionalen Datenauswahl angepaßt werden kann, konvertiert.said address scrambler means converts said external address into said internal directional address, which can be adapted for said raster scanning in each multi-directional data selection. 10. Halbleiter-Speicheranordnung nach einem der vorhergehenden Ansprüche, welche ferner umfaßt: eine Vielzahl von Leseverstärkern (13), die operativ zwischen den genannten Bitleitungen und der genannten mehrdirektionalen Datenauswahleinrichtung angeschlossen sind, um gleichzeitig den Datensatz von den genannten Speicherzellen durch die genannten Bitleitungen zu empfangen, um den genannten Empfangsdatensatz zu lesen, und den Lesedatensatz zur genannten mehrdirektionalen Datenauswahleinrichtung auszugeben.10. A semiconductor memory device according to any one of the preceding claims, further comprising: a plurality of sense amplifiers (13) operatively connected between said bit lines and said multi-directional data selection means for simultaneously receiving the data set from said memory cells through said bit lines, reading said received data set, and outputting the read data set to said multi-directional data selection means.