DE3837080C2 - - Google Patents

Description

Diese Erfindung betrifft eine Inverterschaltung nach dem Oberbegriff des Patentanspruchs 1 und eine integrierte Halbleiterschaltung nach dem Oberbegriff des Patentanspruchs 5.

In Fig. 1 ist eine typische integrierte Halbleiterschaltung (im folgenden auch kurz als integrierte Schaltung oder IC bezeichnet) gezeigt, die mit einer Einrichtung zum Testen der integrierten Schaltung verbunden ist. Genauer gesagt ist die zu testende integrierte Schaltung 10 mit einem IC-Tester 30 über eine Leistungskarte 20 verbunden. Die integrierte Schaltung weist einen Eingangspuffer 11 zum Empfangen von Testdatensignalen und Testfreigabesignalen T _E des IC-Testers 30, eine innere Schaltung 13 zum Verarbeiten der Testdaten und einen Ausgangspuffer 12 zum Übertragen von Signalen von der inneren Schaltung 13 als Ausgangssignale auf. Der IC- Tester 30 weist eine mit der integrierten Schaltung zu ver­ bindende Komparatorschaltung 32 zum Empfangen von Ausgangs­ signalen der integrierten Schaltung, die Testergebnisse dar­ stellen, und eine Gleichspannungsquelle 33 auf. Eine Versor­ gungsspannung V _DD der Gleichspannungsquelle 33 ist über die Leistungskarte 20 an die integrierte Schaltung 10 angelegt.

In Fig. 2 ist eine Ausgangspufferschaltung für die integrierte Schaltung dargestellt, die ein Paar Inverter aufweist. Die Ausgangspufferschaltung 12 weist CMOS-Inverter I₁ und I₂ auf. Ein Inverter I₁ weist einen P-Kanal-MOS-Feldeffekttran­ sistor (im folgenden auch kurz als MOSFET bezeichnet) 1 und einen N-Kanal-MOSFET 2 auf, die in Reihe zwischen der Versor­ gungsspannung V _DD und dem Massepotential GND verbunden sind. Die MOSFET 1 und 2 sind mit ihren Gates miteinander verbunden und empfangen Eingangsspannungssignale V _IN. Der andere Inver­ ter I₂ weist einen P-Kanal-MOSFET 3 und einen N-Kanal-MOSFET 4 auf. Die Gates der MOSFET 3 und 4 sind mit einem Verbin­ dungsknoten N₁ zwischen den MOSFET 1 und 2 verbunden. Ein Verbindungknoten N₂ zwischen den MOSFET 3 und 4 stellt einen Ausgangsanschluß für die Ausgangspufferschaltung dar, von dem Ausgangsspannungssignale V _OUT abgegeben werden.

In Fig. 3 ist ein Zeitdiagramm für Eingangs- und Ausgangs­ spannungssignale, die der Ausgangspufferschaltung 12 zugeord­ net sind, dargestellt. Wenn bei Betrieb die Eingangsspannung V _IN von einem Niedrigpegel (low level, "L") auf einen Hoch­ pegel (high level, "H") zu einem Zeitpunkt t₁ wechselt, wird die "H"-Spannung an die Gates der MOSFET 1 und 2 angelegt, wodurch der MOSFET 1 nicht-leitend und der MOSFET 2 leitend wird. Als Ergebnis beginnt die "H"-Spannung V₃ am Knotenpunkt N₁ nach Ablauf der vom CMOS-Inverter I₁ nach dem Zeitpunkt t₁ gelieferten Verzögerungszeit abzufallen, und sie sinkt während eines vorbestimmten Zeitintervalls auf den "L"-Pegel. Wenn die Spannung V₃ am Knotenpunkt N₁ auf "L"-Pegel abge­ fallen ist, wird der MOSFET 3 leitend, während der MOSFET 4 nicht-leitend wird. Folglich beginnt die "L"-Ausgangsspannung V _OUT am Knotenpunkt N₂ nach Ablauf der vom CMOS-Inverter I₂ bewirkten Zeitverzögerung, nachdem die Spannung V₃ am Knoten­ punkt N₁ auf den "L"-Pegel gesunken ist, anzusteigen, und im Zeitpunkt t₃ erreicht das Ausgangssignal V _OUT den "H"- Pegel.

Wenn das Eingangssignal V _IN bei t₄ vom "H"-Pegel auf den "L"- Pegel übergeht, wird der MOSFET 1 leitend gemacht, während der MOSFET 2 gesperrt wird. Dann beginnt die Spannung V₃ am Knotenpunkt N₁ nach Ablauf der vom CMOS-Inverter I₁ definier­ ten Verzögerungszeit nach t₄ zu steigen, und sie erreicht den "H"-Pegel nach einer vorbestimmten Zeit. Bei Erreichen des "H"-Pegels der Spannung V₃ am Knoten N₁ wird der MOSFET 3 leitend, während der MOSFET 4 nicht-leitend wird. Das Aus­ gangssignal V _OUT am Knotenpunkt N₁ beginnt bei t₅ zu sinken, wenn die vom CMOS-Inverter I₂ bestimmte Verzögerungszeit ab­ gelaufen ist, nachdem die Spannung V₃ am Knotenpunkt N₁ auf den "H"-Pegel übergangen ist. Bei t₆ sinkt das Ausgangs­ signal V _OUT auf den "L"-Pegel ab.

Wie in Fig. 3 zu sehen ist, werden mit der gezeigten Eingangs­ pufferschaltung ein ungewünschtes Unterschwingen bzw. Nach­ schwingen in der Ausgangsspannung verursacht, da das Ausgangs­ signal V _OUT während des Zeitintervalls t₅-t₆ abfällt. Es wird jedoch kein Unterschwingen und kein Nachschwingen festge­ stellt, wenn das Ausgangssignal V _OUT während des Zeitinter­ valls zwischen t₂ und t₃ ansteigt. Der Grund dafür ist fol­ gender.

Das Zeitintervall t₅-t₆, während dessen das Ausgangssignal V _OUT vom "H"-Pegel auf den "L"-Pegel abfällt, ist relativ kurz, woraus ein steiles Gefälle der Ausgangsspannungsform resultiert, wie dies in Fig. 3 gezeigt ist. Andererseits ist das Zeitintervall t₂-t₃, während dessen das Ausgangssignal V _OUT vom "L"-Pegel auf den "H"-Pegel ansteigt, relativ lang und bildet einen sanften Anstieg in der Ausgangsspannungsform. Die Anstiegs- und Abfallzeiten der Ausgangsspannungsform sind durch die Zeit bestimmt, die die Ausgangskapazität C₀ (ein­ schließlich einer Streukapazität des Inverters und einer Ein­ gangskapazität einer zum Empfangen von V _OUT verbundenen äußeren Schaltung) benötigt, um geladen und entladen zu werden. Die Ladezeit und die Entladezeit der Ausgangskapazität C₀ ist proportional zum Produkt aus dem Betrag der Ausgangskapa­ zität C₀ und dem Durchgangswiderstand des MOSFET 3 bzw. 4. An­ genommen, daß die Ausgangskapazität fest sei, dann wird die Anstiegszeit t₂-t₃ und die Abfallzeit t₅-t₆ des CMOS- Inverters I₂ von den Durchgangswiderständen der MOSFET 3 und 4 bestimmt. Es sei hier angemerkt, daß bei gleicher Transi­ storgröße der Durchgangswiderstand des MOSFET 3 größer ist als jener des MOSFET 4. Dies liegt darin begründet, daß der hohe P-Kanal-MOSFET 3 eine kleinere Mobilität als der N-Kanal- MOSFET 4 aufweist.

Aufgrund der oben genannten Tatsache, daß der Durchgangs­ widerstand für den P-Kanal-MOSFET 3 größer ist als für den N-Kanal-MOSFET 4, ist die Ladezeit (gleich t₂-t₃ in Fig. 3) der Ausgangskapazität C₀ durch das vom "L"-Pegel auf den "H"-Pegel ansteigende Ausgangssignal V _OUT größer als die Ab­ fallzeit t₅-t₆ des Ausgangssignals V _OUT oder die Entladezeit der Ausgangskapazität C₀, wenn die Ausgangsspannung V _OUT vom "H"-Pegel auf den "L"-Pegel abfällt. Kurz gesagt ist die An­ stiegszeit des Ausgangssignals V _OUT größer als die Abfallzeit des Ausgangssignals. Mit anderen Worten steigt das Ausgangs­ signal V _OUT stufenlos und langsam und fällt schnell und steil ab.

Mit dem Ausgang des Ausgangspuffers ist eine dem Gehäuse und den äußeren elektrischen Verbindungen innenwohnende Induk­ tivität sowie die oben genannte Ausgangskapazität C₀ verbun­ den. Da die Impedanz des Eingangspuffers nicht an die äußere Impedanz angepaßt ist, werden Unterschwingen und Nachschwingen in der Ausgangsspannungsform verursacht, wenn das Ausgangs­ signal V _OUT auf den "L"-Pegel abfällt. Das Unterschwingen und das Nachschwingen führen ihrerseits zu einem fehlerhaften Betrieb der außen angeschlossenen Einrichtungen.

Die integrierte Schaltung 10 mit der darin enthaltenen Ein­ gangspufferschaltung 12 von Fig. 1 neigt zu gewissen Proble­ men, wenn sie Testprozeduren unterzogen wird. So haben zum Beispiel zum Verbinden der integrierten Schaltung mit dem IC-Tester verwendete Komponenten, wie etwa IC-Fassungen und die Leistungskarte wie auch die elektrischen Verbindungen innerhalb des Testers ihre eigenen verteilten Induktivitäten, wie dies durch die Bezugszeichen 14, 21 und 31 in Fig. 1 ange­ zeigt ist. Diese Induktivitäten bringen einen Wechsel in der Versorgungsspannung im IC-Tester 30 mit sich, wenn der Versor­ gungsstrom eine vorübergehende Änderung erfährt. Andererseits wird der Logikpegel des Eingangssignals, das vom IC-Tester an die integrierte Schaltung geliefert wird, aufgrund des gemeinsamen Massepotentials GND als eine Bezugsspannung bestimmt. Damit werden die Schwellenwerte der P- und N-Kanal- MOSFET 1-4 gezwungen, sich zu verschieben, wenn die schwan­ kende Versorgungsspannung V _DD und GND im IC-Tester 30 in die integrierte Schaltung übertragen werden, wodurch das oben genannte Unterschwingen und Nachschwingen ausgelöst werden. Dieses wiederum stört die normalen Testprozeduren der inte­ grierten Schaltung.

Eine Halbleitereinrichtung von besonderem Interesse für diese Erfindung ist in einer Veröffentlichung von T. Wong. u. a. mit dem Titel "A High Performance 129k Gate MOS Array" in IEEE CUSTOM INTEGRATED CIRCUITS CONFERENCE, 1986, S. 568-571 beschrie­ ben. In dieser Veröffentlichung werden zwei Paar P- und N- Kanal-MOSFET beschrieben, die zwischen einer Versorgungsspan­ nung und einem Massepotential in Reihe verbunden sind.

Eine Inverterschaltung der eingangs beschriebenen Art ist aus der DE 28 55 925 C2 bekannt.

Aufgabe der Erfindung ist es, eine Inverterschaltung bzw. eine integrierte Halbleiterschaltung mit einer solchen Inverterschaltung zu schaffen, bei der durch Invertieren eines Eingangssignals ein hochstabiles Ausgangssignal erzeugt wird.

Diese Aufgabe wird gelöst durch die im Patentanspruch 1 gekennzeichnete Inverterschaltung. Die integrierte Halbleiterschaltung ist in Patentanspruch 5 gekennzeichnet. Beide Schaltungen weisen als besonderen Vorteil auf, daß ein unerwünschtes Unterschwingen und Nachschwingen in den erzeugten Ausgangssignalen verhindert wird.

In einer vorbestimmten Betriebsart arbeitet der erste Feld­ effekttransistor in Antwort auf die Eingangssignale, während der zweite Feldeffekttransistor in Antwort auf die von der Verzögerungsschaltung verzögerten Eingangssignale arbeitet. Obwohl der zweite Feldeffekttransistor einen geringeren Durch­ gangswiderstand hat als der erste Feldeffekttransistor, wird er in Antwort auf das verzögerte Eingangssignal eingeschaltet, um dadurch einen scharfen Wechsel im Ausgangssignal zu ver­ hindern.

In einer bevorzugten Ausführungsform der Erfindung weist die Verzögerungsschaltung einen dritten Feldeffekttransistor des entgegengesetzten Leitfähigkeitstyps auf, der mit der Steuer­ elektrode des zweiten Feldeffekttransistors verbunden ist. Der zweite Feldeffekttransistor ist mit seiner Steuerelektrode so verbunden, daß er die Eingangssignale über den dritten Feldeffekttransistor empfängt. In einer vorbestimmten Be­ triebsart steigt die Schwellenspannung des zweiten Feldeffekt­ transistors in Antwort auf einen wechselnden Pegel des Ein­ gangssignals an. Als Ergebnis wird die Durchschalttaktung des dritten Feldeffekttransistors entsprechend verzögert, wodurch das Eingangssignal an die Steuerelektrode des zweiten Feldeffekttransistors über den dritten Feldeffekttransistor mit einer zeitlichen Verzögerung angelegt wird.

In einer anderen bevorzugten Ausführungsform der Erfindung wird die Inverterschaltung in die Ausgangspufferschaltung einer integrierten Schaltung mit einer Testbetriebsart einge­ gliedert. Mit der eingegliederten erfindungsgemäßen Inverter­ schaltung erzeugt die integrierte Schaltung im Testbetrieb Ausgangssignale, die exakt die Testergebnisse darstellen.

Es folgt die Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigt

Fig. 1 eine schematische Darstellung, die eine Ver­ bindung zwischen einer typischen integrierten Halbleiterschaltung und einer Einrichtung zum Testen der Leistungsfähigkeit der inte­ grierten Schaltung zeigt;

Fig. 2 ein Schaltbild einer Ausgangspufferschaltung;

Fig. 3 ein Zeitdiagramm für Eingangs- und Ausgangs­ signale im Zusammenhang mit der Ausgangspuf­ ferschaltung von Fig. 2;

Fig. 4A eine schematische Darstellung, die eine Ver­ bindung zwischen einer integrierten Halblei­ terschaltung mit einer darin integrierten erfindungsgemäßen Inverterschaltung und einer Testeinrichtung zum Testen der Leistungsfä­ higkeit der integrierten Schaltung zeigt;

Fig. 4B ein Schaltungsdiagramm des in Fig. 4A ge­ zeigten Ausgangspuffers; und

Fig. 5A und 5B Zeitdiagramme für den Ausgangspuffer von Fig. 4B.

In Fig. 4A sind eine erfindungsgemäße integrierte Schaltung 10 und ein IC-Tester 30, die zum Testen der Leistungsfähigkeit der integrierten Schaltung miteinander verbunden sind, darge­ stellt. Ein Merkmal der in Fig. 4A gezeigten integrierten Schaltung 10, die sich von der integrierten Schaltung von Fig. 1 unterscheidet, ist, daß die integrierte Schaltung 10 verbesserte Ausgangspuffer 15 aufweist. Die Ausgangspuffer 15 sind so verbunden, daß sie mit Testfreigabesignalen T _E des IC-Testers 30 versorgt werden. Im übrigen ist die Anord­ nung von Fig. 4A mit jener von Fig. 1 identisch, und es wird keine weitere Beschreibung geliefert.

In Fig. 4B ist ein Schaltungsaufbau einer Ausgangspufferschaltung von Fig. 4A gezeigt. Im Gegensatz zu der in Fig. 2 ge­ zeigten Ausgangspufferschaltung weist die Ausgangspufferschal­ tung von Fig. 4B einen zusätzlichen P-Kanal-MOSFET 5 und einen zusätzlichen N-Kanal-MOSFET 6 im Inverter I₃ auf. Die MOSFET 5 und 6 sind zueinander parallel zwischen einem Knotenpunkt N₃ in Verbindung mit dem Gate des MOSFET 3 und einem Knoten­ punkt N₄ in Verbindung mit dem Gate des MOSFET 4 verbunden. Die Gates der MOSFET 5 und 6 sind miteinander verbunden und empfangen Testfreigabesignale T _E, die von einer (nicht ge­ zeigten) testsignalerzeugenden Schaltung geliefert werden. Bei normalem Betrieb ist das Testfreigabessignal T _E auf "L"- Pegel, und in der Testbetriebsart ist das Signals T _E auf "H"- Pegel. Der Knotenpunkt N₃ ist in Verbindung mit dem Ausgangs­ knotenpunkt N₁ des Inverter I₁. Im übrigen ist der Schaltungs­ aufbau von Fig. 4B im allgemeinen identisch mit dem von Fig. 2, und es wird keine weitere Beschreibung gegeben.

Nun wird der Betrieb der dargestellten Ausgangspufferschaltung in normaler Betriebsart, bei der sich das Testfreigabesignal T _E auf "L"-Pegel befindet, mit Bezug auf Fig. 5A beschrieben. In Fig. 5A ist ein Zeitdiagramm für das Ausgangssignals V _IN, die Spannung V₃ am Knotenpunkt N₃, die Spannung V₄ am Knoten­ punkt N₄ und das Ausgangssignal V _OUT während des Normalbe­ triebs der Ausgangspufferschaltung gezeigt. In normaler Be­ triebsart wird das Testfreigabesignal T _E auf "L"-Pegel gehal­ ten, wobei der eine MOSFET leitend und der andere MOSFET nicht-leitend ist. Unter diesen Bedingungen wird die "H"- Pegelspannung, das das Eingangssignal V _IN vom "L"-Pegel zum "H"-Pegel zum Zeitpunkt t₁ übergeht, an die Gates der MOSFET 1 und 2 angelegt, wodurch der MOSFET 1 nicht-leitend und der MOSFET 2 leitend wird. Folglich beginnt die Spannung V₃ am Knotenpunkt N₃ vom "H"-Pegel auf den "L"-Pegel bei t₂ abzu­ fallen, wenn eine vom CMOS-Inverter I₁ bestimmte Zeitverzöge­ rung nach t₁ abgelaufen ist, und sie erreicht schließlich den "L"-Pegel bei t₃. Das Anlegen dieses Niedrigpegelpoten­ tials an das Gate des MOSFET 3 treibt den MOSFET in den lei­ tenden Zustand.

Wenn andererseits die Spannung V₃ des Knotenpunktes N₃ die Schwellenspannung des MOSFET 5 erreicht, wird dieser Poten­ tialwechsel durch die leitenden MOSFETs zum Knotenpunkt N₄ übertragen, wodurch die Spannung V₄ am Knotenpunkt N₄ vom "H"-Pegel zum "L"-Pegel bei t₅ gebrannt wird. Da die Spannung V₄ am Knotenpunkt N₄ während des Zeitintervalls t₃ bis t₅ unter die Schwellenspannung des MOSFET 4 fällt, wird der MOSFET 4 nicht-leitend gemacht. Wenn dies geschieht, beginnt das "H"-Pegelausgangssignal V _OUT am Knotenpunkt N₄ bei t₄ nach Ablauf der vom CMOS-Inverter I₂ erzeugten Verzögerungs­ zeit zu steigen und erreicht den "H"-Pegel bei t₆.

Dann geht das Eingangssignal V _IN bei t₇ vom "H"-Pegel auf den "L"-Pegel über, wodurch der MOSFET 1 leitend und der MOSFET 2 nicht-leitend wird. Die Spannung V₃ am Knotenpunkt N₃ beginnt bei t₈ vom "L"-Pegel nach Ablauf der vom CMOS- Inverter I₁ nach t₇ bewirkten Zeitverzögerung, und sie er­ reicht den "H"-Pegel bei t₉. Diese Hochpegelspannung V₃ wird an das Gate des MOSFET 3 angelegt, wodurch der MOSFET 3 nicht­ leitend wird.

Andererseits aber, wenn die Spannung V₃ am Knotenpunkt N₃ auf den Pegel der Schwellenspannung von MOSFET 5 ansteigt, wird diese Potentialveränderung über den gegenwärtig leitenden MOSFET 5 zum Knotenpunkt N₄ übertragen, wodurch die Spannung V₄ am Knotenpunkt N₄ vom "L"-Pegel auf den "H"-Pegel bei t₁₀ gebracht wird. Da die Spannung V₄ am Knotenpunkt N₄ über den Schwellenwert des MOSFET 4 während des Zeitintervalls t₉ bis t₁₀ ansteigt, wird der MOSFET 4 leitend gemacht. Als Ergebnis beginnt das Ausgangssignal V _OUT am Knotenpunkt N₂ bei t₁₁ abzufallen, wenn die von dem CMOS-Inverter I₂ bewirkte Verzö­ gerungszeit abgelaufen ist, und die Spannung erreicht den "L"-Pegel bei t₁₂.

Wird nun das Zeitintervall t₃ bis t₅, während dessen die Span­ nung V₄ am Knotenpunkt N₄ vom "H"-Pegel auf den "L"-Pegel abfällt, mit dem Zeitintervall t₉ bis t₁₀, während dessen die gleiche Spannung vom "L"-Pegel auf den "H"-Pegel übergeht, verglichen, ist aus Fig. 5A ersichtlich, daß das Abstiegs­ intervall t₃ bis t₅ länger ist als das Anstiegsintervall t₁₀. Der Grund dafür ist folgender. Der P-Kanal-MOSFET 5 hat eine solche Kennlinie, daß seine Schwellenspannung sinkt, wenn die Source-Substratspannung sinkt. In einer Situation, bei der die Spannung V₃ am Knotenpunkt N₃ vom "H"-Pegel zum "L"-Pegel übergeht, bringt ein Sinken der Spannung V₃ am Kno­ tenpunkt N₃ und damit in der Sourcespannung eine entsprechende Reduzierung in der Schwellenspannung des MOSFET 5 mit sich. Folglich dauert es für die Drainspannung V₄ länger, vom "H"-Pegel zum "L"-Pegel überzugehen. In einer Situation, in der die Spannung V₃ am Knotenpunkt N₃ vom "L"-Pegel auf den "H"-Pegel übergeht, ist die für die Spannung V₄ am Knotenpunkt N₄ benötigte Zeit zum Ansteigen vom "L"-Pegel auf den "H"-Pegel nicht so lang, wie die Zeit für die Spannung V₄ zum Abfallen vom "H"-Pegel auf den "L"-Pegel in der oben festgestellten Situation.

Wie oben beschrieben ist, steigt die an das Gate des MOSFETs 4 über den P-Kanal-MOSFET 5 angelegte Spannung V₄ stufenlos an, wodurch der MOSFET 4 langsam in einen nicht-leitenden Zustand getrieben wird. Das Ergebnis ist, daß die ansteigende Wellenform des Ausgangssignales V _OUT flacher als in Fig. 3 ist.

Nun wird der Betrieb der Ausgangspufferschaltung während einer Testbetriebsart, bei der das Testfreigabesignal T _E auf "H"-Pegel ist, beschrieben. In Fig. 5B ist ein Zeitdiagramm für das Eingangssignal V _IN, die Spannung V₃ am Knotenpunkt N₃, die Spannung V₄ am Knotenpunkt N₄ und das Ausgangssignal V _OUT in der Testbetriebsart dargestellt. Bei Anlegen des auf "H"-Pegel befindlichen Testfreigabesignals T _E wird der MOSFET 6 leitend gemacht, während der MOSFET 5 nicht-leitend gemacht wird. Während des Zeitintervalls t₁-t₃ finden ähnliche Schritte wie in der Normalbetriebsart statt. Wenn das Ein­ gangssignal V _IN vom "L"-Pegel auf den "H"-Pegel bei t₁ über­ geht, beginnt daher die Spannung V₃ am Knotenpunkt N₃ bei t₂ nach Ablauf der vom CMOS-Inverter I₁ bestimmten Zeitver­ zögerung vom "H"-Pegel auf den "L"-Pegel abzufallen, und sie erreicht den "L"-Pegel bei t₃. Diese Niedrigpegelspannung wird an das Gate des MOSFET 3 angelegt, wodurch der MOSFET 3 leitend wird.

Andererseits, da die Spannung V₃ am Knotenpunkt N₃ vom Pegel der Schwellenspannung des MOSFET 6 abfällt, wird die Span­ nungsänderung über den gegenwärtig leitenden MOSFET 6 zum Knotenpunkt N₄ übertragen, wodurch die Spannung V₄ am Knoten­ punkt N₄ bei t₄ vom "H"-Pegel zum "L"-Pegel gebracht wird. Da die Spannung V₄ am Knotenpunkt N₄ während des Zeitinter­ valls t₃-t₄ unter die Schwellenspannung des MOSFET 4 fällt, wird der MOSFET 4 nicht-leitend gemacht. Dann beginnt das Niedrigpegelausgangssignal V _OUT am Knotenpunkt N₂ bei t₅, nach Ablauf der vom CMOS-Inverter I₂ bewirkten Zeitverzögerung auf den "H"-Pegel anzusteigen, und die erreicht den "H"-Pegel bei t₆.

Wenn dann das Eingangssignal V _IN bei t₇ wie bei der normalen Betriebsart vom "H"-Pegel auf den "L"-Pegel übergeht, beginnt die Spannung V₃ am Knotenpunkt N₃ bei t₈ nach Ablauf der vom CMOS-Inverter I₁ bestimmten Zeitverzögerung vom "L"-Pegel auf den "H"-Pegel anzusteigen, und sie erreicht den "H"-Pegel bei t₉. Folglich wird die Hochpegelspannung an das Gate des MOSFET 3 angelegt, wodurch der MOSFET 3 nicht-leitend wird.

Da die Spannung V₃ am Knotenpunkt N₃ auf den Pegel der Schwel­ lenspannung des MOSFET 6 ansteigt, wird andererseits der Potentialwechsel über den MOSFET 6 zum Knoten N₄ übertragen. Dies wiederum bewirkt, daß die Spannung V₄ am Knotenpunkt N₄ vom "L"-Pegel ansteigt und den "H"-Pegel bei t₁₁ er­ reicht. Während des Zeitintervalls t₉-t₁₁, wenn die Spannung V₄ am Knotenpunkt N₄ unter die Schwellenspannung des MOSFET 4 fällt, wird der MOSFET 4 leitend gemacht. Folglich beginnt das Hochpegelausgangssignal V _OUT am Knotenpunkt N₂ bei t₁₀ nach Ablauf der vom CMOS-Inverter I₂ bewirkten Verzögerungs­ zeit abzufallen, und sie erreicht den "L"-Pegel bei t₁₂.

Bei Vergleich des Zeitintervalls t₃-t₄, während dessen die Spannung V₄ am Knotenpunkt N₄ vom "H"-Pegel auf den "L"-Pegel abfällt, mit dem Zeitintervall t₉-t₁₁, während dessen die Spannung V₄ vom "L"-Pegel auf den "H"-Pegel ansteigt, ist aus Fig. 5B ersichtlich, daß das Anstiegszeitintervall t₉-t₁₁ länger ist als das Abfallzeitintervall t₃-t₄. Dies liegt darin begründet, daß die Schwellenspannung des N-Kanal-MOSFET 6 ansteigt, wenn seine Source-Substrat-Spannung ansteigt. Damit steigt die Schwellenspannung des MOSFET 6 in einer Situation in der die Spannung V₃ am Knotenpunkt N₃ vom "L"-Pegel auf den "H"-Pegel übergeht, wie die Spannung des Knotenpunkts N₃ und damit die Sourcespannung steigt. Als Ergebnis dauert es für die Drainspannung länger, vom "L"-Pegel auf den "H"-Pegel überzugehen, als für die Sourcespannung, vom "L"-Pegel auf den "H"-Pegel überzugehen. Im Gegensatz dazu ist in einer Situation, in der die Spannung V₃ am Knotenpunkt N₃ vom "H"-Pegel auf den "L"-Pegel übergeht, die für die Spannung V₄ am Knotenpunkt N₄ erforderliche Zeit zum Umschalten vom "H"-Pegel auf den "L"-Pegel nicht so lang wie in der vorgenannten Situation.

Während die Spannung V₃ am Knotenpunkt N₃ während des Test­ betriebs vom "L"-Pegel auf den "H"-Pegel umschaltet, steigt das an das Gate des MOSFET 4 während des Betriebs des N-Kanal- MOSFET 6 angelegte Potential V₄ kontinuierlich und bringt dadurch den MOSFET 4 langsam in den leitenden Zustand. Die Wellenform des abfallenden Ausgangssignals V _OUT ist flacher als die in Fig. 3 gezeigte, wie dies in Fig. 5B gezeigt ist. Das Ergebnis ist, daß Unterschwingen und Nachschwingen während der Zeit, wenn das Ausgangssignal im Testbetrieb abfällt, vermieden oder zumindest auf ein Minimum reduziert wird.

Es sollte hier darauf hingewiesen werden, daß die für die Spannung V₄ am Knotenpunkt N₄ benötigte Zeit zum Ansteigen auf den "H"-Pegel während des Testbetriebs durch die Länge und Breite des Gates des P-Kanal-MOSFET 5 gesteuert wird. Dementsprechend ist es möglich, die Wellenform des abfallenden Ausgangssignales V _OUT während des Testbetriebs durch geeignetes Auswählen der Gatelänge und Gatebreite des MOSFET wie ge­ wünscht einzustellen.

Während die Ausgangspufferschaltung mit einem Paar Inverter­ schaltungen I₁ und I₂ als eine Ausführungsform der Erfindung beschrieben worden ist, ist die vorliegende Erfindung auch auf eine Ausgangspufferschaltung mit einer einzigen Inverterschaltung I₂ anwendbar.

Wie aus der vorstehenden Beschreibung der Erfindung hervor­ geht, werden Unterschwingen und Nachschwingen während der abfallenden Periode des Ausgangssignals wirksam unterdrückt, da das Ausgangssignal der in Fig. 4B gezeigten Inverterschal­ tung stufenlos ansteigt. Mit anderen Worten erzeugt die Inver­ terschaltung stabile Ausgangssignale.

Wenn die Inverterschaltung von Fig. 4B in die Ausgangspuffer­ schaltung der in Fig. 4A gezeigten integrierten Schaltung eingefügt wird, wird während des Testens der integrierten Schaltung kein Unterschwingen oder Nachschwingen erzeugt, was zur Stabilisierung der Versorgungsspannung in dem zum Testen der Leistungsdaten der integrierten Schaltung verwen­ deten IC-Tester beiträgt. Damit erzeugt die zu testende inte­ grierte Schaltung stabile Ausgangssignale, die fehlerfrei und exakt die Testergebnisse darstellen.

Claims (8)

1. Inverterschaltung, die zwischen einer Spannungsversorgung (V _DD) und einer Masse (GND) verbunden ist, zum Invertieren eines daran angelegten Eingangssignals (V _IN) in ein bezüglich des Eingangssignals (V _IN) invertiertes Ausgangssignal (V _OUT), mit einer ersten Feldeffekteinrichtung (3) des einen Leitfähig­ keitstyps und einer zweiten Feldeffekteinrichtung (4) des ent­ gegengesetzten Leitfähigkeitstyps, die in Reihe zwischen der Spannungsversorgung (V _DD) und der Masse (GND) verbunden sind, wobei die Steuerelektrode der ersten Feldeffekteinrichtung (3) so verbunden ist, daß sie das Eingangssignal (V _IN) empfängt, dadurch gekennzeichnet, daß die zweite Feldeffekteinrichtung (4) einen niedrigeren Durchgangswiderstand aufweist als die erste Feldeffektein­ richtung (3) und eine Einrichtung (5) zum Empfangen eines Signals (T _E) zum Bezeich­ nen einer vorbestimmten Betriebsart und eine Verzögerungseinrichtung (5, 6), die so verbunden ist, daß sie das Eingangssignal (V _IN) empfängt, zum Verzögern des Ein­ gangssignals (V _IN) als Reaktion auf das die Betriebsart bezeichnende Signal (T _E) vorgesehen sind, wobei die Steuerelektrode der zweiten Feldeffekteinrichtung (4) so verbunden ist, daß sie das Eingangssignal (V _IN) empfängt, nachdem es von der Verzögerungseinrichtung (5, 6) verzögert worden ist und wobei das Ausgangssignal (V _OUT ) am Verbindungspunkt der beiden in Reihe geschalteten Feldeffekteinrichtungen (3, 4) abgegriffen wird.

2. Inverterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (5, 6) eine dritte Feldeffekteinrichtung (6) des entgegengesetz­ ten Leitfähigkeitstyp aufweist, deren Steuerelektrode so ver­ bunden ist, daß sie das die Betriebsart bezeichnende Signal (T _E) empfängt, und daß die Steuerelektrode der zweiten Feld­ effekteinrichtung (4) so verbunden ist, daß sie das Eingangs­ signal (V _IN) über die dritte Feldeffekteinrichtung (6) emp­ fängt.

3. Inverterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (5, 6) weiterhin eine vierte Feldeffekteinrichtung (5) des einen Leitfähigkeitstyps aufweist, deren Steuerelektrode so verbunden ist, daß sie das die Betriebsart bezeichnende Signal (T _E) emp­ fängt, und daß die Steuerelektrode der zweiten Feldeffekt­ einrichtung (4) so verbunden ist, daß sie das Eingangssignal (V _IN) über die vierte Feldeffekteinrichtung (5) empfängt.

4. Inverterschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der eine Leitfähigkeitstyp der P-Typ und der entgegengesetzte Leitfähigkeitstyp der N-Typ ist.

5. Integrierte Halbleiterschaltung mit einer Testbetriebsart, die eine Einrichtung zum Empfangen eines extern angelegten Signals (T _E) zum Bezeichnen der Testbetriebsart, eine Testschaltung zum Ausführen der Testbetriebsart und zum Liefern eines Testergebnissignals, das bei Empfang des die Testbetriebsart bezeichnenden Signals (T _E) ein Testergebnis darstellt, und eine Ausgangspuffereinrichtung, die mit dem Ausgang der Testschaltung verbunden ist, aufweist, dadurch gekennzeichnet, daß die Ausgangspuffereinrichtung eine erste Feldeffekteinrichtung (3) des einen Leitfähigkeitstyps und eine zweite Feldeffekteinrichtung (4) des entgegengesetzten Leitfähigkeitstyps, die in Reihe zwischen einer Spannungsver­ sorgung (V _DD) und einer Masse (GND) verbunden sind, wobei die Steuerelektrode der ersten Feldeffekteneinrichtung (3) so verbunden ist, daß sie das Testergebnissignal empfängt, und die zweite Feldeffekteinrichtung (4) einen niedrigeren Durchgangswiderstand aufweist als die erste Feldeffektein­ richtung (3), und eine Verzögerungseinrichtung (5, 6), die so verbunden ist, daß sie das Testergebnissignal empfängt, zum Verzögern des Tester­ gebnissignals bei Empfang des die Betriebsart bezeichnenden Signals (T _E), wobei die Steuerelektrode der zweiten Feldeffekteinrichtung (4) so verbunden ist, daß sie das Testergebnissignal empfängt, nachdem es von der Verzögerungseinrichtung (5, 6) verzögert worden ist, aufweist und wobei vom Verbindungspunkt der beiden in Reihe geschalteten Feldeffekteinrichtungen (3, 4) ein Ausgangssignal (V _OUT ) abgegriffen wird.

6. Integrierte Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (5, 6) eine dritte Feldeffekteinrichtung (6) des entgegengesetz­ ten Leitfähigkeitstyps aufweist, deren Steuerelektrode so ver­ bunden ist, daß sie das die Testbetriebsart bezeichnende Signal (T _E) empfängt, und daß die Steuerelektrode der zweiten Feld­ effekteinrichtung (4) so verbunden ist, daß sie das Tester­ gebnissignal empfängt.

7. Integrierte Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (5, 6) weiterhin eine vierte Feldeffekteinrichtung (5) des einen Leitfähigkeitstyps aufweist, deren Steuerelektrode so verbunden ist, daß sie das die Testbetriebsart bezeichnende Signal (T _E) empfängt, und daß die Steuerelektrode der zweiten Feldeffekt­ einrichtung (4) so verbunden ist, daß die das Testergebnis­ signal über die vierte Feldeffekteinrichtung (5) empfängt.

8. Integrierte Halbleiterschaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß der eine Leitfähigkeitstyp der P-Typ und der entgegengesetzte Leitfähigkeitstyp der N-Typ ist.