DE3806981A1 - Binaerzaehler - Google Patents
BinaerzaehlerInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/588—Combination of a synchronous and an asynchronous counter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
Landscapes
- Manipulation Of Pulses (AREA)
Description
Die Erfindung bezieht sich auf einen Binärzähler gemäß dem
Oberbegriff des Patentanspruchs 1.
Es sind bereits allgemein Binärzähler mit einer Mehrzahl
von Zählstufen bekannt, die hintereinander geschaltet sind.
Jede Zählstufe enthält ein Flipflop, das in Abhängigkeit
von anliegenden Signalen wechselweise einen ersten oder einen
zweiten Binärwert annimmt. Grundsätzlich werden synchrone
und asynchrone Binärzähler voneinander unterschieden.
Bei einem asynchronen Binärzähler werden lediglich dem
Zählflipflop der ersten Zählstufe die Taktimpulse an dem
Takteingang zugeführt, während den Zählflipflops in den
nachfolgenden Zählstufen jeweils das Ausgangssignal der
vorangehenden Zählstufe am Takteingang zugeführt wird. Beim
Betrieb eines derartigen asynchronen Binärzählers werden
die Zählflipflops in Abhängigkeit von den Ausgangssignalen
der jeweils vorangehenden Zählstufen zeitlich nacheinander
und nicht gleichzeitig gegebenenfalls in die jeweils andere
Lage gekippt.
Im Gegensatz hierzu werden bei einem synchronen Binärzähler
die Taktimpulse den Takteingängen aller Zählflipflops zugeführt
und an den Dateneingängen der Zählflipflops liegen
Vorbereitungssignale an, die üblicherweise aus den Ausgangssignalen
von anderen Zählstufen durch binäre Verknüpfungen
gebildet werden.
Falls ein Binärzähler durch Taktimpulse mit einer hohen
Folgefrequenz angesteuert werden soll, kann der Fall eintreten,
daß die logische Verknüpfung für die Vorbereitung
der Dateneingänge zu lange dauert und damit ein bekannter
synchroner Binärzähler nicht mehr verwendet werden kann.
Der Erfindung liegt daher die Aufgabe zugrunde, einen Binärzähler
anzugeben, der eine geringe Anzahl von logischen
Verknüpfungen erfordert und der dennoch sich ähnlich einem
Synchronzähler verhält.
Erfindungsgemäß wird die Aufgabe bei einem Binärzähler mit
einer Mehrzahl von Zählstufen durch die im kennzeichnenden
Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.
Der Binärzähler gemäß der Erfindung besteht im Prinzip aus
einem Asynchronzähler, bei dem den Zählflipflops Synchronisierflipflops
nachgeschaltet sind, die den Synchronismus zu
den Taktimpulsen herstellen. Damit verbindet der Binärzähler
gemäß der Erfindung den Vorteil des Asynchronzählers,
daß eine hohe Zählgeschwindigkeit erreicht werden kann mit
dem Vorteil eines Synchronzählers, daß sich alle Ausgänge
taktsynchron ändern.
Falls der Binärzähler als ein Frequenzteiler verwendet
wird, kann das Ausgangssignal am Synchronisierflipflop der
letzten Stufe abgenommen werden. Falls jedoch einzelne
Zählsignale erwünscht sind, die den Zählstufen entsprechen,
ist es erforderlich, den Zählstufen Schieberegister mit einer
unterschiedlichen Anzahl von Stufen nachzuschalten, um
die Verzögerungen durch die Synchronisierflipflops auszugleichen.
Die Anzahl der Stufen des Schieberegisters der
n-ten Zählstufe ist dabei gleich N-n, wobei N die gesamte
Anzahl von Zählstufen des Binärzählers ist.
Ein Ausführungsbeispiel des Binärzählers gemäß der Erfindung
wird im folgenden anhand von Zeichnungen näher erläutert.
Es zeigt
Fig. 1 ein Schaltbild des Binärzählers und
Fig. 2 Zeitdiagramme von Signalen an verschiedenen Punkten
des in Fig. 1 dargestellten Binärzählers.
Der Binärzähler, der bei dem vorliegenden Ausführungsbeispiel
vierstufig ausgebildet ist, enthält vier Zählstufen A
bis D. Jede Zählstufe enthält entsprechend einem asynchronen
Binärzähler ausgebildete Zählflipflops FA bis FD. Den
Zählflipflops FB bis FD sind jeweils Synchronisierflipflops
FB′ bis FD′ nachgeschaltet, deren Takteingänge Taktimpulse
T zugeführt werden. Die Taktimpulse T liegen auch an dem
Takteingang des Zählflipflops FA an. Der auf diese Weise
ausgebildete Binärzähler kann als Frequenzteiler eingesetzt
werden und Signale ZD′ oder ZD′′ werden an dem Synchronisierflipflop
FD′ abgegeben.
Falls der Binärzähler den Zählstufen A bis D zugeordnete
taktsynchrone Ausgangssignale zählrichtig ausgeben soll,
sind den Zählstufen A bis C Schieberegister SRA bis SRC
nachgeschaltet. Die Anzahl der Stufen dieser Schieberegister
SRA bis SRC ist gleich N-n, wobei N die gesamte Anzahl
der Zählstufen A bis D, beim vorliegenden Ausführungsbeispiel
4 und n die Ordnungszahl der zugeordneten Zählstufe
angibt.
Weitere Einzelheiten des Binärzählers werden im folgenden
zusammen mit den in Fig. 2 dargestellten Zeitdiagrammen beschrieben.
Bei den Fig. 2 dargestellten Zeitdiagrammen von Signalen
an verschiedenen Punkten des Binärzählers ist in Abszissenrichtung
die Zeit t dargestellt.
Zum Zeitpunkt t 1 nimmt ein Rücksetzsignal R, das allen invertierenden
Setzeingängen der Zählflipflops FA bis FD und
der Synchronisierflipflops FB′ bis FD′ zugeführt wird, den
Binärwert 1 an und das Rücksetzen des Binärzählers, d. h.
das Setzen des Flipflops wird beendet. Ein erster Taktimpuls
T kippt zum Zeitpunkt t 2 das Flipflop FA in seine
rückgesetzte Lage und das Signal ZA an seinem Ausgang nimmt
den Binärwert 0 an. Zum Zeitpunkt t 3 wird das Zählflipflop
FA wieder gesetzt und nach einer weiteren Periodendauer des
Zähltaktes T wieder zurückgesetzt usw. Zum Zeitpunkt t 3
setzt das Signal ZA auch das Zählflipflop FB zurück und das
Signal ZB an seinem Ausgang nimmt des Binärwert 0 an. Zum
Zeitpunkt t 4 wird der Binärwert 0 des Signals ZB in das
Synchronisierflipflop FB′ übernommen und das Signal ZB′
nimmt den Binärwert 0 an.
Zum Zeitpunkt t 5 nimmt das Signal ZB′ wieder den Binärwert
1 an und das Zählflipflop FC wird zurückgesetzt, so daß das
Signal ZC an seinem Ausgang den Binärwert 0 annimmt. Dieser
Binärwert 0 wird vom nachgeschalteten Synchronisierflipflop
FC′ zum Zeitpunkt t 6 übernommen, während auch das Signal
ZB, das zwischenzeitlich ebenfalls den Binärwert 1 angenommen
hat, ebenfalls wieder den Binärwert 0 annimmt.
Ebenso wie die Signale ZA mit jeder ansteigenden Flanke eines
Taktimpulses den Binärwert ändern, ändert sich mit jeder
ansteigenden Flanke des Signals ZA der Binärwert des
Signals ZB und zeitlich verzögert hierzu der Binärwert des
Signals ZB′. Nach dem Zeitpunkt t 5 ändert sich auch mit jeder
ansteigenden Flanke des Signals ZB′ der Binärwert des
Signals ZC und zeitlich verzögert hierzu der Binärwert des
Signals ZC′.
Zum Zeitpunkt t 7 nimmt das Signal ZC′ den Binärwert 1 an
und damit wird das Flipflop FD zurückgesetzt, so daß das
Signal ZD den Binärwert 0 annimmt. Dieser Binärwert 0 wird
zum Zeitpunkt t 8 in das Flipflop FD′ übernommen, dessen
Ausgangssignal ZD′ dann den Binärwert 0 annimmt.
Zum Zeitpunkt t 9 nimmt das Signal ZD wieder den Binärwert 1
an und zeitlich verzögert hierzu nimmt zum Zeitpunkt t 10
das Signal ZD′ wieder den Binärwert 1 an. Danach ist ein
Zählzyklus beendet und die Signale ZA, ZB′, ZC′ oder ZD′
sowie das Signal ZD′′ können als durch Frequenzteilung aus
den Taktimpulsen T erzeugte Signale verwendet werden.
Falls der Binärzähler die Zählwerte korrekt abgeben soll,
werden den einzelnen Zählstufen unterschiedlich lange
Schieberegister als Verzögerungsglieder nachgeschaltet. Für
die n-te Zählstufe werden dabei N-n Stufen des Schieberegisters
benötigt, wobei N die Gesamtzahl der Zählstufen des
Binärzählers ist. Im vorliegenden Fall wird das Signal ZA
einem dreistufigen, das Signal ZB′ einem zweistufigen und
das Signal ZC′ einem einstufigen Schieberegister SRA bzw.
SRB bzw. SRC zugeführt. Die Flipflops SA bis SA′′ des Schieberegisters
SRA verzögern das Signal ZA um drei Periodendauern
der Taktimpulse T und am invertierenden Ausgang des
Flipflops SA′′ wird das Ausgangssignal ZA′′ abgegeben. In
entsprechender Weise wird das Signal ZB′ durch die Flipflops
SB und SB′ des Schieberegisters SRB um zwei Taktperioden
verzögert und das Flipflop SB′ gibt an seinem invertierenden
Ausgang das Signal ZB′′ ab. Das Flipflop SC im
Schieberegister SRC verzögert das Signal ZC′ um eine Taktperiode
und gibt an seinem invertierenden Ausgang das Signal
ZC′′ ab. Ein Schieberegister ist an der Zählstufe D
nicht erforderlich, so daß die Signale ZA′′ bis ZD′′ die genauen
synchronen Zählwerte des Binärzählers angeben.
Infolge der Schieberegister SRA bis SRC werden die Ausgangssignale
der Zählstufen A bis C verzögert, so daß der
eigentliche Zählvorgang erst nach dem Zeitpunkt t 4 beginnt,
wenn zwischen den Zeitpunkten t 4 und t 5 ein Taktimpuls T
eine positive Flanke aufweist. Nach dem Zeitpunkt t 10 wiederholen
sich dieselben Vorgänge wie zwischen den Zeitpunkten
t 3 und t 10, solange die Taktimpulse T anliegen oder das
Rücksetzsignal R den Binärwert 1 aufweist.
Claims (5)
1. Binärzähler mit einer Mehrzahl von Zählstufen, wobei jede
Zählstufe ein Zählflipflop enthält, das mit dem Ausgang
der jeweils vorangehenden Zählstufe verbunden ist und wobei
an den Zählstufen Taktimpulse anliegen, dadurch
gekennzeichnet, daß jedem mit einer vorangehenden
Zählstufe (A, B, C) verbundenen Zählflipflop (FB,
FC, FD) ein Synchronisierflipflop (FB′, FC′, FD′) nachgeschaltet
ist, an dessen Takteingang die Taktimpulse (T) anliegen,
an dessen Dateneingang das Ausgangssignal des zugeordneten
Zählflipflops (ZB, ZC, ZD) anliegt und dessen Ausgangssignal
den Ausgang der Zählstufe (B bis D) bildet.
2. Binärzähler nach Anspruch 1, dadurch gekennzeichnet,
daß den Zählstufen (A bis C)
Schieberegister (SRA bis SRC) nachgeschaltet sind, die
durch die Taktimpulse (T) angesteuert werden und deren Stufenzahl
jeweils derart bemessen ist, daß die Verzögerungen
durch die Synchronisierflipflops (FB′ bis FD′) ausgeglichen
werden und die Zählwerten zugeordnete Signale (ZA′′ bis ZC′′)
abgeben.
3. Binärzähler nach Anspruch 2, dadurch gekennzeichnet,
daß die Stufenzahl des Schieberegisters (SRA bis SRC) für die n-te Zählstufe (A bis C)
gleich ist N-n, wobei N die gesamte Anzahl von Zählstufen
(A bis D) des Binärzählers ist.
4. Binärzähler nach Anspruch 2 oder Anspruch 3, dadurch
gekennzeichnet, daß die letzte
Zählstufe (D) das einem Zählwert zugeordnete Signal (ZD′′)
unmittelbar abgibt.
5. Binärzähler nach einem der Ansprüche 1 bis 4, dadurch
gekennzeichnet, daß die erste
Zählstufe (A) nur ein Zählflipflop (FA) enthält, an dessen
Takteingang die Taktimpulse (T) anliegen und dessen Ausgangssignale
(ZA) am Ausgang der ersten Zählstufe (A) anliegen.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19883806981 DE3806981A1 (de) | 1988-03-03 | 1988-03-03 | Binaerzaehler |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19883806981 DE3806981A1 (de) | 1988-03-03 | 1988-03-03 | Binaerzaehler |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3806981A1 true DE3806981A1 (de) | 1989-09-14 |
Family
ID=6348787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19883806981 Withdrawn DE3806981A1 (de) | 1988-03-03 | 1988-03-03 | Binaerzaehler |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3806981A1 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002037684A1 (de) * | 2000-10-24 | 2002-05-10 | Sz Testsysteme Ag | Programmierbarer frequenzgenerator |
EP1294100A3 (de) * | 2001-09-18 | 2004-07-14 | Nokia Corporation | Verfahren und Vorrichtung für eine Neuabtastung in einem Frequenzvorteiler |
US11184007B2 (en) | 2020-03-10 | 2021-11-23 | Western Digital Technologies, Inc. | Cycle borrowing counter |
-
1988
- 1988-03-03 DE DE19883806981 patent/DE3806981A1/de not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002037684A1 (de) * | 2000-10-24 | 2002-05-10 | Sz Testsysteme Ag | Programmierbarer frequenzgenerator |
EP1294100A3 (de) * | 2001-09-18 | 2004-07-14 | Nokia Corporation | Verfahren und Vorrichtung für eine Neuabtastung in einem Frequenzvorteiler |
US11184007B2 (en) | 2020-03-10 | 2021-11-23 | Western Digital Technologies, Inc. | Cycle borrowing counter |
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Legal Events
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8139 | Disposal/non-payment of the annual fee |