DE4132574C2 - Verfahren zur Taktsynchronisation - Google Patents

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Taktsyn­ chronisation von ankommenden, aus einer seriellen Bitfolge be­ stehenden Datenwörtern, mit einem vorgegebenen Systemtakt des Empfängers, wobei jedes Datenwort durch ein Startbit einge­ leitet wird.

Aufgabe des Empfängers ist es, den seriellen Bitstrom aufzuneh­ men, eine Entscheidung zu treffen, wann ein Datenbit empfangen worden ist, dieses zu detektieren und an einem Ausgang für wei­ tere Verarbeitungen bereitzuhalten. Hierzu muß ein Takt zur Ver­ fügung gestellt werden, der im Empfänger zu einem definierten Zeitpunkt die Bitdetektion auslöst. Die Taktsynchronisation hat also die Aufgabe, einen empfängerseitigen Systemtakt in der Art und Weise zu synchronisieren, daß der synchronisierte Takt nach Ankunft des Startbits nach einer definierten Zeit mit einer Taktflanke startet. Dies bedeutet, daß der System­ takt um eine gewisse Phase verschoben werden muß, welche vom Zeitpunkt des Empfangs des Startbits abhängt.

Die einfachste Lösung der obengenannten Aufgabe wäre ein mit dem Startbit ausgelöster Einschaltvorgang, der einen Taktos­ zillator zum Schwingen bringt. In diesem Fall steht man jedoch zwei entscheidenden Problemen gegenüber; einmal muß der Oszil­ lator bei jedem Einschaltvorgang gleiches Einschwingverhalten zeigen und nach einer konstanten Zeit auf seinen Maximalwert eingeschwungen sein, zum anderen ist der Einschwingzeit durch die Höhe der Übertragungsgeschwindigkeit eine enge Grenze ge­ setzt. Eine andere Lösung wäre das Arbeiten mit einer gegenüber der Übertragungsgeschwindigkeit höheren Taktfrequenz, was aber zu so hohen Frequenzen führen kann, daß diese mit normalen elek­ tronischen Bausteinen nicht mehr zu verarbeiten sind.

Aus der DE 36 04 834 A1 ist bereits eine Schaltungsanordnung zur Taktsynchronisation von ankommenden, aus einer seriellen Bitfolge bestehenden Eingangssignalen bekannt, bei der der Systemtakt eines empfangsseitigen Oszillators fortlaufend aus einer aus mehreren hintereinander geschalteten Schaltungen bestehenden Kette zugeführt wird, wobei ein ankommendes Bit nach einer bestimmten vorgegebenen Verzögerungszeit den Ausgang derjenigen Schaltung freigibt an welchem zu diesem Zeitpunkt ein Flankenwechsel stattfindet.

Aus der US 49 84 249 ist weiterhin eine Schaltungsanordnung bekannt, bei der mit Hilfe von Verzögerungsschaltungen die empfangenen Datensignale mit einer hohen Abtast- bzw. Taktgeschwindigkeit abgetastet und die Abtastwerte gespeichert werden, um den optimalen Abtastzeitpunkt der Datensignale zu ermitteln.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren der eingangs genannten Art anzugeben, welches auf einfache Art und Weise eine Synchronisation einer ankommenden seriellen Bitfol­ ge mit dem Systemtakt des Empfängers ermöglicht.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Sy­ stemtakt eines empfangsseitigen Oszillators fortlaufend einer aus mehreren hintereinandergeschalteten Verzögerungsschaltungen bestehenden Verzögerungskette zugeführt wird, und daß ein an­ kommendes Startbit nach einer bestimmten vorgegebenen Verzöge­ rungszeit den Ausgang derjenigen Verzögerungsschaltung frei­ gibt, an welchem zu diesem Zeitpunkt der Systemtakt anliegt.

Bei dem erfindungsgemäßen Verfahren besteht der Grundgedanke darin, den Oszillator ständig eingeschaltet zu lassen und im Startmoment die Phase dieses Oszillators geschickt so zu ver­ schieben, daß die geforderte konstante Verzögerungszeit ein­ gehalten wird. Auf diese Weise kann das Ein- und Ausschwing­ verhalten des Oszillators unberücksichtigt bleiben und es wer­ den auch keine unnötig hohen Taktfrequenzen benötigt.

Um während der Abtastung eine hohe Funktionstüchtigkeit zu ge­ währleisten, ist eine zweckmäßige Weiterbildung des erfindungs­ gemäßen Verfahren dadurch gekennzeichnet, daß mit der Freigabe des Ausgangs einer Verzögerungsschaltung die Ausgänge aller anderen Verzögerungsschaltungen gesperrt werden.

Anhand einer in der Zeichnung dargestellten beispielhaften Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens soll dieses nachfolgend näher erläutert werden.

Es zeigt

Fig. 1 den vorderen Teil eines ankommenden Datenwortes mit dem zugehörigen synchronisierten Takt,

Fig. 2 den prinzipiellen Aufbau einer Taktsynchronisations­ einheit zur Durchführung des erfindungsgemäßen Ver­ fahrens, und

Fig. 3 nähere Einzelheiten des Aufbaus der in Fig. 2 darge­ stellten Taktsynchronisationseinheit.

Bei dem hier dargestellten Ausführungsbeispiel wird davon aus­ gegangen, daß die Übertragungsrate 1 MByte/s beträgt. Das heißt, die Bitbreite der einzelnen Bits des Datenwortes DW beträgt 100 ns. Die Breite des Startbits SB beträgt ebenfalls 100 ns. Wie aus der Fig. 1 zu entnehmen ist, würde also im dargestell­ ten Ausführungsbeispiel der Empfänger, nachdem er bis zu die­ sem Zeitpunkt ein "high"-Signal angeboten bekam, bei Eintref­ fen des Startbits eine negative Taktflanke erhalten. Das "high"- Signal bedeutet für den Empfänger, bis zu diesem Zeitpunkt in Wartestellung zu verharren und kein Empfangssignal zu verar­ beiten. Dies bedeutet wiederum für die Taktsynchronisations­ einheit ebenso in Bereitschaft zu sein und keinen Systemtakt T weiterzugeben.

Das Startbit, genauer dessen negative Taktflanke, soll nun den Startvorgang für die Taktsynchronisationseinheit auslösen. Da nach 100 ns das erste Datenbit eintrifft, muß also - wie aus Fig. 1 zu ersehen ist - die erste Abfrage nach 150 ns erfolgen. Stellt die Taktsynchronisationseinheit nach dieser Zeit einen startenden Takt zur Verfügung, der der Bitrate entspricht, können nun mit einer Taktfrequenz von 10 Mhz die nachfolgenden Datenbits eingelesen werden. Danach schaltet der Empfänger bzw. die Taktsynchronisationseinheit wieder auf Wartestellung und das nächste Datenwort kann empfangen werden. Im Ausfüh­ rungsbeispiel sei angenommen, daß das Datenwort aus einem Start- und einem Stopbit, sowie acht reinen Informationsbits besteht.

Der prinzipielle Aufbau einer Taktsynchronisationseinheit ist in Fig. 2 gezeigt. Er besteht im wesentlichen aus n Verzöge­ rungsschaltungen V1...Vn und einer Entscheidungslogik EL. Der aus den einzelnen Verzögerungsschaltungen bestehenden Verzöge­ rungskette wird der Systemtakt T zugeführt, während das Start­ bit SB der Entscheidungslogik EL zugeführt wird. Der Ausgang jeder einzelnen Verzögerungsschaltung V1...Vn ist mit der Ent­ scheidungslogik EL verbunden, an dessen Ausgang der zur Abfrage der Informationsbits benötigte synchronisierte Takt ST anliegt.

Wie bereits oben ausgeführt, besteht der Grundgedanke des er­ findungsgemäßen Verfahrens darin, den Quarzoszillator ständig eingeschaltet zu lassen und im Startmoment die Phase dieses Oszillators geschickt so zu verschieben, daß die geforderte konstante Verzögerungszeit eingehalten wird. Es werden also mittels der aus den Verzögerungsschaltungen bestehenden Ver­ zögerungskette verschiedene Phasen des Grundtaktes erzeugt und zum entsprechenden Zeitpunkt wird die Phase, welche den genann­ ten Anforderungen am nächsten kommt, ausgewählt. Hieraus folgt, daß die Genauigkeit dieser Lösung mit der Anzahl der vorhan­ denen verschiedenen Phasen steigt. Um die 150 ns Verzögerungs­ zeit zu erreichen, muß das in der Phase synchronisierte Signal nur noch durch eine konstante Anzahl von Verzögerungsgliedern zeitlich verschoben werden. Der gleiche Effekt wäre durch ein Verzögern des Startsignals möglich.

Stehen z. B. zehn verschiedene Phasen zur Verfügung, so ist beim Ausführungsbeispiel eine jede bei einer Taktfrequenz von 10 Mhz um 10 ns voneinander verschoben. Dies würde bedeuten, daß die konstant geforderte Verzögerungszeit um 10 ns schwan­ ken kann. Legt man den geforderten Zeitpunkt der ersten posi­ tiven Taktflanke in die Mitte dieses Schwankungsbereichs, er­ gibt sich ein Fehler von ± 5%. Dies entspräche dann der glei­ chen Genauigkeit eines Systems, das mit einer hohen Taktfre­ quenz von 100 Mhz arbeiten müßte.

Anhand der Fig. 3 soll die nähere Arbeitsweise des erfindungs­ gemäßen Verfahrens erläutert werden. Die Taktsynchronisations­ einheit soll auf z. B. neun Verzögerungsschaltungen beschränkt werden und es soll ein Fehler von 10% des synchronisierten Taktes angestrebt werden. Das heißt, die Entscheidungslogik EL soll einen der verzögerten Takte nach 150 ns, nach dem das Startbit empfangen worden ist, auf den Ausgang gelegt haben.

Diese Einheit muß also lokalisieren, wo sich der benötigte Sy­ stemtakt befindet. Man kann sich das Durchlaufen des System­ taktes durch diese Verzögerungsschaltung als eine in diese Richtung ausbreitende positive Flanke vorstellen, die das En­ de der Verzögerungskette erlangt, wenn eine neue Taktflanke am Eingang erscheint.

Aufgabe des erfindungsgemäßen Verfahrens ist es nun, diese po­ sitive Flanke, wo immer sie sich zum Zeitpunkt des Startbits auch befinden mag, einen Vorgang auslösen zu lassen, der nur diesen einen Takt zum Ausgang führt. Dies ist mit einer in Fig. 3 dargestellten Schaltlogik möglich.

Als Startbit SB, d. h. als Startsignal, wird eine Änderung von "low" auf "high" angenommen. Dieses Startsignal setzt den "Clear"-Eingang C eines Flip-Flops FF auf "high"-Potential und läßt somit von diesem Moment eine Triggerung des "Clock"-Ein­ gangs Clk zu.

Es soll nun angenommen werden, daß die in Fig. 3 dargestellte und hier betrachtete Stufe gerade von einer positiven Takt­ flanke des Systemtaktes T hinter der Verzögerungsschaltung V1 angesteuert wird. Aufgrund der Verknüpfung des Systemtaktes mit dem Ausgangssignal des Ausgangs NQ des Flip-Flops FF über das Sperrgatter SpG liegt dieser Systemtakt auch am "Clock"-Eingang Clk des Flip-Flops FF an und taktet den Baustein. Vor­ ausgesetzt ist, daß das Ausgangssignal des Ausgangs NQ "high" beträgt.

Bis zu diesem Zeitpunkt beträgt der Zustand am D-Eingang des Flip-Flops FF, der aus der Verknüpfung aller NO-Ausgänge aller pro Verzögerungsschaltung vorhandenen Flip-Flops FF gebildet wird, "high". Dieser Zustand wird an den Q-Ausgang weiterge­ geben und ermöglicht am Freigabegatter FrG den Austritt des gewünschten Taktes. Gleichzeitig wird das Sperrgatter SpG mit einem Level von "low" vom NQ-Ausgang gesperrt und ein erneutes Takten unterbunden. Zugleich werden alle D-Eingänge der Flip- Flops FF auf den Level "low" gelegt, da nun ein Eingang des Steuergatters StG ebenfalls "low" beträgt. Dadurch wird ver­ hindert, daß beim Takten eines einer anderen Verzögerungs­ schaltung zugeordneten Flip-Flops FF der gleiche Vorgang ein­ geleitet würde. Durch eine ODER-Verknüpfung im Ausgabegatter AuG lassen sich alle Ausgänge der einzelnen Freigabegatter FrG auf einen zusammenfassen.

Da die Laufzeit durch eine Verzögerungsschaltung im dargestell­ ten Ausführungsbeispiel lediglich 10 ns beträgt, muß nun fest­ gestellt werden, inwieweit vorhandene Schalt- und Gatterlauf­ zeiten einen Einfluß auf den Ablauf eines solchen Vorgangs ha­ ben. Es ist also eine entsprechende Zeitbilanz aufzustellen und dann eine Auswahl der Bauelemente so zu treffen, daß die gewünschte Verzögerungszeit erreicht wird. Im vorliegenden Beispiel müßte die interne, durch die Schaltungsanordnung ver­ ursachte Verzögerungszeit bis zur Wirksamschaltung einer Phase 50 ns betragen.

Claims (2)

1. Verfahren zur Taktsynchronisation von ankommenden, aus ei­ ner seriellen Bitfolge bestehenden Datenwörtern, mit einem vor­ gegebenen Systemtakt des Empfängers, wobei jedes Datenwort durch ein Startbit eingeleitet wird, dadurch gekennzeichnet, daß der Systemtakt (T) eines empfangsseitigen Oszillators fort­ laufend einer aus mehreren hintereinandergeschalteten Verzö­ gerungsschaltungen (V1...Vn) bestehenden Verzögerungskette zu­ geführt wird, und daß ein ankommendes Startbit (SB) nach einer bestimmten vorgegebenen Verzögerungszeit den Ausgang derjeni­ gen Verzögerungsschaltung (V1...Vn) freigibt, an welchem zu diesem Zeitpunkt der Systemtakt (T) anliegt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mit der Freigabe des Ausgangs einer Verzögerungsschaltung (z. B. V1) die Ausgänge aller anderen Verzögerungsschaltungen (V2...Vn) gesperrt werden.