DE3007824A1

DE3007824A1 - Programmierbarer frequenzteiler

Info

Publication number: DE3007824A1
Application number: DE19803007824
Authority: DE
Inventors: Hiroshi Minakuchi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1979-03-15
Filing date: 1980-02-29
Publication date: 1980-09-18
Also published as: NL178212C; GB2044502A; CA1127246A; US4331926A; FR2451673B1; NL8001030A; DE3007824C2; JPS55123239A; FR2451673A1; GB2044502B; JPS6129577B2

Description

3Q07824

Beschreibung

Die Erfindung betrifft einen programmierbaren Frequenzteiler nach dem Oberbegriff des Anspruchs 1.

Bisher wird ein programmierbarer Zähler aus einem voreinstellbaren Abwärts-Zähler oder einem rückstellbaren Aufwärts-Zähler als ein programmierbarer Frequenzteiler verwendet. Jedoch kann bekanntlich ein normaler programmierbarer Zähler den Programmwert durch lediglich eine Taktimpulseinheit verändern. Wenn in einem Fall die Nenn-Ausgangsfrequenz des programmierbaren Frequenzteilers 2000 Hz beträgt und dessen Ausgangsfrequenz um ca. eine Einheit von 1 Hz verändert werden soll, wird ein Nenn-Teilungswert von 2000 benötigt, und die Frequenz des geforderten Taktimpulses beträgt 4 MHz.

Ein derartiger programmierbarer Frequenzteiler wurde bisher als ein Teil eines Frequenzsynthesizers in einer ümdrehungs-Steuereinrichtung eines Plattenspielers oder in einem Jedermann-Band-(CB-) Funk-Sende-Empfangs-Gerät verwendet. Da in einer derartigen Einrichtung die elektrische Schaltung insgesamt beträchtlich kompliziert und groß im Maßstab ist, wird eine Hauptschaltung einschließlich des programmierbaren Frequenzteilers sehr oft durch eine Einchip-LSI-IS (LSI = Großintegration; IS = integrierte Schaltung) oder alternativ durch wenigstens eine Digital-MSI-IS (MSI = Mittelintegration) für allgemeine Anwendungen aufgebaut. Der Leistungsverbrauch dieser Digital-IS wächst gewöhnlich proportional mit einem Anstieg in der Frequenz des Taktimpulses. Z.B. nimmt in einer CMOS-IS (CMOS = komplementäre MOS-Technik; MOS = Metall-Oxid-Halbleiter), die für Großintegration geeignet ist, der Stromverbrauch proportional zum Anstieg in der Frequenz des Taktimpulses zu, und in einer

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I L-IS (IL= integrierte Injektions-Logik) ist es erforderlich, eine Vorverstärkung eines Injektionsstromes zu bewirken, wenn ein Taktimpuls einer Hochfrequenz benutzt werden soll.

Eine Steigerung im Leistungsverbrauch erfordert eine elektrische Strom- bzw. Spannungsquelle einer großen Kapazität. Auch ist die Lebensdauer einer Batterie, wie z.B. einer Trockenbatterie, in einem tragbaren Gerät verkürzt, und der hohe Leistungsverbrauch steigert die in den Schaltungs-Bauelementen erzeugte Wärmemenge. Dies verringert die Zuverlässigkeit des Geräts und verhindert auch eine Miniaturdimensionierung des Bauteiles in eine Einchip-LSI.

Es ist daher Aufgabe der Erfindung, einen von diesen Nachteilen freien programmierbaren Frequenzteiler anzugeben.

Diese Aufgabe wird bei einem programmierbaren Frequenzteiler nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil angegebenen Merkmale gelöst.

Der erfindungsgemäße Frequenzteiler kann die gleiche Funktion wie ein herkömmlicher programmierbarer Frequenzteiler ausführen und verwendet einem Taktimpuls mit nicht mehr als einer Hälfte der Taktimpulsfrequenz im Vergleich mit einem herkömmlichen Frequenzteiler. Ein derartiger programmierbarer Frequenzteiler kann wahlweise alternative Ausgangssignale erzeugen, deren Frequenz das zweifache oder eine Hälfte der Frequenz eines programmiert abgegebenen Hauptausgangssignales ist.

Vorteilhafte Weiterbildungen der Erfindung sind in den Patentansprüchen 2 bis 6 angegeben.

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Ein programmierbarer Frequenzteiler hat also einen programmierbaren Zähler, der Flip-Flops (1 bis 11 in Fig. 1) einer Anzahl aufweist, die um eins kleiner ist als die Anzahl der Bits in einem Prograinmwert. Der Teiler hat eine erste und eine zweite Steuerschaltung (101, 102 in Fig. 2), die jeweils jede Halbperiode eines voreingestellten geteilten Ausgangsimpulses abwechselnd steuern, wobei die zweite Steuerschaltung den Moment der Steuerung abhängig vom niederwertigsten Bit mit einem gewählton Logik-Pegel verzögert, um dadurch die Taktimpulsfrequenz auf eine Hälfte im Vergleich zum bekannten zu verringern. Es ist auch möglich, ein wahlweises Unterausgangssignal der zweifachen oder halben Frequenz eines voreingestellten Frequenz-Ausgangssignales zu erhalten.

Ausführungsbeispiele der Erfindung werden anhand der beigefügten Zeichnungen beschrieben. Es zeigen:

Fig. 1 ein Schaltbild mit einem Zähler, der einen Teil eines Ausführungsbeispiels des erfindungsgemäßen Frequenzteilers bildet;

Fig. 2 ein Schaltbild mit einem Ausführungsbeispiel einer Steuerschaltungsanordnung, die einen Teil der Erfindung bildet; und

Figuren 3(a) bis 3(s) den Verlauf von Signalen an verschiedenen Teilen der Schaltungen der Figuren 1 und 2.

Ein Schaltbild eines programmierbaren Frequenzteilers nach der Erfindung ist in den Figuren 1 und 2 gezeigt.

Fig. 1 zeigt einen Zählerteil eines Ausführungsbeispiels der Erfindung. In Fig. 1 ist ein Eingangsanschluß M für einen Taktimpuls mit einem Eingangsanschluß 10Oa eines programmierbaren

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Zählers 100 verbunden. Der programmierbare Zähler 100 ist ein 11-Bit-Binär-Abwärts-Zähler eines Voreinstell-Typs und umfaßt elf T-Flip-Flops 1, 2 ... 11 und zweiundzwanzig NOR-Glieder 12, 13 ... 32, 33 mit zwei Eingangsanschlüssen. Alle T-Flip-Flops 1 bis 11 sind in Reihe verbunden, und ein Eingangsanschluß T des T-Flip-Flops 1 am vorderen Ende der Reihenschaltung bildet den Eingangsanschluß 100a. Ein Anschluß 100b, der hier als Voreinstell-Anschluß bezeichnet wird, ist ein Anschluß, an dem Voreinstell-Signale für den programmierbaren Zähler 100 liegen. Der Anschluß 100b ist mit einem von zwei Anschlüssen aller NOR-Glieder 12 bis 33 verbunden. Weiterhin sind Programmanschlüsse A, B, C, D, E, F, G, H, I, J, K und L vorgesehen, um Programm-Eingangssignale für den programmierbaren Zähler 100 zu empfangen, und die Programmanschlüsse A bis L entsprechen in der Reihenfolge den zwölf Bits eines 12-Bit-Binär-Code. Die Programmanschlüsse A und L entsprechen jeweils dem niederwertigsten Bit (LSB) und dem höchstwertigen Bit (MSB) des Binär-Code. Wie in Fig. 1 gezeigt ist, sind die Programmanschlüsse B bis L ausgenommen A jeweils mit einem der Eingangsanschlüsse der NOR-Glieder 23 bis 33 verbunden. Ausgangsanschlüsse der NOR-Glieder 23 bis 33 sind jeweils an die anderen Eingangsanschlüsse der NOR-Glieder 12 bis 22 und an die Rückstell-Anschlüsse R der T-Flip-Flops 1 bis 11 angeschlossen. Alle Ausgangsanschlüsse Q der T-Flip-Flops 1 bis 11 sind mit Eingangsanschlüssen eines ODER-Gliedes 34 verbunden, um ein Ende des Zählens des programmierbaren Zählers 100 zu erfassen.

Fig. 2 zeigt eine Steuerschaltungs-Anordnung nach diesem Ausführungsbeispiel der Erfindung. Diese besteht hauptsächlich aus einer ersten Steuerschaltung 101 und einer zweiten Steuerschaltung 102. Die erste Steuerschaltung 101 hat zwei RS-Flip-Flops (auch kurz RS-FF genannt) 60 und 61 und zwei NAND-Glieder 37 und 40. Das RS-Flip-Flop 60 enthält zwei NAND-Glieder 35 und 36,

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und ein Einga.igs ans chluß des NAND-Gliedes 35 (S-Eingangsanschluß) ist mit dem Ausgangsanschluß des ODER-Gliedes 34 (vgl. Fig. 1) über einen Anschluß Y verbunden. Das Ausgangssignal Q des RS-Flip-Flops 60 und durch einen Inverter 57 umgekehrte Taktimpulse sind zu einem NAND-Glied 37 gespeist. Das Ausgangssignal des NAND-Gliedes 37 ist als S-Eingangssignal zum RS-Flip-Flop gespeist, das aus zwei NAND-Gliedern 38 und 39 besteht. Das Ausgangssignal Q des RS-Flip-Flops 61 und das Ausgangssignal Q des RS-Flip-Flops 60 sind zum NAND-Glied 40 gespeist.

Die zweite Steuerschaltung 102 hat drei RS-Flip-Flops 62, 63 und 64, die aus NAND-Gliedern 42 und 43, 45 und 46 bzw. 48 und 49 bestehen, sieben NAND-Glieder 41, 44, 47, 50, 51, 52 und 53, ein UND-Glied 54 und einen Inverter 55. Das Ausgangssignal Q des RS-Flip-Flops 61 und ein Ausgangssignal des ODER-Gliedes (umgekehrt durch einen Inverter 56) sind zum NAND-Glied 41 gespeist. Ausgangssignale Q der RS-Flip-Flops 62, 63 und 64 sind zu den NAND-Gliedern 44, 47 bzw. 50 gespeist. Die Taktimpulse werden durch den Inverter 57 umgekehrt und zu den NAND-Gliedern 44 und 50 gespeist, und die Taktimpulse werden zum NAND-Glied unumgekehrt oder nicht-invertiert gespeist. Ein Ausgangssignal Q des RS-Glip-Flops 62 und ein Ausgangssignal des NAND-Gliedes der ersten Steuerschaltung 101 sind zu einem UND-Glied 58 gespeist, und ein Ausgangssignal des UND-Gliedes 58 liegt am Voreinstell-Anschluß 100b über einen Anschluß X. Der Programmanschluß A ist mit einem Anschluß eines Inverters 55 und dem NAND-Glied 53 verbunden. Das Ausgangssignal des Inverters 55 ist zu den NAND-Gliedern 52 und 51 gespeist. Ein Anschluß N dient zum Ändern der Frequenz eines Ausgangssignales und ist mit einem der Eingangsanschlüsse der NAND-Glieder 52 und 53 verbunden. Das Ausgangssignal Q des RS-Flip-Flops 62 und das Ausgangssignal Q des RS-Flip-Flops 63 sind zum NAND-Glied 52 gespeist. Die Ausgangssignale Q des RS-Flip-Flops 63 und das Ausgangssignal Q des RS-Flip-Flops 64 sind zum NAND-Glied 53 gespeist. Das Aus-

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gangssignal Q des RS-Flip-Flops 63 ist auch zum NAND-Glied 51 und zu einem R-Eingangsanschluß des RS-Flip-Flops 64 gespeist, wobei der R-Eingangsanschluß einer der Eingangsanschlüsse des NAND-Gliedes 49 ist. Die Ausgangssignale des NAND-Gliedes 51 und des NAND-Gliedes 50 sind zum UND-Glied 54 gespeist, dessen Ausgangssignal an den R-Eingangsanschlüssen der RS-Flip-Flops 60, 61, 62 und 6 3 liegt. Ausgangssignale der NAND-Glieder 40, und 53 sind zum UND-Glied 59 gespeist. Ein Ausgangsanschluß des UND-Gliedes 59 ist mit einem Ausgangsanschluß P des programmierbaren Frequenzteilers verbunden.

Im folgenden wird der Betrieb anhand des Signaldiagrammes der Fig. 3 näher erläutert.

Fig. 3(a) zeigt den Verlauf eines Taktimpulses; Fig. 3(b) zeigt den Verlauf eines niederwertigsten Bits, das am Eingangsanschluß A liegt; Fig. 3(c) zeigt den Verlauf des Ausgangssignales des ODER-Gliedes 34. Dieses Ausgangssignal ist, wie dargestellt, eine Folge negativer Impulse einer vernachlässigbaren Breite oder Dauer. Die Figuren 3(d), 3(e) und 3(f) zeigen jeweils den Signalverlauf der Ausgangspegel der NAND-Glieder 35, 37 und 38 der ersten Steuerschaltung 101. Die Figuren 3(g), 3(h), 3(i), 3(j), 3(k), 3(1), 3(m) und 3(n) zeigen jeweils den Signalverlauf der Ausgangspegel der NAND-Glieder 41, 42, 44, 45, 47, 48, 50 und der zweiten Steuerschaltung 102. Die Fig. 3(o) zeigt die Ausgangspegel des NAND-Gliedes 40. Die Figuren 3(p) und 3(q) zeigen den Ausgangspegel des NAND-Gliedes 52 bzw. 53. Die Figuren 3(r) und 3(s) zeigen den Ausgangspegel des UND-Gliedes 58 bzw. 59.

Im folgenden zeigt (Ist) ein Logik-Pegel "1" ein höherer Logik-Pegel und ein Logik-Pegel "0" zeigt (Ist) ein niederer Logik-Pegel.

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In gleicher Weise können auch die Logik-Pegel 71" und "0" ein niederer bzw. ein höherer Logik-Pegel sein.

Vor t=t₁ sind die RS-Flip-Flops 60, 61, 62 und 63 in ihrem Ruckste11-Zustand aufgrund eines Ausgangssignales des UND-Gliedes 54, und die Ausgangssignale Q der RS-Flip-Flops 60, 61, 62 und 63, insbesondere die Ausgangssignale der NAND-Glieder 35, 38, 42 und 45, sind im "0".-Zustand. Das RS-Flip-Flop 64 ist im Rückstell-Zustand aufgrund eines Ausgangssignales des RS-Flip-Flops 63 und eines Ausgangssignales Q des RS-Flip-Flops 64. D.h., das Ausgangssignal des NAND-Gliedes 48 ist auch im "0"-Zustand. Zu dieser Zeit ist ein umgekehrtes Ausgangssignal Q dieser RS-Flip-Flops 60 bis 64 im "1"-Zustand, und alle NAND-Glieder 37, 40, 41, 44, 47, 50, 51, 52 und 53 sind auch im "1"-Zustand, da wenigstens einer dieser jeweiligen NAND-Glied-Eingangsanschlüsse nach "0" durch die RS-Flip-Flops 60 bis 64 geführt ist. "1 "-Pegelsignale sind zu allen jeweiligen Eingangsanschlüssen der UND-Glieder 54, 58 und 59 gespeist, um dadurch alle von ihnen in den "1"-Zustand zu bringen. Da ein "1"-Signal des NAND-Gliedes 58 zu allen NOR-Gliedern 12 bis 33 des programmierbaren Zählers 100 gespeist ist, sind diese NOR-Glieder im "O"-Zustand / und entsprechend werden "O"-Signale dieser NOR-Glieder zu den S- und R-Eingangsanschlüssen der T-Flip-Flops 1 bis 11 gespeist. Daher zählt der programmierbare Zähler 100 die am Eingangsanschluß M liegenden Taktimpulse.

Wenn zur Zeit t=t₁ alle Ausgangssignale der T-Flip-Flops ΐ bis 11 den Wert "0" haben, insbesondere der Zählerstand Null im Dezimalsystem ist, sind diese "0"-Pegel-Signale zum ODER-Glied gespeist, und dadurch ändert sich der Ausgangspegel des ODER-Gliedes 34 von "1" nach "0" (vgl. das Ende des neunten Absatzes weiter oben). Das das Ausgangssignal des ODER-Gliedes 34 zum S-Anschluß des RS-Flip-Flops 60 über den Anschluß Y gespeist ist, kommt das RS-Flip-Flop 60 in seinen Einstell-Zustand. D.h., der

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Ausgangspegel des NAND-Gliedes 35 ändert sich von "o" nach "1", und dadurch ändern sich die Ausgangspegel der NAND-Glieder 36 und 40 von "1" nach "0", wie dies in den Figuren 3(d) und 3(o) gezeigt ist. Wenn das NAND-Glied 40 im "0"-Zustand ist, schalten die UND-Glieder 58 und 59 nach "0", wie dies in den Figuren 3(r) und 3(s) dargestellt ist. Da die Ausgangssignale des UND-Gliedes 58 zu den NOR-Gliedern 12 bis 33 über den Anschluß X gespeist sind, wird ein an den Prograirananschlüssen B, C, D ... L liegender Programmwert den T-Flip-Flops 1 bis 11 über die NOR-Glieder 12 bis 33 geschickt.

Wenn z.B. ein Programmwert von 2000 im Dezimalsystem, nämlich "011111010000" im Binärsystem, an den Prograirananschlüssen liegt, entsprechen die Werte bei den (die Zustände der) Programmanschlüsse L, K, J...C, B und A jeweils dem obigen Binär-Code. Wenn derartige Programmwerte der Programmanschlüsse B bis L ausgenommen Λ jeweils an den NOR-Gliedern 23 bis 33 liegen, nehmen die Ausgangspegel der NOR-Glieder 23, 24, 25, 27 und 33 den Wert "1" an, und die Ausgangspegel der NOR-Glieder 26, 28, 29, 30, 31 und bleiben bei ¹¹O". D.h., die Ausgangspegel der NOR-Glieder 23 bis 33 entsprechen dem äquivalenten Binär-Code des gewählten Programmwertes. Die Ausgangspegel der NOR-Glieder 15, 17, 18, 19, 20 und 21 werden "1" abhängig von den Ausgangssignalen der NOR-Glieder 26, 28, 29 , 30, 31 und 32.

Demgemäß nehmen die Ausgangspegel der T-Flip-Flops 4, 6, 7, 8, 9 und 10, deren S-Eingangsanschlüsse ein "1"-Pegel-Signal empfangen, einen "1"-Zustand an, und die Ausgangspegel der T-Flip-Flops 1,2, 3, 5 und 11, deren R-Eingangsanschlüsse ein "1"-Pegel-Signal erhalten, bleiben im "O"-Zustand. Durch derartige Operationen wird eine Zahl, die z.B. 1000 im Dezimalsystem, zum programmierbaren Zähler 100 als ein Anfangswert voreingestellt.

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Da einige Ausgangspegel der T-Flip-Flops des programmierbaren Zählers 100 den Zustand "1" annehmen, geht das Ausgangssignal des ODER-Gliedes 34 zum Zustand "1" zurück, wie dies in Fig. 3(c) gezeigt ist. Aber es liegt kein Einfluß der Pegeländerung des ODER-Gliedes 34 auf die erste Steuerschaltung 107 infolge eines Rückstellens vor', da das RS-Flip-Flop 60 bereits zurückgestellt ist, und es liegt auch kein Einfluß auf die zweite Steuerschaltung 102 vor, da das NAND-Glied 41 mit dem "O"-Pegel-Signal vom NAND-Glied 38 beaufschlagt ist.

Zu einer Zeit nach t.. gleich der halben Taktimpuls-Zeitperiode ändert sich der Ausgangspegel des Inverters 57 vom "O"-Zustand zum "1"-Zustand, dann nehmen beide Eingangssignale des NAND-Gliedes 37 den "1"-Zustand an, und dadurch schaltet das NAND-Glied 37 vom "1"-Zustand in den "O"-Zustand. Das Ausgangssignal des NAND-Gliedes 37 ist zum Eingangsanschluß S des RS-Flip-Flops 61 gespeist, und daher kommt das RS-Flip-Flop 61 in seinen Einstell-Zustand. D.h., der Ausgangspegel des NAND-Gliedes 38 ändert sich vom "O"-Zustand in den "1"-Zustand, wie dies in Fig. 3(f) gezeigt ist. Zu dieser Zeit ändert sich der Ausgangspegel des NAND-Gliedes 39 vom "1"-Zustand in den "0"-Zustand, und dadurch geht der Ausgangspegel des NAND-Gliedes 40 zurück in den "1"-Zustand, wie dies in Fig. 3(o) gezeigt ist. Daher wird der programmierbare Zähler 100 vom Voreinstell-Zustand freigegeben und beginnt, die Taktimpulse vom voreingestellten Wert 1000 im Dezimalsystem abwärts zu zählen.

Außerdem ändert sich der Ausgangspegel des UND-Gliedes 59 wieder in den "1"-Zustand, wie dies in Fig. 3(s) dargestellt ist.

Wenn zur Zeit t=t~ der tausendste Taktimpuls am Taktimpuls-Eingangsanschluß M liegt, nehmen alle Ausgangspegel des programmierbaren Zählers 100 den Zustand "0" an, und dadurch ändert

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der Ausgang des ODER-Gliedes 34 den Zustand "0". Jedoch verändert sich der Zustand des RS-Flip-Flops nicht, da es im Einstell-Zustand war. Zu dieser Zeit wird das Ausgangssignal des ODER-Gliedes 34 durch den Inverter 56 umgekehrt und zum NAND-Glied 41 gespeist; dadurch ändert sich der Ausgangspegel des NAND-Gliedes 41 vom "1"-Zustand in den "O"-Zustand. Das Ausgangssignal des NAND-Gliedes 41 ist zum Eingangsanschluß S des RS-Flip-Flops 62 gespeist, und dadurch kommt RS-Flip-Flop 62 in seinen Einstell-Zustand. D.h., der Ausgangspegel des NAND-Gliedes 42 ändert sich von "O" nach "1", wie dies in Fig. 3(h) gezeigt ist. Mit dieser Änderung ändert sich der Ausgangspegel des NAND-Gliedes 43 von "1" nach ¹¹O".

Da zu dieser Zeit ein Signal "0" am Programmanschluß A (dem niederwertigsten Bit-Anschluß) liegt, ist ein "1"-Pegel-Signal zum NAND-Glied 52 über den Inverter 55 gespeist. Wenn das "1"-Pegel-Signal am Anschluß N liegt, dann nehmen alle Eingangssignal-Pegel des NAND-Gliedes 52 den Zustand "1" infolge der Pegeländerung des NAND-Gliedes 42 in "1" an. Dadurch ändert sich der Ausgangspegel des NAND-Gliedes 52 von "1" nach "0", und gleichzeitig ändert sich auch der Ausgangspegel des UND-Gliedes 59 von "1" nach "0", wie dies in Fig. 3(s) gezeigt ist.

Zu dieser Zeit nimmt der Ausgangspegel des UND-Gliedes 58 den Zustand "0" durch die Änderung des NAND-Gliedes 43 an, und der programmierbare Zähler 100 wird auf einen Programmwert von 1000 im Dezimalsystem wieder voreingestellt. Unmittelbar danach kehrt der Ausgangspegel des ODER-Gliedes 34 zum Zustand "1" zurück, und damit kehrt auch der Ausganspegel des NAND-Gliedes 41 zum Zustand "1" zurück, wie dies in den Figuren 3(c) und 3(g) gezeigt ist.

Zu der Zeit nach t₂ gleich einer halben Taktimpuls-Periode ändert

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sich der Ausgangspegel des Inverters 57 von "O" nach "1", und der Ausgangspegel des NAND-Gliedes 44 schaltet von "1" nach ¹¹O", da der Ausgangspegel des NAND-Gliedes 42 im Zustand "1" während dieser Zeit ist. Das Ausgangssignal des NAND-Gliedes 44 ist zum Eingangsanschluß S des RS-Flip-Flops 63 gespeist, und damit nimmt dieses RS-Flip-Flop seinen Einstell-Zustand an. D.h., der Ausgangspegel des NAND-Gliedes 45 ändert sich von "0" nach "1", wie dies in Fig. 3(j) gezeigt ist. Mit dieser Änderung verändert sich der Ausgangspegel des NAND-Gliedes 46 von "1" nach "0".

Das Ausgangssignal des NAND-Gliedes 45 ist zu einem der Eingangsanschlüsse des NAND-Gliedes 51 gespeist, und ein "1"-Pegel-Signal vom Inverter 55 liegt am anderen Eingangsanschluß des NAND-Gliedes 51, da der Programmanschluß A bei einem "O"-Pegel ist. Dadurch schaltet das NAND-Glied 51 in den "O"-Zustand, und auch das UND-Glied 54 schaltet vom "1"-Zustand in den "O"-Zustand.

Durch die Pegeländerung des UND-Gliedes 54 schalten die RS-Flip-Flops 60 bis 63 in ihre Rückstell-Zustände. D.h., die Ausgangspegel der NAND-Glieder 36, 39, 43 und 46 werden alle "1", und damit nehmen diejenigen der NAND-Glieder 35, 38, 42 und 45 den "O"-Zustand an.

Durch diesen Betrieb nehmen die Ausgangspegel der NAND-Glieder 37 und 44 den Zustand "1" an, und die Ausgangspegel aller Glieder gehen zurück auf die Pegel vor der Zeit t=t₁.

Da zu dieser Zeit auch der Ausgangspegel des UND-Gliedes 58 auf "1" zurückgeht, wird der programmierbare Zähler 100 vom Voreinstell-Zustand freigegeben und beginnt wieder den Taktimpuls vom Voreinstell-Wert 1000 in Dezimaleinheit abwährts zu zählen.

Wenn zur Zeit t=t^ der programmierbare Zähler 100 das Abwärtszählen von eintausend Taktimpulsen beendet und der Ausgangspegel

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des ODER-Gliedes 34 den Zustand "O" annimmt, arbeiten die NAND-Glieder 35 bis 40 und das UND-Glied 58 in gleicher Weise wie zur Zeit t=t.j (vgl. Fig. 3) , und der programmierbare Zähler 100 ist voreingestellt und beginnt dann wieder abwärts zu zählen.

Wenn zur Zeit t=t. das Abwärtszählen von eintausend Impulsen durch den programmierbaren Zähler 100 beendet ist und der Ausgangspegel des ODER-Gliedes 34 den Zustand "O" annimmt, arbeiten die NAND-Glieder 41 bis 46, 51 und 52, das UND-Glied 54 der zweiten Steuerschaltung 102 und weiterhin die NAND-Glieder 35 bis 39 der ersten Steuerschaltung 101 und die UND-Glieder 58 und 59 in der gleichen Weise wie zur Zeit t=t₂, wie dies in Fig. 3 gezeigt ist. D.h., im programmierbaren Zähler 100 ist der Programmwert 1000 im Dezimalsystem in den Zähler voreingestellt, und dieser beginnt wieder abwärts zu zählen.

So lange wie der an den Programmanschlüssen A bis L liegende Programmwert sich nicht ändert, werden die gleichen Operationen wiederholt, die oben beschrieben sind.

Wenn der Programmwert in 2001 im Dezimalsystem, insbesondere in "011111010001" im Binärsystem nach der Zeit t=t. verändert wird, ändert sich lediglich der am Prograirananschluß A des niederwertigsten Bits liegende Signalpegel von "0" nach "1". Jedoch ändert sich der vorliegende Wert 1000 des programmierbaren Zählers 100 nicht, da die an den Eingangsanschlüssen B bis L liegenden Eingangssignale konstant sind.

Wenn sich bei diesem Zustand der Ausgangspegel des ODER-Gliedes 34 von "1" nach "0" am Ende des Abwärtszählens ändert, arbeiten die erste Steuerschaltung 101 und die UND-Glieder 58 und 59 in der gleichen Weise wie zur Zeit t=t₁ oder t,, da die Pegeländerung des Programmanschlusses A überhaupt keinen Einfluß auf die

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erste Steuerschaltung 101 hat. Im programmierbaren Zähler 100 ist der Wert 1000 in Dezimal-Einheit voreingestellt, und dieser beginnt wieder abwärts zu zählen.

Wenn zur Zeit t=t,- das Abwärtszählen der eintausend Impulse durch den programmierbaren Zähler 100 beendet ist und der Ausgangspegel des ODER-Gliedes 34 den Zustand "O" annimmt, schaltet des Ausgangspegel des NAND-Gliedes 41 nach ¹¹O", wie dies in Fig. 3(g) gezeigt ist, und dadurch schaltet der Ausgangspegel des NAND-Gliedes 43 in den Zustand "0". Das RS-Flip-Flop 6 nimmt seinen eingestellten Zustand an. Weiterhin schaltet der Ausgangspegel des UND-Gliedes 58 nach "0", wie dies in Fig. 3(r) dargestellt·ist. Jedoch bleibt der Ausgangspegel des NAND-Gliedes 52 beim "1"-Pegel und ändert sich nicht, da der Ausgangspegel des Inverters 55 infolge des "1"-Pegel-Signales vom Programmanschluß A im Zustand "0" ist, wie dies durch eine Strichlinie in Fig. 3(p) angedeutet ist.

Wenn der Ausgangspegel des UND-Gliedes 58 den Zustand "0" annimmt, wird der Wert 1000 (Dezimalsystem) in den programmierbaren Zähler 100 voreingestellt, und dadurch geht der Ausgangspegel des ODER-Gliedes 34 und des NAND-Gliedes 41 zurück auf " 1 " .

Zu einer Zeit eine halbe Taktimpulsperiode nach der Zeit t_fi schaltet der Ausgangspegel des Inverters 57 von "0" nach "1", und der Ausgangspegel des NAND-Gliedes 44 schaltet von "1" nach "0", da der Ausgangspegel des NAND-Gliedes 42 zu dieser Zeit "1" ist. Das Ausgangssignal des NAND-Gliedes 42 ist zum Eingangsanschluß S dos RS-Flip-Flops 6 3 gespeist, und dieses RS-Flip-Flop 6 3 nimmt den Einstell-Zustand an. Durch das Pegeländern des NAND-Gliedes 45 nehmen die Eingangssignale aller Eingangsanschlüsse des NAND-Gliedes 53 den Zustand "1" an, und der Aus-

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gangspegel hiervon schaltet von "1" nach "0", und dann schaltet der Ausgangspegel des UND-Gliedes 59 von "1" nach "0".

Nachdem eine weitere halbe Taktimpulsperiode vorüber ist, schaltet der Ausgangspegel des NAND-Gliedes 47 von "1" nach ¹¹O", und das RS-Flip-Flop 64 schaltet in seinen Einstell-Zustand. D.h., der Ausgangspegel des NAND-Gliedes 48 ändert sich von "0" nach "1", wie dies in Fig. 3(1) gezeigt ist. Mit dieser Änderung ändert sich der Ausgangspegel des NAND-Gliedes 49 von "1" nach "0". Durch die Pegeländerung des NAND-Gliedes 49 gehen die Ausgangspegel des NAND-Gliedes 5 3 und des UND-Gliedes 59 beide nach "1" zurück, wie dies in den Figuren 3(q) und 3(s) dargestellt ist.

Nachdem eine weitere halbe Taktimpulsperiode vorüber ist, insbesondere nach Ablauf einer 1,5-fachen Taktimpulsperiode seit der Zeit tg, nimmt der Ausgangspegel des Inverters 57 den Zustand "1" an, der Ausgangspegel des NAND-Gliedes 50 ändert sich von "1" nach ¹¹O", und dadurch ändert sich derjenige des UND-Gliedes 54 von "1" nach "0". Die RS-Flip-Flops werden durch die Ausgangssignale des UND-Gliedes 54 rückgestellt, insbesondere ändern sich die Ausgangspegel der NAND-Glieder 36, 39, 43 und 46 nach "1", und dadurch ändern sich diejenigen der NAND-Glieder 35, 38, 42 und 45 von "1" nach ¹¹O".

Weiterhin nimmt das RS-Flip-Flop 64 seinen Einstell-Zustand durch das Ändern des Pegels des NAND-Gliedes 45 an, d.h., der Ausgangspegel des NAND-Gliedes 49 geht zurück nach "1", und dadurch geht derjenige des NAND-Gliedes 48 zurück nach "0", wie dies in Fig. 3(1) gezeigt ist. Damit geht der Ausgangspegel des NAND-Gliedes 50 zurück nach "1", und derjenige des UND-Gliedes 54 geht auch zurück nach "1". Jedes RS-Flip-Flop 60 bis 6 4 hat zu dieser Zeit ein Umkehren bereits beendet. Daher sind die Ausgangspegel der NAND-Glieder 37, 40, 41, 47, 51, 52 und 53 und

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der UND-Glieder^58 und 59 im "1"-Zustand.

Der Ausgangspegel· des NAND-Gliedes 43 ist im "O"-Zustand von t=tg bis zu einer Zeit, die eine 1,5-fache Taktimpulsperiode später ist, und damit ist der Ausgangspegel des UND-Gliedes 5 auch im "O"-Zustand während dieser Zeitdauer.

Am Ende der Zeitdauer der 1,5-fachen Taktimpulsperiode von der Zeit t,- wird der programmierbare Zähler 100 vom Voreinstell·- Zustand freigegeben und beginnt wieder das Abwärtszählen der voreingestellten 1000 (Dezimalsystem) Taktimpulse.

Wenn zur Zeit t=t^ der programmierbare Zähler 100 das Abwärtszählen der eintausend Taktimpulse beendet und der Ausgangspegel des ODER-Gl·iedes 34 den Zustand "0" annimmt, arbeiten die erste Steuerschaltung 101 und die UND-Glieder 58 und 59 in der gieichen Weise wie zur Zeit t=t₅. Damit wird.in den programmierbaren Zähler 100 der Wert 1000 (Dezmimal) voreingestellt, um so wieder das Abwärtszählen zu beginnen.

Nach dieser Zeit wiederhoit der erfindungsgemäße programmierbare Frequenzteiler die Operationen der Zeitdauer von t_ bis t_?.

In den Signalverlauf-Diagrammen der Fig. 3 beträgt die Anzahl der Taktimpulse von t=t^ bis t=t₂, von t=t₂ bis t=t_,, von t=t₃ bis t=t., von t=t. bis t=tj- und von t=t₅ bis t=tg eintausend und diejenige von t=t, bis t=t₇ beträgt eintausendundeins.

Der in den Figuren 1 und 2 gezeigte programmierbare Fregzenzteiier umfaßt den programmierbaren Zähier 100, an dem der Programmwert ausgenommen des niederwertigstens Bits über dessen Programmanschlüsse B, C ... bis L liegt, das Detektor-Glied (ODER-Glied) 34, das einen Zählerstand-Ende-Impuls nach dem Ende

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einer Zähloperation des programmierbaren Zählers erzeugt, die erste Steuerschaltung 101, die den Beginn der Zähloperation des programmierbaren Zählers 100 wieder nach Ablauf einer T₁-Zeit von einer Erzeugung eines ersten gezählten Impulses vom ODER-Glied 34 steuert, und die zweite Steuerschaltung 102, die den Beginn der Zähloperation des programmierbaren Zählers 100 wieder nach Ablauf einer T₂~Zeit von einer Erzeugung eines zweiten Zähl-Ende-Impulses vom ODER-Glied 34 steuert, wobei die zweite Steuerschaltung 102 zeitlich derart steuert, daß die T₂~Zeit die gleiche Zeitdauer wie die T₁-Zeit hat, wenn das niederwertigste Bit den Zustand "0" aufweist, und daß die T₁-ZeIt und die T„-Zeit einen Unterschied von einer Taktimpulsperiode aufweisen, wenn das niederwertigste Bit im Zustand "1" ist.

Demgemäß wird die Anzahl der in der Zeit von einer Erzeugung des durch die erste Steuerschaltung 101 über das UND-Glied 59 unterteilten Ausgangsimpulses bis zu der Erzeugung des nächsten unterteilten Ausgangsimpulses auftretenden Taktimpulse gleich dem Programmwert. Zu dieser Zeit wird der zweite unterteilte Ausgangsimpuls von der zweiten Steuerschaltung 102 in der Mitte der unterteilten Ausgangsimpulse der ersten Steuerschaltung 101 erhalten, wodurch die Frequenz des Ausgangssignales einfach doppelt so hoch oder halb so hoch wie der Wert der Frequenz des Ausgangssignales geändert werden kann. Wenn z.B. im Ausführungsbeispiel der Figuren 1 und 2 die geteilte Ausgangsfrequenz für den Fall hat, in dem der Anschluß N den Wert "0" als Bezugsgröße aufweist, kann eine Ausgangsfrequenz durch Ändern des Anschlusses N nach "1" erhalten werden, die doppelt so hoch wie diejenige der Bezugsfrequenz ist. Wenn die geteilte Ausgangsfrequenz für den Fall des Anschlusses N im "1"-Zustand als eine Bezugsgröße genommen ist, kann eine Ausgangsfrequenz mit einem halb so hohen Wert wie die Bezugsfrequenz durch Ändern des Anschlusses N nach

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"O" erhalten werden.

Danach wird das NAND-Glied 53 der zweiten Steuerschaltung 102 benutzt, um - wenn das niederwertigste Bit in einem "1"-Pegel ist - die Vorderflanke des zweiten geteilten Ausgangsimpulses um eine halbe Taktperiode von der Vorderflanke des zweiten geteilten Ausgangsimpulses beim niederwertigsten Bit im "0"-Zustand zu verzögern.

D.h., das Ausgangssignal des NAND-Gliedes 40, das einen ersten geteilten Ausgangsimpuls erzeugt, ändert sich bei t=t₁, t ~, t[- und t₇, wie dies in Fig. 3(o) gezeigt ist. Jedoch bewirkt der Ausgangspegel des NAND-Gliedes 5 3 einen zweiten unterteilten AusgangsimpuIs, nämlich Änderungen von "1" nach "O" zu einer Zeit, wenn eine halbe Taktperiode von t=t/- vorüber ist, in einem Fall, in dem das niederwertigste Bit den Zustand "1" hat, wie dies in Fig. 3(q) gezeigt ist.

Da die Anzahl der Taktimpulse in der Periode oder Zeitdauer von t=tj- bis t=ty zweitausendundeins beträgt, wenn der Programmwert 2001 ist, hat die Periode T . des in Fig. 3(s) gezeigten unterteilten Impulses eine konstante Zeitdauer gleich der 1000,5-fachen Zeitdauer der Taktimpulsperiode.

Wenn das niederwertigste Bit im Zustand "0" ist, hat die Periode T^₀ des geteilten Impulses eine Zeitdauer gleich der 1000-fachen Taktimpulsperiode. Wenn der Programmwert 2002 beträgt, ist die Periode des geteilten Impulses eine Zeitdauer gleich der 1001-fachen Zeitdauer des Taktimpulses, und wenn der Programmwert 2003 beträgt, ist die Periode des geteilten Impulses eine Zeitdauer gleich der 1001,5-fachen Taktimpulsperiode.

Im programmierbaren Frequenzteiler nach der Erfindung kann die Periode des geteilten Wertes durch ein Einheitsintervall einer

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halben Taktirapulsperiode verändert werden. Wenn daher z.B. die Nennfrequenz des geteilten Ausgangsimpulses 2000 Hz beträgt und der geteilte Ausgangsimpuls um die Einheit von 1 Hz verändert werden muß, wie dies oben in der Beschreibungseinleitung erläutert wurde, ist ein Signal mit einer Frequenz von lediglich 2 MHz als der Taktimpuls ausreichend, und es ist möglich, das bestimmte angestrebte Ziel durch einen Taktimpuls einer Frequenz einer Hälfte des Taktimpulses in der herkömmlichen Anordnung zu verwirklichen.

Folglich kann der Leistungsverbrauch verringert und außerdem die Betriebsgrenzfrequenz auf das Doppelte des Wertes der herkömmlichen Anordnung erhöht werden.

Z.B. beträgt die Betriebsgrenzfrequenz des Synchron-Zählers mit der gegenwärtigen sehr schnellen TTL-Technik (TTL = Transistor-Transistor-Logik) ca. 30 MHz, und daher ist die Nenn-Ausgangsfrequenz des unterteilten Impulses des programmierbaren Zählers mit einem nominell unterteilten Wert von 2000 gemäß der üblichen Technik so niedrig wie 15 kHz. Jedoch kann gemäß der Erfindung eine höhere Nennfrequenz von 30 kHz erhalten werden.

In dem anhand der Figuren 1 und 2 beschriebenen Ausführungsbeispiel sind der programmierbare Zähler und die erste und zweite Steuerschaltung derart aufgebaut, daß sie in der positiven Logik arbeiten; tatsächlich können sie auch aufgebaut sein, um in negativer Logik zu arbeiten (in diesem letzteren Fall sind die Logik-Pegel "1" und "0" des Programmwertes umgekehrt). Weiterhin kann nicht nur ein Abwärts-Zähler des Voreinstell-Typs, sondern auch ein Aufwärts-Zähler des Rückstell-Typs als der programmierbare Zähler verwendet werden.

Im oben beschriebenen Ausführungsbeispiel ist die erste Steuerschaltung aufgebaut, um den Voreinstell-Impuls T₁ mit der Zeit-

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dauer gleich derjenigen einer Hälfte der Taktimpulsperiode zu erzeugen, die zweite Steuerschaltung ist so aufgebaut, um den Voreinstell-Impuls T2 mit der Zeitdauer gleich derjenigen von einer Hälfte der Taktimpulsperiode zu erzeugen, wenn das niederwertigste Bit "O" ist, und um den Voreinstell-Impuls mit der Zeitdauer gleich der 1,5-fachen Zeitdauer der Taktimpulsperiode zu erzeugen, wenn das niederwertigste Bit "1" ist. Jedoch kann in einem Fall, in dem die Betriebsfrequenz des programmierbaren Zählers klein und dessen Ansprechen langsam ist, die Breite oder Dauer des Voreinstell-Impulses T₁ um eine Hälfte der Taktimpulsperiode erweitert werden.

In der ersten und in der zweiten Steuerschaltung (vgl. Figuren 1 und 2) kann die Breite des Voreinstell-Impulses um eine Hälfte der Taktimpulsperiode erweitert werden, indem ein Satz aus einem RS-Flip-Flop mit zwei NAND-Gliedern und einem NAND-Glied als dessen Vorstufe beigefügt wird. In einem Fall, in dem die Breite des Voreinstell-Impulses erweitert wird, ist es tatsächlich erforderlich, die Schaltung so aufzubauen, daß die Differenz zwischen der Voreinstell-Impulsbreite T₁ der ersten Steuerschaltung und der Voreinstell-Impulsbreite T₃ der zweiten Steuerschaltung eine ungerade Taktzahl ist.

Der programmierbare Frequenzteiler nach der Erfindung hat, wie oben erläutert wurde, den programmierbaren Zähler, der auf den Programmwert ausgenommen das niederwertigste Bit einwirkt, die erste Steuerschaltung, die die erste Zähloperation des programmierbaren Zählers steuert, und die zweite Steuerschaltung, die die zweite Zähloperation des programmierbaren Zählers steuert, um so die Pausenperiode des programmierbaren Zählers um eine Taktimpulsperiode durch die zweite Steuerschaltung zu erhöhen, wenn das niederwertigste Bit "1" ist. Durch einen derartigen Aufbau kann eine gewünschte Ausgangsfrequenz mittels einer

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Taktimpulsfrequenz von lediglich einer Hälfte der Frequenz erhalten werden, die in herkömmlichen Anordnungen benötigt wird. Weiterhin kann die Ausgangsfrequenz einfach auf eine Hälfte oder das Doppelte des Wertes der Bezugsausgangsfrequenz verändert werden.

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Leerseite

Claims

PAT E N TA N WA LI'E KLAUS D. KIRSCHNER WOLFGANG GROSSE

DIPL.-PHYSIKER D I P L.-I N G E N I E U R

ΛΚιί XASSt. Nl VERTRETER VOHDEW EUROPÄISCH «~N PATENTAMT

HERZOG-WILHELM-STR. 17 D-8 MÜNCHEN 2

Matsushita Electric Industrial Co. , Ltd. ihr zeichen: Osaka / Japan your reference:

uNSERZEicHEN: ^h 3710 K/dp

OUR REFERENCE:

DATUM: 29. Februar 1980

Programmierbarer Frequenzteiler

Ansprüche

Programmierbarer Frequenzteiler mit einem programmierbaren Zähler, der Taktimpulse zählt, die an einem Eingangsanschluß von diesem liegen,

gekennzeichnet durch

Programmanschlüsse (A bis L) des programmierbaren Zählers (100) zur Einspeisung eines Programmwertes ausgenommen das niederwertigste Bit hiervon,

eine Detektoreinrichtung (1 bis 11, 34), die einen Zähl-Ende-Impuls nach Erfassung des Endes einer Zähloperation des programmierbaren Zählers (100) erzeugt,
eine erste Steuerschaltung (101), die ein erneutes Starten der

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Zähloperation des programmierbaren Zählers (100) nach Ablauf einer Zeit T. von einer ersten Impulserzeugung der Detektoreinrichtung (1 bis 11, 34) steuert, und

eine zweite Steuerschaltung (102), die ein erneutes Starten der Zähloperation des programmierbaren Zählers (100) nach Ablauf einer Zeit T- von einer zweiten Impulserzeugung der Detektoreinrichtung (1 bis 11, 34) steuert,

wobei die Zeit T.. und die Zeit T₂ die gleiche Zeitdauer sind, wenn das niederwertigste Bit ein Logik-Pegel ist, und um eine Taktimpulsperiode abweichen, wenn das niederwertiste Bit der andere Logik-Pegel ist.
2. Frequenzteiler nach Anspruch 1, dadurch gekennzeichnet, daß die erste Steuerschaltung (101) und die zweite Steuerschaltung (102) erste bzw. zweite geteilte Ausgangsimpulse erzeugen, und daß - wenn das niederwertigste Bit der andere Logik-Pegel ist - eine Vorderflanke des zweiten geteilten Ausgangsimpulses um eine halbe Taktimpulsperiode bezüglich der Lage einer Vorderflanke des zweiten geteilten Ausgangsimpulses verschoben ist, wenn das niederwertigste Bit der eine Logik-Pegel ist.
3. Frequenzteiler nach Anspruch 1, dadurch gekennzeichnet, daß der programmierbare Zähler (100) einen Abwärts-Zähler eines Voreinstell-Typs aufweist, daß die erste Steuerschaltung (101) einen ersten Voreinstell-Impuls mit der T--Zeit-Periode erzeugt, daß die zweite Steuerschaltung (102) einen zweiten Voreins tell-Impuls mit der T₂-Zeit-Periode erzeugt, und daß die T₁-Zeit-Periode und die T--Zeit-Periode voneinander um eine Taktimpulsperiode abweichen.
4. Frequenzteiler nach Anspruch 1, dadurch gekennzeichnet, daß der programmierbare Zähler (100) Flip-Flops (1 bis 11) einer um eins kleineren Anzahl als eine Anzahl eines Programm-Bits aufweist.

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5. Frequenzteiler nach Anspruch 1, dadurch gekennzeichnet, daß die erste Steuerschaltung (101) aufweist:

ein erstes Flip-Flop (60), das durch den Zähl-Ende-Impuls der Detektoreinrichtung einstellbar (setzbar) ist, ein zweites Flip-Flop, das durch ein aus dem Taktimpuls und einem der Ausgangssignale des ersten Flip-Flops (60) erzeugten NAND-Signal einstellbar ist, und

ein orntcs NAND-Glied (40), das ein NAND-Signal erzeugt, das durch eines der Ausgangssignale des ersten und des zweiten Flip-Flops (60 bzw. 61) erzeugt ist.
6. Frequenzteiler nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Steuerschaltung (102) aufweist:

ein drittes Flip-Flop (62) , das durch ein NAND-Signal einstellbar ist, das durch eines der Ausgangssignale des zweiten Flip-Flops (61) und den Zähl-Ende-Impuls der Detektoreinrichtung erzeugt ist,

ein viertes Flip-Flop (63), das durch ein NAND-Signal einstellbar ist, das durch eines der Ausgangssignale des dritten Flip-Flops (62) und den Taktimpuls erzeugt ist, ein fünftes Flip-Flop (64), das durch ein NAND-Signal einstellbar ist, das durch eines der Ausgangssignale des vierten Flip-Flops (63) und den Taktimpuls erzeugt ist, ein zweites NAND-Glied (52) , das ein NAND-Signal erzeugt, das aus einem der Ausgangssignale des dritten Flip-Flops (62) , einem der Ausgangssignale des vierten Flip-Flops (63) und einem invertierten Logik-Pegel-Signal des niederwertigsten Bits erzeugt ist, und

ein drittes NAND-Glied (53) , das ein NAND-Signal erzeugt, das durch eines der AusgangsSignaIe des vierten Flip-Flops (63), eines der Ausgangssignale des fünften Flip-Flops (64) und das Logik-Pegel-Signal des niederwertigsten Bits erzeugt ist.

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