DE68926734T2

DE68926734T2 - Mit schrittweiser Annäherung arbeitendes Analog-Digitalwandlungsgerät

Info

Publication number: DE68926734T2
Application number: DE68926734T
Authority: DE
Inventors: Noriyuki Tokuhiro
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-12-07
Filing date: 1989-12-07
Publication date: 1996-12-12
Anticipated expiration: 2009-12-08
Also published as: US5028926A; KR920010218B1; EP0372548B1; EP0372548A3; DE68926734D1; CA2004317C; KR900011161A; EP0372548A2; CA2004317A1

Description

Hintergrund

(1) Fachgebiet der Erfindung

Die vorliegende Erfindung betrifft einen A/D-Wandler mit sukzessivem Vergleich zur Umwandlung eines Analogsignals in ein Digitalsignal.

(2) Beschreibung des Standes der Technik

Folgende Veröffentlichungen betreffen einen A/D-Wandler mit sukzessivem Vergleich:
(a) die ungeprüfte Japanische Patentveröffentlichung (Kokai) Nr.63-248 221, veröffentlicht am 14. Oktober 1988, welche einen herkömmlichen A/D-Wandler mit sukzessivem Vergleich mit einer Einrichtung zur Korrektur eines Ausgangs-Signalcodes offenbart;
(b) die ungeprüfte Japanische Patentveröffentlichung (Kokai) Nr.62-133 819, veröffentlicht am 17. Juni 1987, welche einen A/D-Wandler offenbart, bei dem eine hohe Genauigkeit durch die Verwendung eines A/D-Wandlers mit einer kleinen Bit- Anzahl erreicht werden kann;
(c) die ungeprüfte Japanische Patentveröffentlichung (Kokai) Nr.61-284 117, veröffentlicht am 15. Dezember 1988, welche einen herkömmlichen A/D-Wandler mit sukzessivem Vergleich offenbart, bei dem zur Erreichung einer sehr schnellen Arbeitsweise eines vereinfachten Schaltungsaufbaues sowie der Möglichkeit, mit einem einzigen Taktsignal auszukommen, in geeigneter Weise Halteeinrichtungen vorgesehen sind:
(d) die ungeprüfte Japanische Patentveröffentlichung (Kokai) Nr.60-170 329, veröffentlicht am 3. September 1985, welche einen herkömmlichen A/D-Wandler mit sukzessivem Vergleich offenbart, bei dem sukzessive Vergleiche mit verschiedenen Referenzspannungen durchgeführt werden, um die Anzahl der Schaltungselemente und die Kosten zu vermindern sowie eine gute Raumausnutzung und hohe Genauigkeit zu erreichen:
(e) die ungeprüfte Japanische Patentveröffentlichung (Kokai) Nr.60-66 524, veröffentlicht am 16. Oktober 1985. welche einen herkömmlichen A/D-Wandler mit sukzessivem Vergleich offenbart, bei dem zur Erreichung einer hohen Arbeitsgeschwindigkeit und einer hohen Genauigkeit D/A-Wandler mit kleiner Bit- Anzahl benutzt werden;
(f) die ungeprüfte Japanische Patentveröffentlichung (Kokai) Nr.53-109 463, veröffentlicht am 25. September 1978, welche einen herkömmlichen A/D-Wandler mit sukzessivem Vergleich offenbart, bei dem zur Erreichung einer hohen Arbeitsgeschwindigkeit und einer vereinfachten Schaltung anstelle eines D/A-Wandlers eine Divisionsschaltung und ein Analog-Subtrahierer angewandt werden; und
(g) die ungeprüfte Japanische Patentveröffentlichung (Kokai) Nr. 52-119 161, veröffentlicht am 6. Oktober 1977, welche einen herkömmlichen A/D-Wandler offenbart, bei dem der Dynamikbereich ohne Beeinträchtigung der Genauigkeit ausgeweitet wird.
Wenn bei einem herkömmlichen A/D-Wandler mit sukzessivem Vergleich eine n-Bit- Analog-Digital-Wandlung erreicht werden soll, ist dazu ein n-Bit-Digital-Analog- Wandler erforderlich. Der Digital-Analog-Wandler hat jedoch den Nachteil, daß Abmessungen und Kosten mit der Bit-Anzahl stark steigen.
Wenn also zur Verminderung der Kosten des Analog-Digital-Wandlers die Bit-Anzahl des Digital-Analog-Wandlers vermindert wird, dann tritt das Problem der verminderten Genauigkeit des umgewandelten Digitalwertes auf, wie es später unter Bezugnahme auf die Zeichnungen noch detaillierter beschrieben wird.
Die Veröffentlichung US-A-4 196 420 zeigt einen A/D-Wandler mit einem Komparator, einem D/A-Wandler und einem Folgengenerator, aber sie legt die Merkmale des ersten und zweiten Registers sowie die Merkmale der letzten beiden Punkte von Anspruch 1 nicht nahe.

Zusammenfassung der Erfindung

Um die oben aufgeführten Probleme zu lösen, hat die vorliegende Erfindung die Schaffung einer Analog-Digital-Wandler-Vorrichtung zur Aufgabe, bei welcher die Genauigkeit derselben sogar danii nicht vermindert wird, wenn der Digital-Analog- Wandler eine kleinere Bit-Anzahl hat als die für die Analog-Digital-Wandler-Vorrichtung erforderliche.
Um die obige Aufgabe zu lösen, ist nach der vorliegenden Erfindung ein A/D-Wandler mit sukzessivem Vergleich zur Umwandlung einer analogen Eingangsspannung in ein digitales Ausgangssignal vorgesehen mit: einem Komparator zum Vergleich der analogen Eingangsspannung mit einer analogen Vergleichsspannung, um das digitale Ausgangssignal auszugeben; einem D/A-Wandler zum Erzeugen der analogen Vergleichsspannung durch Ändern einer Referenzspannung als Reaktion auf ein erstes Digitalsignal: einem ersten Register zum Speichern des vom Komparator ausgegebenen digitalen Ausgangssignals und zum Erzeugen des ersten Digitalsignals; einem Referenzspannungsgenerator zum Erzeugen der Referenzspannung durch Ändern einer vorgegebenen Spannung als Reaktion auf ein zweites Digitalsignal; einem zweiten Register zum Speichern des zweiten Digitalsignals; bei welchem, bevor die analoge Vergleichsspannung zum ersten Mal nach dem Start der A/D-Wandlung kleiner wird als die analoge Eingangsspannung, das zweite Digitalsignal als Reaktion auf ein erstes Taktsignal geändert wird, um die Referenzspannung herabzusetzen, und das vom ersten Register ausgegebene erste Digitalsignal nicht geändert wird; und nachdem die analoge Vergleichsspannung zum ersten Mal nach dem Start der A/D-Wandlung kleiner wird als die Referenzspannung das zweite Digitalsignal nicht geändert wird, so daß die Referenzspannung konstant gehalten wird, und das erste Digitalsignal als Reaktion auf ein zweites Taktsignal und als Reaktion auf das digitale Ausgangssignal vom Komparator geändert wird, um die analoge Vergleichsspannung zu ändern.
Zuerst erzeugt der Referenzspannungsgenerator den für die A/D-Wandlung erforderlichen Maximalwert. Dann wird von einem D/A-Wandler eine Spannung (die Hälfte der Referenzspannung), die dem höchstwertigen Bit entspricht, als eine im Komparator zu verwendende analoge Vergleichsspannung ausgegeben. Der Komparator vergleicht die analoge Vergleichsspannung mit einer Eingangsspannung. Wenn die Eingangssparinung kleiner ist als die analoge Vergleichsspannung, ist die Ausgabe des Komparators "0", um die Ausgabe des Analogwandlers zu ändern; die Inhalte der Register werden nicht geändert, aber die Referenzspannung des Analogwandlers wird halbiert. Dieser Vorgang wird vom Start der A/D-Wandlung an bis zu dem Zeitpunkt durchgeführt. zu dem die Ausgabe des Komparators zum ersten Mal auf "1" umsehaltet, oder bis zu dem Zeitpunkt, zu dem die für die A/D-Wandlung verbleibenden Bits der Bit-Anzahl des AD-Wandlers entsprechen.
Wenn die Anzahl der umgewandelten Bits kleiner ist als die Bit-Anzahl des A/D- Wandlers dann wird nach der A/D-Wandlung auf der Seite des Digitalsignals mit der kleineren Ordnung "0" addiert, um die Bit-Anzahl abzustimmen.

Kurze Beschreibung der Zeichnungen

Die obige Aufgabe sowie die Merkmale der vorliegenden Erfindung werden durch die folgende Beschreibung einer bevorzugten Ausführungsform unter Bezugnahme auf die beigefügten Zeichnungen verdeutlicht, wobei diese darstellen:
Figur 1 ist ein Blockschaltbild eines Analog-Digital-Wandlers mit sukzessivem Vergleich in einer herkömmlichen Ausführungsform.
Figur 2 ist ein Wellenform-Diagramm zur Erläuterung der Arbeitsweise des Analog- Digital-Wandlers mit sukzessivem Vergleich an einem herkömmlichen Beispiel, wo ein 8-Bit-D/A-Wandler verwendet wird.
Figur 3 ist ein Wellenform-Diagramm zur Erläuterung der Arbeitsweise des Analog- Digital-Wandlers mit sukzessivem Vergleich an einem herkömmlichen Beispiel, wo ein 4-Bit-D/A-Wandler verwendet wird.
Figur 4 ist ein Blockschaltbild eines Analog-Digital-Wandlers nach einer Ausführungsform der vorliegenden Erfindung.
Figur 5 ist ein Wellenform-Diagramm zur Erläuterung der Arbeitsweise des in Fig. 4 dargestellten Digital-Analog-Wandlers.
Figur 6 ist ein detailliertes Schaltbild des in Fig. 4 dargestellten Analog-Digital- Wandlers.
Die Figuren 7A bis 7C sind Wellenform-Diagramme zur Erläuterung der Arbeitsweise der in Fig. 6 dargestellten Schaltung.

Beschreibung der bevorzugten Ausführungsform

Zum besseren Verständnis der vorliegenden Erfindung wird unter Bezugnahme auf die Figuren 1 bis 3 zunächst ein herkömmlicher Analog-Digital-Wandler beschrieben.
Fig. 1 ist ein Blockschaltbild eines herkömmlichen Analog-Digital-Wandlers mit sukzessivem Vergleich (hier nachfolgend als A/D-Wandler bezeichnet) und Fig. 2 und 3 sind Diagramme zur Erläuterung der Arbeitsweise eines herkömmlichen A/D-Wandlers mit sukzessivem Vergleich.
In Fig. 1 bezeichnen die Bezugszahlen 1 einen Komparator, 2 einen Digital-Analog- Wandler (hier nachfolgend als D/A-Wandler bezeichnet), 3 ein Register zur aufeinanderfolgenden Speicherung der vom Komparator 1 ausgegebenen Digitalsignale, 4 einen Referenzspannungsgenerator zur Bereitstellung einer Referenzspannung für den D/A-Wandler 2, 10 eine analoge Eingangsspannung, 20 ein vom Komparator 1 ausgegebenes digitales Ausgangssignal, 30 eine analoge Vergleichsspannung, die vom D/A-Wandler 2 für den Komparator 1 bereit gestellt wird und deren erster Spannungswert die Hälfte der Referenzspannung ist, die der höchstwertigen Bit- Spannung des vom D/A-Wandler 2 verarbeiteten Digitalsignals entspricht. 40 ist ein Taktsignal CLK, 50 ist ein Signal, welches auf dem in das Register 3 eingegebenem Wert "0" oder "1" beruht. Wenn ein n-Bit-D/A-Wandler verwendet wird, wird die analoge Vergleichsspannung n-mal gewandelt. Wenn die Referenzspannnung VREF ist, wird die analoge Vergleichsspannung für die m-te oder m-Bit-Ausgabe durch Addition oder Subtraktion von (VREF/2m) zu oder von der vorherigen analogen Vergleichsspannung erhalten. Speziell wird einen neue analoge Vergleichsspannung durch Subtraktion von (VREF/2m) der vorigen Vergleichsspannung von der vorigen analogen Vergleichsspannung erhalten, wenn das Eingangssignal am Register 3 eine "0" ist: wenn das Eingangssignal am Register 3 hingegen eine "1" ist, wird eine neue analoge Vergleichsspannung durch Addition von (VREF/2m) der vorigen analogen Vergleichsspannung zur vorigen analogen Vergleichsspannung erhalten.
Wenn hierbei eine analoge Eingangsspannung 10 von einem Eingangsanschluß an einen Anschluß des Komparators 1 angelegt wird, dann wird die dem mit diesem A/D-Wandler erreichbaren Maximalwert entsprechende Vergleichsspannung 60 vom Referenzspannungsgenerator 4 an den D/A-Wandler 2 ausgegeben, so daß die Hälfte der Referenzspatinung über den D/A-Wandler 2 dem anderen Anschluß des Komparators 1 als analoge Vergleichsspannung 30 zugeführt wird.
Beim Vergleich der Spannungswerte der analogen Eingangsspannung 10 und der analogen Vergleichsspannung 30 durch den Komparator 1 gibt dieser als sein Ausgangssignal eine "1" aus, wenn das Analogsignal größer ist als die analoge Vergleichsspannung, und er gibt als sein Ausgangssignal eine "0" aus, wenn die analoge Eingangsspannung 10 kleiner ist als die analoge Vergleichsspannung 30. Das Digitalsignal 20 vom Komparator 1 wird in das Register 3 eingegeben. In Abhängigkeit vom Inhalt der Eingabe in das Register 3 wird der Wert der nächsten analogen Vergleichsspannung 30 bestimmt. Auf diese Weise wird durch Wiederholung des Vergleichs zwischen der analogen Eingangsspannung 10 und der analogen Vergleichsspannung 30 so viele Male, wie es der Bit-Anzahl des Analogwandlers 2 entspricht. eine Analog-Digital-Wandlung durchgeführt.
Es wird angemerkt: Wenn der Inhalt des Registers 3 als x ausgedrückt wird, dann gibt der D/A-Wandler 2 aus:
Vx = x/2n VREF
wobei VREF die Referenzspannung und Vx die analoge Vergleichsspannung sind. Wenn die Umwandlung startet, enthält das Register "1, 0, 0, 0, ... 0", sodaß der folgende Ausdruck erstellt wird:
Vx = 2n-1/2n VREF = 1/2 VREF
Der Fall eines A/D-Wandlers mit einem solchen Aufbau, wie oben beschrieben, bei dem ein 8-Bit-D/A-Wandler 2 verwendet wird, soll nun unter Bezugnahme auf Fig. 2 beschrieben werden.
Beispielsweise wird angenommen, daß die analoge Eingangsspannung 10 ein Signal von 53,5 V ist und in den Komparator 1 eingegeben wird. Wenn ein Bit einem Volt entspricht, dann ist die maximal von analog zu digital zu wandelnde Spannung wegen 2&sup8; = 256 gleich 256 V. Die maximale Spannung wird als die Referenzspannung VREF angenommen, und 128 V, was die Hälfte der Referenzspannung von 256 V ist, wird als die analoge Vergleichsspannung Vx zugeführt. Der Komparator 1 vergleicht die Vergleichsspannung und die oben erwähnte analoge Eingangsspannung von 53,5 V.
Da die analoge Eingangsspannung von 53,5 V kleiner ist als die Vergleichsspannung von 128 V, wird am Ausgang 20 des Komparators 1 "0" ausgegeben, was zugleich auch im Register 3 gespeichert wird. Wenn der im Register 3 gespeicherte Wert "0" ist, dann gibt der Ausgang 50 des Registers 3 den Befehl zu einer Verminderung des Spannungswertes der oben erwähnten analogen Vergleichsspannung 30 von 128 V auf die Hälfte ihres Wertes, so daß 64 V als neue analoge Vergleichsspannung 30 angenommen und dem Komparator 1 zugeführt werden. Dann wird sie durch den Komparator 1 mit den 53,5 V der analogen Eingangsspannung 10 verglichen. Da die analoge Eingangsspannung von 53,5 V kleiner ist als der Wert von 64 V der analogen Vergleichsspannung 30, gibt der Ausgang 20 des Komparators 1 den Wert "0" aus, der zugleich im Register 3 gespeichert wird. Wenn der im Register 3 gespeicherte Wert "0" ist, wird die analoge Vergleichsspannung 30 in der gleichen Weise wie beim vorigen Vergleich zu 32 V. Der Komparator 1 vergleicht den Spannungswert von 53,5 V der analogen Eingangsspannung 10 mit dem Spannungswert von 32 V der neuen analogen Vergleichsspannung 30. Da die 53.5 V der analogen Eingangsspannung 10 höher sind, gibt der Komparator 1 eine "1" aus, die zugleich im Register 3 gespeichert wird.
Wenn die "1" im Register 3 gespeichert ist, dann werden der Spannungswert von 32 V der vorigen analogen Vergleichsspannung 30 oder 32 V und die Hälfte davon, nämlich 16 V, addiert, um die analoge Vergleichsspannung 30 mit einem Wert von 48 V zu erzeugen. Durch Wiederholung solcher Vergleiche so viele Male, wie es der Bit-Anzahl des D/A-Wandlers 2 entspricht, nämlich achtmal, kann ein Digitalsignal erhalten werden, wie es in der untersten Reihe von Fig. 2 dargestellt ist und dessen Wert "53" ist, was annähernd dem Spannungswert des Eingangssignals von 53,5 V entspricht.
Wenn beim oben beschriebenen herkömmlichen Beispiel das Ausgangs-Digitalsignal 8 Bits hat, muß der D/A-Wandler 2 auch das 8-Bit-Digitalsignal in ein Analogsignal umwandeln. Der D/A-Wandler 2 wird sich jedoch mit der Anzahl der verarbeitenden Bits hinsichtlich Abmessungen und Kosten stark vergrößern. Wenn die Anzahl der Bits des vom A/D-Wandler ausgegebenen Digitalsignals vermindert wird, dann wird auch die Genauigkeit des A/D-Wandlers vermindert, wie im folgenden beschrieben wird.
Wenn beispielsweise der A/D-Wandler ein solcher zur Ausgabe eines 4-Bit-Digitalsignals ist, dann muß der D/A-Wandler 2 das Vier-Bit-Signal in ein Analogsignal umwandeln. Dieser Fall wird unter Bezugnahme auf die Figuren 1 und 3 beschrieben. Obwohl bei diesem Beispiel die gleichen Bezugszahlen verwendet werden, muß angemerkt werden, daß bei diesem Vier-Bit-A/D-Wandler der D/A-Wandler 2, das Register 3 und der Referenzspannungsgenerator 4 als Vier-Bit-Einheiten ausgeführt sind.
Beim Vier-Bit-A/D-Wandler vergleicht der Komparator 1 die Eingangsspannung 10 und die analoge Vergleichsspannung 30 in der gleichen Weise wie beim Acht-Bit-A/D- Wandler. Da der D/A-Wandler 2 bei diesem Beispiel nur vier Bits umwandelt, werden nur vier Vergleiche durchgeführt. Daher kann, wie in Fig. 3 gezeigt, ein Digitalsignal "0, 0, 1, 1, 0, 0, 0, 0" erhalten werden, bei dem in den niederen Ordnungen "0" hinzugefügt wurde. Dieser Wert ist "48", was sich beträchtlich von der Eingangsspannung von 53,5 V unterscheidet. Dementsprechend wird die Genauigkeit des A/D-Wandlers vermindert, wenn die Anzahl der Bits vermindert wird.
Zusammengefaßt ist beim herkömmlichen A/D-Wandler mit sukzessivem Vergleich ein n-Bit-D/A-Wandler erforderlich, wenn ein n-Bit-A/D-Wandler aufgebaut werden soll. Beim D/A-Wandler tritt jedoch das Problem auf, daß Abmessungen und Kosten in Abhängigkeit von der Anzahl der Bits stark ansteigen.
Wenn die Bit-Anzahl des D/A-Wandlers vermindert wird, um die Kosten des A/D- Wandlers zu senken, tritt das Problem auf, daß die Genauigkeit des gewandelten Digitalwertes wie beim Beispiel in Fig. 3 vermindert wird.
Um die oben genannten Probleme zu lösen, hat die vorliegende Erfindung die Schaffung eines A/D-Wandlers mit sukzessivem Vergleich zur Aufgabe, bei welchem die Genauigkeit als A/D-Wandler sogar dann nicht vermindert wird, wenn der D/A-Wandler eine kleinere Bit-Anzahl als die für den A/D-Wandler erforderliche hat.
Als Nächstes wird eine Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Figuren 4 bis 7 beschrieben.
Figur 4 ist ein Blockschaltbild eines Acht-Bit-A/D-Wandlers entsprechend einer Ausführungsform der vorliegenden Erfindung. In Fig. 4 ist 11 ein Komparator mit einem Eingangsanschluß, an dem eine Eingangsspannung VIN 101 von beispielsweise 53,5 V eingegeben wird sowie einem Ausgabeanschluß, an welchem ein digitales Ausgangssignal 201 mit bei dieser Ausführungsform 8 Bits ausgegeben wird. 21 bezeichnet einen Vier-Bit-D/A-Wandler, 31 ein erstes Vier-Bit-Register zum Speichern eines ersten Teilwertes, 41 einen Referenzspannungsgenerator zum Erzeugen einer Referenzspannung VREF durch Teilen einer Maximalspannung VM von beispielsweise 256 V, die an den Eingang des Referenzspannungsgenerators angelegt wird, 51 ein zweites Register zum Speichern eines zweiten Teilwertes, 61 einen inneren Taktsignalgenerator zum Erzeugen eines ersten inneren Taktsignals CLK1 und eines zweiten inneren Taktsignals CLK2 auf der Grundlage eines Taktsignals CLK 401 sowie des Ausgangs- Digitalsignals 201. 301 ist eine analoge Vergleichsspannung, die vom D/A-Wandler 21 an den anderen Eingangsanschluß des Komparators 11 angelegt wird, 501 ist ein Befehlssignal, das den ersten Teilwert darstellt, um die nächste analoge Vergleichsspannung 301 in Abhängigkeit davon zu bestimmen, ob dem Register 31 vom Ausgang des Komparators 11 "0" oder "1" zugeführt wird, 601 ist ein anderes Befehlssignal, das den zweiten Teilwert zur Bestimmung der nächsten Referenzspannung VREF 701 darstellt.
Die Wirkungsweise des in Fig. 4 dargestellten A/D-Wandlers wird unter Bezugnahme auf Fig. 5 beschrieben.
Entsprechend der Ausführungsform der vorliegenden Erfindung ist die Referenzspannung VREF 701 nicht wie im Falle der herkömmlichen Ausführung konstant, sondern sie wird durch Teilen der Maximalspannung durch den zweiten Teilwert aus dem zweiten Register 51 geändert, bis die Referenzspannung VREF 701 kleiner wird als die analoge Eingangsspannung 101. Bevor die Referenzspannung VREF 701 kleiner wird als die analoge Eingangsspannung 101 oder bevor das zweite Register 51 voll ist, wird der Inhalt des ersten Registers konstant gehalten. Nachdem die Referenzspannung VREF 701 kleiner geworden ist als die analoge Eingangsspannung 101, wird die Referenzspannung VREF 701 konstant gehalten, und der D/A-Wandler 21 erzeugt die Vergleichsspannung 301 durch Teilen der Referenzspannung VREF 701 durch den ersten Teilwert aus dem ersten Register 31 in der gleichen Weise, wie bei einem herkömmlichen Wandler.
Zu einem Anfangszeitpunkt t1 wird die Referenzspannung VREF 701 auf beispielsweise 256 V eingestellt, welches die Maximalspannung VM ist, analog-digital gewandelt werden kann. Die Maximalspannung VM liegt immer am Eingang des Referenzspannungsgenerators 41 an. Die Referenzspannung von 256 V wird durch Setzen des Ausgangs des zweiten Registers 51 auf "0, 0, 0, 0" eingestellt, so daß die Referenzspannung VREF der Maximalspannung gleicht. Zu diesem Zeitpunkt t1 wird der Inhalt des ersten Registers 31 auf "1,0,0,0" eingestellt. Als Reaktion auf den Inhalt des ersten Registers 31 wandelt der D/A-Wandler 21 die Referenzspannung VREF 701 von 256 V auf eine Spannung von 128 V um, was die Hälfte der Referenzspannung VREF 701 von 256 V ist. Die gewandelte Spannung wird als analoge Vergleichsspannung Vx 301 vom D/A-Wandler 2 1 dein einen Anschluß des Komparators 11 zugeführt. Am anderen Anschluß des Komparators 11 wird die Eingangsspannung 101 von 53,5 V eingegeben. Im Komparator 11 werden die Spannungswerte von 53,5 V der Eingangsspannung 101 und von 128 V der analogen Vergleichsspannung 301 verglichen. Da die Spannung VIN des Eingangssignals 101 kleiner ist als die analoge Vergleichsspannung 301, wird vom Komparator 11 der Wert "0" ausgegeben.
Wenn zum Zeitpunkt t2 vom Komparator 11 der Wert "0" ausgegeben wird, erzeugt der innere Taktgenerator 61 das erste innere Taktsignal CLK1 und kein zweites inneres Taktsignal CLK2. Als Reaktion auf das erste innere Taktsignal CLK1 wird der Ausgang des zweiten Registers 51 zu "1, 0, 0, 0", sodaß es dem Referenzspannungsgenerator 41 den Befehl gibt, die vorige Referenzspannung 701 von 128 V zu halbieren. Der D/A- Wandler 21 wandelt die Referenzspannung 701 von 128 V in eine neue analoge Vergleichsspannung Vx 301 von 64 V um, was die Hälfte der Referenzspannung von 128 V ist, und zwar beruhend auf den Inhalten des ersten Registers 31, das bei "1, 0, 0, 0" gehalten wird, weil das zweite innere Taktsignal CLK2 dem Register 31 nicht zugeführt wird. Die analoge Vergleichsspannung von 64 V wird wiederum mit der Spannung von 53,5 V des Eingangssignals 101 verglichen. Da die Spannung von 53,5 V des Eingangssignals kleiner ist als die analoge Vergleichsspannung von 64 V, gibt der Komparator 11 wiederum ein digitales Ausgangssignal "0" ab.
Zum Zeitpunkt t3 erzeugt der innere Taktgenerator als Reaktion auf das digitale Ausgangssignal "0" das erste innere Taktsignal CLK1 und kein zweites inneres Taktsignal CLK2. Als Reaktion auf das erste innere Taktsignal CLK1 gibt das zweite Register 51 an den Referenzspannungsgenerator 41 den Befehl, die vorige Referenzspannung, nämlich 64 V, zu halbieren. Der D/A-Wandler 21 wandelt die Referenzspannung 701 von 64 V in eine neue analoge Vergleichsspannung von 32 V um, was die Hälfte der Referenzspannung von 64 V ist, und zwar auf der Grundlage der Inhalte des Registers 31, das auf "1, 0, 0, 0" gehalten wird, weil das zweite innere Taktsignal CLK2 dem Register 31 nicht zugeführt wird. Der Komparator 11 vergleicht die analoge Eingangsspannung von 53,5 V mit der analogen Vergleichsspannung von 32 V. Da der Spannungswert von 53,5 V des Eingangssignals 101 größer ist als die analoge Vergleichsspannung von 32 V, wird das Ausgangssignal 201 des Komparators 11 zu "1", und dieses Ausgangssignal 201 wird im ersten Register 31 gespeichert.
Da das Ausgangssignal 201 des Komparators 11 zum Zeitpunkt t4 erstmalig den Wert "1" erhalten hat, erzeugt der innere Taktgenerator 61 nicht das erste Taktsignal CLK1, sondern das zweite Taktsignal CLK2. Daher bleiben die Inhalte des zweiten Registers 51 unverändert. so daß die Referenzspannung VREF des Referenzspannungsgenerators 41 auf dem gleichen Spannungswert wie zuvor gehalten wird, und die Inhalte des ersten Registers 31 werden zu diesem Zeitpunkt als Reaktion auf das zweite Taktsignal CLK2 von "1, 0, 0, 0" in "1, 1, 0, 0" geändert. Dann wandelt der D/A-Wandler 21 die Referenzspannung von 64 V in eine analoge Vergleichsspannung Vx 301 von 48 V um, was ein Spannungswert zwischen 64 V und 32 V ist.
Diese Wandlung wird durch den Teilwert "1, 1, 0, 0" bewirkt. Der Spannungswert von 48 V der Vergleichsspannung 301 und der Spannungswert von 53,5 V des Eingangssignals 101 werden verglichen. Da der Spannungswert von 53,5 V größer als die Vergleichsspannung von 48 V ist, gibt der Komparator 11 eine "1" aus.
Nach dem Zeitpunkt t4 werden die Inhalte des ersten Registers 31 durch Eingeben des digitalen Ausgangssignals 201 als Reaktion auf das zweite Taktsignal CLK2 geändert. Die Inhalte des zweiten Registers 51 werden konstant gehalten, so daß auch die Referenzspannung VREF 701 konstant auf 64 V gehalten wird. Im Ergebnis wird die analoge Vergleichsspannung durch Teilen der konstanten Referenzspannung durch die Inhalte des ersten Registers 31 in der gleichen Weise, wie bei einem herkömmlichen A/D-Wandler erhalten. Wie in Fig. 5 dargestellt, werden, nachdem die Vorgänge viermal wiederholt wurden, um "1, 1, 0, 1" als Ausgangssignal 201 zu erhalten, weil das Ausgangssignal bis zu diesem Zeitpunkt nur sechs Bits, also weniger als die durch die A/D-Wandlung zu erhaltenden acht Bits, aufweist, "0"en als unvollständige Bits hinzugefügt, um insgesamt 8 Bits zu erhalten.
Zu diesem Zeitpunkt ist der aus dem Ausgangssignal "0, 0, 1, 1, 0, 1, 0, 0" erhaltene Spannungswert gleich "52" V. Im Vergleich mit der Ausführungsform, bei der ein Vier- Bit-D/A-Wandler 2, wie beim herkömmlichen Beispiel, verwendet wird, ergibt sich eine höhere Genauigkeit.
Fig. 6 ist ein Schaltbild, das den Aufbau des in Fig. 4 gezeigten A/D-Wandlers noch detaillierter zeigt. In den Figuren 4 und 6 bezeichnen gleiche Bezugszahlen gleiche Teile.
Wie in Fig. 6 dargestellt, ist der D/A-Wandler 21 ein inverser Verstärker, bestehend aus einem Operationsverstärker 215, einem Rückkopplungswiderstand 215 mit dem Widerstandswert R, der zwischen dem Ausgang und dem inversem Eingang des Operationsverstarkers 215 geschaltet ist, Eingangswiderständen mit den Widerstandswerten 8R, 8R, 4R, 4R, 2R, 2R, R und R, die wie in der Figur dargestellt, angeordnet sind sowie Schalttransistoren 211 bis 214. Nachfolgend werden diese Widerstände mit ihren Widerstandswerten bezeichnet. Die beiden Widerstände 8R, die beiden Widerstände 4R, die beiden Widerstände 2R und die beiden Widerstände R sind zwischen dem inversem Eingang des Operationsverstärkers 215 und dem Ausgang 701 des Referenzspannungsgenerators 41 jeweils in Reihe geschaltet. Der inverse Eingang des Operationsverstärkers 215 ist über die Widerstände 8R, 4R, 2R oder R mit dem jeweiligen Drain eines jeden Schalttransistors 214, 213, 212 oder 211 verbunden. Der nicht inverse Eingang des Operationsverstärkers 215 ist an Masse angeschlossen. Der Ausgang des Operationsverstärkers 215 ist über die analoge Vergleichsspannungsleitung 301 mit einem Eingang, d.h. dem Referenzeingang ref des Komparators 11 verbunden.
Das erste Register 31 besteht aus einer ersten Gruppe von Flip-Flops 311 bis 314, die ein Vier-Bit-Register bilden, einer ersten Gruppe von UND-Schaltungen 321 bis 324, einer zweiten Gruppe von Flip-Flops 331 bis 334 sowie einer zweiten Gruppe von UND- Schaltungen 341 bis 344. Der Dateneingang des Flip-Flops 311 ist an Masse geschaltet, die Dateneingänge der Flip-Flops 312 bis 314 sind jeweils mit den nicht inversen Ausgängen der Flip-Flops 311 bis 313 der vorigen Stufe verbunden. Jedes der Flip-Flops 311 bis 314 der ersten Stufe hält Daten als Reaktion auf die Abfallflanke des zweiten inneren Taktsignals CLK2. Die nicht inversen Ausgänge der Flip-Flops 311 bis 314 sind jeweils mit Eingängen der ersten Gruppe von UND-Schaltungen 321 bis 324 verbunden, während die anderen Eingänge der UND-Schaltungen 321 bis 324 das zweite innere Taktsignal CLK2 empfangen. Die inversen Ausgänge der Flip-Flops 311 bis 314 sind jeweils mit den Eingängen der zweiten Gruppe von UND-Schaltungen 341 bis 344 verbunden.
Jedes aus der zweiten Gruppe von Flip-Flops 331 bis 334 hält Daten als Reaktion auf die Anstiegsflanke der Ausgaben der ersten Gruppe von UND-Schaltungen 321 bis 324. Die Dateneingänge D der zweiten Gruppe von Flip-Flops 331 bis 334 sind gemeinsam an die digitale Ausgangssignal leitung 201 angeschlossen. Die inversen Ausgänge der Flip-Flops 331 bis 334 sind jeweils mit den anderen Eingängen der zweiten Gruppe von UND- Schaltungen 341 bis 344 verbunden. Die Ausgänge der UND-Schaltungen 341 bis 344 sind jeweils mit den Gates der Schalttransistoren 211 bis 214 verbunden.
Der nicht inverse Ausgang der letzen Flip-Flop-Stufe 314 ist mit dem Eingang einer ODER-Schaltung 315 verbunden. Der Ausgang der ODER-Schaltung 315 ist mit dem Dateneingang eines Flip-Flops 316 verbunden, dessen nicht inverser Ausgang mit dem anderen Eingang der ODER-Schaltung 315 verbunden ist.
Der inverse Ausgang des Flip-Flop 316 ist mit dem Rücksetzeingang R eines Flip-Flop 111 Verbunden. Der inverse Ausgai]g des Flip-Flop 316 ist auch mit einem Eingang einer UND-Schaltung 335 verbunden, deren anderer Eingang das Rücksetzsignal RST empfängt. Der Ausgang der UND-Schaltung 335 ist mit dem Rücksetzeingang R des Flip-Flops 112 verbunden. Die Dateneingänge D der Flip-Flops 111 und 112 empfangen die Ausgabe des Komparators 11.
Der Referenzspannungsgenerator 41 ist ebenfalls ein inverser Verstärker, der aus einem Operationsverstärker 415, einem zwischen dem Ausgang und dem inversen Eingang des Operationsverstärkers 415 geschalteten Rückkopplungswiderstand mit dem Widerstandswert R, wie in der Figur dargestellt, geschalteten Eingangswiderständen mit den Widerstandswerten 16R, 8R, 8R, 4R, 4R, 2R, 2R, R und R sowie Schalttransistoren 411 bis 414 besteht. Hier werden diese Widerstände nachfolgend wie beim D/A-Wandler 21 mit ihren Widerstandswerten bezeichnet. Der Widerstand 16R, die beiden Widerstände 8R, die beiden Widerstände 4R, die beiden Widerstände 2R und die beiden Widerstände R sind jeweils in Reihe zwischen dem inversen Eingang des Operationsverstärkers 415 und dem Ausgang einer Spannungsfolgerschaltung 416, welche die Maximalspannung VM liefert, geschaltet. Der inverse Eingang des Operationsverstärkers 415 ist über Widerstände 8R, 4R, 2R und R mit dem jeweiligen Drain der Schalttransistoren 414, 413, 412 oder 411 verbunden. Der nicht inverse Eingang des Operationsverstärkers 415 ist mit Masse verbunden. Der Ausgang des Operationsverstärkers 415 ist mit der Referenzspannungsleitung 701 verbunden.
Das zweite Register 51 besteht aus fünf Flip-Flops 511 bis 515, die ein Fünf-Stufen- Schieberegister bilden. Die Flip-Flops 511 bis 515 halten Daten als Reaktion auf die Abfallkante des ersten inneren Taktsignals CLK1. Der Dateneingang des Flip-Flops 515 ist mit Masse verbunden. Die nicht inversen Ausgänge der Flip-Flops 515, 511, 512 und 513 sind jeweils an die Dateneingänge der Flipflops der nächsten Stufe 511, 512, 513 und 514 angeschlossen. Die inversen Ausgänge der Flip-Flops 511 bis 514 sind jeweils an die Gates der Schalttransistoren 411 bis 414 angeschlossen.
Der Taktsignalgenerator 61 besteht aus einem Flip-Flop 611, ODER-Schaltungen 612 und 613. einer UND-Schaltung 614 und einer Verzögerungsschaltung 615. Die ODER- Schaltung 612 hat einen ersten Eingang zum Empfang der inversen Ausgabe des Flip- Flops 514. das die letzte Stufe des zweiten Registers 51 ist, ein zweiter Eingang ist mit dem nicht inversen Ausgang des Flip-Flops 611 verbunden und ein dritter Eingang mit der digitalen Ausgangssignalleitung 201. Der Ausgang der ODER-Schaltung 612 ist mit dem Dateneingang D des Flip-Flops 611, einem Eingang der ODER-Schaltung 613 und einem Eingang der UND-Schaltung 614 verbunden. Die anderen Eingänge der ODER- Schaltung 613 und der UND-Schaltung 614 empfangen das Taktsignal CLK. Die ODER- Schaltung 613 gibt das erste innere Taktsignal aus. Die UND-Schaltung 614 gibt das zweite innere Taktsignal CLK2 aus. Das Taktsignal CLK wird durch die Verzögerungsschaltung 615 verzögert, und das verzögerte Taktsignal wird den Takteingangsanschlüssen 111 und 112 C der Flip-Flops 111 und 112 zugeführt.
Die Arbeitsweise der in Fig. 6 dargestellten Schaltung wird unter Bezugnahme auf Fig. 7A erläutert.
Die Figur 7A zeigt die Spannungswellenformen an verschiedenen Punkten der in Fig. 6 dargestellten Zeichnung für zwei Fälle, d.h. wenn die zu wandelnde analoge Eingangsspannung VIN den Wert von 185,5 V sowie wenn sie den Wert von 53,5 V hat. Auf der linken Seite der Figur sind die Bezugszahlen der Einrichtungen angegeben, von denen die in Figur dargestellten Signale ausgegeben werden.
Die Arbeitsweise wird für den Fall beschrieben, daß die Eingangsspannung VIN den Wert von 53,5 V hat.
Die folgende Tabelle zeigt die Inhalte der Flip-Flops 311 bis 314, 331 bis 334, 511 bis 515 sowie die Ausgabe der UND-Schaltungen 341 bis 344 jeweils in Beziehung zu den Zeitpunkten t0 bis t8. Tabelle 1
Wie aus der obigen Tabelle und aus Fig. 7A ersichtlich ist, wird zum Zeitpunkt t0 das Rücksetzsignal RST dem Setzanschluß S des Flip-Flops 311, dem Rücksetzanschluß R der Flip-Flops 312 bis 314 sowie 331 bis 334 und dem Setzanschluß S der Flip-Flops 551 bis 515 zugeführt. Das Rücksetzsignal RST wird auch dem Rücksetzanschluß R des Flip-Flops 316 und einem Eingang der UND-Schaltung 335 zugeführt. Als Reaktion auf die Abfallflanke des Rücksetzsignals RST werden die Flip-Flops 311 bis 314 auf "1, 0, 0, 0" gesetzt oder rückgesetzt, die Flip-Flops 331 bis 334 werden auf "0, 0, 0, 0" rückgesetzt und die Flip-Flops 511 bis 514 werden auf "1, 1, 1, 1" gesetzt. Auch wird das Flip-Flop 316 auf "0" rückgesetzt
In diesem Zustand stehen zum Zeitpunkt t0 die inversen Ausgänge der Flip-Flops 511 bis 514 auf "0. 0, 0, 0", sodaß sich die Transistoren 411 bis 414 im AUS-Zustand befinden. Daher wird der Eingangswiderstand der Operationsverstärkers 415 durch alle Widerstände 16R, 8R, 4R, 2R und R gebildet, die zwischen dem inversen Eingang des Operationsverstärkers 415 und dem Ausgang der Spannungsfolgerschaltung 416 geschaltet sind. Der Eingangswiderstand des Operationsverstärkers 415 ist in dieser Stufe gleich R. Dementsprechend gibt der Operationsverstärker 415 den Wert - (R/R) x VM = - VM = - 256 V aus.
In dieser Stufe zum Zeitpunkt t0 sind auch die Ausgaben der UND-Schaltungen 341 bis 344 gleich "0, 1, 1, 1", so daß sich der Transistor 211 im AUS-Zustand befindet, während die anderen Transistoren 212 bis 214 im EIN-Zustand sind. Dementsprechend gibt der Operationsverstärker 215 die analoge Vergleichsspannung 301 mit dem Wert von - (R/2R) x VREF = - (1/2) x 256 V = - 128 V aus.
Da das Flip-Flop 611 durch das Rücksetzsignal RST rückgesetzt wird, ist der Ausgang des Flip-Flops 611 gleich "0". Zum Zeitpunkt t1 ist auch der inverse Ausgang des Flip- Flops 514 gleich "0". Weiterhin ist zum Zeitpunkt t1 auch der Ausgang des Flip-Flops 112 gleich "0". Demzufolge ist der Ausgang der ODER-Schaltung 612 gleich "0". Solange der Ausgang der ODER-Schaltung 612 "0" ist, läßt die ODER-Schaltung 613 das Taktsignal CLK als erstes inneres Taktsignal CLK1 passieren. Die UND-Schaltung 614 gibt das zweite innere Taktsignal CLK2 nicht aus, wenn der Ausgang der ODER- Schaltung 612 auf "0" steht.
Als Reaktion auf den Abfall des ersten inneren Taktsignals CLK1 zum Zeitpunkt t1 hält das Flip-Flop 515 den Datenwert "0", weil sein Dateneingang D auf Massepotential liegt, während die Flip-Flops 511 bis 514 die jeweiligen der Flip-Flops der vorigen Stufe halten. Als Ergebnis geben die Flip-Flops 511 bis 514 aus ihren inversen Ausgängen "0, 0, 0, 0" aus. so daß der Operationsverstärker 415 die Referenzspannung VREF voll 256 V in der gleichen Weise ausgibt, wie zum Zeitpunkt t0. Da zum Zeitpunkt t1 das zweite innere Taktsignal CLK2 von der UND-Schaltung 614 nicht ausgegeben wird, sind die Inhalte der Flip-Flops 311 bis 314 die gleichen wie zum Zeitpunkt t0 und die UND- Schaltungen 321 bis 324 geben "0"en aus.
Demzufolge werden die Inhalte der Flip-Flops 331 bis 334 nicht geändert. Somit gibt der D/A-Wandler 21 die gleiche analoge Vergleichsspannung 301 von 128 V aus. Der Komparator 11 vergleicht die Eingangsspannung VIN von 53,5 V mit der analogen Vergleichsspannung von 128 V und gibt "0" aus. Nachdem die D/A-Wandlung abgeschlossen ist, so daß die Ausgabe des Komparators erhalten wird, halten als Reaktion auf den Abfall des verzögerten Taktsignals DCLK die Flip-Flops 111 und 112 die Ausgabe "0" des Komparators 11. Daher geben die Flip-Flops 111 und 112 "0" aus.
Zum Zeitpunkt t2 wird der Inhalt des Flip-Flops 515, der "0" ist, zum Flip-Flop 511 verschoben. und demzufolge werden die Inhalte der Flip-Flops 511 bis 514 zu "0, 1, 1, 1", so daß die inversen Ausgänge derselben zu "1, 0, 0, 0" werden. Demzufolge ist nur der Transistor 411 auf EIN geschaltet, während sich die anderen Transistoren 412 bis 414 im AUS-Zustand befinden. Im Ergebnis dessen wird der Eingangswiderstand des Operationsverstärkers 415 zu 2R. Daher gibt der Operationsverstärker 415 den Wert - (1/2)VM = - 128 V als Referenzspannung VREF aus. Die Inhalte der Flip-Flops 311 bis 314 sowie 331 bis 334 bleiben zu diesem Zeitpunkt t2 noch unverändert, weil das zweite innere Taktsignal CLK2 noch nicht erzeugt wird. Als Ergebnis gibt der Operationsverstärker 215 den Wert - (1/2) VREF = - 64 V als analoge Vergleichsspannung aus. Weil diese analoge Vergleichsspannung von 64 V noch immer kleiner ist als die Eingangsspannung von 53,5 V, geben die Flip-Flops 111 und 112 wiederum "0" aus.
Zum Zeitpunkt t3, welcher dem Zustand zum Zeitpunkt t2 ähnelt, werden die Inhalte der Flip-Flops 511 bis 514 zu "0, 0, 1, 1" verschoben. Daher wird der Eingangswiderstand des Operationsverstärkers 415 zu 4R, so daß er den Wert - (R/4R) x 256 V = 64 V ausgibt. Da die Ausgaben der UND-Schaltungen 341 bis 344 nicht geändert werden, weil das zweite innere Taktsignal CLK2 in dieser Stufe noch nicht erzeugt wird. Der Operationsverstärker 215 gibt den Wert - (1/2) x 64 V = - 32 V als analoge Vergleichsspannung 301 aus. Der Komparator 11 vergleicht die Eingangsspannung von 53,5 V und die analoge Vergleichsspannung von 32 V. Als Ergebnis gibt der Komparator 11 zum ersten Mal "1" aus. Als Reaktion auf die Abfallkante des verzögerten Taktsignals DCLK halten die Flip-Flops 111 und 112 den Datenwert "1". Daher geben die Flip-Flops 111 und 112 "1" aus. Wenn der Datenwert "1" in die ODER-Schaltung 612 eingegeben wird, dann wird deren Ausgabe ungeachtet der Ausgaben der Flip-Flops 611 und 514 zu "1". Demzufolge wird die Ausgabe der UND- Schaltung 614 gleichzeitig mit dem Anstieg des Taktsignals CLK angehoben, so daß der Datenwert im Flip-Flop 314 gehalten wird. Da zum Zeitpunkt t4 als Reaktion auf die Abfallkante des Taktsignals CLK die Ausgabe "1" der ODER-Schaltung 612 durch das Flip-Flop 611 gehalten wird, gibt die ODER-Schaltung 612 nach dem Zeitpunkt t4 immer "1" aus, sogar wenn die Ausgabe des Flip-Flops 112 zu "0" wird. Im Ergebnis wird die Ausgabe der ODER-Schaltung 613, d.h. das erste innere Taktsignal CLK1 ungeachtet des Taktsignals CLK auf "1" gehalten, während die UND-Schaltung 614 das Taktsignal CLK als zweites inneres Taktsignal CLK2 durchläßt. Da das erste innere Taktsignal CLK1 nicht erzeugt wird, nachdem das Flip-Flop 112 den Datenwert "1" hält, gibt der Referenzspannungsgenerator 41 nach dem Zeitpunkt t4 die konstante Referenzspannung von 64 V aus.
Nach dem Zeitpunkt t3 sind die Inhalte der Flip-Flops 311 bis 314 ebenfalls "1, 0, 0, 0". Daher läßt nur die UND-Schaltung 321 das innere Taktsignal CLK2 passieren, während die UND-Schaltungen 322 bis 324 es nicht durchlassen. Demzufolge hält das Flip-Flop 331 als Reaktion auf die Anstiegsflanke des zweiten inneren Taktsignals CLK2 den vom Flip-Flop 112 ausgegebenen Datenwert "1". Als Ergebnis lauten die Inhalte der Flip-Flops 331 bis 334 auf "1, 0, 0, 0".
Als Reaktion auf die Abfallflanke des zweiten inneren Taktsignals CLK2 zum Zeitpunkt t4 hält das Flip-Flop 311 "0", weil sein Dateneingang D auf Massepotential liegt, und die Inhalte der Flip-Flops 311 bis 314 werden von "1, 0, 0, 0" auf "0, 1, 0, 0" verschoben. Daher stehen die inversen Ausgänge der Flip-Flops 311 bis 314 auf "1, 0, 1, 1" sowie die inversen Ausgänge der Flip-Flops 331 bis 334 auf "0, 1, 1, 1". Im Ergebnis dessen geben zum Zeitpunkt t4 die UND-Schaltungen 341 bis 344 "0, 0, 1, 1" aus, so daß sich die Transistoren 211 und 212 im AUS-Zustand und die Transistoren 213 und 214 im EIN-Zustand befinden. Demzufolge wird der Eingangswiderstand des Operationsverstärkers 215 zu (4R x 2R)/(4R + 2R) = (4/3)R. Daher gibt der Operationsverstärker 215 den Wert - (R/(4/3)R) (- 64 V) = 48 V aus, was weniger als die Eingangsspannung von 53,5 V ist. Als Ergebnis geben die Flip-Flops 111 und 112 zum Zeitpunkt t4 den Wert "1" aus.
Nach dem Zeitpunkt t4 und vor dem Zeitpunkt t5 läßt die UND-Schaltung 322 das zweite innere Taktsignal CLK2 durch. Daher hält das Flip-Flop 332 als Reaktion auf die Anstiegsflanke des zweiten inneren Taktsignals CLK2 zwischen den Zeitpunkten t4 und t5 den Datenwert "1" aus dem Flip-Flop 112. Die anderen UND-Schaltungen 321, 323 und 324 lassen das zweite innere Taktsignal CLK2 nicht passieren, so daß die Flip-Flops 331, 333 und 334 ihre Inhalte nicht ändern.
Zum Zeitpunkt t5 wird der Ausgang des Operationsverstärkers 415 auf (- 64 V) gehalten. Die Flip-Flops 311 bis 314 verschieben ihre Inhalte als Reaktion auf die Abfallkante des zweiten inneren Taktsignals CLK2 von "0, 1, 0, 0" auf "0, 0, 1, 0". Weiterhin halten die Flip-Flops 331 bis 334 die Daten "1, 1, 0, 0". Daher geben die UND-Schaltungen 341 bis 344 den Wert "0, 0, 0, 1" aus, so daß der Eingangswiderstand des Operationsverstärkers 215 den Wert (8/7) R annimmt. Daher gibt der Operationsverstärker 215 den Wert 64 V x 7/8 = 56 V aus, der größer ist als der Wert der Eingangsspannung von 53,5 V. Der Komparator 11 gibt dann "0" aus. Als Reaktion auf die Abfallflanke des verzögerten Taktsignals DCLK fallen dann die Ausgänge der Flip-Flops 111 und 112 auf "0" ab. Da die UND-Schaltung 323 vom Flip-Flop 313 "1" empfängt, läßt sie das zweite innere Taktsignal CLK2 passieren. Als Reaktion auf die Anstiegsflanke des zweiten inneren Taktsignals CLK2 hält das Flip-Flop 333 den Datenwert "0" von Flip-Flop 112.
Zum Zeitpunkt t6 wird der Ausgang des Operationsverstärkers 415 auf (- 64 V) gehalten. Als Reaktion auf die Abfallkante des zweiten inneren Taktsignals CLK2 schieben die Flip-Flops 311 bis 314 von "0, 0, 1, 0" auf "0, 0, 0, 1". Die Flip-Flops 331 bis 334 halten die Daten "1, 1, 0, 0", was der gleiche Inhalt ist, wie beim vorigen Zeitpunkt t5, weil das Flip-Flop 333 im Zeitraum zwischen den Zeitpunkten t5 und t6 den vom Flip- Flop 112 ausgegebenen Datenwert "0" hält. Demzufolge geben die UND-Schaltungen 314 bis 344 "0, 0, 1, 0" aus, so daß der Eingangswiderstand des Operationsverstärkers 215 den Wert (64/52)R annimmt. Daher gibt der Operationsverstärker 215 dann den Wert 64 V x 52/64 = 52 V aus, der kleiner ist als die Eingangsspannung 53,5 V. Der Komparator 11 gibt dann "1" aus. Als Reaktion auf die Abfallkante des verzögerten Taktsignals DCLK werden die Ausgänge der Flip-Flops 111 und 112 auf "1" angehoben. Da die UND-Schaltung 324 den Wert "1" vom Flip-Flop 314 empfängt, läßt die UND-Schaltung 324 das zweite innere Taktsignal CLK2 passieren. Als Reaktion auf die Anstiegsflanke des Taktsignals CLK2 hält das Flip-Flop 334 den Datenwert "1" vom Flip-Flop 112.
Nachdem das Endstufen-Flip-Flop 314 den Datenwert "1" hält, durchläuft dieser die ODER-Schaltung 315, um dem Dateneingang D des Flip-Flops 316 zugeführt zu werden. welches ihn als Reaktion auf die Abfallflanke des zweiten inneren Taktsignals CLK2 zum Zeitpunkt t7 hält. Da der nicht inverse Ausgang des Flip-Flops 316 mit dem anderen Eingang der ODER-Schaltung 315 verbunden ist, hält das Flip-Flop 316 nach dem Zeitpunkt t7 immer die "1" bis es durch das Rücksetzsignal RST rückgesetzt wird. Der inverse Ausgang des Flip-Flops 316 ist mit dem Rücksetzanschluß R des Flip-Flops 111 verbunden. Daher gibt das Flip-Flop 11 nach dem Zeitpunkt t7 ungeachtet der Ausgabe des Komparators 11 immer den Wert "0" aus. Daher werden vom Flip-Flop 111 auch zu den Zeitpunkten t7 und t8 die Zusatzbits "0, 0" ausgegeben. Der inverse Ausgang des Flip-Flops 316 ist mit einem Eingang der UND-Schaltung 335 verbunden. Da der inverse Ausgang des Flip-Flops 316 auf "0" steht, gibt auch die UND-Schaltung 335 immer "0" aus, so daß das Flip-Flop 112 ständig rückgesetzt wird. Hier ist anzumerken. daß alle Flip-Flops gesetzt oder rückgesetzt werden, wenn an ihren Setz- oder Rücksetzanschlüssen "0"en eingegeben werden. Dieser Vorgang wird als asynchrones Löschen bezeichnet. Daher kann das Rücksetzsignal RST nur dann die UND-Schaltung 335 passieren, um das Flip-Flop 112 rückzusetzen, wenn sich das Flip- Flop 316 im Rücksetzzustand befindet. Mit anderen Worten: Während des Zeitraumes zwischen den Zeitpunkten t7 und t8 wird das Flip-Flop 112 nicht rückgesetzt.
Zu den Zeitpunkten t7 und t8 speichern die Flip-Flops 311 bis 314 den Wert "0, 0, 0, 0" und die Flip-Flops 331 bis 334 den Wert "1, 1, 0, 1". Daher stehen die Ausgänge der UND-Schaltungen 341 bis 344 auf "0, 0, 1, 0". Damit gibt der Operationsverstärker 215 52 V als analoge Vergleichsspannung aus.
In Fig. 7A ist ein weiteres Beispiel für den Fall, daß die Eingangsspannung VIN den Wert von 185,5 V hat, dargestellt. Aus der Figur ist zu erkennen, daß der Komparator 11 von Beginn der A/D-Wandlung an den Wert "1" ausgibt, weil die Eingangsspannung im Vergleich mit der anfänglichen analogen Vergleichsspannung von 128 V ausreichend hoch ist. Daher wird das erste innere Taktsignal CLKI nicht erzeugt, und das zweite innere Taktsignal CLK2 wird nach dem ersten Abfall des verzögerten Taktsignals DCLK erzeugt. Somit wird die Referenzspannung VREF konstant auf 256 V gehalten, und die analoge Vergleichsspannung 301 nur durch die Ausgabe des ersten Registers 31 auf die Werte 128 V. 192 V, 160 V und 176 V geändert.
In Fig. 7B ist ein weiteres Beispiel dargestellt, und zwar auf der linken Seite der Figur für den Fall. daß die Eingangsspannung VIN den Wert von 11 V hat. Weil die Eingangsspannung von 11 V im Vergleich zur anfänglichen analogen Vergleichsspannung von 128 V ausreichend klein ist, wird, wie aus der Figur ersichtlich ist, wird die analoge Vergleichsspannung sogar dann nicht kleiner als die Eingangsspannung, wenn die Inhalte aller Flip-Flops 511 bis 515 zu "0" werden. Wenn in diesem Falle das Flip-Flop 514 die "0" hält, wird der Eingang der ODER-Schaltung 612 zu "1" so daß das zweite innere Taktsignal CLK2 erzeugt wird. Dementsprechend werden die analogen Vergleichsspannungen von 128 V, 64 V 39 V und 16 V nur vom Referenzspannungsgenerator 41 gebildet, und die analogen Vergleichsspannungen mit Werten von 8 V, 12 V, 10 V und 11 V werden nur vom ersten Register 31 gebildet.
In Fig. 7B ist rechts der Fall dargestellt, wenn die Eingangsspannung VIN den Wert von 67 V hat. Wie in der Figur dargestellt, wird das erste innere Taktsignal CLK1 erzeugt. bis die analoge Vergleichsspannung 301 kleiner als die Eingangsspannung VIN von 67 V wird.
Fig. 7C zeigt weitere Beispiele für Fälle, wo die Eingangsspannung VIN 124 V beziehungsweise 128 V beträgt. Wenn die Eingangsspannung 124 V beträgt, wird, wie aus der Fig. 7C ersichtlich ist, das erste innere Taktsignal CLK1 erzeugt, wenn die analoge Vergleichsspannung 301 den Wert von 128 V hat, und das zweite innere Taktsignal CLK2 wird erzeugt, nachdem die analoge Vergleichsspannung von 64 V erzeugt wird.
Wenn die Eingangsspannung 128 V beträgt, wird das erste innere Taktsignal CLK1 nicht erzeugt, weil die anfängliche analoge Vergleichsspannung von 128 V der Eingangsspannung VIN gleicht. Daher wird die analoge Vergleichsspannung allein durch die Ausgaben der UND-Schaltungen 341 bis 344 als Reaktion auf das zweite innere Taktsignal CLK2 verändert.
Die vorliegende Erfindung ist nicht auf die oben beschriebene Ausführungsform beschränkt, sondern es sind verschiedene Änderungen möglich, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen. Beispielsweise werden in den Figuren 6 und 7A zu den Zeitpunkten t7 und t8 mittels der ODER-Schaltung 315 und des Flip-Flops 316 "0"en zum digitalen Ausgangssignal DOUT addiert. Jedoch können nach der vorliegenden Erfindung auch "1"en addiert werden. Ferner kann zur Erreichung der 8- Bit-A/D-Wandlung, wie sie im Zusammenhang mit der obigen Ausführungsform beschrieben wurde, die Anzahl der Stufen des ersten Schieberegisters 31 und des zweiten Schieberegisters 51 auch eine andere sein, als die vier Stufen bei der oben beschriebenen Ausführungsform. Wenn beispielsweise das erste Schieberegister 31 als 6-Bit-Register ausgebildet ist, muß auch der D/A-Wandler 21 als ein 6-Bit-D/A-Wandler ausgeführt sein, und das zweite Schieberegister 51 muß dann ein 2-Bit-Schieberegister sein.
Aus der vorhergehenden Beschreibung dürfte deutlich geworden sein, daß entsprechend der vorliegenden Erfindung bei einem A/D-Wandler mit sukzessivem Vergleich, der einen D/A-Wandler enthält, durch Ändern der Referenzspannung bis die analoge Vergleichsspannung kleiner wird als die Eingangsspannung, die Bit-Anzahl des D/A- Wandlers vermindert werden kann, ohne die Genauigkeit ernsthaft zu beeinträchtigen. Somit kann ein D/A-Wandler mit geringeren Kosten erhalten werden.
Ferner kann nach der vorliegenden Erfindung sogar, wenn eine große Zahl von Ausgangsbits des A/D-Wandlers erforderlich ist, ein D/A-Wandler mit einer relativ kleinen Anzahl von Bits verwendet werden, der ohne weiteres zu geringeren Kosten verfügbar ist.
Bezugszeichen in den Ansprüchen sind zum besseren Verständnis gedacht und sollen den Schutzumfang nicht einschränken.

Claims

1. A/D-Wandler mit sukzessivem Vergleich zur Umwandlung einer analogen Eingangsspannung in ein digitales Ausgangssignal mit:

einem Komparator (11) zum Vergleich der analogen Eingangsspannung mit einer analogen Vergleichsspannung (301), um das digitale Ausgangssignal auszugeben;

einem D/A-Wandler (21) zum Erzeugen der analogen Vergleichsspannung (VC) durch Ändern einer Referenzspannung (VREF) als Reaktion auf ein erstes Digitalsignal (501);

einem ersten Register (31) zum Speichern des vom Komparator (11) ausgegebenen digitalen Ausgangssignals (201) und zum Erzeugen des ersten Digitalsignals (501);

einem Referenzspannungsgenerator (41) zum Erzeugen der Referenzspannung (VREF) durch Ändern einer vorgegebenen Spannung (VM) als Reaktion auf ein zweites Digitalsignal (601);

einem zweiten Register (51) zum Speichern des zweiten Digitalsignals (601); bei welchem

bevor die analoge Vergleichsspannung (VC) zum ersten Mal nach dem Start der A/D- Wandlung kleiner wird als die analoge Eingangsspannung (VIN) das zweite Digitalsignal (601) als Reaktion auf ein erstes Taktsignal (CLK1) geändert wird, um die Referenzspannung (VREF) herabzusetzen, und das vom ersten Register (31) ausgegebene erste Digitalsignal (501) nicht geändert wird; und

nachdem die analoge Vergleichsspannung (VC) zum ersten Mal nach dem Start der A/D- Wandlung kleiner wird als die Referenzspannung (VREF) das zweite Digitalsignal (601) nicht geändert wird, so daß die Referenzspannung (VREF) konstant gehalten wird, und das erste Digitalsignal (501) als Reaktion auf ein zweites Taktsignal (CLK2) und als Reaktion auf das digitale Ausgangssignal (201) vom Komparator (11) geändert wird, um die analoge Vergleichsspannung (VC) zu ändern.

2. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 1, bei welchem der Komparator (11) einen ersten Digitalpegel ("0") ausgibt, wenn die analoge Vergleichsspannung (VC) größer ist als die Referenzspannung (VREF), und er einen zweiten Digitalpegel ("1") ausgibt, wenn die analoge Vergleichsspannung (VC) kleiner ist als die Referenzspannung (VREF).

3. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 2, welcher weiterhin einen Taktsignalgenerator (61) zum Erzeugen des ersten Taktsignals (CLK1) sowie eines zweiten Taktsignals (CLK2) als Reaktion auf eine äußeres Taktsignal (CLK) und das digitale Ausgangssignal (201) aufweist, wobei das erste Taktsignal (CLK1) während eines Zeitraumes erzeugt wird, bevor die analoge Vergleichsspannung (VC) zum ersten Mal nach dem Start der A/D-Wandlung kleiner wird als die analoge Eingangsspannung (VIN) und das zweite Taktsignal (CLK2) während eines Zeitraumes erzeugt wird, nachdem die analoge Vergleichsspannung (VC) zum ersten Mal nach dem Start der A/D- Wandlung kleiner wird als die Referenzspannung (VREF).

4. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 3, bei welchem der Referenzspannungsgenerator (41) einen ersten inversen Verstärker und erste Schalttransistoren (411 - 414) enthält, wobei der erste inverse Verstärker einen ersten Operationsverstärker (415) mit inversem Eingang, der im Betriebszustand die vorgegebene Spannung (VM) über erste Eingangswiderstände (16R, 8R, 8R, 4R, 4R, 2R, 2R, R, R) empfängt, einen an Masse angeschlossenen nicht inversen Eingang und einen an den Eingang des ersten Registers (31) angeschlossenen Ausgang aufweist, und die ersten Schalttransistoren (411 - 414) im Betriebszustand als Reaktion auf das vom zweiten Register (51) ausgegebene zweite Digitalsignal (601) geschaltet werden, sowie der Eingangswiderstand der ersten Eingangstransistoren durch die ersten Schalttransistoren (411 - 414) bestimmt wird.

5. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 4, bei welchem das zweite Register (51) ein erstes Schieberegister zum Verschieben des zweiten Digitalsignals als Reaktion auf das erste Taktsignal (CLK1) aufweist.

6. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 5, bei welchem der D/A- Wandler (21) einen zweiten inversen Verstärker sowie zweite Schalttransistoren (211 - 214) enthält, wobei der zweite inverse Verstärker einen zweiten Operationsverstärker (215) mit einem inversen Eingang, der in Funktion die Referenzspannung (VREF) über zweite Eingangswiderstände (8R, 8R, 4R, 4R, 2R, 2R, R, R) empfängt, einen an Masse angeschlossenen nicht inversen Eingang sowie einen an den Komparator (11) angeschlossenen Ausgang aufweist und die zweiten Schalttransistoren (211 - 214) im Betriebszustand als Reaktion auf das vom ersten Register (31) ausgegebene erste Digitalsignal geschaltet werden, sowie der Eingangswiderstand der zweiten Eingangswiderstände durch die zweiten Schalttransistoren (211 - 214) bestimmt ist.

7. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 6, bei welchem das erste Register (31) eine Datenumwandlungseinrichtung (311 - 314, 321 - 324, 331 - 334, 341 - 344) aufweist, um das erste Digitalsignal (501) als Reaktion auf das zweite Taktsignal (CLK2) und das digitale Ausgangssignal (201) umzuwandeln.

8. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 7, bei welchem der A/D- Wandler ein n-Bit-A/D-Wandler zur Umwandlung der analogen Eingangsspannung (VIN) in ein n-Bit-Digitalsignal ist, wobei das vom ersten Register (31) ausgegebene erste Digitalsignal (501) ein p-Bit-Digitalsignal sowie das vom zweiten Register (51) ausgegebene zweite Digitalsignal (601) ein q-Bit-Digitalsignal ist, und p plus q gleich n ist.

9. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 8, welcher weiterhin zusätzliche Biterzeugungseinrichtungen (315, 316, 311) aufweist, um zusätzliche Bits mit einem vorgegebenen digitalen Pegel zu erzeugen, die als digitales Aüsgangssignal (201) auszugeben sind, nachdem das erste Register (31) p Bits des digitalen Ausgangssignals (201) empfangen hat.

10. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 9, bei welchem das erste Schieberegister (p + 1) Stufen von Flip-Flops (511 - 515) aufweist, welche vor dem Start der A/D-Wandlung auf den zweiten digitalen Pegel ("1") eingestellt werden, wobei die erste Stufe (515) der (p + 1)Stufen von Flip-Flops als Reaktion auf das erste Taktsignal (CLK1) ein Schiebesignal mit dem ersten digitalen Pegel ("0") hält und dieses Schiebesignal als Reaktion auf das erste Taktsignal (CLK1) durch die (p + 1) Stufen von Flip-Flops verschoben wird und das zweite Digitalsignal (601) aus p Bits besteht und von p Stufen von Flip-Flops in den (p + 1) Stufen ausgegeben wird.

11. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 10, bei welchem der Eingangswiderstand der ersten Eingangstransistoren als Reaktion auf eine Änderung des zweiten Digitalsignals (601) verdoppelt wird.

12. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 11, bei welchem:

die Datenumwandlungseinrichtung q erste Stufen von Flip-Flops (311 - 314), die ein zweites Schieberegister bilden, sowie eine Einrichtung (321 - 324, 331 - 334, 341 - 344) zum Erzeugen des ersten Digitalsignals aufweist;

wobei vor dem Starten der A/D-Wandlung die erste Stufe (311) der q ersten Stufen von Flip-Flops auf das Speichern eines anderen Schiebesignals ("1") eingestellt sowie die übrigen Stufen (312 - 314) auf Null gestellt werden, und das andere Schiebesignal als Reaktion auf das zweite Taktsignal (CLK2) durch die q ersten Stufen von Flip-Flops verschoben wird;

die Einrichtung zum Erzeugen des ersten Digitalsignals q zweite Stufen von Flip-Flops (331 - 334) aufweist, um als Reaktion auf das zweite Taktsignal (CLK2) das digitale Ausgangssignal (201) in eine der q zweiten Stufen einzugeben, welche einer Stufe der q ersten Stufen entspricht, die das andere Schiebesignal speichert und das erste Digitalsignal (501) durch logisches Addieren der Ausgänge der q ersten Stufen von Flip- Flops und der Ausgänge der q zweiten Stufen von Flip-Flops erzeugt wird.

13. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 12, bei welchem die Einrichtung zum Erzeugen des ersten Digitalsignals q erste UND-Schaltungen (321 - 324) und q zweite UND-Schaltungen (341 - 344) enthält;

wobei jede der q ersten UND-Schaltungen (321 - 324) einen jeweils an die nicht inversen Ausgänge der q ersten Stufen von Flip-Flops (311 - 314) angeschlossenen Eingang und einen gemeinsam zum Empfang des zweiten Taktsignals (CLK2) angeschlossenen anderen Eingang sowie jeweils an die Takteingänge der q zweiten Stufen von Flip-Flops (331 - 334) angeschlossene Ausgänge aufweist;

die q zweiten Stufen von Flip-Flops (331 - 334) Dateneingänge aufweisen, die gemeinsam zum Empfang des digitalen Ausgangssignals (201) angeschlossen sind;

jede der q zweiten UND-Schaltungen (341 - 344) einen jeweils an die inversen Ausgänge der q zweiten Stufen von Flip-Flops angeschlossenen Eingang und einen jeweils an die inversen Ausgänge der q ersten Stufen von Flip-Flops angeschlossenen anderen Eingang sowie Ausgänge zur Bereitstellung des ersten Digitalsignals (501) aufweist.

14. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 13, bei welchem die zusätzliche Biterzeugungseinrichtung eine Halteeinrichtung (315, 316) zum Halten des anderen Schiebesignals aufweist, wenn dieses andere Schiebesignal von der Endstufe (314) der q ersten Stufen von Flip-Flops (311 - 314) ausgegeben wird, sowie eine Halteeinrichtung (111) für das digitale Ausgangssignal mit einem an den Ausgang des Komparators (11) angeschlossenen Dateneingang, einem Rücksetzeingang zum Empfang des anderen Schiebesignals von der Halteeinrichtung (315, 316) und einem Ausgang zur Bereitstellung des digitalen Ausgangssignals (201).

15. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 14, welcher weiterhin eine andere Halteeinrichtung (112) aufweist mit einem Dateneingang zum Empfang des vom Komparator (11) ausgegebenen digitalen Ausgangssignals, einem Rücksetzanschluß der allein zum Empfang eines Rücksetzsignals verbunden und beim Empfang des anderen Schiebesignals getrennt wird und einem Ausgang zur Bereitstellung des digitalen Ausgangssignals für den Referenzspannungsgenerator (41) und den Taktsignalgenerator (61).

16. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 15, bei welchem der Taktsignalgenerator (61) aufweist:

eine erste ODER-Schaltung (612) mit einem ersten Eingang, der an den inversen Ausgang der Endstufe (514) der (p + 1) Stufen von Flip-Flops (515, 511 - 514) angeschlossen ist, und einem zweiten Eingang, der an den Ausgang der anderen Halteeinrichtung (112) angeschlossen ist;

ein ODER-Schaltungs-Ausgangs-Halte-Flip-Flop (611) zum Halten des Ausgangssignals der ersten ODER-Schaltung als Reaktion auf das äußere Taktsignal (CLK), wobei der Ausgang des ODER-Schaltungs-Ausgangs-Halte-Flip-Flops an einen dritten Eingang der ersten ODER-Schaltung angeschlossen ist;

eine zweite ODER-Schaltung (613) mit einem Eingang zum Empfang des äußeren Taktsignals. einem anderen Eingang zum Empfang des Ausgangssignals der ersten ODER-Schaltung und einem Ausgang zur Bereitstellung des ersten Taktsignals (CLK1); und

eine UND-Schaltung (614) mit einem Eingang, der an den Ausgang der ersten ODER- Schaltung angeschlossen ist, einem anderen Eingang, der zum Empfang des äußeren Taktsignals angeschlossen ist und einem Ausgang zur Bereitstellung des zweiten Taktsignals (CLK2).

17. A/D-Wandler mit sukzessivem Vergleich nach Anspruch 16, bei welchem der Taktsignalgenerator (61) weiterhin eine Verzögerungsschaltung (615) aufweist, um das äußere Taktsignal (CLK) zumindest um diejenige Zeit zu verzögern, die ausreicht, das Ausgangssignal des Komparators (11) zu stabilisieren, wobei das Ausgangssignal der Verzögerungsschaltung den Halteeinrichtungen (111, 112) zugeführt wird.