DE69027892T2

DE69027892T2 - D/A-Konverter mit Segmentanordnung

Info

Publication number: DE69027892T2
Application number: DE69027892T
Authority: DE
Inventors: Tetsuya Iida; Takayuki Satoh; Kazuhiro Tsuji
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-05-22
Filing date: 1990-05-22
Publication date: 1997-01-02
Anticipated expiration: 2010-05-23
Also published as: US5057838A; KR900019395A; JPH02306723A; EP0399456A3; KR930010694B1; JP2597712B2; EP0399456A2; DE69027892D1; EP0399456B1

Description

Die vorliegende Erfindung betrifft einen Digital-/Analog- Wandler (der nachfolgend D/A-Wandler genannt wird) und insbesondere eine Anordnung von Segmenten, die einen D/A- Wandler bilden&sub1; bezogen auf einen Halbleiterchip.
Hochgeschwindigkeits-D/A-Wandler zum Verarbeiten von Videosignalen werden allgemein in drei Typen klassifiziert: einen Typ, der ein Segmenten-Stromsystem verwendet; einen Typ, der ein gewichtetes Stromsystem verwendet; und einen Typ, der eine Kombination dieser Systeme verwendet.
Fig. 1 zeigt ein herkömmliches Segmenten-Stromsystem. In diesem System sind (2n-1) identische Segmente auf einem Halbleiterchip in Übereinstimmung mit einem Digitalsignal mit einem n-Bit-Binärcode angeordnet. Das bedeutet, daß Konstantstromquellen A1 bis A(2n-1), die die Segmente bilden, auf dem Halbleiterchip angeordnet sind. Ein Ende jeder der Konstantstromquellen A1 bis A(2n-1) ist auf das Erdpotential gelegt. Das andere Ende jeder der Konstantstromquellen A1 bis A(2n-1) ist uber einen entsprechenden Schalter SW an einen Strom-Ausgabeanschluß Iout oder angeschlossen. Bei dieser Anordnung werden die Schalter SW derart gesteuert, daß sich die Anzahl von Konstantstromquellen, die an den Strom- Ausgabeanschluß Iout oder angeschlossen sind, von einer Endseite zur anderen Endseite der Konstantstromquellen A1 bis A(2n-1) gemäß einem Anstieg des Wertes des Digitalsignals erhöht.
Bei diesem Segmenten-Stromsystem müssen zum Verbessern der Wandlergenauigkeit Stromwerte I der jeweiligen Konstantstromquellen aneinander angepaßt werden. Es ist jedoch schwierig, die Stromwerte I anzupassen, und zwar aufgrund von Verdrahtungswiderstandsunterschieden zwischen Erde und den jeweiligen Konstantstromquellen A1 bis A(2n-1) oder aufgrund von Schwankungen der Elementecharakteristiken der Konstantstromquellen A1 bis A(2n-1). Aus diesem Grund wird die D/A-Wandlergenauigkeit aufgrund von Stromwerteschwankungen verschlechtert.
"An 80-MHz 8-bit CMOS D/A Converter", J. Solid State Circuits, Bd. SC-21, Nr. 6, S. 983 - 988, Dez. 1986 offenbart eine Segmentenanordnung zum Unterdrücken einer Verschlechterung der Genauigkeit aufgrund von Schwankungen des Stromwertes der jeweiligen Konstantstromquellen A1 bis A(2n-1).
Fig. 2 zeigt schematisch den Inhalt der oben angegebenen Veröffentlichung. Wie es in Fig. 2 gezeigt ist, wird bei Konstantstromquellen A1 bis A7, die über Verdrahtungswiderstände R miteinander verbunden sind, wenn die Anzahl der an einen der Strom-Ausgabeanschlüsse angeschlossenen Konstantstromquellen zusammen mit einem Ansteigen des Wertes des Digitalsignals nacheinander erhöht werden soll, die in der Mitte der Anordnung von Konstantstromquellen A1 bis A7 angeordnete Konstantstromquelle A1 zuerst ausgewählt. Nachfolgend werden die Konstantstromquellen A2, A3, ..., die an den beiden Seiten der Konstantstromquelle in der Mitte angeordnet sind, abwechselnd und symmetrisch ausgewählt. Bei dieser Art von Auswahl können Schwankungen der Stromwerte aufgrund von Verdrahtungswiderständen R unterdrückt werden.
"An 8-bit CMOS Video DAC", ISSCC Dig. Tech. Papers, 5. 32 - 33, Feb. 1985 offenbart ein System, das auf einer Kombination herkömmlicher Segmenten-Stromsysteme und gewichteter Stromsysteme basiert.
Fig. 3 zeigt schematisch den Inhalt der oben angegebenen Veröffentlichung. In Fig. 3 ist eine Digitalsignaleingabe mit einem 8-Bit-Binärcode in obere und untere 4 Bits aufgeteilt. Der Stromwert jeder der 15 Konstantstromquellen A1 bis A15, die durch die oberen 4 Bits ausgewählt sind, wird mit dem 16- fachen jenes jeder der 15 Konstantstromquellen B1 bis B15 gewichtet, die durch die unteren 4 Bits ausgewählt sind, und das oben beschriebene Segmenten-Stromsystem wird jeweils auf die oberen und unteren Bits angewendet.
Im Vergleich mit den oben beschriebenen Segmenten- Stromsystemen läßt dieses kombinierte System eine beachtenswerte Vereinfachung eines Decodierers zum Decodieren eines Digitalsignals und zum Ausgeben eines Segmenten- Auswahlsignals zu und kann eine hohe Auflösung realisieren.
Bei diesem System müssen jedoch, wie bei den herkömmlichen Segmenten-Stromsystemen, zum Erhöhen der D/A- Wandlergenauigkeit Stromwerte 16I der jeweiligen Konstantstromquellen A1 bis A15 für die oberen Bits aneinander angepaßt werden, und auch Stromwerte I der jeweiligen Konstantstromquellen B1 bis B15 für die unteren Bits müssen aneinander angepaßt werden. Es ist jedoch schwierig, die jeweiligen Stromwerte 16I oder I anzupassen, und zwar aufgrund von Verdrahtungswiderstandsunterschieden zwischen Erde und den jeweiligen Konstantstromquellen oder aufgrund von Schwankungen der Elementecharakteristiken der jeweiligen Konstantstromquellen. Aus diesem Grund wird die D/A-Wandlergenauigkeit aufgrund von Stromwerteschwankungen verschlechtert.
Zusätzlich treten dann, wenn die Verhältnisse der Stromwerte der Konstantstromquellen A1 bis A15 für die oberen Bits und der Konstantstromquellen B1 bis B15 für die unteren Bits nicht aneinander angepaßt sind, Pegelunterschiede zwischen D/A-Wandlerausgaben an den Anderungsstellen der unteren Bits auf, wie es in Fig. 4 gezeigt ist. Daher kann selbst ein linearer Anstieg, was eine wichtige Eigenschaft eines D/A- Wandlers ist, nicht sichergestellt werden.
EP-A-0 043 897 und US-A-4,875,046 offenbaren Digital-/Analog- Wandler, wobei Segmente auf einem Halbleitersubstrat in zwei Dimensionen angeordnet sind. Insbesondere zeigt EP-A- 043 897 einen Wandler, wie er im Oberbegriff des Patentanspruchs 1 beschrieben ist.
Es ist die Aufgabe der vorliegenden Erfindung, einen hochgenauen Digital-/Analog-Wandler zu schaffen, der eine Verschlechterung der Genauigkeit aufgrund von Schwankungen des Stroms oder einer Ladung, die von der Position jedes Segments in einer Vielzahl von Digital-/Analog-Wandlern abhängt, verhindern kann. Der Digital-/Analog-Wandler der vorliegenden Erfindung soll Einstellungen einheitlicher Charakteristiken einer Vielzahl von Digital-/Analog-Wandler zulassen, die auf demselben Halbleiterchip ausgebildet sind.
Diese Aufgabe wird durch einen D/A-Wandler gelöst, wie er im Patentanspruch 1 beschrieben ist. Die Unteransprüche zeigen weitere vorteilhafte Ausführungsbeispiele der Erfindung.
Die spezielle Anordnung der Segmente, wie es im Patentanspruch 1 beschrieben ist, stellt einen linearen Anstieg sicher und hat als Ganzes eine ausgezeichnete Linearität, ungeachtet der Schwankungen bezüglich eines Verhältnisses von Strom- oder Ladungswerten unter einer Vielzahl von Segmentengruppen.
Gemäß dem Digital-/Analog-Wandler der vorliegenden Erfindung ist die Position des Schwerkraftzentrums der Segmentengruppen jedes D/A-Wandlers im wesentlichen an das Zentrum der Segmentenanordnung der jeweiligen Segmentengruppen angepaßt. Daher schwanken die Charakteristiken der jeweiligen D/A- Wandler nicht und können im wesentlichen aneinander angepaßt sein, ungeachtet dessen, ob ihre Positionen auf dem Halbleiterchip unterschiedlich voneinander sind.
Weiterhin kann gemäß dem Digital-/Analog-Wandler der vorliegenden Erfindung der Durchschnittsstrom oder die Durchschnittsladung von EIN-Segmenten aller Segmentengruppen im wesentlichen konstant gehalten werden, und zwar ungeachtet von Strom- oder Ladungswertschwankungen aufgrund der Unterschiede zwischen den Positionen der jeweiligen Segmente in jeder Segmentengruppe oder von Schwankungen bezüglich des Verhältnisses des Strom- oder Ladungswertes der Segmente zwischen den jeweiligen Segmentengruppen. Daher können die Einflüsse von Schwankungen zwischen den jeweiligen Segmentengruppen unterdrückt werden. Dies läßt einen fast konstanten D/A-Wandler-Ausgabepegel bei jeder Änderungsstelle zu einem oberen Bit zu, und zwar ungeachtet einer Richtung, in der sich der Wert eines oberen Bits ändert, und verbessert die lineare Anstiegseigenschaft und die Linearität als Ganzes, wodurch eine hohe Genauigkeit und Auflösung erreicht wird.
Diese Erfindung kann aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen besser verstanden werden, wobei:
Fig. 1 bis 3 Schaltungsdiagramme sind, die jeweils Anordnungen herkömmlicher D/A-Wandler zeigen;
Fig. 4 eine Kurve ist, die die Kennlinien des D/A- Wandlers in Fig. 3 zeigt;
Fig. 5 eine Ansicht ist, die eine Anordnung eines D/A-Wandlers gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 6A und 6B Schaltungsdiagramme sind, die jeweils detaillierte Anordnungen unterschiedlicher Segmente in Fig. 5 zeigen;
Fig. 7 eine Ansicht ist, die eine Schaltungsanordnung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 8 ein Schaltungsdiagramm ist, das eine detaillierte Anordnung von Segmenten in Fig. 7 zeigt;
Fig. 9 und 10 Ansichten sind, die jeweils Anordnungen gemäß dem dritten und dem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigen; und
Fig. 11 eine Ansicht ist, die eine Anordnung gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Nachfolgend wird ein Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen im Detail beschrieben.
In Fig. 5 sind beispielsweise zwei D/A-Wandler A und B auf einem Halbleiterchip zusammen mit Decodierern 12 und 13 angeordnet. Die D/A-Wandler A und B haben jeweils Segmentengruppen, von denen Segmente A1 bis A7 und B1 bis B7 zum Ausgeben von Strömen ausgewählt werden. Die Decodierer 12 und 13 decodieren jeweils digitale Eingangssignale mit jeweils n Bits (n ≥ 2), z.B. 3-Bit-Binärcodes, und geben Signale S1 bis S7 und S1' bis S7' aus. Die Segmente A1 bis A7 und B1 bis B7, die den ersten und den zweiten D/A-Wandler A und B bilden, werden durch diese Signale S1 bis S7 und S1' bis S7' ausgewählt.
Die Segmente A1 bis A7 und B1 bis B7 des ersten und des zweiten D/A-Wandlers A und B sind auf dem Halbleiterchip 11 gemischt und zweidimensional angeordnet. Die Positionen der Schwerkraftzentren des ersten und des zweiten D/A-Wandlers A und B sind im wesentlichen an das Zentrum der zweidimensional angeordneten Segmente angepaßt. Wenn die Segmente durch Stromquellen gebildet sind, zeigt das Schwerkraftzentrum das Zentrum der Strombeträge der Segmentengruppen an. Wenn die Segmentengruppen durch Segmente vom Kapazitätstyp gebildet sind, zeigt das Schwerkraftzentrum das Zentrum der Kapazität an.
Genauer gesagt enthält der erste D/A-Wandler A Segmentengruppen A1 bis A7 (die nachfolgend SGAs genannt werden), von denen Stromausgaben jeweils durch die decodierten Signale S1 bis S7 ausgewählt werden. Der zweite D/A-Wandler B enthält Segmentengruppen B1 bis B7 (die nachfolgend SGBs genannt werden), von denen Stromausgaben jeweils durch die decodierten Signale S1' bis S7' ausgewählt werden. Die Segmentengruppen SGAs und SGBs enthalten jeweils vier der jeweiligen Segmente A1 bis A7 und B1 bis B7. Die Segmente A1 bis A7 und B1 bis B7 sind jeweils gemischt und in jeweiligen Reihen angeordnet. Genauer gesagt sind die Segmente A1 und B1 in einer Reihe angeordnet. Gleichermaßen sind die Segmente B2 und A2, die Segmente A3 und B3, ... jeweils in Reihen angeordnet. Mit der Reihe, in der die Segmente A1 und B1 gemischt sind, in der Mitte der Anordnung angeordnet, ist die Reihe, in der die Segmente B2 und A2 gemischt sind, die Reihe, in der die Segmente A3 und B3 gemischt sind, ... abwechselnd auf beiden Seiten der mittleren Reihe in Spaltenrichtung angeordnet, wie es beispielsweise in Fig. 5 gezeigt ist.
Die Fig. 6A und 6B zeigen jeweils Anordnungen der Segmente A1 bis A7. Da die Anordnung der Segmente B1 bis B7 dieselbe wie jene der Segmente A1 bis A7 ist, sind nur die Bezugszeichen B1' bis B7' und B1" bis B7" zu den Fig. 6A und 6B hinzugefügt, und eine Beschreibung davon wird weggelassen.
In der in Fig. 6A gezeigten Anordnung sind die Segmente A1 bis A7 jeweils durch vier jeweiliger Konstantstromquellen A1' bis A7' gebildet, und durch Schalter SW, die jeweils durch entsprechende decodierte Signale S1 bis S7 oder S1' bis S7' gesteuert werden, um die Konstantstromquellen A1' bis A7' jeweils mit einem Stromausgabeanschluß Iout oder zu verbinden.
Fig. 6b zeigt Segmente vom Kapazitätstyp, die jeweils durch vier jeweilige Kapazitäten A1" bis A7" gebildet sind, und durch Schalter SW, die durch entsprechende decodierte Signale S1 bis S7 oder S1' bis S7' gesteuert werden, um die Kapazitäten A1" bis A7" selektiv mit einem Spannungsausgabeanschluß Vout zu verbinden. Diese Segmente vom Kapazitätstyp werden für einen D/A-Wandler vom Ladungsneuverteilungstyp verwendet.
In der nachfolgenden Beschreibung ist angenommen, daß die Segmente A1 bis A7 (oder B1 bis B7) jeweils durch die Konstantstromquellen A1' bis A7' gebildet sind, die in Fig. 6A gezeigt sind.
Gemäß dem D/A-Wandler mit den zweidimensional angeordneten Segmenten sind die Positionen der Schwerkraftzentren der Segmentengruppen SGAs und SGBs des ersten und des zweiten D/A-Wandlers A und B im wesentlichen an das Zentrum der zweidimensional angeordneten Segmente angepaßt. Daher werden die Stromwerte der jeweiligen Segmente des ersten und des zweiten D/A-Wandlers A und B keiner Schwankung aufgrund der Unterschiede zwischen den Positionen der Segmente unterzogen und können im wesentlichen aneinander angepaßt sein. Genauer gesagt werden Stromwerteschwankungen durch Schwankungen von Elementeeigenschaften in Abhängigkeit von den Positionen der Elemente, durch Verdrahtungswiderstandsunterschiede zwischen den jeweiligen Segmenten und Erde und ähnliches verursacht. Bei der oben beschriebenen Anordnung können die Stromwerte jedoch im wesentlichen aneinander angepaßt sein.
Zusätzlich können dann, wenn die Segmente, von denen Stromausgaben extrahiert werden, anzahlmäßig eines nach dem anderen in Übereinstimmung mit einem Anstieg des Wertes des digitalen Eingangssignals im ersten und im zweiten D/A- Wandler A und B selektiv zu erhöhen sind, die Positionen der Schwerkraftzentren der aufeinanderfolgend ausgewählten Segmentengruppen im wesentlichen an das Zentrum der gesamten Segmentenanordnung auf die folgende Weise angepaßt werden. Die Segmente der mittleren Reihe der Segmentenanordnung werden zuerst ausgewählt. Nachfolgend werden die Segmente von Reihen, die an beiden Seiten der mittleren Reihe in Spaltenrichtung angeordnet sind, abwechselnd symmetrisch ausgewählt. In jedem D/A-Wandler (A, B) ist der mittlere Ausgangsstrom der ausgewählten Segmente konstant, und zwar ungeachtet des Wertes der digitalen Signaleingabe zum D/A- Wandler. Daher arbeitet der in Fig. 5 gezeigte D/A-Wandler mit hoher Genauigkeit.
Fig. 7 zeigt einen D/A-Wandler gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel ist ein n-Bit-Digitalsignal in eine Vielzahl von Gruppen aufgeteilt, und zwar gemäß der Gewichtung der Bits. Die aufgeteilten Digitalsignale werden jeweils decodiert. Zwei Segmentengruppen, von denen Segmente zum Ausgeben von Strömen durch die decodierten Signale ausgewählt werden, sind auf einem Halbleiterchip angeordnet. Stromausgaben von diesen Segmentengruppen werden gemäß den aufgeteilten Digitalsignalen gewichtet. Die jeweiligen Segmente der zwei Segmentengruppen sind gemischt und zweidimensional angeordnet und die Positionen der Schwerkraftzentren der jeweiligen Segmentengruppen sind im wesentlichen an das Zentrum der zweidimensional angeordneten Segmente angepaßt.
Genauer gesagt sind Decodierer 22 und 23 auf einem Halbleiterchip 21 angeordnet. Der Decodierer 22 decodiert die oberen vier Bits eines Digitalsignals, das beispielsweise aus einem 8-Bit-Binärcode besteht, und gibt Signale S1 bis S15 aus. Der Decodierer 23 decodiert die unteren vier Bits des Digitalsignals, das aus einem 8-Bit-Binärcode besteht, und gibt Signale S1' bis S15' aus.
Zusätzlich ist ein D/A-Wandlerabschnitt 24 auf dem Halbleiterchip 21 angeordnet. Ein Teil des D/A- Wandlerabschnitts 24, der den oberen 4 Bits entspricht, enthält Segmentengruppen A1 bis A15, von denen Stromausgaben durch die decodierten Signale S1 bis S15 ausgewählt werden, und ein Teil des D/A-Wandlerabschnitts 24, der den unteren 4 Bits entspricht, enthält Segmentengruppen B1 bis B15, von denen Stromausgaben durch die decodierten Signale S1' bis S15' ausgewählt werden. Zum Zulassen, daß jede der Segmentengruppen A1 bis A15 einen Stromwert hat, der das 16- (= 2&sup4;)-fache jenes jedes der Segmente B1 bis B15 ist, die die Segmentengruppen B1 bis B15 bilden, sind die Segmentengruppen A1 bis A15 jeweils durch parallelgeschaltete Gruppen gebildet, die jeweils aus 16 Segmenten bestehen.
Die Segmente B1 bis B15 sind in einer Spalte angeordnet. Mit der Spalte der Segmente B1 bis B15 in der Mitte der Segmentenanordnung angeordnet, sind die Segmente A1 bis A15 an beiden Seiten der mittleren Spalte in Reihenrichtung in Gruppen von 8 Segmenten angeordnet. In der Spalte der Segmente E1 bis B15 wechseln sich die Segmente B9, B14, B5, B6, ... an beiden Seiten des Segments B1 ab, das in der Mitte der Spalte in Spaltenrichtung angeordnet ist, wie es beispielsweise in Fig. 7 gezeigt ist. Die Segmente A1 bis A15 sind derart angeordnet, daß sich die jeweiligen Reihen der Segmente A9, A14, A5, A6, ... sich an beiden Seiten der Reihe des Segments A1 abwechseln, die das Segment B1 enthält und in der Mitte der Anordnung in Spaltenrichtung angeordnet ist, wie es beispielsweise in Fig. 7 gezeigt ist.
Fig. 8 zeigt eine Anordnung der jeweiligen Segmente A1 bis A15 und B1 bis B15. Die Segmentengruppen A1 bis A15, von denen Stromausgaben durch die decodierten Signale S1 bis S15 ausgewählt werden, sind jeweils durch 16 jeweilige Konstantstromquellen A1' bis A15' gebildet, die jeweils einen Stromwert I haben. Die Segmente B1 bis B15 sind jeweils durch Konstantstromquellen B1' bis B15' gebildet, die jeweils den Stromwert I haben.
Gemäß dem D/A-Wandler mit den zweidimensional angeordneten Segmenten sind die Positionen der Schwerkraftzentren der Segmentengruppen A1 bis A15 und der Segmentengruppen B1 bis B15 im wesentlichen an das Zentrum der zweidimensional angeordneten Segmente angepaßt. Daher können Stromwertschwankungen aufgrund der Unterschiede zwischen den Positionen der jeweiligen Segmente unterdrückt werden. Zusätzlich können dann, wenn die Segmente, von denen Stromausgaben extrahiert werden, anzahlmäßig eins nach dem anderen gemäß einem Anstieg des Wertes des Digitalsignals selektiv größer werden sollen, die Positionen der Schwerkraftzentren der aufeinanderfolgend ausgewählten Segmentengruppen im wesentlichen an das Zentrum der zweidimensional angeordneten Segmente auf die folgende Weise im wesentlichen angepaßt werden. Die Segmente der mittleren Reihe der Segmentenanordnung werden zuerst ausgewählt. Nachfolgend werden die Segmente der Reihen an beiden Seiten der mittleren Reihe in Spaltenrichtung abwechselnd und symmetrisch ausgewählt.
Genauer gesagt wird angenommen, daß dann, wenn die Segmente mit einem Anstieg des Wertes der oberen 4 Bits, d.h. (0000) (0001) (0010) (O011) (0100) ..., aufeinanderfolgend ausgewählt werden, um die decodierten Signale Sl bis SiS aufeinanderfolgend einzuschalten, der durchschnittliche Strom der eingeschalteten Segmentengruppen gleich dem Strom des Segments A1 ist, das am Schwerkraftzentrum der entsprechenden Segmentengruppen angeordnet ist. Gleichermaßen wird angenommen, daß dann, wenn die Segmente mit einem Anstieg des Wertes der unteren 4 Bits, d.h. (0000) (0001) (0010) (0011) (0100) ..., aufeinanderfolgend ausgewählt werden, um die decodierten Signale S1' bis S15' aufeinanderfolgend einzuschalten, der durchschnittliche Strom der eingeschalteten Segmentengruppen gleich dem Strom des Segments E1 ist, das am Schwerkraftzentrum der entsprechenden Segmentengruppen angeordnet ist.
Selbst dann, wenn daher Schwankungen bezüglich des Stromwertes aufgrund der Unterschiede zwischen den Positionen der jeweiligen Segmente auf dem Halbleiterchip 21 verursacht werden, und Schwänkungen bezüglich des Verhältnisses der Stromwerte der jeweiligen Segmente entsprechend den oberen und den unteren Bits verursacht werden, wird der Durchschnittsstrom der segmentengruppen, die in Übereinstimmung mit den oberen Bits eingeschaltet werden, immer auf einem im wesentlichen konstanten Wert gehalten, und der Durchschnittsstrom der Segmentengruppen, die in Übereinstimmung mit den unteren Bits eingeschaltet werden, wird immer auf einem im wesentlichen konstanten Wert gehalten. Da die Einflüsse der Stromwerteschwankungen unterdrückt werden können, können die Pegelunterschiede zwischen D/A-Wandlerausgaben an den Änderungsstellen der oberen Bits, wie es in Fig. 4 gezeigt ist, bemerkenswert unterdrückt werden. Dies stellt einen linearen Anstieg sicher, und somit kann ein hochpräziser hochauflösender D/A- Wandler mit ausgezeichneter Linearität als Ganzes erhalten werden.
Fig. 9 zeigt das dritte Ausführungsbeispiel der vorliegenden Erfindung, das durch Abändern des in Fig. 7 gezeigten D/A- Wandlers erhalten wird. Dieselben Bezugszeichen in Fig. 9 und Fig. 7 bezeichnen dieselben Teile und nachfolgend werden nur unterschiedliche Teile beschrieben.
In einem D/A-Wandler dieses Ausführungsbeispiels sind Segmente B1 bis B15 schräg auf einer geraden Linie angeordnet, und Segmente A1 bis A15 sind an beiden Seiten der Spalte der Segmente B1 bis B15 als Mitte der Segmentenanordnung in Reihenrichtung angeordnet. In der Spalte der Segmente B1 bis B15 sind die Segmente E2, E3, B4, B5, ... abwechselnd und symmetrisch an beiden Seiten des Segments B1 angeordnet, das in der Mitte der Spalte angeordnet ist, wie es beispielsweise in Fig. 9 gezeigt ist. Die Segmente A1 bis A15 sind derart angeordnet, daß die Reihen von A2, A3, A4, A5, ... sich an den beiden Seiten der Reihe der Segmente A1 abwechseln, die das Segment B1 enthält und in der Mitte der Segmentenanordnung in Spaltenrichtung angeordnet ist, wie es beispielsweise in Fig. 9 gezeigt ist.
Obwohl die Segmentenanordnung und Auswahlordnung der Segmente im D/A-Wandler dieses Ausführungsbeispiels unterschiedlich von jenen im in Fig. 7 gezeigten D/A-Wandler sind, können dieselben Effekte wie jene im in Fig. 7 gezeigten D/A-Wandler erhalten werden.
Fig. 10 zeigt das vierte Ausführungsbeispiel der vorliegenden Erfindung, das durch Abändern des in Fig. 7 gezeigten D/A- Wandlers erhalten wird.
Bei diesem Ausführungsbeispiel sind Segmente B1 bis B15 für untere Bits in zwei Spalten angeordnet, und Segmente A1 bis A15 für obere Bits sind in linke 8 Gruppen und rechte 7 Gruppen aufgeteilt und sind an beiden Seiten der zwei Spalten der Segmente B1 bis B15 angeordnet, die in der Mitte der Segmentenanordnung in Reihenrichtung angeordnet sind.
Die Segmente B1 bis B15 für untere Bits sind in zwei Spalten derart angeordnet, daß die Segmente B4, B2, B7, B5, ... sich an beiden Seiten der Reihe der Segmente B1 und B3 abwechseln, die in der Mitte der Segmentenanordnung in Spaltenrichtung angeordnet sind, wie es beispielsweise in Fig. 10 gezeigt ist. Die 16 Segmente A1 sind in Reihenrichtung der 8 Segmente B1, B4, B7, B9, B12, B14 und B15 der Segmente der zwei Spalten angeordnet, um zum Segment E1 benachbart zu sein, wie es beispielsweise in Fig. 10 gezeigt ist. 16 einzelne der Segmente A4, A7, ... wechseln sich an beiden Seiten der Reihe der Segmente A1 als der Mitte der Anordnung in Spaltenrichtung ab.
Die 16 Segmente A3 sind in Reihenrichtung der 7 Segmente B3, B2, BS, B8, B10, B11 und B13 der Segmente der zwei Spalten angeordnet, um benachbart zum Segment B3 zu sein, wie es beispielsweise in Fig. 10 gezeigt ist. 16 einzelne der Segmente A2, A5, ... wechseln sich an beiden Seiten der Reihe der Segmente A3 als Mitte der Anordnung in Spaltenrichtung ab, wie es beispielsweise in Fig. 10 gezeigt ist.
Obwohl die Segmentenanordnung und Auswahlreihenfolge der Segmente im D/A-Wandler dieses Ausführungsbeispiels unterschiedlich von jenen im in Fig. 7 gezeigten D/A-Wandler sind, können dieselben Effekte wie jene im in Fig. 7 gezeigten D/A-Wandler erhalten werden.
Beim zweiten bis vierten Ausführungsbeispiel wird ein Digitalsignal, das aus einem 8-Eit-Binärcode besteht, in obere 4 Bits und untere 4 Bits aufgeteilt. Jedoch kann die vorliegende Erfindung auf einen Fall angewendet werden, bei dem ein Digitalsignal, das aus einem n-Bit-(n ≥ 2)-Binärcode besteht, in obere a Bits und untere b Bits aufgeteilt ist, wobei (n - a) gilt, und zwar auf dieselbe Weise wie beim zweiten bis vierten Ausführungsbeispiel.
Zusätzlich zu dem Fall, bei dem ein Digitalsignal in zwei Gruppen aufgeteilt ist, d.h. obere und untere Bits, kann die vorliegende Erfindung auf einen Fall angewendet werden, bei dem ein Digitalsignal in drei Gruppen aufgeteilt ist, d.h. obere, mittlere und untere Bits, oder in vier Gruppen, und zwar auf dieselbe Weise wie beim zweiten bis vierten Ausführungsbeispiel.
Fig. 11 zeigt das fünfte Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel ist ein Digitalsignal, das beispielsweise aus einem 6-Eit-Binärcode besteht, in drei Gruppen aufgeteilt, d.h. obere 2 Bits, mittlere 2 Bits und untere 2 Bits. Drei Segmentengruppen für obere, mittlere und untere Bits sind auf einem Halbleiterchip ausgebildet. Segmente zum Ausgeben von Strömen werden aus diesen drei Segmentengruppen durch Signale ausgewählt, die durch Decodieren der aufgeteilten Digitalsignale erhalten werden, und gleichzeitig werden die Stromausgaben gemäß den jeweiligen Gruppen gewichtet. Die jeweiligen Segmente der drei Segmentengruppen sind gemischt und derart angeordnet, daß sie als Ganzes eine zweidimensionale Segmentenanordnung bilden. Die Position des Schwerkraftzentrums jeder Segmentengruppe ist im wesentlichen an das Zentrum der gesamten Segmentenanordnung angepaßt.
Genauer gesagt sind Decodierer 32, 33 und 34 für obere, mittlere und untere Bits auf einem Halbleiterchip 31 angeordnet. Ein Digitalsignal, das aus einem 6-Eit-Binärcode besteht, wird durch diese Decodierer 32, 33 und 34 in Einheiten von 2 Bits decodiert.
Ein D/A-Wandlerabschnitt 35 ist auf dem Halbleiterchip 31 ausgebildet. Im D/A-Wandlerabschnitt 35 enthalten Segmentengruppen C1 bis C3 für untere 2 Bits Segmente C1 bis C3, die jeweils aus einem Segment bestehen, von denen Stromausgaben durch Signale S1" bis S3" ausgewählt werden, die vom Decodierer 34 ausgegeben werden. Stromausgaben von Segmentengruppen B1 bis B3 fur mittlere zwei Bits werden durch Signale S1' bis S3' ausgewählt, die vom Decodierer 33 ausgegeben werden. Die Segmentengruppen B1 bis B3 sind jeweils durch 4 jeweilige parallel angeschlossene Segmente B1 bis B3 gebildet, so daß jede Segmentengruppe einen Stromwert hat, der das 4-(= 2²)-fache jenes jedes der Segmente C1 bis C3 ist. Stromausgaben von Segmentengruppen A1 bis A3 für obere Bits werden durch Signale S1 bis S3 ausgewählt, die vom Decodierer 32 ausgegeben werden. Die Segmentengruppen A1 bis A3 sind jeweils durch 16 jeweilige parallel angeschlossene Segmente A1 bis A3 gebildet, so daß jede Segmentengruppe einen Stromwert hat, der das 16-(= 2&sup4;)-fache jenes jedes der Segmente C1 bis C3 ist.
Die Segmente C1 bis C3 sind in einer Spalte angeordnet. Die Segmente B1 bis B3 sind in Gruppen von zwei Segmenten an beiden Seiten der Spalte der Segmente C1 bis C3 als Mitte der Anordnung in Reihenrichtung angeordnet. Die Segmente A1 bis A3 sind in Gruppen von 8 Segmenten an beiden Seiten der Segmente B1 bis B3 angeordnet. In der Spalte der Segmente C1 bis C3 sind die Segmente C1 und C3 an beiden Seiten des Segments C1 als der Mitte der Spalte in Spaltenrichtung angeordnet. Die Segmente B1 bis E3 sind derart angeordnet, daß die Reihen der Segmente B2 und E3 an beiden Seiten der Reihe der Segmente B1 als der Mitte der Anordnung in Spaltenrichtung angeordnet sind. Gleichermaßen sind die Segmente A1 bis A3 derart angeordnet, daß die Reihen der Segmente A2 und A3 an beiden Seiten der Reihe der Segmente A1 als Mitte der Anordnung in Spaltenrichtung angeordnet sind.
Bei dieser Anordnung können dieselben Effekte wie jene des zweiten bis vierten Ausführungsbeispiels erhalten werden.
Wie es oben beschrieben worden ist, kann gemäß der vorliegenden Erfindung ein hochgenauer Digital-/Analog- Wandler realisiert werden. Dieser Digital-/Analog-Wandler kann eine Verschlechterung der Genauigkeit aufgrund von Strom- oder Ladungsschwankungen in Abhängigkeit von der Position jedes Segments in einer Vielzahl von Digital-/Analog-Wandlern, die jeweils ein Segmenten- Stromsystem verwenden, unterdrücken, und läßt ein Einstellen einheitlicher Eigenschaften der Vielzahl von Digital-/Analog- Wandler zu.
Zusätzlich kann gemäß der vorliegenden Erfindung ein hochgenauer hochauflösender Digital -/Analog-Wandler realisiert werden. Dieser Digital-/Analog-Wandler kann eine Verschlechterung der Genauigkeit aufgrund von Strom- oder Ladungsschwankungen in Abhängigkeit von der Position jedes Segments in einer Segmentengruppe unterdrücken, kann einen linearen Anstieg ungeachtet von Schwankungen bezüglich der Verhältnisse von Strom- oder Ladungswerten der Segmente zwischen einer Vielzahl von segmentengruppen sicherstellen, und hat als Ganzes eine ausgezeichnete Linearität.
Bezugszeichen in den Ansprüchen dienen zum besseren Verstehen und sollen den Schutzbereich nicht beschränken.

Claims

1. Digital-/Analog-Wandler zum Umwandeln eines Digitalsignals in ein Analogsignal, wobei der Wandler folgendes aufweist:

ein Halbleitersubstrat (11),

Decodierer (12, 13), die auf dem Halbleitersubstrat angeordnet sind, zum Decodieren eines Digitalsignals; und

Digital-/Analog-Wandlerabschnitte (A, B), die eine Vielzahl von Segmentengruppen (A1-A7, B1-B7) enthalten, die durch Segmente gebildet sind, die auf dem Halbleitersubstrat zweidimensional angeordnet sind, dadurch gekennzeichnet, daß

die Segmente gemischt sind und aufeinanderfolgend ausgewählt werden, um Analogsignale in einer ansteigenden Reihenfolge gemäß dem Anstieg des Wertes der entsprechenden Digitalsignale auszugeben, wobei die Positionen der Segmente, die das Analogsignal ausgeben, das dem Digitalsignal mit dem niedrigsten Wert entspricht, im wesentlichen an das Zentrum der zweidimensional angeordneten Segmente angepaßt sind.

2. Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Segmente folgendes aufweisen:

Konstantstromqueilen (A1'-A7', B1'-B7') zum Ausgeben vorbestimmter Ströme; und

Ausgabeschaltungen (SW) zum Ausgeben von Strömen, die von den Konstantstromquellen ausgegeben werden, in Übereinstimmung mit Signalen, die von den Decodierern (12, 13) ausgegeben werden.

3. Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Segmente folgendes aufweisen:

Kondensatoren (A1"-A7", B"-B7") zum Akkumulieren von Ladungen; und

Ausgabeschaltungen (SW) zum Ausgeben von Ladungen, die durch die Kondensatoren akkumuliert sind, gemäß Signalen, die von den Decodierern (12, 13) ausgegeben werden.

4. Wandler nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß

der Decodierer (22, 23) ein n-Bit-Digitalsignal durch Aufteilen des Digitalsignals in eine Vielzahl von (m) Gruppen gemäß einer Gewichtung jedes Bits decodiert; und

die Segmentengruppen m Segmentengruppen (A1-A15, B1-B15) aufweisen.

5. Wandler nach Anspruch 4, dadurch gekennzeichnet, daß die Segmentengruppen (A1-A15, B1-E15) durch erste und zweite Segmentengruppen gebildet sind, wobei die Segmente der ersten Segmentengruppe (B1-B15) gemischt und in Reihenrichtung derart angeordnet sind, daß die Position der Segmente, die das Analogsignal entsprechend dem Digitalsignal mit dem niedrigsten Wert der ersten Segmentengruppe ausgeben, in der Mitte der Segmente der ersten Segmentengruppe in Reihenrichtung angeordnet ist, und die Segmente der zweiten Segmentengruppe (A1-A15) an beiden Seiten der ersten Segmentengruppe in Spaltenrichtung derart angeordnet sind, daß die Position der Segmente, die das Analogsignal entsprechend dem Digitalsignal mit dem niedrigsten Wert der zweiten Segmentengruppe ausgeben, mit der Position der Segmente übereinstimmt, die das Analogsignal entsprechend dem Digitalsignal mit dem niedrigsten Wert der ersten Segmentengruppe ausgeben.

6. Wandler nach Anspruch 4, dadurch gekennzeichnet, daß die Segmentengruppen (A1-A15, B1-B15) durch erste und zweite Segmentengruppen gebildet sind, wobei die Segmente der ersten Segmentengruppe (B1-B15) derart schräg angeordnet sind, daß die Position der Segmente, die das Analogsignal entsprechend dem Digitalsignal mit dem niedrigsten Wert der ersten Segmentengruppe ausgeben, in der Mitte der Segmente der ersten Segmentengruppe in Spaltenrichtung angeordnet ist, und die Segmente der zweiten Segmentengruppe (A1-A15) an beiden Seiten der ersten Segmentengruppe in Spaltenrichtung derart angeordnet sind, daß die Position der Segmente, die das Analogsignal entsprechend dem Digitalsignal mit dem niedrigsten Wert der zweiten Segmentengruppe ausgeben, mit der Position der Segmente übereinstimmt, die das Analogsignal entsprechend dem Digitalsignal mit dem niedrigsten Wert der ersten Segmentengruppe ausgeben.

7. Wandler nach Anspruch 4, dadurch gekennzeichnet, daß die Segmentengruppen (A1-A15, B1-B15) durch erste und zweite Segmentengruppen gebildet sind, wobei die Segmente der ersten Segmentengruppe (B1-B15) in einer Vielzahl von Reihen derart angeordnet sind, daß die Position der Segmente, die das Analogsignal entsprechend dem Digitalsignal mit dem niedrigen Wert der ersten Segmentengruppe ausgeben, in der Mitte der Segmente der ersten Segmentengruppe in Reihenrichtung angeordnet ist, und die Segmente der zweiten Segmentengruppe (A1-A15) an beiden Seiten der ersten Segmentengruppe in Spaltenrichtung derart angeordnet sind, daß die Position der Segmente, die das Analogsignal entsprechend dem Digitalsignal mit dem niedrigsten Wert der zweiten Segmentengruppe ausgeben, mit der Position der Segmente übereinstimmt, die das Analogsignal entsprechend dem Digitalsignal mit dem niedrigsten Wert der ersten Segmentengruppe ausgeben.