DE3586770T2

DE3586770T2 - Phasenregelschleife zur mfm-datenaufzeichnung.

Info

Publication number: DE3586770T2
Application number: DE8585402139T
Authority: DE
Inventors: Robert Anthony Shaw
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1984-11-13
Filing date: 1985-11-06
Publication date: 1993-06-03
Anticipated expiration: 2005-11-07
Also published as: AU574982B2; JPH0612591B2; CA1255362A; KR940000975B1; DE3586770D1; KR860004401A; EP0182701A3; US4633488A; EP0182701A2; EP0182701B1; JPS61120381A; AU4976785A

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft Phasenregelkreis(PLL)- Schaltungen, und insbesondere Phasenregelkreise, die beim Dekodieren von magnetisch aufgezeichneten Daten verwendet werden.

Hintergrund der Erfindung

Das magnetische Aufzeichnen von digitalen Daten wird typischerweise durch das Aufzeichnen einer Serie von Übergängen, nämlich Änderungen in der Magnetisierungsrichtung, durchgeführt, wobei deren Abstand die Daten definiert. Es gibt verschiedene Codes, die verwendet wurden, um das Timing der Übergänge mit digitalen Daten zu korrelieren.
Diese Codes stellen oft das Aufzeichnen von Timing-Informationen bereit, so daß selbst bei vorhandenen Geschwindigkeitsänderungen des Aufzeichnungsmediums das Timing der Wiedergabesignale mit dem Timing der Signale korreliert werden kann, die zur Durchführung der Aufzeichnung verwendet werden. Bei Systemen, die zum parallelen Aufzeichnen von zwei oder mehr Spuren in der Lage sind, können die Timing-Informationen in einer Taktspur bereitgestellt werden, die parallel zu der Spur, die die Daten enthält, aufgezeichnet wird. Bei der Wiedergabe zeigt das Signal von der Taktspur an, zu welchen Zeitpunkten das Signal von der Datenspur als Daten zu betrachten ist.
Bei hohen Aufzeichnungsdichten kann es schwierig sein, die notwendige Timing-Ausrichtung zwischen dem Takt und den Datenspuren zu erreichen. Aus diesen und anderen Gründen sind Codes entwickelt worden, die die Daten und Taktinformationen auf einer einzigen Spur mischen.
Ein solcher Code, eine Form von Frequenzmodulation (FM), kombiniert Daten und Takt wie folgt: eine Bitzelle entspricht der Zeit, die dem Codieren eines einzelnen Datenbits zugewiesen wird; die erste Hälfte jeder Bitzelle ist ein Datenfenster, die zweite Hälfte ist ein Taktfenster; wenn die Daten, die einer Bitzelle zugeordnet sind, gleich 1 sind, gibt es einen Übergang in der Mitte des Datenfensters, ansonsten gibt es keinen Übergang in dem Datenfenster; es gibt immer einen Übergang im Taktfenster. Bei diesem FM-Code ist garantiert, daß ein Übergang an der gleichen Stelle in jeder Bitzelle (in der Mitte des Taktfensters) auftritt; diese Tatsache macht das Gewinnen von Timing-Informationen aus dem kombinierten Takt- und Datensignal relativ einfach.
Eine modifizierte Version dieses FM-Code (MFM) ist entwickelt worden, bei der einige der Takt-Übergänge nicht geschrieben werden. Die minimale Distanz zwischen aufgezeichneten Übergängen ist einer der primären Faktoren, die bestimmen, wieviele Daten auf einem bestimmten Band oder einer bestimmten Platte aufgezeichnet werden können. Somit ermöglicht die MFM eine Aufzeichnung mit höheren Datendichten als die FM. Diese höhere Aufzeichnungsdichte wird aber dadurch erkauft, daß es schwieriger wird, die Taktinformationen aus dem MFM-Signal zu gewinnen. Das liegt daran, daß es bei der MFM keinen Zeitpunkt innerhalb einer Bitzelle gibt, bei dem das Auftreten eines Übergangs garantiert werden kann. Tatsächlich kann es Bitzellen mit überhaupt keinem Übergang geben.
Um ein MFM-Signal zu dekodieren, ist es notwendig, daß Taktsignal zu rekonstruieren, um nicht nur die Breite der Bitzellen zu erhalten sondern auch um Phaseninformationen zu erhalten, die notwendig dafür sind, um denjenigen Abschnitt der Bitzelle zu identifizieren, in dem Datenübergänge auftreten können, nämlich das Datenfenster. Diese Rekonstruktion muß aus einer Mischung aus Takt- und Datenübergängen heraus durchgeführt werden, die in einer unvorhersehbaren Mischung auftreten, welche von den Daten abhängt, die kodiert wurden.
Phasenregelkreise (PLL) sind für die Aufgabe der Rekonstruktion von Taktsignalen aus MFM-Signalen eingesetzt worden, aber es sind Schwierigkeiten aufgetreten. Die Daten werden typischerweise in Blöcken aufgezeichnet, zwischen denen es eine Lücke ohne Übergänge gibt. Es ist notwendig am Anfang jedes Blockes zu synchronisieren. Ein Problem, daß bei einigen PLL-Schaltungen aufgetreten ist, besteht darin, daß während dieser Synchronisationperiode, die PLLs auf Harmonische- oder Überlagerungsfrequenzen einrasten, und nicht auf die Bitrate. Ein anderes Problem besteht darin, daß einige PLLs langsam einrasten, so daß, wenn die Frequenz des PLL's am Anfang der Synchronisationsperiode zu unterschiedlich gegenüber der Bitrate ist, der PLL nicht bis zum Ende der Synchronisationsperiode eingerastet sein kann.
Ein PLL enthält einen spannungsgesteuerten Oszillator (VCC), dessen Frequenzsteuerung durch ein Schleifenfehlersignal angetrieben wird. Ein VCO hat einen begrenzten Frequenzbereich, über den er angesteuert werden kann. Ein größerer Bereich kann einem PLL helfen, schneller einzurasten, und (für Regelkreise, die dem Einrasten auf einer harmonischen Frequenz oder einer Überlagerungsfrequenz ausgesetzt sind) kann es weniger wahrscheinlich machen, daß der Regelkreis auf eine harmonische Frequenz oder eine Überlagerungsfrequenz einrastet.
Wenn der PLL auf eine Frequenz einrastet, die näher einem der Enden des Frequenzbereichs des VCC's ist, dann ist der Wert, auf den der VCO in dieser Richtung gesteuert werden kann, begrenzt. Somit ist es wünschenswert, daß die Mitte des VCO-Bereichs der Frequenz entspricht, bei der der PLL eingerastet ist. Zwei Faktoren tragen zu der Schwierigkeit beim Erreichen dieses Ziels bei: (1) Änderungen der Komponentenwerte erzeugen Änderungen der VCO-Mittenfrequenz innerhalb unterschiedlicher Abschnitte des gleichen VCO-Designs; (2) Änderungen anderer Teile des Systems (z. B. Änderungen der Bandgeschwindigkeit) können es unmöglich machen, daß der PLL auf einer vorgegebenen Frequenz einrastet. Die erste Schwierigkeitsquelle kann durch Verwendung einer Trimmeinstellung überwunden werden. Damit werden jedoch die Produktkosten erhöht, da es erforderlich ist, daß jedes Produkt einzeln eingestellt wird.
Als Stand der Technik können die folgenden Entgegenhaltungen angegeben werden:
- Electrical Design News, VOL. 28 (1983), August, Nr. 17, H. Schneider: "Disc Separator IC Eases Encoding/Decoding";
- IBM Technical Disclosure Bulletin, VOL. 27, Nr. 6, November 1984, JB Boyd at al.: "Delay Integrator", Seiten 3313-3317;
- IEEE International Solid State Circuits Conference 27, 1984, San Francisco, 22. bis 24. Februar, Conf. 31, Haw Ming Haung et al.: "A CMOS Ethernet Serial Interface Chip", Seiten 184-185;
- GB-A-2 112 235;
- IBM Technical Disclosure Bulletin, VOL 17, Nr. 1, Juni 1974, Seiten 206 bis 207.
Die ersten vier Entgegenhaltungen beschreiben Phasenregelkreissysteme, die bestimmen, ob ein Datensignalimpuls früh oder spät bezüglich der Mitte einer Bitzelle oder eines Datenfensters ist.
Diese Entgegenhaltungen und die letzte Entgegenhaltung beschreiben Systeme, die einen Datensignalimpuls mit einer Vergleichszeit vergleichen, die dem Fenster zugeordnet ist, in dem der Datensignalimpuls auftritt.
Die vorliegende Erfindung ist ein Phasenregelkreis, der die Funktion des Vergleichs von Datensignalimpulsen mit Vergleichszeiten aufweist, die nicht in der Mitte eines Fensters auftreten müssen. Weiterhin kann das erfindungsgemäße System einen Datensignalimpuls mit einer Vergleichszeit eines zugeordneten Fensters unabhängig davon vergleichen, ob der Datensignalimpuls in dem Fenster auftritt oder nicht.

Überblick über die Erfindung

Die vorliegende Erfindung hat die Aufgabe, einen Phasenregelkreis (PLL) anzugeben, der insbesondere vorteilhaft bei der Dekodierung von MFM-Signalen verwendet werden kann. Der PLL erzeugt Signale, die unterschiedliche Fenster für Takt- und Datenübergänge identifizieren. Gemäß der vorliegenden Erfindung, die in dem angehängten Anspruch 1 definiert wird, können PLLs Takt- und Datenfenster identifizieren, die von beliebiger, relativer Länge sind und in denen die Zeitpunkte innerhalb der Fenster, zu denen das Auftreten von Übergängen erwartet wird, auf einen gewünschten Wert gesetzt werden können.
Desweiteren hat der PLL zwei Synchronisationsmodi: ein Modus erlaubt dem PLL, den maximalen Vorteil aus sowohl Daten als auch Taktübergängen zu ziehen, die beim Lesen tatsächlicher Daten auftreten. Ein zweiter Modus wird während der Synchronisationsperiode am Anfang eines Datenblocks verwendet und erlaubt dem PLL, schnell einzurasten, was erst sicherstellt, daß er auf die Bitfrequenz einrastet, und nicht auf harmonische Frequenzen oder Überlagerungsfrequenzen einrastet.
Der PLL enthält Timing-Logikschaltungen, die einen Zähler enthalten, der eine Bitzelle in kleinere Intervalle unterteilt. Dieser Zähler erzeugt Zeitgabe-Signale, die Daten- und Taktfenster definieren und die weiterhin Zeitpunkte innerhalb dieser Fenster definieren, wenn das Auftreten von Übergängen in dem MFM-Signal erwartet wird. Eine Ladungspumpe erzeugt ein PLL- Fehlersignal, indem sie auf ein Aufpump-Steuersignal und ein Abpump-Steuersignal reagiert. Die Aufpump- und Abpumpsignale werden in Antwort auf Zeitgabesignale vom Zähler und weiterhin in Antwort auf die Detektion von Übergängen im Eingangssignal gesetzt und gelöscht. Während des ersten oben erwähnten Modus wird ein zweiter Zähler dazu verwendet, die Ladungspumpe zu steuern, wenn ein Übergang nach einem Zeitpunkt auftritt, nach dem das Auftreten des Übergangs erwartet wird.
Die Ladungsspeicherschaltung der Ladungspumpe steuert die dynamischen Eigenschaften des Regelkreises. Diese Schaltung besteht aus der parallelen Kombination von (i) eines Widerstands in Serie mit einem Kondensator und (ii) eines zweiten Kondensators. Diese besondere Ladungsspeicherung sorgt für eine schnelle Anfangsrastung des PLL bei gleichzeitiger Sicherstellung einer stabilen Regelkreisfunktion. Widerstands- und Kondensatorwerte können dazu ausgewählt werden, die Regelkreisdynamik für ein bestimmtes System zu optimieren.
Der PLL enthält einen VCC mit einer automatischen Einstellung der Mittenfrequenz des VCO's. Diese automatische Einstellung wird dadurch ausgeführt, daß die Sperrspannung an einer Diode eingestellt wird, die als Zeitgabe-Kondensator für den VCO dient. Die Einstellung wird so vorgenommen, daß die Mittenfrequenz mit der Frequenz übereinstimmt, bei der der PLL eingerastet ist. Dies erlaubt dem PLL, den VCO-Bereich maximal auszunützen.
Der Hauptgegenstand der vorliegenden Erfindung besteht in einem Phasenregelkreis zum Einsatz mit einem Eingangssignal, das Zeitpunkte einer Ereignisserie identifiziert, wie er im angehängten Anspruch 1 definiert ist.

Kurzbeschreibung der Zeichnungen

Die vorliegende Erfindung wird insbesondere in den angehängten Ansprüchen ausgeführt. Die obenstehenden und weitere Vorteile der Erfindung können durch Bezugnahme auf die nachfolgende detaillierte Beschreibung in Verbindung mit den Zeichnungen besser verstanden werden.
Fig. 1 zeigt das Wiedergabesignal, das bei einer typischen Datenaufzeichnung erhalten wird, wobei die gesamte Länge eines Datenblocks und Abschnitte von zwei benachbarten Datenblöcken gezeigt werden;
Fig. 2 zeigt idealisierte Signale, die beim Aufzeichnen, beim Wiedergeben und beim Dekodieren in einem typischen System mit einer MFM-Datenaufzeichnung vorkommen;
Fig. 3 ist ein vereinfachtes Blockdiagramm einer Schaltungsanordnung, die beim Wiedergeben und Dekodieren eines MFM-Signals verwendet wird;
Fig. 4 ist ein Diagramm einer Ladungspumpe zum Erzeugen eines PLL-Fehlersignals;
Fig. 5 ist ein Diagramm einer Auto-Null-Schaltung und ihrer Verbindung mit einem spannungsgesteuerten Oszillator;
Fig. 6 zeigt Signale, die von dem PLL erzeugt werden, die eine Bitzelle definieren und bestimmte Zeitpunkte innerhalb der Bitzelle definieren;
Fig. 7 ist ein Schaltungsdiagramm, das die Verbindung zwischen zwei PLAs (programmable logic arrays) und einem Hilfszähler zeigt, der einen Teil des PLL's bildet und eine Datendetektion durchführt; und
Fig. 8 und 9 erläutern die internen Verbindungen innerhalb der zwei PLAs, die in Fig. 7 dargestellt sind.

Beschreibung einer erläuternden Ausführungsform

Digitale Daten werden auf ein Magnetband aufgezeichnet, indem man das Band an einem Aufnahmekopf vorbeilaufen läßt, der ein Magnetfeld in Antwort auf ein Schreibsignal erzeugt. Das Schreibsignal ist ein Zweiwerte-Signal. Wenn es den einen Wert annimmt, wird das Band in einer Richtung magnetisiert. Wenn das Schreibsignal den anderen Wert annimmt, wird das Band in der entgegengesetzten Richtung magnetisiert. Die Übergänge des Schreibsignals von dem einem Wert zu dem anderen Wert entsprechen den Übergängen in der Magnetisierung des Bandes.
Gemäß Fig. 1 werden Daten auf das Band in Gruppen von Datenbits, die Datenblöcke 10 genannt werden, aufgezeichnet. Datenblöcke 10 werden sequentiell auf das Band aufgezeichnet. Zwischen den Blöcken 10 wird das Band nicht magnetisiert. Diese unmagnetisierten Bereiche werden als Lücken 12 bezeichnet. Vor jedem Datenblock 10 wird eine Einleitung 14 aufgezeichnet. Nach jedem Datenblock 10 wird ein Nachspann aufgezeichnet. Zwischen dem Nachspann 16, der zu einem Block 10 gehört, und der Einleitung 14 des nächsten Blockes 10 besteht eine Lücke 12. Die Einleitung 14 enthält eine Serie von Übergängen, die dazu verwendet werden, das Timing eines Wiedergabesystems mit dem Timing des Datenblockes 10 zu synchronisieren. Nach der Serie der Synchronisierungsübergänge wird ein Markierungsbit 18 aufgezeichnet, das gegenüber den Synchronisierungsübergängen von dem Wiedergabesystem unterschieden werden kann. Der Datenblock 10 wird nach dem Markierungsbit 18 aufgezeichnet.
Ein Satz aus Datenbits 30 wird in Fig. 2 zusammen mit dem Schreibsignal 32, das zum Aufzeichnen der Daten verwendet wird, gezeigt. Es wird auch ein Satz aus ausgewählten Signalen 34, 36, 38, 40 und 42 eines erläuternden Wiedergabe- und Dekodiersystems dargestellt. Das erläuternde Wiedergabe- und Dekodiersystem wird in einem vereinfachten Blockdiagramm in Fig. 3 gezeigt.
Die Datenbits 30 werden gemäß einem Code für modifizierte Frequenzmodulation (MFM) kodiert. Gemäß diesem Code wird jedes Bit in einem Zeitabschnitt, der als Bitzelle bezeichnet wird, aufgezeichnet. Jede Bitzelle enthält einen ersten Abschnitt, der einem Datenfenster entspricht, und einen zweiten Abschnitt, der einem Taktfenster entspricht. In Fig. 2 erstrecken sich die Bitzellen von einer ansteigenden Flanke zur nächsten ansteigenden Flanke des Datenfenster-Signals 38, wobei die Datenfenster durch den hohen Abschnitt des Datenfenster-Signals 38 ausgeprägt sind und wobei die Taktfenster durch den niedrigen Abschnitt des Datenfenster-Signals 38 ausgeprägt sind. Wie in Figur 2 gezeigt wird, haben die Daten- und Taktfenster die gleiche Zeitdauer. Wie weiter unten erläutert wird, können diese Fenster alternativerweise von ungleicher Dauer sein.
Ein Datenbit 50 mit einem Binärwert von "1" ist im Schreibsignal 32 durch einen Übergang 52 während des Datenfenster-Abschnitts der Bitzelle des Datenbits kodiert. Da das Bit 50 den Wert "1" hat, wird kein Übergang innerhalb des Taktfenster-Abschnitts der Bitzelle geschrieben.
Ein Datenbit 54, wie alle Bits mit dem Wert "0", wird in dem Schreib-Signal 32 mit keinem Übergang im Datenfenster codiert. Bit 54 wird auch codiert, indem ein Übergang 56 im Taktfenster vorgesehen wird. Der Übergang 56 wird eingebaut, da das nachfolgende Bit 58 auch den Wert "0" hat. Das Bit 58 hat den Wert "0", und dem Bit 58 folgt ein Bit 60 mit dem Wert "0" nach. Somit wird das Bit 58 wie auch das Bit 54 durch keinen Übergang im Datenfenster und durch einen Übergang 62 im Taktfenster kodiert.
Bit 60 hat den Wert "0", unterscheidet sich aber von den Bits 54 und 58 dadurch, daß dem Bit 60 ein Bit 62 mit dem Wert "1" folgt, und nicht mit dem Wert "0". Das Bit 60 wird in dem Schreib-Signal 32 mit keinem Übergang weder im Datenfenster noch im Taktfenster kodiert.
Wie aus dem Schreib-Signal 32 der Fig. 2 zu ersehen ist, sind die Abstände zwischen den Übergängen, die in einem MFM-Signal auftreten können, gleich 1, 1,5 und 2 Bitzellen.
Das Schreib-Signal 32 wird dazu eingesetzt, den Strom im Schreibkopf zu steuern, der dazu verwendet wird, ein Aufzeichnungsmedium zu magnetisieren. Den Übergängen des Schreibsignals 32 entsprechen Übergänge in Richtung des Magnetflusses des Aufzeichnungsmediums.
Gemäß Fig. 3 wird das Aufzeichnungsband 110 zur Wiedergabe einer Aufzeichnung der MFM-kodierten Daten an dem Lesekopf 112 vorbeigeführt, der ein Signal 114 erzeugt. Der Mechanismus, durch den der Lesekopf 112 die Magnetisierung des Bandes 110 detektiert, ergibt das Signal auf der Leitung 114, das einer gefilterten und differenzierten Form des Schreib-Signals 32 entspricht. Spitzen in dem Signal auf Leitung 114 entsprechen den Übergängen in dem Schreib-Signal 32. Das Signal auf Leitung 114 wird von einer Schaltung 116 verarbeitet, die das Signal auf Leitung 114 verstärkt, tiefpaßfiltert und differenziert, wodurch ein Lese-Signal 34 auf Leitung 118 erzeugt wird. Aufgrund der zweiten Differenziation entsprechen die Nulldurchgänge des Signals 34 den Spitzen des Signals auf Leitung 114 und entsprechen deshalb den Übergängen des Signals 32.
Das Signal auf Leitung 114 wird auch von einer Schaltung 117 verarbeitet, die ein Keine-Lücke-Signal 524 ausgibt, wenn sie das Vorhandensein eines aufgezeichneten Signals detektiert. Das Keine-Lücke-Signal 524 wird bei der Leseverarbeitung eines Datenblocks verwendet.
Das Lese-Signal 34 wird von einem Nulldurchgang-Detektor 120 verarbeitet, um ein Nulldurchgang-Signal 36 auf der Leitung 122 zu erzeugen. Das Nulldurchgang-Signal besteht aus einer Serie von Impulsen, von denen jeder einem Nulldurchgang des Lese-Signals 34 entspricht.
Das Nulldurchgang-Signal 36 wird einer PLL-Schaltung 124 zugeführt. Der PLL 124 erzeugt ein Datenfenster-Timing-Signal 38 auf Leitung 128 und ein Takt-Timing-Signal auf der Leitung 130, wobei das Timing jedes dieser Signale in Übereinstimmung mit dem Nulldurchgang-Signal 36 eingestellt wird, wie weiter unten ausführlich beschrieben wird. Der PLL enthält eine digitale Logikschaltung 136, die unteranderem einen Phasenvergleich zwischen dem Nulldurchgang-Signal 36 und einer heruntergezählten Version des Taktsignals auf Leitung 130 durchführt. Das Ergebnis dieses Phasenvergleichs ist die selektive Auslösung eines Aufpump-Signals auf der Leitung 138 und eines Abpump-Signals auf Leitung 140. Das Aufpump-Signal und das Abpump-Signal treiben eine Ladungspumpe 142 an, die ein Regelkreisfehler-Signal auf der Leitung 144 als Ergebnis ihrer Pump-Aktivität erzeugt. Das Regelkreisfehler-Signal ist mit dem Frequenzsteuer-Eingang eines spannungsgesteuerten Oszillators (VCO) 146 verbunden. Der VCC 146 erzeugt das Taktsignal auf der Leitung 130, das er wie durch das Fehlersignal auf Leitung 144 angegeben erzeugt. Die Frequenz des Taktsignals auf der Leitung 130, das von dem VCO erzeugt wird, beträgt ein Vielfaches der Frequenz des Datenfenster-Signals 38. In einer bevorzugten Ausführungsform beträgt die Frequenz des Taktsignals ungefähr 15 MHz und die Frequenz des Datenfensters 38 ungefähr 500 KHz. Ein Modulo-30-Zähler, der in der Logik-Schaltung 136 enthalten ist, leitet das Datenfenster 38 aus dem Taktsignal auf der Leitung 130 ab.
Das Nulldurchgang-Signal 36 wird auch einer Datendetektionsschaltung 126 zugeführt, wie auch das Datenfenster 38 und die Taktsignale. Die Datendetektionsschaltung 126 ist eine synchrone Digitalschaltung, die von dem Taktsignal getaktet wird. Die Datendetektionsschaltung 126 detektiert, ob ein Nulldurchgang während eines Datenfensters auftritt, und erzeugt dementsprechend ein Dekodierdaten-Signal 40 auf der Leitung 132. Die Datendetektionsschaltung 126 erzeugt auch ein Datentaktsignal 42 auf der Leitung 134, das jedes der sequentiellen Bits kennzeichnet, die durch das Dekodierdaten-Signal 40 auf der Leitung 132 angegeben werden. Der Wert des Decodierdaten-Signals 40 zum Zeitpunkt jeder ansteigenden Flanke des Datentakts 42 ist der Wert eines Bits im Strom der decodierten Daten.
Im System nach Fig. 3 ist das Datentakt-Signal 42 das gleiche wie das Datenfenster-Signal 38. Steuersignale, die extern von den Komponenten der Fig. 3 erzeugt werden, können eingesetzt werden, um das Datentakt-Signal 42 so durchzuschalten, daß nur ansteigende Übergänge im Datentakt vorhanden sind, wenn es gültige Daten gibt. Z.B. würde der Datentakt während einer Lücke 12, der Einleitung 14 oder dem Nachspann 16 weggeschaltet werden.
Gemäß Fig. 6 erzeugt der PLL ein Signal 418, das eine Serie aus Bitzellen (von denen nur eine in Fig. 6 gezeigt wird), ein Datenfenster 420 und ein Taktfenster 422 innerhalb jeder Bitzelle definiert. Der PLL erzeugt auch ein Signal 416, das Vergleichszeiten 424 und 426 innerhalb der Daten- bzw. Taktfenster definiert. Der PLL stellt die Frequenz des Signals 418 so ein, daß sie gleich der Bitrate der MFM-kodierten Daten ist, die vom Band ausgelesen werden. Der PLL stellt weiterhin die Phasen der Signale 418 und 416 ein, so daß Datentyp-Nulldurchgänge ungefähr zur Datenfenster-Vergleichszeit 424 auftreten und so daß Takttyp-Nulldurchgänge ungefähr zur Taktfenster-Vergleichszeit 426 auftreten.
Die Signale 410, 412, 414, 416 und 418 sind die Ausgangssignale eines Modulo-30(mod-30)-Zählers (ein Zähler mit einer Periode von 30 Zählvorgängen), der Teil einer PLL-Logik 136 (Fig. 3) ist. Der mod-30-Zähler wird von dem VCO-Taktsignal angetrieben. Wenn der PLL auf eine Bitrate von 500 KHz einrastet, beträgt das VCO-Taktsignal 15 MHz. Da das am meisten signifikante Bit des mod-30-Zählers Bitzellen definiert (wie durch das Signal 418 der Fig. 6 gezeigt wird), löst der Zähler die Bitzelle in 30 Einheiten auf. Das Datenfenster ist sechzehn Zählungen breit, und die Datenfenster-Vergleichszeit ist in der Mitte des Datenfensters, wobei acht Zählungen jeweils seitlich vorhanden sind. Das Taktfenster ist vierzehn Zählungen breit, und die Taktfenster-Vergleichszeit ist in der Mitte, wobei jeweils sieben Zählungen auf jeder Seite sind. Das am meisten signifikante Bit, das durch das Signal 418 angegeben wird, definiert das Datenfenster und das Taktfenster. Insbesondere ist der Abschnitt der Bitzelle, in dem das Signal 418 hoch (high) ist, das Datenfenster 420, und der Abschnitt, in dem das Signal 148 niedrig (low) ist, definiert das Taktfenster 422. Wenn der PLL auf die Nulldurchgänge, die durch das Signal 36 (Fig. 2) angegeben werden, eingerastet ist, treten die Nulldurchgänge in den Mitten der Daten- und Taktfenster auf, die durch die Hoch-zu-Niedrig Übergänge 424 und 426 des Signals 416 ausgeprägt sind.
Der PLL detektiert Phasenfehler durch Vergleichen der Zeitpunkte, zu denen Nulldurchgänge auftreten, mit der Datenfenster-Vergleichszeit und der Taktfenster-Vergleichszeit. Der detektierte Phasenfehler wird dazu eingesetzt, den VCO so einzustellen, daß die Nulldurchgänge näher in der Zeit zu den Vergleichszeiten auftreten. Wenn ein Nulldurchgang früh auftritt, dann ist der VCO langsam. Somit wird die Ladungspumpe auf Aufpumpen gesetzt. Wenn ein Nulldurchgang spät auftritt, ist der VCO zu schnell. Folglich wird die Ladungspumpe auf Abpumpen gesetzt. Das Fehlersignal wird gemäß der Zeitdifferenz zwischen dem Zeitpunkt, wenn ein Übergang tatsächlich auftritt, und wenn er auftreten soll, eingestellt.
Ganz allgemein ausgedrückt werden Zeitvergleiche zum Einstellen des Fehlersignals wie folgt durchgeführt: das Auftreten von Ereignissen (Nulldurchgängen und Vergleichszeiten) setzt und löscht die Aufpump- und Abpump-Signale auf den Leitungen 138 und 140. Die Ladungspumpe verarbeitet diese Aufpump- und Abpump-"Befehle", um das Fehlersignal auf der Leitung 144 zu erzeugen. Die Spezifikation dafür, welche Ereignisse bewirken, daß sich die Aufpump-und Abpump-Signale ändern, hängt davon ab, ob der PLL im Datenmodus oder im Sync-Modus arbeitet.
Der PLL kann in einem von zwei Modi, nämlich einem Sync-Modus und einem Datenmodus, arbeiten. Die beiden Modi unterscheiden sich dadurch, wie die Zeitpunkte der Nulldurchgänge mit den Datenfenster- und Taktfenster-Vergleichszeiten 424 bzw. 426 verglichen werden: wenn er im Sync-Modus ist, werden die Nulldurchgänge nur mit der Datenfenster-Vergleichszeit 424 verglichen. Wenn er im Datenmodus ist, werden die Nulldurchgänge mit der Datenfenster-Vergleichszeit 424 oder der Taktfenster-Vergleichszeit 426 in Abhängigkeit von dem Fenster, in dem der Nulldurchgang auftritt, verglichen.
Im Sync-Modus werden die Aufpump-bzw. Abpump-Signale beim Auftreten jedes Nulldurchgangs eingestellt. Wenn das Abpumpsignal gesetzt ist, wenn ein Nulldurchgang auftritt, wird das Abpump- Signal gelöscht. Wenn das Abpump-Signal nicht gesetzt ist, wenn ein Nulldurchgang auftritt, wird das Aufpump-Signal gesetzt. Beim Sync-Modus werden die Aufpump- und Abpump-Signale auch bei jeder Datenfenster-Vergleichszeit 424 (der fallenden Flanke des Signals 416 während des hochpegeligen Abschnitts von Signal 418) eingestellt: wenn das Aufpump-Signal gesetzt ist, wenn ein Nulldurchgang auftritt, wird es gelöscht. Wenn das Aufpump-Signal nicht gesetzt ist, wird das Abpump-Signal gesetzt.
Somit wird das Aufpump-Signal beim Sync-Modus für die Zeit zwischen einem frühen Nulldurchgang und seinem erwarteten Zeitpunkt (dem Datenfenster-Vergleichszeitpunkt) gesetzt und das Abpumpen wird für eine Zeit zwischen dem erwarteten Zeitpunkt (dem Datenfenster-Vergleichszeitpunkt) und einem späten Nulldurchgang gesetzt.
Beim Datenmodus werden Nulldurchgänge mit der Datenfenster-Vergleichszeit und der Taktfenster-Vergleichszeit verglichen. Da das System, das ein MFM-Signal liest, nicht in der Lage dazu ist, im Vorhinein zu wissen, ob ein Nulldurchgang in einem bestimmten Fenster auftritt, kann sich das System während des Datenmodus nicht auf späte Nulldurchgänge durch Setzen des Abpump-Signals vorbereiten. Das System muß auf einen späten Nulldurchgang warten, bevor es weiß, daß der Nulldurchgang spät liegt. (Dies ist unterschiedlich zum Sync-Modus, bei dem ein Nulldurchgang bei jedem Datenfenster auftritt).
Beim Datenmodus werden frühe Nulldurchgänge wie folgt behandelt: für jeden Nulldurchgang, der vor dem Vergleichszeitpunkt 424 oder 426 des Fensters auftritt, in dem der Nulldurchgang auftritt (anders ausgedrückt, Nulldurchgänge treten während des hochpegligen Abschnitts des Signals 416 auf), wird das Aufpump- Signal gesetzt. Das Aufpump-Signal wird bei jedem Auftreten der Datenfenster-Vergleichszeit und der Taktfenster-Vergleichszeit gelöscht.
Beim Datenmodus werden späte Nulldurchgänge wie folgt behandelt: für jeden Nulldurchgang, der nach dem Vergleichszeitpunkt 424 oder 426 des Fensters auftritt, in dem der Nulldurchgang auftritt (oder anders ausgedrückt, Nulldurchgänge, welche während des niederpegligen Abschnitts von Signal 416 auftreten), wird das Abpump-Signal gesetzt und das Komplement des Zählwerts, der die Zeit seit der Mitte des Fensters angibt (wobei dieser Zählwert das Komplement der vier am wenigsten signifikanten Bits des Mod-30-Zählers entspricht, was durch den Zustand der Zähl-Null- bis Zähl-Drei-Signale 410 bis 416 wiedergegeben wird) wird in den Hilfszähler (74LS163) geladen. Der Hilfszähler wird mit dem gleichen Takt hochgezählt, der den Mod-30-Zähler taktet, und wenn er überläuft, wird das Abpump- Signal zurückgenommen. Wenn z. B. ein Nulldurchgang drei Zählvorgänge zu spät auftritt, zu einem Zeitpunkt 430, sind die vier am wenigsten signifikanten Bits des Mod-30-Zählers 0010. Das Komplement davon ist 1101. Dies erzeugt einen Überlauf beim dritten, nachfolgenden Zählvorgang (der Zählvorgang schreitet zu 1110, zu 1111, zu 0000 mit einem überlauf fort). Somit wird das Abpump-Signal für eine Zeitdauer, die gleich der Zeit ist, für die der Nulldurchgang zu spät war, gesetzt.
Der Datenmodus wird dazu verwendet, auf tatsächliche MFM-Daten einzurasten. In einem MFM-Signal kann jede Bitzelle einen Nulldurchgang im Datenfenster, einen Nulldurchgang im Taktfenster enthalten oder es kann überhaupt kein Nulldurchgang in der Bitzelle gegeben sein. Der PLL ist so ausgelegt, daß das Fehlen eines Nulldurchgangs keine Änderung des Fehlersignals ergibt. Das Fehlersignal wird nur eingestellt, wenn ein Nulldurchgang auftritt. Im Datenmodus wird der Zeitpunkt jedes Nulldurchgangs mit der Vergleichszeit des Fensters, in dem der Nulldurchgang auftritt, verglichen.
Der Sync-Modus wird dazu verwendet, auf den Synchronisations- Abschnitt der Einleitung eines Datenblocks einzurasten, und wird auch dazu verwendet, auf einen Oszillator festliegender Frequenz einzurasten, wenn kein Lese-Signal (und zwar in einer Lücke oder, wenn das Band nicht gelesen wird) vorhanden ist. Im Sync-Modus wird angenommen, daß Nulldurchgangsimpulse einmal pro Bitzelle und immer zum gleichen Zeitpunkt innerhalb der gleichen Bitzelle auftreten. Das ist äquivalent zu einem Datenstrom, der nur aus Einsen besteht (ein Datenstrom nur mit Nullen hat auch einen Nulldurchgang pro Bitzelle, aber diese Nulldurchgänge treten im Taktfenster auf. Da das Datenfenster breiter ist als das Taktfenster, ist es einfacher zu synchronisieren, wenn der Datenstrom nur Einsen aufweist, und nicht nur Nullen.). Im Sync-Modus werden alle Nulldurchgänge mit der am nächsten liegenden Datenfenster-Vergleichszeit verglichen, ganz gleich, ob der Nulldurchgang in einem Datenfenster oder in einem Taktfenster auftritt.
Der PLL kann auf Harmonische einrasten, wenn er im Datenmodus ist. Er kann jedoch nicht auf harmonische Frequenzen oder auf Überlagerungsfrequenzen einrasten, wenn er im Sync-Modus ist.
Während der Zeit, wenn die größte Gefahr des Einrastens auf harmonische Frequenzen oder Überlagerungsfrequenzen gegeben ist, nämlich während der Synchronisationsperiode, die jedem Datenblock vorangeht, kann der Sync-Modus verwendet werden, da Daten während dieser Periode nicht dekodiert werden. Somit stellt die Verwendung unterschiedlicher Einrast-Modi ein Leistungsmerkmal dar, das nicht mit einem einzigen Betriebsmodus erreicht werden kann, der sowohl während der Datenperiode als auch während der Synchronisationsperiode verwendet werden muß.
Wenn das Datenfenster einmal definiert worden ist, können Daten aufgrund der Regel dekodiert werden, daß das Vorhandensein eines Nulldurchgangs im Datenfenster angibt, daß das Bit, das zu der jeweiligen Bitzelle gehört, eine Eins ist, und daß das Fehlen eines Nulldurchgangs im Datenfenster eine Null angibt. Die Nulldurchgänge im Taktfenster werden dazu verwendet, das Datenfenster zu positionieren (wie weiter oben in Verbindung mit dem Betrieb des PLL erläutert wurde), werden aber nicht direkt zur Bestimmung des Datenwerts verwendet.
Die Datendetektionsschaltung 126 (Fig. 3) erzeugt das Decodierdaten-Signal 40 auf der Leitung 132 und das Datentaktsignal 42 auf der Leitung 134 wie folgt. Ein Nulldurchgang-Latch wird vor jedem Datenfenster gelöscht. Wenn ein Nulldurchgang während eines Datenfensters auftritt, wird der Nulldurchgang-Latch gesetzt. Am Ende jedes Datenfensters, das an den fallenden Flanken des Zähl-Vier-Signals ist, werden die Inhalte des Nulldurchgang-Latch zu einem Latch übertragen, der das Dekodierdaten-Signal ausgibt. Wenn sich das Dekodierdatensignal an der fallenden Flanke des Datenfensters ändert, ist eine Erhaltungszeit für das Lesen des Dekodierdaten-Signals an der ansteigenden Flanke des Datenfensters gegeben. Somit ist das Datentakt- Signal eine durchgeschaltete Form des Datenfenster-Signals, und die ansteigende Flanke des Datentaktsignals wird dazu eingesetzt, anzugeben, wenn das Dekodierdaten-Signal gelesen werden soll.
Statistisch ist aufgrund der Natur des MFM-Codes die Tendenz gegeben, daß mehr Fehler zum Zeitpunkt des Auftretens der Datentyp-Nulldurchgänge als bei den Datentyp-Nulldurchgängen auftreten. Somit kann die Leistungsfähigkeit eines MFM-Dekoders verbessert werden, indem das Datenfenster breiter als das Taktfenster gemacht wird, wie es in Fig. 6 gezeigt wird. Desweiteren ist es wahrscheinlicher, daß Fehler beim Nulldurchgang-Timing späte Nulldurchgänge wahrscheinlicher als frühe Nulldurchgänge machen. Somit kann ein Vorteil gewonnen werden, indem die Vergleichszeitpunkte den Mitten der Fenster vorangestellt werden. Obwohl der Mod-30-Zähler, dessen Ausgangssignal in Fig. 6 dargestellt ist, die Vergleichszeitpunkte 424 und 426 in den Mitten der entsprechenden Fenster 420 und 422 plaziert, können Zähler aufgebaut werden, die die Vergleichszeitpunkte zu irgendeinem Zählvorgang innerhalb des Fensters plazieren, und zwar einschließlich bei unterschiedlichen Relativ-Zeitpunkten in den Daten- und Taktfenstern.
Die PLL- und Datendetektionsschaltungen enthalten einige Schaltungen zum Erleichtern des Lesens von Datenblöcken. Die meisten Vorgänge der Blockniveau-Operationen werden jedoch durch das System gesteuert, in welchem die PLL- und Datendetektionsschaltungen eingebettet sind. Die Signale, die von dem externen System geliefert werden müssen, sind VCO-Freigabe auf Leitung 520, Lese-Freigabe auf Leitung 522 und festliegender Takt auf Leitung 526.
Es gibt Zeiten, wo es kein Signal, auf das der PLL einrasten 30 könnte, gibt, z. B. während einer Lücke oder, wenn das Band angehalten wird. Um den PLL darauf vorzubereiten, daß er schnell auf ein Lese-Signal einrastet, wenn es verfügbar ist, wird der PLL auf eine festliegende Frequenz eingerastet, die der erwarteten Bitrate beim Datenlesen entspricht. Diese Frequenz wird 35 von dem Signal mit festliegendem Takt auf der Leitung 526 erzeugt, das auf 500 KHz gesetzt ist.
Das VCO-Freigabe-Signal steuert, ob der PLL auf die Nulldurchgang-Impulse 122 oder auf das Signal mit festliegenden Takt einrastet. Das Lese-Freigabe-Signal 522 steuert, ob der PLL im Sync-Modus oder im Datenmodus ist, und treibt auch ein Verstärkungs-Steuersignal 218 für die Ladungspumpe an. Da keine Daten gelesen werden können, solange der PLL nicht auf die Daten eingerastet ist, wird das Lese-Freigabe-Signal nicht ausgegeben, solange die VCO-Freigabe nicht ausgegeben wird.
Wenn vom Einrasten auf den festgelegten Takt 526 zum Einrasten auf Nulldurchgang-Impulse auf der Leitung 122 umgeschaltet wird, ist der PLL dazu ausgelegt, phasengleich mit den Nulldurchgang-Impulsen 122 zu starten. Insbesondere, wenn z. B. das VCO-Freigabe-Signal auf hoch geht, wird der Mod-30-Zähler gesetzt, so daß er das Zählen von einem Wert 1111 aus bis zum Auftreten des nächsten Nulldurchgangs anfängt. Wie in Fig. 6 gezeigt wird, ist der Zeitpunkt, zu dem der Mod-30-Zähler den Wert 1111 hat, gleich dem Zeitpunkt der Mitte 424 des Datenfensters 420. Der PLL ist auch dafür ausgelegt, phasengleich zu starten, wenn der PLL von dem Einrasten auf die Nulldurchgang- Impulse 122 zum Einrasten auf das Signal mit festliegendem Takt auf der Leitung 526 umgeschaltet wird. Wenn z. B. das VCO-Freigabe-Signal auf niedrig (low) geht, ist der Mod-30-Zähler dafür gesetzt, das Zählen von einem Wert 1111 aus bis zum Auftreten des nächsten Impulses des Signals mit festliegendem Takt auf der Leitung 526 zu starten. Somit fängt der PLL synchronisiert mit dem neuen Signal an zu laufen, immer dann, wenn der PLL auf ein neues Signal einrastet.
Wenn keine Daten gelesen werden, werden das VCO-Freigabe-Signal und das Lese-Freigabe-Signal nicht ausgegeben. Dies bewirkt, daß der PLL im Sync-Modus arbeitet und auf das Signal mit festliegendem Takt auf Leitung 526 einrastet und die Verstärkung der Ladungspumpe auf hoch (high) setzt. Der Vorgang zum Lesen eines Datenblocks beginnt, wenn es kein MFM-Lese-Signal gibt, oder anders ausgedrückt, in einer Lücke 12 zwischen Datenblöcken 10. Wenn die Einleitung 14, die einem Datenblock vorangeht, begonnen hat, wie durch die Ausgabe des Keine-Lücke-Signals 524 angegeben wird, gibt das externe System das VCO-Freigabe-Signal 520 aus, das den PLL dazu veranlaßt, auf die Nulldurchgang-Impulse 122 einzurasten, und nicht auf das Signal mit festliegendem Takt auf Leitung 526. Nachdem eine Zeitperiode vergangen ist, in der der PLL genügend Zeit zum Einrasten hatte, und das Ende der Einleitung 14 noch nicht erreicht worden ist, wird das Lese-Freigabe-Signal 522 ausgegeben, was den PLL dazu veranlaßt, auf den Datenmodus umzuschalten.
Zu diesem Zeitpunkt detektiert die Datendetektionsschaltung 126 eine Serie von Einsen, da der PLL im Sync-Modus die Nulldurchgänge im Datenfenster ausrichtet. Die erste Null, die detektiert wird, ist das Markierungsbit 18. Die Bits, die dem Markierungsbit 18 nachfolgen, entsprechen dem Datenblock 10. Die Datendetektionsschaltung 126 hält das Datentakt-Signal auf der Leitung 134 gesperrt, bis das Markierungsbit 18 detektiert worden ist, wonach das Datentakt-Signal auf der Leitung 134 freigegeben wird. Somit kann der Datentakt dazu verwendet werden, festzustellen, wann das Decodierdaten-Signal auf Leitung 132 gültige Daten enthält.
Das externe System kann entweder aus den Daten selbst (z. B. durch Erwarten einer gewissen Anzahl von Datenbits) oder durch das Keine-Lücke-Signal 524, das anzeigt, ob ein Signal vorhanden ist oder nicht, bestimmen, daß die Daten zu Ende sind. Nachdem der Datenblock gelesen worden ist, setzt das externe System den PLL auf Einrastung auf den festliegenden Takt (unter Einsatz des VCO-Freigabe-Signals auf der Leitung 520), setzt den PLL in den Sync-Modus (mit dem Lese-Freigabe-Signal auf der Leitung 522) und erhöht die Verstärkung der Ladungspumpe (mit dem Lese-Freigabe-Signal auf der Leitung 522).
Eine Spannungsdetektions-Schaltung 536 detektiert, ob die Spannungen der Spannungsversorgungen über vorgegebenen Schwellenwerten liegen. Wenn das System eingeschaltet wird, wird zuerst kein Gleichstrom-OK-Signal 538 ausgegeben, bis die Spannungen der Spannungsversorgungen die vorgegebenen Schwellenwerte überschreiten, wonach das Gleichstrom-OK-Signal ausgegeben wird. Dies verhindert eine Pumptätigkeit der Ladungspumpe, bis die Versorgungsspannung voll anliegt.
Die Fig. 7, 8 und 9 beschreiben eine Realisierung der PLL- Logik-Schaltung 136 und der Datendetektionsschaltung 126, die einen Zähler 534 (der den Hilfszähler implementiert) und zwei PAL-Chips (PALs) 530 und 532 verwendet. Fig. 7 zeigt die Verbindung dieser drei Komponenten 530, 532 und 534. Die Fig. 8 und 9 zeigen die internen Verbindungen innerhalb der PALs 530 bis 532. Die PALs führen das logische UND aller Signale durch, die mit einer horizontalen Leitung verbunden sind, und führen das logische ODER aller horizontaler Leitungen in einer Gruppe von acht Leitungen durch.
Fig. 4 zeigt eine Ladungspumpe zum Erzeugen des PLL-Fehler-Signals in Antwort auf Abpump- und Aufpump-Signale. Die Ladungspumpe enthält zwei digital gesteuerte Stromquellen. Eine positive Stromquelle 210 wird nämlich durch das Aufpump-Signal auf der Leitung 138 gesteuert und eine negative Stromquelle 214 wird durch das Abpump-Signal auf der Leitung 140 gesteuert. Unter der Steuerung eines Verstärkungssignals auf der Leitung 218 können die Stromquellen 210 und 214 jeweils entweder 0,8 mA oder 4 mA Strom erzeugen. Dies erlaubt es, daß die Verstärkung des PLLs auf einen der beiden Werte gesetzt werden kann. Wenn keine Daten gelesen werden, wird die Verstärkung der Ladungspumpe auf hoch gesetzt. Dies bewirkt ein schnelleres Einrasten im Vergleich zu einer niedrigen Verstärkung. Wenn Daten gelesen werden, ist die Verstärkung niedrig, wodurch weniger Jitter im VCO-Takt 130 erzeugt wird, was das Datendekodieren genauer macht.
Die Ausgangssignale der zwei Stromquellen werden in ein Ausgangs-Signal an einem Knoten 240 zusammengefaßt. Eine Ladungs- Speicher- Schaltung ist zwischen dem Knoten 240 und Erde verbunden. Die Ladungsspeicher-Schaltung umfaßt einen Kondensator 250, der in Serie mit einem Widerstand 252 verbunden ist, wobei diese Serienverbindung parallel mit einem Kondensator 254 verbunden ist.
Während jeder Bitzelle, in der ein Nulldurchgang auftritt, wird entweder das Aufpump-Signal oder ,das Abpump-Signal für eine Zeitdauer gesetzt, die gleich der Anzahl von Zählvorgängen des Modo-30-Zählers ist, für die der Nulldurchgang entfernt von der geeigneten Vergleichszeit war. Somit wird für einen Abschnitt der meisten Bitzellen ein konstanter Impuls positiven (für Aufpumpen) oder negativen (für Abpumpen) Stromes an die Ladungsspeicher-Schaltung angelegt.
Die Spannung am Knoten 240 wird durch den Stromverstärker 260 gepuffert und entspricht dem PLL-Fehlersignal, das die Spannungssteuerung am VCO treibt. Die Spannung am Knoten 240 ist positiv. Wenn die positive Stromquelle 210 durch das Aufpump- Signal 238 eingeschaltet wird, steigt die Spannung am Knoten 240 an. Wenn die negative Stromquelle eingeschaltet wird, nimmt die Spannung am Knoten 240 ab.
Die Spannungen der Komponenten, insbesondere des Kondensators 250 und des Widerstands 252, werden so ausgewählt, daß sie die dynamischen Eigenschaften des PLL's festlegen. Die Auswahl der Komponentenwerte wird erleichtert, indem die Funktionen der drei Komponenten verstanden werden. Die folgende Diskussion erläutert diese Funktionen, indem sie mit der Ladungsspeicher- Schaltung beginnt, die nur aus dem Kondensator 250 besteht, wonach dann der Widerstand 252 hinzugefügt wird und schließlich der Kondensator 254 bei der Erläuterung hinzugefügt wird.
Der Kondensator 250 ist die grundlegende Komponente der Ladungsspeicher-Schaltung. Wenn er die einzige Komponente ist, dann nimmt die Spannung am Kondensator linear auf einen neuen Spannungswert zu oder ab, während jedes Stromimpulses. Dies ergibt eine VCO-Verschiebung zu einer neuen Frequenz.
Der Serien-Widerstand 252 wird hinzugefügt, um dem Regelkreis eine Voreilung zu geben. Mit dem Hinzufügen des Widerstands, wird während jedes Stromimpulses ein Spannungsabfall entlang des Widerstands erzeugt. Dies bewirkt einen Spannungsschritt für den VCO, der in der Zeit jedem Stromimpuls entspricht. Während jedes Spannungsimpulses ändert der VCO die Frequenz, und nach dem Impuls fällt der VCO auf die Frequenz zurück, die vor dem Impuls vorhanden war plus der Verschiebung, welche durch den Kondensator 250 verursacht wird. Somit erzeugt das Hinzufügen des Widerstands eine Phasenverschiebung bei jedem Stromimpuls.
Der parallele Kondensator 254 wird hinzugefügt, um den Spannungsimpuls, der von dem Widerstand erzeugt wird, über einen größeren Abschnitt der Bitzelle auszubreiten. Wenn der Regelkreis eingerastet ist und die Nulldurchgänge nahe an ihren erwarteten Zeitpunkten auftreten, ist der Abschnitt der Bitzelle, während dem entweder ein Aufpumpen oder ein Abpumpen gesetzt ist, ziemlich klein. Der Kondensator 254 breitet diesen Impuls über einen größeren Abschnitt der Bitzelle effektiverweise aus. Für kurze Stromimpulse, nur einige Zählvorgänge, wird das Meiste des Stromes dazu verbraucht, daß die Spannung am Kondensator 254 linear ansteigen kann. Nach dem Stromimpuls wird die Ladung am Kondensator 254 zum Kondensator 250 durch den Widerstand 252 verschoben. Für kurze Stromimpulse ergibt das Laden und Entladen des Kondensators 254 einen breiteren und niedrigeren ,Amplituden-Impuls verglichen mit dem Impuls, der auftreten würde, wenn der Kondensator nicht in der Ladungsspeicher-Schaltung vorhanden wäre. Die Wirkung besteht darin, den VCO in die Lage zu versetzen, über einen engeren Bereich zu arbeiten, und darin, die Ladungspumpe linearer zu machen. Der Wert des Kondensators 254 steuert die Größenordnung des Impuls-Ausbreitungs-Effekts und hat keinen großen Einfluß auf die Regelkreis- Dynamik, verglichen mit den Werten des Kondensators 250 und des Widerstands 252.
Ein kleinerer Wert des Kondensators 250 ergibt eine größere Verstärkung der Ladungspumpe und deshalb ein schnelleres Einrasten. Ein kleinerer Wert des Widerstands 252 ergibt ebenfalls ein schnelleres Einrasten, erzeugt aber die Neigung dazu, die Größe des Frequenzschritts, den der PLL als Eingang akzeptieren kann, zu reduzieren, und er verbleibt eingerastet. Beim Einstellen der Werte des Kondensators 250 und des Widerstands 252 kann es von Vorteil sein, den Widerstandswert zuerst auszuwählen und dann den Kondensatorwert einzustellen.
Um einen maximalen Dynamikbereich des VCO eines PLL zu erhalten, sollte die nominelle VCO-Frequenz, d. h. die Frequenz des VCO bei der die Steuerspannung in der Mitte des Bereichs ist, ungefähr der Frequenz entsprechen, auf der der PLL eingerastet ist. Die Schaltung, die in Fig. 5 gezeigt wird, stellt die nominelle Frequenz automatisch auf die Frequenz ein, auf der der PLL eingerastet ist. Dies beseitigt die Notwendigkeit manueller Einstellungen zum Zwecke der Kompensation von Bauelemente-Toleranzen und erzeugt weiterhin eine kontinuierliche Einstellung, die Änderungen des Systems kompensieren kann, von dem der PLL ein Teil ist. Wenn z. B. ein Band mit einer Geschwindigkeit abgespielt wird, die gegenüber der Geschwindigkeit differiert, mit der aufgezeichnet worden ist, dann muß die Frequenz, auf die der PLL einrasten muß, gegenüber der gewöhnlichen Einrast- Frequenz unterschiedlich sein. Eine automatische Einstellung der nominellen Frequenz kann dem PLL ermöglichen, den gesamten Dynamikbereich des VCO vorteilhafterweise auszunützen, auch unter solchen, abnormalen Umständen.
In einer speziellen Ausführungsform wird eine einzige integrierte Schaltung (74S124) als VCO 300 verwendet. Eine Diode 310 und ein Kondensator 312 sind mit den Anschlüssen des Timing-Kondensators des VCO 300 verbunden. Die Diode, die rückwärts gepolt ist, arbeitet als elektrisch variabler Kondensator 310 und wird dazu eingesetzt, die nominelle Frequenz des VCO einzustellen. Der Kondensator 312 wird dazu verwendet, die Gleichspannung an der Diode abzublocken, damit ein Einfluß dieser Spannung auf den VCO vermieden wird. Die Kapazität der Diode nimmt mit ansteigender Sperrspannung ab. Es sind Dioden erhältlich, die dafür ausgelegt sind, diese Eigenschaft zu betonen, wie z. B. die Motorola MV209.
In der speziellen Ausführungsform, die gerade erläutert wird, beträgt die Mitte des Bereichs der VCO-Frequenzsteuerung 302 drei Volt. Die Vorspannung an der Diode 310 wird durch den Transistor 320 gesteuert. Die Basis 322 des Transistors 320 ist mit einer Spannung von ungefähr 3,8 Volt verbunden. Wenn das Fehlersignal über drei Volt ansteigt (was anzeigt, daß eine Frequenz höher als die vorliegende nominelle Frequenz von dem PLL erforderlich ist), dann nimmt der Strom durch den Transistor 320 ab und die Spannung am Kollektor des Transistors 322 steigt an. Dies hebt die Vorspannung über einen RC-Filter (einen Widerstand 326 und einen Kondensator 328) langsam an, wodurch die Timing-Kapazität reduziert wird und damit die nominelle Frequenz erhöht wird. Im Ergebnis wird die nominelle Frequenz des VCO auf die Frequenz angehoben, bei der der PLL eingerastet ist.
Die Zeitkonstante des Tiefpaßfilters, nämlich des Widerstands 326 und des Kondensators 328, wird so gewählt, daß die Vorspannung an der Diode 310 langsam gegenüber den Dynamiken des PLL geändert wird, in dem der VCO untergebracht ist. Somit setzt die Auto-Null-Einstell-Schaltung die nominelle Frequenz des VCO auf die mittlere Einrastfrequenz des Regelkreises, aber reagiert nicht auf schnelle Änderungen um diesen Mittelwert herum.
Die Einstellung ist so, daß, wenn der Regelkreis eingerastet ist, das Fehlersignal in der Mitte des VCO-Bereichs ist.

Claims

1. Phasenregelkreis zum Einsatz mit einem Eingangssignal, das die Zeiten einer Ereignisserie identifiziert, wobei die Ereignisse nur von zwei Typen sind, einem Taktereignis oder einem Datenereignis, und wobei der Phasenregelkreis eine Takterzeugungseinrichtung (146) zum Erzeugen eines Taktsignals (130), eine Zeitgabeeinrichtung (136), die mit der Takterzeugungseinrichtung (146) verbunden ist und auf das Taktsignal reagiert, zum Erzeugen von Zeitgabesignalen, die zwei Typen von Ereignisfenstern, ein Datenfenster (420) und ein Taktfenster (422), und eine Datenvergleichszeit (424) innerhalb des Datenfensters und eine Taktvergleichszeit (426) innerhalb des Taktfensters definieren, und eine Vergleichseinrichtung (136) aufweist, die verbunden ist, um das Eingangssignal zu empfangen, und die mit der Zeitgabeeinrichtung zum Bestimmen verbunden ist, ob die Zeit jedes Ereignisses in dem Datenfenster oder in dem Taktfenster auftritt, und weiterhin aufweist:

eine Fehlereinrichtung (136, 142) zum Erzeugen eines Fehlersignals, wobei die Fehlereinrichtung das Fehlersignal an die Takterzeugungseinrichtung anlegt und die Fehlereinrichtung mit der Zeitgabeeinrichtung und mit der Vergleichseinrichtung verbunden ist und verbunden ist, das Eingangssignal zu empfangen, und ausgelegt ist, das Fehlersignal als eine Funktion der Zeitdifferenz zwischen der Zeit jedes Ereignisses und einer zugeordneten Vergleichszeit einzustellen, wobei der Phasenregelkreis in einem von zwei Einrastmodi arbeitet, einem ersten Einrast- oder Oatenmodus, der auf beide Typen von Ereignissen reagiert, und einem zweiten Einrast- oder Synchronisationsmodus, der auf einen Typ des Ereignisses reagiert, wobei die Fehlereinrichtung, wenn sie in dem ersten Einrastmodus arbeitet, das Fehlersignal als eine Funktion der Zeitdifferenz zwischen der Zeit jedes Ereignisses und der Vergleichszeit in dem Fenster, in dem das Ereignis auftritt, einstellt, und wenn sie in dem zweiten Einrastmodus arbeitet, das Fehlersignal als eine Funktion der Zeitdifferenz zwischen der Zeit jedes Ereignisses und der Vergleichszeit in dem allernächsten Fenster des gleichen Typs einstellt, wobei die Fehlereinrichtung in dem zweiten Einrastmodus auf ein Signalsegment antwortet, das entweder Datenereignisse oder Taktereignisse darstellt.

2. Phasenregelkreis nach Anspruch 1, in dem:

die Zeitgabeeinrichtung (136) einen ersten Zähler (530) aufweist, der während des Abschnitts eines Fensters, nachfolgend der Vergleichszeit des Fensters, ein Signal erzeugt, das die Anzahl der Taktzyklen seit der Vergleichszeit angibt, und die Fehlereinrichtung aufweist:

(1) eine Ladungspumpe (142), die ein Aufpumpsignal und ein Abpumpsignal annimmt und so betreibbar ist, daß, währenddem das Aufpumpsignal gesetzt ist, die Ladungspumpe das Fehlersignal in eine Richtung treibt, und daß, währenddem das Abpumpsignal gesetzt ist, die Ladungspumpe das Fehlersignal in die entgegengesetzte Richtung treibt,

(2) einen zweiten Zähler (534), der mit dem ersten Zähler verbunden ist, wobei der zweite Zähler ausgelegt ist, mit einer Zahl von dem ersten Zähler geladen zu werden und ein Übertragsignal zu erzeugen, wenn die Anzahl der Taktzyklen, die durch eine geladene Zahl angegeben wird, nach dem Laden der Zahl abgelaufen ist,

(3) eine Einrichtung (210, 218, 530) zum Setzen des Aufpumpsignals in Antwort auf das Auftreten eines Ereignisses in einem Fenster vor der Vergleichszeit des Fensters,

(4) eine Einrichtung (218, 530) zum Löschen des Aufpumpsignals in Antwort auf das Auftreten einer Vergleichszeit, (5) eine Transfereinrichtung (530) zum Laden des zweiten Zählers mit der Zahl von dem ersten Zähler, wobei die Transfereinrichtung auf das Auftreten eines Ereignisses in einem Fenster nach der Vergleichszeit des Fensters reagiert,

(6) eine Einrichtung (218, 214, 530) zum Löschen des Abpumpsignals in Antwort auf ein Übertragsignal.

3. Phasenregelkreis nach Anspruch 2, worin die Zeitgabeeinrichtung (136) Zeitgabesignale erzeugt, die die Vergleichszeit innerhalb des Datenfensters (420) und die Vergleichszeit (424) innerhalb des Taktfensters (422) so definieren, daß sie zu Zeitpunkten vorliegen, die nicht die Mitten der entsprechenden Fenster sind.

4. Phasenregelkreis nach Anspruch 2, worin die Zeitgabeeinrichtung (136) Zeitgabesignale erzeugt, die das Datenfenster (420) und das Taktfenster (422) so definieren, daß sie unterschiedlicher Größe sind.

5. Phasenregelkreis nach Anspruch 1, worin die Zeitgabeeinrichtung einen ersten Zähler aufweist, der während des Abschnitts eines Fensters, nachfolgend der Fenstervergleichszeit, ein Signal erzeugt, das die Anzahl der Taktzyklen seit der Vergleichszeit angibt, und wobei die Fehlereinrichtung aufweist:

- eine Ladungspumpe (142), die ein Aufpumpsignal (138) und ein Abpumpsignal (140) annimmt und so arbeitet, daß, während das Aufpumpsignal gesetzt ist, die Ladungspumpe das Fehlersignal (144) in einer Richtung treibt, und daß, während das Abpumpsignal gesetzt ist, die Ladungspumpe das Fehlersignal in der entgegengesetzten Richtung treibt,

- einen zweiten Zähler (534), der mit dem ersten Zähler verbunden ist und in der Lage ist, mit einer Zahl zum Erzeugen eines Überlaufs geladen zu werden, wenn die Anzahl der Taktzyklen, die durch die geladene Zahl angegeben wird, nach dem Laden der Zahl abgelaufen ist,

- eine Transfereinrichtung (530) zum Laden des zweiten Zählers mit der Zahl von dem ersten Zähler in Antwort auf die Ausgabe eines Transfersignals und

- eine Steuereinrichtung (530, 532), die mit der Zeitgabeeinrichtung, der Vergleichseinrichtung und mit dem zweiten Zähler verbunden ist und verbunden ist, um das Eingangssignal zu empfangen und um ein Modussignal zum Auswählen eines ersten oder eines zweiten Modus zu empfangen, wobei die Steuereinrichtung ausgelegt ist, das Aufpump-, das Abpump- und das Transfersignal zu steuern, wenn der erste Modus wie folgt ausgewählt ist:

A. Setzen des Aufpumpsignals in Antwort auf das Auftreten eines Ereignisses in einem Fenster vor der Vergleichszeit des Fensters,

B. Löschen des Aufpumpsignals in Antwort auf das Auftreten eines Vergleichssignals,

C. Ausgeben des Transfersignals in Antwort auf das Auftreten eines Ereignisses in einem Fenster nach der Vergleichszeit des Fensters,

D. Löschen des Aufpumpsignals in Antwort auf einen Überlauf, wobei die Steuereinrichtung ausgelegt ist, die Aufpump- und Abpumpsignale zu steuern, wenn der zweite Modus wie folgt ausgewählt wird:

E. Setzen des Aufpumpsignals in Antwort auf das Auftreten eines Ereignisses, wenn das Aufpumpsignal nicht gesetzt ist,

F. setzen des Aufpumpsignals in Antwort auf das Auftreten einer Vergleichszeit eines zugeordneten Datenfensters, wenn das Aufpumpsignal nicht gesetzt ist,

G. Löschen des Abpumpsignals in Antwort auf das Auftreten eines Ereignisses,

H. Löschen des Aufpumpsignals in Antwort auf das Auftreten einer Vergleichszeit eines zugeordneten Datenfensters.

6. Phasenregelkreis nach Anspruch 1, worin die Takterzeugungseinrichtung (146) einen spannungsgesteuerten Oszillator aufweist, der das Taktsignal mit einer Frequenz erzeugt, die durch ein Signal an einem Frequenzauswahleingang gesteuert wird, wobei das Fehlersignal mit dem Frequenzauswahleingang verbunden ist und der spannungsgesteuerte Oszillator aufweist:

(1) einen Kondensator (310), der den Bereich der Frequenzen steuert, Ober den ein Signal am Frequenzauswahleingang die Frequenz des Taktsignals steuern kann,

(2) eine Einstelleinrichtung (320, 322, 324), die mit dem Kondensator zum elektronischen Einstellen der Kapazität des Kondensators verbunden ist, wobei die Einstelleinrichtung auf das Signal an dem Frequenzsteuereingang reagiert und die Einstelleinrichtung ausgelegt ist, die Kapazität wesentlich langsamer einzustellen, als die Rate, mit der die Fehlereinrichtung (136, 142) das Fehlersignal ändert.

7. Phasenregelkreis nach Anspruch 1, worin die Fehlereinrichtung (136, 142) eine Ladungspumpe aufweist, die aufweist:

(1) eine Ladungsspeicherschaltung, die zwischen einem gemeinsamen Knoten und einem Ladeknoten verbunden ist, wobei die Schaltung aufweist, einen Widerstand und einen ersten Kondensator, die in Serie miteinender verbunden sind, wobei diese Serienkombination parallel zu einem zweiten Kondensator verschaltet ist,

(2) eine digital gesteuerte Einrichtung zum Verbinden des Ladeknotens mit einem im wesentlichen konstanten positiven Strom,

(3) eine digital gesteuerte Einrichtung zum Verbinden des Ladeknotens mit einem im wesentlichen konstanten negativen Strom.

8. Phasenregelkreis nach Anspruch 7, worin der erste Kondensator eine zumindest zehnmal so hohe Kapazität wie der zweite Kondensator hat.