JP3024614B2 - ばらつき補償技術による半導体集積回路 - Google Patents
ばらつき補償技術による半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、動作速度ばらつきを補償する回路に関す
る。
関し、特に、動作速度ばらつきを補償する回路に関す
る。
【０００２】
【従来の技術】従来、この種のばらつき補償技術は、例
えば文献（VINCENT VON KAENEL, PETER MACKEN, MA
RC G. R. DEGRAUWE、“A Voltage Reduction Techni
que for Battery-Operated Systems”、ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣ
ＵＩＴＳ， ＶＯＬ．２５， ＮＯ．５（１９９０）、
第１１３６〜１１３７頁）等にも記載されているよう
に、プロセスばらつきや電源電位や周辺温度の変化が生
じた場合においても、外部クロックとの動作タイミング
に同期するように回路動作速度を補償するために用いら
れている。
えば文献（VINCENT VON KAENEL, PETER MACKEN, MA
RC G. R. DEGRAUWE、“A Voltage Reduction Techni
que for Battery-Operated Systems”、ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣ
ＵＩＴＳ， ＶＯＬ．２５， ＮＯ．５（１９９０）、
第１１３６〜１１３７頁）等にも記載されているよう
に、プロセスばらつきや電源電位や周辺温度の変化が生
じた場合においても、外部クロックとの動作タイミング
に同期するように回路動作速度を補償するために用いら
れている。
【０００３】図６は、従来のばらつき補償技術の一例を
ブロック図にて示したものである。
ブロック図にて示したものである。
【０００４】図６を参照すると、内部回路１０１の電源
端子と電圧制御発振器１０２には内部電位Ｖｒｅｄが供
給されている。
端子と電圧制御発振器１０２には内部電位Ｖｒｅｄが供
給されている。
【０００５】電圧制御発振器１０２は、入力された内部
電位Ｖｒｅｄの大きさに応じた発振周波数を固定Ｎ分周
器１０３に出力する。
電位Ｖｒｅｄの大きさに応じた発振周波数を固定Ｎ分周
器１０３に出力する。
【０００６】固定Ｎ分周器１０３は、電圧制御発振器１
０２から入力された高周波をＮ分の１（Ｎは整数）に分
周して、位相比較器１０４へと出力する。
０２から入力された高周波をＮ分の１（Ｎは整数）に分
周して、位相比較器１０４へと出力する。
【０００７】位相比較器１０４は、固定Ｎ分周器１０３
からの出力周波数と、回路外部からのクロック周波数ｆ
ｉｎとの位相を比較し、クロックｆｉｎの方が周波数が
高いときはＵｐ信号、ｆｉｎの方が周波数が低いときは
Ｄｏｗｎ信号をチャージポンプ１０５へ出力する。
からの出力周波数と、回路外部からのクロック周波数ｆ
ｉｎとの位相を比較し、クロックｆｉｎの方が周波数が
高いときはＵｐ信号、ｆｉｎの方が周波数が低いときは
Ｄｏｗｎ信号をチャージポンプ１０５へ出力する。
【０００８】チャージポンプ１０５は、Ｕｐ信号が入力
されたときは次段のローパスフィルタ１０６への電荷供
給を増やし、Ｄｏｗｎ信号が入力されたときはローパス
フィルタ１０６から電荷を抜き取る。
されたときは次段のローパスフィルタ１０６への電荷供
給を増やし、Ｄｏｗｎ信号が入力されたときはローパス
フィルタ１０６から電荷を抜き取る。
【０００９】ローパスフィルタ１０６は、チャージポン
プ１０５からの電荷の流れを平滑化し、揺動の少ない直
流電位Ｖｒｅｄとして内部回路１０１と電圧制御発振器
１０２に供給する。
プ１０５からの電荷の流れを平滑化し、揺動の少ない直
流電位Ｖｒｅｄとして内部回路１０１と電圧制御発振器
１０２に供給する。
【００１０】すなわち、チャージポンプ１０５にＵＰ信
号が入力されたときは、電位Ｖｒｅｄは高くなり、Ｄｏ
ｗｎ信号が入力されたときは電位Ｖｒｅｄは低くなる。
号が入力されたときは、電位Ｖｒｅｄは高くなり、Ｄｏ
ｗｎ信号が入力されたときは電位Ｖｒｅｄは低くなる。
【００１１】一般的な論理回路である内部回路１０１
は、供給される内部電位Ｖｒｅｄが高いほど高速に動作
し、低いほど低速に動作する。
は、供給される内部電位Ｖｒｅｄが高いほど高速に動作
し、低いほど低速に動作する。
【００１２】また、電圧制御発振器１０２は、供給され
る内部電位Ｖｒｅｄが高いほど出力周波数が高くなり、
Ｖｒｅｄが低いほど出力周波数が低くなる。
る内部電位Ｖｒｅｄが高いほど出力周波数が高くなり、
Ｖｒｅｄが低いほど出力周波数が低くなる。
【００１３】したがって、プロセスばらつきや外部供給
電位変動や周辺温度変化があっても、電圧制御発振器１
０２の出力周波数が丁度ｆｉｎ×Ｎとなるように自動的
に内部電位Ｖｒｅｄが制御される。
電位変動や周辺温度変化があっても、電圧制御発振器１
０２の出力周波数が丁度ｆｉｎ×Ｎとなるように自動的
に内部電位Ｖｒｅｄが制御される。
【００１４】結局、内部回路１０１が所望の速度で動作
するような内部電位Ｖｒｅｄに対し、電圧制御発振器１
０２の出力周波数がｆｉｎ×Ｎとなるように予め設計し
ておけば、内部回路１０１の動作速度のばらつきが補償
されることになる。
するような内部電位Ｖｒｅｄに対し、電圧制御発振器１
０２の出力周波数がｆｉｎ×Ｎとなるように予め設計し
ておけば、内部回路１０１の動作速度のばらつきが補償
されることになる。
【００１５】次に、特開平８−２２３０１８号公報に示
されるばらつき補償技術について説明する。図７は、上
記公報に記載された、ばらつき補償技術の一例を示すブ
ロック図である。
されるばらつき補償技術について説明する。図７は、上
記公報に記載された、ばらつき補償技術の一例を示すブ
ロック図である。
【００１６】図７を参照すると、内部回路２０１と遅延
回路２０２には、第１の内部電圧Ｖｐｐと第２の内部電
圧Ｖｎｎと第１のウェル電位Ｖｂｐと第２のウェル電位
Ｖｂｎが供給されている。
回路２０２には、第１の内部電圧Ｖｐｐと第２の内部電
圧Ｖｎｎと第１のウェル電位Ｖｂｐと第２のウェル電位
Ｖｂｎが供給されている。
【００１７】内部回路２０１と遅延回路２０２は、クロ
ック信号ｆｉｎを入力信号とし、第１の内部電圧Ｖｐｐ
と第２の内部電圧Ｖｎｎとの電位差に相当する電源電圧
で動作し、第１のウェル電位ＶｂｐをＰチャネルＭＯＳ
トランジスタのウェル電位とし、第２のウェル電位Ｖｂ
ｎをＮチャネルＭＯＳトランジスタのウェル電位とした
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタにより構成される複数の論理ゲートにより構成
される。
ック信号ｆｉｎを入力信号とし、第１の内部電圧Ｖｐｐ
と第２の内部電圧Ｖｎｎとの電位差に相当する電源電圧
で動作し、第１のウェル電位ＶｂｐをＰチャネルＭＯＳ
トランジスタのウェル電位とし、第２のウェル電位Ｖｂ
ｎをＮチャネルＭＯＳトランジスタのウェル電位とした
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタにより構成される複数の論理ゲートにより構成
される。
【００１８】遅延回路２０２は、基本ゲート（ＣＭＯＳ
インバータ）を複数段縦続接続した構成からなり、クロ
ック信号ｆｉｎが入力されてから所定時間後に出力信号
を発生し、位相比較器２０４に伝達する。
インバータ）を複数段縦続接続した構成からなり、クロ
ック信号ｆｉｎが入力されてから所定時間後に出力信号
を発生し、位相比較器２０４に伝達する。
【００１９】位相比較器２０４は、クロック信号ｆｉｎ
と遅延回路２０２の出力信号を比較し、クロックｆｉｎ
の方が早いときはＤｏｗｎ信号をチャージポンプ２０５
へ出力し、ｆｉｎの方が遅いときはＵｐ信号を出力す
る。
と遅延回路２０２の出力信号を比較し、クロックｆｉｎ
の方が早いときはＤｏｗｎ信号をチャージポンプ２０５
へ出力し、ｆｉｎの方が遅いときはＵｐ信号を出力す
る。
【００２０】チャージポンプ２０５は、Ｕｐ信号が入力
されたときは次段のローパスフィルタ２０６への電荷供
給を増やし、Ｄｏｗｎ信号が入力されたときローパスフ
ィルタ２０６から電荷を抜き取る。
されたときは次段のローパスフィルタ２０６への電荷供
給を増やし、Ｄｏｗｎ信号が入力されたときローパスフ
ィルタ２０６から電荷を抜き取る。
【００２１】ローパスフィルタ２０６は、チャージポン
プ２０５からの電荷の流れを平滑化し、揺動の少ない直
流電位Ｖｐｉｎとして第１の電圧変換回路２０７へ供給
する。
プ２０５からの電荷の流れを平滑化し、揺動の少ない直
流電位Ｖｐｉｎとして第１の電圧変換回路２０７へ供給
する。
【００２２】第１の電圧変換回路２０７は入力端子の電
位に追従して、外部電源電位Ｖｄｄから第１の内部電源
電位Ｖｐｐを生成する回路で、例えば３端子レギュレー
タがこの回路に該当する。
位に追従して、外部電源電位Ｖｄｄから第１の内部電源
電位Ｖｐｐを生成する回路で、例えば３端子レギュレー
タがこの回路に該当する。
【００２３】ＣＭＯＳ論理ゲートで構成された内部回路
２０１と遅延回路２０２にとっては、第１の内部電源電
位Ｖｐｐと第２の内部電位Ｖｎｎとの差が電源電位であ
るため、第１の内部電源電位Ｖｐｐが上がれば内部回路
２０１と遅延回路２０２は高速に動作し、第１の内部電
源電位Ｖｐｐが下がれば動作速度は遅くなる。
２０１と遅延回路２０２にとっては、第１の内部電源電
位Ｖｐｐと第２の内部電位Ｖｎｎとの差が電源電位であ
るため、第１の内部電源電位Ｖｐｐが上がれば内部回路
２０１と遅延回路２０２は高速に動作し、第１の内部電
源電位Ｖｐｐが下がれば動作速度は遅くなる。
【００２４】また、内部回路２０１と遅延回路２０２を
構成するＰチャネルＭＯＳトランジスタの多くはウェル
電位が第１のウェル電位Ｖｂｐ（固定電位）であり、ソ
ース電位が第１の内部電位Ｖｐｐであるため、第１の内
部電位Ｖｐｐが上がれば、そのＰチャネルＭＯＳトラン
ジスタのしきい値ＶｔｈＰは下がる。
構成するＰチャネルＭＯＳトランジスタの多くはウェル
電位が第１のウェル電位Ｖｂｐ（固定電位）であり、ソ
ース電位が第１の内部電位Ｖｐｐであるため、第１の内
部電位Ｖｐｐが上がれば、そのＰチャネルＭＯＳトラン
ジスタのしきい値ＶｔｈＰは下がる。
【００２５】この効果によっても、内部電位Ｖｐｐの上
昇に伴い内部回路２０１と遅延回路２０２は高速に動作
し、Ｖｐｐの低下に伴い動作速度が遅くなる。
昇に伴い内部回路２０１と遅延回路２０２は高速に動作
し、Ｖｐｐの低下に伴い動作速度が遅くなる。
【００２６】したがって、プロセスばらつきや外部電源
電位Ｖｄｄの変動や周辺温度変化があっても、遅延回路
２０２にクロックが入力されてから出力信号が出るまで
の遅延時間は、クロック周期と等しくなるように、自動
的に内部電位Ｖｐｐが制御される。
電位Ｖｄｄの変動や周辺温度変化があっても、遅延回路
２０２にクロックが入力されてから出力信号が出るまで
の遅延時間は、クロック周期と等しくなるように、自動
的に内部電位Ｖｐｐが制御される。
【００２７】結局、遅延回路２０２の遅延時間と内部回
路２０１の遅延時間が等しくなるように予め設計してお
けば、内部回路２０１の動作速度のばらつきが補償され
ることになる。
路２０１の遅延時間が等しくなるように予め設計してお
けば、内部回路２０１の動作速度のばらつきが補償され
ることになる。
【００２８】図７では、第２の内部電位Ｖｎｎと第２の
ウェル電位Ｖｂｎを接地電位としたが、接地電位と第２
の内部電位Ｖｎｎとの間に第２の電圧変換回路を設けて
もよい。
ウェル電位Ｖｂｎを接地電位としたが、接地電位と第２
の内部電位Ｖｎｎとの間に第２の電圧変換回路を設けて
もよい。
【００２９】このとき、第２の内部電位Ｖｎｎを変化さ
せることで、ＮチャネルＭＯＳトランジスタのしきい値
ＶｔｈＮが変化するので、第１の電圧変換回路２０７の
みを制御する場合よりも、内部回路２０１の動作速度補
償に自由度が増す。
せることで、ＮチャネルＭＯＳトランジスタのしきい値
ＶｔｈＮが変化するので、第１の電圧変換回路２０７の
みを制御する場合よりも、内部回路２０１の動作速度補
償に自由度が増す。
【００３０】
【発明が解決しようとする課題】しかしながら、上記し
た従来のばらつき補償技術は、下記記載の問題点を有し
ている。
た従来のばらつき補償技術は、下記記載の問題点を有し
ている。
【００３１】（１）第１の問題点は、内部回路の動作速
度が正しく補償されない、ということである。
度が正しく補償されない、ということである。
【００３２】その理由は、電圧制御発振器の出力周波数
や、基本ゲートを複数段縦続接続した遅延回路の遅延時
間を、内部回路の動作速度と見なしている、ためであ
る。内部回路の速度と電圧制御発振器の出力周波数ある
いは遅延回路の遅延時間は、同一チップ上のトランジス
タを用いているため、ある程度の正の相関をもつが、本
来、別の速度を測定していることは明白である。これら
の動作速度の誤差を予め見越して設計するため、余分な
動作マージンを持たせざるを得なくなる。
や、基本ゲートを複数段縦続接続した遅延回路の遅延時
間を、内部回路の動作速度と見なしている、ためであ
る。内部回路の速度と電圧制御発振器の出力周波数ある
いは遅延回路の遅延時間は、同一チップ上のトランジス
タを用いているため、ある程度の正の相関をもつが、本
来、別の速度を測定していることは明白である。これら
の動作速度の誤差を予め見越して設計するため、余分な
動作マージンを持たせざるを得なくなる。
【００３３】（２）第２の問題点は、アナログ回路や配
線遅延がクリティカルパスとなっている回路への適用が
特に難しい、ということである。
線遅延がクリティカルパスとなっている回路への適用が
特に難しい、ということである。
【００３４】その理由は、電圧制御発振器の出力周波数
あるいは遅延回路の遅延時間によって測定できるのは、
あくまでトランジスタ特性の変動であるからである。
あるいは遅延回路の遅延時間によって測定できるのは、
あくまでトランジスタ特性の変動であるからである。
【００３５】大まかな近似では、トランジスタのゲート
遅延が支配的のとき、プロセスばらつきや周辺温度など
の変動によってトランジスタのオン電流が半分になった
とき回路の遅延時間は２倍程度になる。
遅延が支配的のとき、プロセスばらつきや周辺温度など
の変動によってトランジスタのオン電流が半分になった
とき回路の遅延時間は２倍程度になる。
【００３６】しかし、配線遅延が支配的な回路や、微小
振幅を扱うアナログ回路においては、トランジスタのオ
ン電流と回路の遅延時間の関係が線形ではなく、配線の
太り細りや隣接トランジスタ間の微小なオン電流のばら
つきの影響が大きくなってくる。
振幅を扱うアナログ回路においては、トランジスタのオ
ン電流と回路の遅延時間の関係が線形ではなく、配線の
太り細りや隣接トランジスタ間の微小なオン電流のばら
つきの影響が大きくなってくる。
【００３７】したがって、内部回路としてアナログ回路
や配線遅延がクリティカルパスとなっている回路を用い
ている場合、内部回路の動作速度と電圧制御発振器の出
力周波数あるいは遅延回路との遅延時間の相関関係は非
常に弱まり、致命的な誤差を生む。
や配線遅延がクリティカルパスとなっている回路を用い
ている場合、内部回路の動作速度と電圧制御発振器の出
力周波数あるいは遅延回路との遅延時間の相関関係は非
常に弱まり、致命的な誤差を生む。
【００３８】そして、プロセスの微細化に伴い、現在多
くの回路で配線遅延が支配的となっており、この傾向は
さらに加速されるものと予想される。
くの回路で配線遅延が支配的となっており、この傾向は
さらに加速されるものと予想される。
【００３９】このため、従来のばらつき補償回路は、ほ
とんどの回路に対して適用できなくなる可能性が高い。
とんどの回路に対して適用できなくなる可能性が高い。
【００４０】（３）第３の問題点は、遅延回路や電圧制
御発振器、固定Ｎ分周器が占める面積が大きいため、ば
らつき補償技術の適用によって付加されるコストが大き
い、ということである。
御発振器、固定Ｎ分周器が占める面積が大きいため、ば
らつき補償技術の適用によって付加されるコストが大き
い、ということである。
【００４１】その理由は、次の通りである。遅延回路と
して想定している基本ゲートの縦続接続回路は原理的
に、内部回路のクリティカルパスと同一の遅延時間をも
たなければならないため、内部回路が大規模になればな
るほど縦続接続の段数が増加する。
して想定している基本ゲートの縦続接続回路は原理的
に、内部回路のクリティカルパスと同一の遅延時間をも
たなければならないため、内部回路が大規模になればな
るほど縦続接続の段数が増加する。
【００４２】ばらつき補償技術は、ある程度大規模な回
路に適用しなければ動作速度を補償する意義が薄れるの
で、遅延回路は小さくはならない。
路に適用しなければ動作速度を補償する意義が薄れるの
で、遅延回路は小さくはならない。
【００４３】また、電圧制御発振器と固定Ｎ分周器は、
前述の遅延回路ほどではないが、ある程度の面積を必要
とする。
前述の遅延回路ほどではないが、ある程度の面積を必要
とする。
【００４４】（４）第４の問題点は、電圧制御発振器や
遅延回路が消費する電力が大きい、ということである。
遅延回路が消費する電力が大きい、ということである。
【００４５】従来のばらつき補償技術の回路動作で示し
たように、電圧制御発振器は外部クロックｆｉｎのＮ倍
の周波数で動作し、しかも内部回路の動作と無関係に動
作するので消費電力が大きい。
たように、電圧制御発振器は外部クロックｆｉｎのＮ倍
の周波数で動作し、しかも内部回路の動作と無関係に動
作するので消費電力が大きい。
【００４６】遅延回路も前述の理由で縦続接続段数が多
く、クロックの入力に対し必ず信号遷移があるので消費
電力は小さくはない。
く、クロックの入力に対し必ず信号遷移があるので消費
電力は小さくはない。
【００４７】また、電圧制御発振器に供給する電力と内
部回路に供給する電力は同一のチャージポンプで賄って
いるので、チャージポンプに要求される出力電力も増大
する。
部回路に供給する電力は同一のチャージポンプで賄って
いるので、チャージポンプに要求される出力電力も増大
する。
【００４８】これらの消費電力は、内部回路の性能に全
く寄与しないので、本質的に無駄な損失である。
く寄与しないので、本質的に無駄な損失である。
【００４９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、クリティカルパ
スにアナログ回路や大きな配線遅延を含んでいても内部
回路の動作速度を正確に反映したばらつき補償回路を提
供することにある。
てなされたものであって、その目的は、クリティカルパ
スにアナログ回路や大きな配線遅延を含んでいても内部
回路の動作速度を正確に反映したばらつき補償回路を提
供することにある。
【００５０】本発明の他の目的は、小面積のばらつき補
償回路を提供することにある。
償回路を提供することにある。
【００５１】本発明のさらに他の目的は、消費電力の小
さいばらつき補償回路を提供することにある。
さいばらつき補償回路を提供することにある。
【００５２】
【課題を解決するための手段】前記目的を達成するため
本発明のばらつき補償技術は、その概要を述べれば、ば
らつき補償の対象となる内部回路そのものの遅延時間を
反映して、回路の動作速度を調節するようにしたもので
ある。
本発明のばらつき補償技術は、その概要を述べれば、ば
らつき補償の対象となる内部回路そのものの遅延時間を
反映して、回路の動作速度を調節するようにしたもので
ある。
【００５３】より詳細には、本発明は、クリティカルパ
スとなる出力端子対が、待機時には同一の論理値を出力
し、動作時にはデータを相補信号形式で出力するような
内部回路（図１の１）とその内部回路からの相補信号を
入力とする動作終了検知用論理ゲート（図１の２）を有
する。
スとなる出力端子対が、待機時には同一の論理値を出力
し、動作時にはデータを相補信号形式で出力するような
内部回路（図１の１）とその内部回路からの相補信号を
入力とする動作終了検知用論理ゲート（図１の２）を有
する。
【００５４】［発明の概要］本発明で用いられる相補出
力内部回路（図１の１）は、待機状態のとき出力端子対
が同一の論理値をとる。
力内部回路（図１の１）は、待機状態のとき出力端子対
が同一の論理値をとる。
【００５５】次にクロックの立ち上がりに伴い、入力デ
ータが内部回路に取り込まれ演算・手続きが始まる。
ータが内部回路に取り込まれ演算・手続きが始まる。
【００５６】演算・手続きが終了すると、相補出力内部
回路の出力端子対に出力データを示す相補信号が現れ
る。
回路の出力端子対に出力データを示す相補信号が現れ
る。
【００５７】このとき、動作終了検知用論理ゲートの出
力が遷移するので、このタイミング信号とクロックの位
相比較を行うことによって、正確に内部回路の動作速度
を反映させることができる。
力が遷移するので、このタイミング信号とクロックの位
相比較を行うことによって、正確に内部回路の動作速度
を反映させることができる。
【００５８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００５９】図１は、本発明のばらつき補償技術の第１
の実施の形態の構成を示すブロック図である。
の実施の形態の構成を示すブロック図である。
【００６０】相補出力内部回路１の電源端子とＮウェル
端子には内部電位Ｖｒｅｄが供給される。
端子には内部電位Ｖｒｅｄが供給される。
【００６１】相補出力内部回路１の入力端子ＩＮから
は、クロックｆｉｎの立ち上がりに同期してデータが入
力される。
は、クロックｆｉｎの立ち上がりに同期してデータが入
力される。
【００６２】ここでは、このときの時刻をＴとおくこと
にする。
にする。
【００６３】相補出力内部回路１の出力端子対ＯＵＴ、
ＯＵＴバー（ＯＵＴ￣）には、待機時には、同一の論理
値（この例では“１”）が出力されているが、端子ＩＮ
からの入力データに対する所定の演算または手続きが終
了すると、出力端子対には相補信号が出力される。すな
わちＯＵＴには出力データを示す論理値が、ＯＵＴバー
にはＯＵＴの否定が出力される。
ＯＵＴバー（ＯＵＴ￣）には、待機時には、同一の論理
値（この例では“１”）が出力されているが、端子ＩＮ
からの入力データに対する所定の演算または手続きが終
了すると、出力端子対には相補信号が出力される。すな
わちＯＵＴには出力データを示す論理値が、ＯＵＴバー
にはＯＵＴの否定が出力される。
【００６４】このとき、入力がＯＵＴ、ＯＵＴバーに接
続されているＡＮＤゲート２の出力ｒｅｆの論理値は、
“１”から“０”に遷移する。
続されているＡＮＤゲート２の出力ｒｅｆの論理値は、
“１”から“０”に遷移する。
【００６５】ＡＮＤゲート２の出力ｒｅｆとクロックｆ
ｉｎは位相比較器４に入力されており、時刻Ｔの次のｆ
ｉｎの立ち下がりとｒｅｆの立ち下がりのタイミングが
比較される。
ｉｎは位相比較器４に入力されており、時刻Ｔの次のｆ
ｉｎの立ち下がりとｒｅｆの立ち下がりのタイミングが
比較される。
【００６６】その結果、ｒｅｆの方が遅いときはＵｐ信
号を、クロックｆｉｎの方が遅いときはＤｏｗｎ信号を
チャージポンプ５に出力する。
号を、クロックｆｉｎの方が遅いときはＤｏｗｎ信号を
チャージポンプ５に出力する。
【００６７】チャージポンプ５は、Ｕｐ信号が入力され
たときはローパスフィルタ６への電荷供給を増やし、Ｄ
ｏｗｎ信号が入力されたときはローパスフィルタ６から
電荷を抜き取る。
たときはローパスフィルタ６への電荷供給を増やし、Ｄ
ｏｗｎ信号が入力されたときはローパスフィルタ６から
電荷を抜き取る。
【００６８】ローパスフィルタ６は、チャージポンプ５
からの電荷の流れを平滑化し、揺動の少ない直流電位Ｖ
ｒｅｄとして相補出力内部回路１に供給する。
からの電荷の流れを平滑化し、揺動の少ない直流電位Ｖ
ｒｅｄとして相補出力内部回路１に供給する。
【００６９】相補出力内部回路１は、供給される電源電
位Ｖｒｅｄが高いほど高速に動作し、低いほど低速に動
作する。
位Ｖｒｅｄが高いほど高速に動作し、低いほど低速に動
作する。
【００７０】したがって、プロセスばらつきや外部供給
電位変動や周辺温度変化があっても、相補出力内部回路
１はクロックｆｉｎのタイミングに間に合う速度で動作
するので、ばらつき補償が実現されることになる。
電位変動や周辺温度変化があっても、相補出力内部回路
１はクロックｆｉｎのタイミングに間に合う速度で動作
するので、ばらつき補償が実現されることになる。
【００７１】なお、時刻Ｔの次にｆｉｎが立ち上がるま
でには相補出力内部回路１は初期状態に戻されるので、
ｒｅｆの論理値は“１”に戻る。
でには相補出力内部回路１は初期状態に戻されるので、
ｒｅｆの論理値は“１”に戻る。
【００７２】なお、上記説明では、位相比較器の出力に
応じて内部電源電位を発生する回路をチャージポンプと
ローパスフィルタとしたが、スイッチングレギュレータ
などのＤＣ−ＤＣコンバータでもよい。
応じて内部電源電位を発生する回路をチャージポンプと
ローパスフィルタとしたが、スイッチングレギュレータ
などのＤＣ−ＤＣコンバータでもよい。
【００７３】
【実施例】図２は、相補出力内部回路１の第１の実施例
として、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）回路を示したブロック図であ
る。
として、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）回路を示したブロック図であ
る。
【００７４】これは、通常よく用いられるＳＲＡＭ回路
と構成、動作とも同じである。ＳＲＡＭには書き込み動
作があるが、一般に書き込み動作は読み出し動作よりも
高速であるため、書き込み動作時には、本発明のばらつ
き補償回路は動作せず内部電位Ｖｒｅｄの大きさも変化
しないとしても、動作速度を補償する上で問題がない。
と構成、動作とも同じである。ＳＲＡＭには書き込み動
作があるが、一般に書き込み動作は読み出し動作よりも
高速であるため、書き込み動作時には、本発明のばらつ
き補償回路は動作せず内部電位Ｖｒｅｄの大きさも変化
しないとしても、動作速度を補償する上で問題がない。
【００７５】さて、図２を参照すると、入力端子ＩＮに
はアドレス入力線の他、ＷＥＢ信号（ライト・イネーブ
ル・バー＝書き込み動作時“０”、読み出し動作時
“１”）などが制御部１１に入力され、出力端子ＯＵ
Ｔ、ＯＵＴバーには対称形カレントミラー・センスアン
プの出力が接続されている。
はアドレス入力線の他、ＷＥＢ信号（ライト・イネーブ
ル・バー＝書き込み動作時“０”、読み出し動作時
“１”）などが制御部１１に入力され、出力端子ＯＵ
Ｔ、ＯＵＴバーには対称形カレントミラー・センスアン
プの出力が接続されている。
【００７６】クロックｆｉｎが“０”のときは、ＲＥ信
号（リード・イネーブル）が“０”であるため、出力端
子ＯＵＴ、ＯＵＴバーにはともに“１”が出力され、カ
レントミラー・センスアンプは非活性状態である。すな
わち、ＲＥ信号が“０”（Ｌｏｗレベル）のとき、それ
ぞれカレントミラー回路（ＰｃｈＭＯＳトランジスタ、
ＰＭ１、ＰＭ２、及びＰＭ３、ＰＭ４）を能動負荷とす
る二つの差動回路の定電流源であるＮｃｈＭＯＳトラン
ジスタＮＭ５、ＮＭ６（ゲート端子にＲＥ信号を入力と
する）はともにオフ状態となり、カレントミラー・セン
スアンプは非活性状態となり、またＰｃｈＭＯＳトラン
ジスタＰＭ５、ＰＭ６はともにオン状態となり、出力端
子ＯＵＴ、ＯＵＴバーはともに“１”（Ｈｉｇｈレベ
ル）にプルアップされる。
号（リード・イネーブル）が“０”であるため、出力端
子ＯＵＴ、ＯＵＴバーにはともに“１”が出力され、カ
レントミラー・センスアンプは非活性状態である。すな
わち、ＲＥ信号が“０”（Ｌｏｗレベル）のとき、それ
ぞれカレントミラー回路（ＰｃｈＭＯＳトランジスタ、
ＰＭ１、ＰＭ２、及びＰＭ３、ＰＭ４）を能動負荷とす
る二つの差動回路の定電流源であるＮｃｈＭＯＳトラン
ジスタＮＭ５、ＮＭ６（ゲート端子にＲＥ信号を入力と
する）はともにオフ状態となり、カレントミラー・セン
スアンプは非活性状態となり、またＰｃｈＭＯＳトラン
ジスタＰＭ５、ＰＭ６はともにオン状態となり、出力端
子ＯＵＴ、ＯＵＴバーはともに“１”（Ｈｉｇｈレベ
ル）にプルアップされる。
【００７７】読み出し動作時には、クロックｆｉｎの立
ち上がりと共にロウデコーダ２０２が作用し、ワード線
が１本だけ立ち上がり、カラムセレクタも１ビットにつ
き１つだけ選択される。
ち上がりと共にロウデコーダ２０２が作用し、ワード線
が１本だけ立ち上がり、カラムセレクタも１ビットにつ
き１つだけ選択される。
【００７８】このとき、直ちに、ＲＥ信号が“１”に遷
移するので、ＰｃｈＭＯＳトランジスタＰＭ５、ＰＭ
６、ＰＭ７はオフ状態となり、出力端子ＯＵＴ、ＯＵＴ
バーのプルアップが解除され、一方、カレントミラー・
センスアンプを構成する差動回路の定電流源であるＮｃ
ｈＭＯＳトランジスタＮＭ５、ＮＭ６はともにオンとな
り、カレントミラー・センスアンプが活性化し、またＮ
ｃｈＭＯＳトランジスタＮＭ７、ＮＭ８がオンし、カレ
ントミラー・センスアンプの出力と、入力と出力を互い
に接続したインバータＩＮＶ１、ＩＮＶ２からなるフリ
ップフロップ（データラッチ）と、が電気的に接続され
る。
移するので、ＰｃｈＭＯＳトランジスタＰＭ５、ＰＭ
６、ＰＭ７はオフ状態となり、出力端子ＯＵＴ、ＯＵＴ
バーのプルアップが解除され、一方、カレントミラー・
センスアンプを構成する差動回路の定電流源であるＮｃ
ｈＭＯＳトランジスタＮＭ５、ＮＭ６はともにオンとな
り、カレントミラー・センスアンプが活性化し、またＮ
ｃｈＭＯＳトランジスタＮＭ７、ＮＭ８がオンし、カレ
ントミラー・センスアンプの出力と、入力と出力を互い
に接続したインバータＩＮＶ１、ＩＮＶ２からなるフリ
ップフロップ（データラッチ）と、が電気的に接続され
る。
【００７９】さて、選択されたメモリセルからのデータ
がカラムセレクタ（図２では、例えばトランジスタＮＭ
９、ＮＭ１０等）を通って、センスアンプの入力に達す
ると、対称形カレントミラー・センスアンプが増幅を行
い、２つの出力に、読み出しデータの相補信号が現れ
る。
がカラムセレクタ（図２では、例えばトランジスタＮＭ
９、ＮＭ１０等）を通って、センスアンプの入力に達す
ると、対称形カレントミラー・センスアンプが増幅を行
い、２つの出力に、読み出しデータの相補信号が現れ
る。
【００８０】即ち、データラッチへの読み出しデータの
取り込みが行われると同時に、出力端子ＯＵＴ、ＯＵＴ
バーを入力とする、図１に示したＡＮＤゲート２の出力
が“０”へと遷移する。
取り込みが行われると同時に、出力端子ＯＵＴ、ＯＵＴ
バーを入力とする、図１に示したＡＮＤゲート２の出力
が“０”へと遷移する。
【００８１】これが、本発明のばらつき補償回路が正確
にクリティカルパスの遅延時間を反映できる原理であ
る。
にクリティカルパスの遅延時間を反映できる原理であ
る。
【００８２】実際のＳＲＡＭ回路では、ビット数と同じ
だけのセンスアンプの組が同時に動作するが、クリティ
カルパスとなるのは最もロウデコーダから遠いセンスア
ンプであることが明白であることから、このセンスアン
プの出力対をＯＵＴ、ＯＵＴバーとすればよい。
だけのセンスアンプの組が同時に動作するが、クリティ
カルパスとなるのは最もロウデコーダから遠いセンスア
ンプであることが明白であることから、このセンスアン
プの出力対をＯＵＴ、ＯＵＴバーとすればよい。
【００８３】図３は、相補出力回路１の第２の実施例と
して全加算器の構成を示したブロック図である。
して全加算器の構成を示したブロック図である。
【００８４】図３を参照すると、この全加算器は、クロ
ックｆｉｎが“０”のときすべての内部端子の論理が
“１”であるが、クロックｆｉｎが立ち上がると、相補
入力データＩＮ１、ＩＮ１バー、ＩＮ２、ＩＮ２バーと
下位の桁からの繰り上げ入力Ｃｉ、Ｃｉバーの３数の加
算を実行し、和をＳｕｍ、Ｓｕｍバーに、上位の桁への
繰り上げ出力をＣｏ、Ｃｏバーに出力する。
ックｆｉｎが“０”のときすべての内部端子の論理が
“１”であるが、クロックｆｉｎが立ち上がると、相補
入力データＩＮ１、ＩＮ１バー、ＩＮ２、ＩＮ２バーと
下位の桁からの繰り上げ入力Ｃｉ、Ｃｉバーの３数の加
算を実行し、和をＳｕｍ、Ｓｕｍバーに、上位の桁への
繰り上げ出力をＣｏ、Ｃｏバーに出力する。
【００８５】この回路においては、Ｃｏ、Ｃｏバーに相
補信号が出力されるまで、クリティカルパスとなるの
で、図３のＣｏ、Ｃｏバーを、図１のＯＵＴ、ＯＵＴバ
ーに接続すればよい。
補信号が出力されるまで、クリティカルパスとなるの
で、図３のＣｏ、Ｃｏバーを、図１のＯＵＴ、ＯＵＴバ
ーに接続すればよい。
【００８６】実際の多ビット加算器は、全加算器が多数
縦続かつ並列に接続された構成をとるが、図３の全加算
器を組み合わせることにより、同様に本発明のばらつき
補償回路に適用することができる。
縦続かつ並列に接続された構成をとるが、図３の全加算
器を組み合わせることにより、同様に本発明のばらつき
補償回路に適用することができる。
【００８７】図４は、本発明（請求項２参照）のばらつ
き補償技術の第２の実施の形態の構成を示したブロック
図である。
き補償技術の第２の実施の形態の構成を示したブロック
図である。
【００８８】既に図１を参照して説明した本発明のばら
つき補償技術の第１の実施の形態では、相補出力内部回
路１の内部電源電位Ｖｒｅｄを調節することによって動
作速度のばらつきを補償していた。
つき補償技術の第１の実施の形態では、相補出力内部回
路１の内部電源電位Ｖｒｅｄを調節することによって動
作速度のばらつきを補償していた。
【００８９】これに対して、図４に示す本発明の第２の
実施の形態では、ＣＭＯＳ論理回路で構成された相補出
力内部回路１１のＮウェル電位ＶｂｐとＰウェル電位Ｖ
ｂｎを調節することによって動作速度のばらつきを補償
する。
実施の形態では、ＣＭＯＳ論理回路で構成された相補出
力内部回路１１のＮウェル電位ＶｂｐとＰウェル電位Ｖ
ｂｎを調節することによって動作速度のばらつきを補償
する。
【００９０】よく知られているように、ＰチャネルＭＯ
ＳトランジスタはＮウェル電位を低くするとトランジス
タのしきい値ＶｔｈＰが低くなりオン電流が増加し、Ｎ
チャネルＭＯＳトランジスタはＰウェル電位を高くする
とトランジスタのしきい値ＶｔｈＮが低くなりオン電流
が増加する。
ＳトランジスタはＮウェル電位を低くするとトランジス
タのしきい値ＶｔｈＰが低くなりオン電流が増加し、Ｎ
チャネルＭＯＳトランジスタはＰウェル電位を高くする
とトランジスタのしきい値ＶｔｈＮが低くなりオン電流
が増加する。
【００９１】よってウェル電位を調節することによっ
て、相補出力内部回路１１の動作速度を補償することが
できる。
て、相補出力内部回路１１の動作速度を補償することが
できる。
【００９２】より具体的には、図４を参照すると、本発
明の第２の実施の形態においては、位相比較器１４の出
力Ｕｐ、Ｄｏｗｎをチャージポンプ１５へ供給すると共
に、負電位出力チャージポンプ２５にも出力する。
明の第２の実施の形態においては、位相比較器１４の出
力Ｕｐ、Ｄｏｗｎをチャージポンプ１５へ供給すると共
に、負電位出力チャージポンプ２５にも出力する。
【００９３】チャージポンプ１５の構成、動作とも図１
で用いられているチャージポンプ５と同一であるが、位
相比較器からのＵｐ、Ｄｏｗｎ信号の接続を、図１と逆
にしているため、Ｕｐ信号が入力されたとき、Ｎウェル
電位Ｖｂｐが下がり、Ｄｏｗｎ信号が入力されたとき、
Ｖｂｐが上がる。
で用いられているチャージポンプ５と同一であるが、位
相比較器からのＵｐ、Ｄｏｗｎ信号の接続を、図１と逆
にしているため、Ｕｐ信号が入力されたとき、Ｎウェル
電位Ｖｂｐが下がり、Ｄｏｗｎ信号が入力されたとき、
Ｖｂｐが上がる。
【００９４】負電位出力チャージポンプ２５は、接地電
位よりも低い電位を発生させる回路であり、位相比較器
１４からＵｐ信号が入力されるとＰウェル電位Ｖｂｎが
上がり（接地電位に近くなり）、Ｄｏｗｎ信号が入力さ
れるとＶｂｎが下がる。
位よりも低い電位を発生させる回路であり、位相比較器
１４からＵｐ信号が入力されるとＰウェル電位Ｖｂｎが
上がり（接地電位に近くなり）、Ｄｏｗｎ信号が入力さ
れるとＶｂｎが下がる。
【００９５】このときチャージポンプ１５と負電位出力
チャージポンプ２５は、ウェル電位を供給するだけでよ
いので、図１に示した第１の実施の形態におけるチャー
ジポンプ５に比べて出力電流量を大幅に小さくできる。
したがって、チャージポンプの面積、消費電力を大幅に
小さくできる。
チャージポンプ２５は、ウェル電位を供給するだけでよ
いので、図１に示した第１の実施の形態におけるチャー
ジポンプ５に比べて出力電流量を大幅に小さくできる。
したがって、チャージポンプの面積、消費電力を大幅に
小さくできる。
【００９６】また、図１に示した第１の実施の形態で
は、動作終了検知用論理ゲートとして、ＡＮＤゲート２
が用いられていたが、図４に示すようにＥＸＮＯＲ（Ｅ
ｘｃｌｕｓｉｖｅ ＮＯＲ、否定排他的論理和）ゲート
１２を用いてもよい。
は、動作終了検知用論理ゲートとして、ＡＮＤゲート２
が用いられていたが、図４に示すようにＥＸＮＯＲ（Ｅ
ｘｃｌｕｓｉｖｅ ＮＯＲ、否定排他的論理和）ゲート
１２を用いてもよい。
【００９７】この場合、出力ＯＵＴ、ＯＵＴバーの待機
時の論理値は同一の値であればよく、“１”でも“０”
でもいずれであってもよい。
時の論理値は同一の値であればよく、“１”でも“０”
でもいずれであってもよい。
【００９８】図５は、本発明のばらつき補償技術の第３
の実施の形態の構成を示すブロック図である。
の実施の形態の構成を示すブロック図である。
【００９９】図５を参照すると、本発明の第３の実施の
形態においては、ＣＭＯＳ論理回路で構成された相補出
力内部回路３１のＮウェル端子ＶｂｐとＰウェル端子Ｖ
ｂｎをそれぞれ電源電位、接地電位に固定した上で、相
補出力内部回路３１の電源端子Ｖｐｐと接地端子Ｖｎｎ
の電位を調節することによって動作速度のばらつきを補
償する。
形態においては、ＣＭＯＳ論理回路で構成された相補出
力内部回路３１のＮウェル端子ＶｂｐとＰウェル端子Ｖ
ｂｎをそれぞれ電源電位、接地電位に固定した上で、相
補出力内部回路３１の電源端子Ｖｐｐと接地端子Ｖｎｎ
の電位を調節することによって動作速度のばらつきを補
償する。
【０１００】相補出力内部回路３１にとっては、電源端
子Ｖｐｐと接地端子Ｖｎｎの電位差に相当する電圧が実
質的な電源電圧となる。
子Ｖｐｐと接地端子Ｖｎｎの電位差に相当する電圧が実
質的な電源電圧となる。
【０１０１】また、ウェル電位を固定した上で多くのＭ
ＯＳトランジスタのソース電位を調節することになるの
で、これに伴ってトランジスタのしきい値が変動する。
ＯＳトランジスタのソース電位を調節することになるの
で、これに伴ってトランジスタのしきい値が変動する。
【０１０２】以上２つの効果により、相補出力内部回路
３１の動作速度を補償することができる。
３１の動作速度を補償することができる。
【０１０３】より具体的には、図５を参照すると、本発
明の第３の実施の形態においては、位相比較器３４の出
力Ｕｐ、Ｄｏｗｎを第１のチャージポンプ３５へ供給す
ると共に、第２のチャージポンプ４５にも出力する。
明の第３の実施の形態においては、位相比較器３４の出
力Ｕｐ、Ｄｏｗｎを第１のチャージポンプ３５へ供給す
ると共に、第２のチャージポンプ４５にも出力する。
【０１０４】２つのチャージポンプ３５、４５の構成、
動作とも図１で用いられているものと同一であるが、第
１のチャージポンプ３５は、位相比較器からのＵｐ、Ｄ
ｏｗｎ信号の接続を図１と逆にしているため、Ｕｐ信号
が入力されたときは第１のローパスフィルタ３６の出力
電位が下がり、Ｄｏｗｎ信号が入力されたときは上が
る。
動作とも図１で用いられているものと同一であるが、第
１のチャージポンプ３５は、位相比較器からのＵｐ、Ｄ
ｏｗｎ信号の接続を図１と逆にしているため、Ｕｐ信号
が入力されたときは第１のローパスフィルタ３６の出力
電位が下がり、Ｄｏｗｎ信号が入力されたときは上が
る。
【０１０５】チャージポンプ３５、４５の出力は、それ
ぞれ第１、第２のローパスフィルタ３６、４６の入力端
子に接続されている。
ぞれ第１、第２のローパスフィルタ３６、４６の入力端
子に接続されている。
【０１０６】第１、第２のローパスフィルタ３６、４６
の出力電位は、揺動の少ない平滑化された電位となっ
て、それぞれ第１、第２の電圧変換回路３７、４７へと
入力される。
の出力電位は、揺動の少ない平滑化された電位となっ
て、それぞれ第１、第２の電圧変換回路３７、４７へと
入力される。
【０１０７】第１の電圧変換回路３７は、入力端子の電
位変化に追従して、外部電源電位から第１の内部電源電
位Ｖｐｐを生成する回路で、例えば３端子レギュレータ
がこの回路に該当する。
位変化に追従して、外部電源電位から第１の内部電源電
位Ｖｐｐを生成する回路で、例えば３端子レギュレータ
がこの回路に該当する。
【０１０８】第２の電圧変換回路４７は、入力端子の電
位に追従して、接地電位から第１の内部接地電位Ｖｎｎ
を生成する回路で、例えば３端子レギュレータがこの回
路に該当する。
位に追従して、接地電位から第１の内部接地電位Ｖｎｎ
を生成する回路で、例えば３端子レギュレータがこの回
路に該当する。
【０１０９】第１のチャージポンプ３５と第２のチャー
ジポンプ４５は、第１、第２の電圧変換回路の入力電位
を供給するだけでよいので、図１に示した本発明の第１
の実施の形態におけるチャージポンプに比べて出力電流
量を大幅に小さくできるため、チャージポンプの面積、
消費電力を大幅に小さくできる。
ジポンプ４５は、第１、第２の電圧変換回路の入力電位
を供給するだけでよいので、図１に示した本発明の第１
の実施の形態におけるチャージポンプに比べて出力電流
量を大幅に小さくできるため、チャージポンプの面積、
消費電力を大幅に小さくできる。
【０１１０】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【０１１１】本発明の第１の効果は、内部回路の遅延時
間を正確に反映できる、ということである。このため、
余分な動作マージンを見込んで設計する必要がなくなる
うえ、アナログ回路や配線遅延がクリティカルパスとな
っている回路に対しても速度ばらつき補償技術を適用す
ることができる。
間を正確に反映できる、ということである。このため、
余分な動作マージンを見込んで設計する必要がなくなる
うえ、アナログ回路や配線遅延がクリティカルパスとな
っている回路に対しても速度ばらつき補償技術を適用す
ることができる。
【０１１２】その理由は、本発明においては、内部回路
そのものの遅延時間とクロックのタイミング比較を行っ
ているからである。
そのものの遅延時間とクロックのタイミング比較を行っ
ているからである。
【０１１３】本発明の第２の効果は、面積が縮減する、
ということである。
ということである。
【０１１４】その理由は、本発明においては、内部回路
の遅延時間を代表させるための遅延回路や電圧制御発振
器を設ける必要がないからである。
の遅延時間を代表させるための遅延回路や電圧制御発振
器を設ける必要がないからである。
【０１１５】本発明の第３の効果は、消費電力を低減す
る、ということである。
る、ということである。
【０１１６】その理由は、本発明においては、消費電力
の大きい遅延回路や電圧制御発振器を省略できるからで
ある。
の大きい遅延回路や電圧制御発振器を省略できるからで
ある。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明における相補出力内部回路の一実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本発明における相補出力内部回路の別の実施例
の構成をを示すブロック図である。
の構成をを示すブロック図である。
【図４】本発明の第２の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図５】本発明の第３の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図６】従来のばらつき補償技術の構成を示すブロック
図である。
図である。
【図７】従来の別のばらつき補償技術の構成を示すブロ
ック図である。
ック図である。
１、１１、３１ 相補出力内部回路 ２ ＡＮＤゲート １２、３２ ＥＸＮＯＲゲート ４、１４、３４、１０４、２０４ 位相比較器 ５、１５、３５、４５、１０５、２０５ チャージポン
プ ２５ 負電圧出力チャージポンプ ６、１６、２６、３６、４６、１０６、２０６ ローパ
スフィルタ ３７、４７、２０７ 電圧変換回路 １０１、２０１ 内部回路 １０２ 電圧制御発振器 １０３ 固定Ｎ分周器 ２０２ 遅延回路 ｆｉｎ クロック ＩＮ、ＩＮ１、ＩＮ１バー、ＩＮ２、ＩＮ２バー 入力
信号 ＯＵＴ、ＯＵＴバー 出力信号 Ｖｒｅｄ、Ｖｐｐ 内部電源電位 Ｖｎｎ 内部接地電位 Ｕｐ、Ｄｏｗｎ チャージポンプ制御信号 ＷＥＢ ライト・イネーブル・バー信号 ＲＥ リード・イネーブル信号 Ｃｉ、Ｃｉバー 全加算器下位桁からの繰り上がり入力
信号 Ｓｕｍ、Ｓｕｍバー 全加算器出力信号 Ｃｏ、Ｃｏバー 全加算器上位桁への繰り上がり出力信
号 Ｖｂｐ Ｎウェル電位 Ｖｂｎ Ｐウェル電位 Ｖｐｉｎ 電圧変換回路制御信号
プ ２５ 負電圧出力チャージポンプ ６、１６、２６、３６、４６、１０６、２０６ ローパ
スフィルタ ３７、４７、２０７ 電圧変換回路 １０１、２０１ 内部回路 １０２ 電圧制御発振器 １０３ 固定Ｎ分周器 ２０２ 遅延回路 ｆｉｎ クロック ＩＮ、ＩＮ１、ＩＮ１バー、ＩＮ２、ＩＮ２バー 入力
信号 ＯＵＴ、ＯＵＴバー 出力信号 Ｖｒｅｄ、Ｖｐｐ 内部電源電位 Ｖｎｎ 内部接地電位 Ｕｐ、Ｄｏｗｎ チャージポンプ制御信号 ＷＥＢ ライト・イネーブル・バー信号 ＲＥ リード・イネーブル信号 Ｃｉ、Ｃｉバー 全加算器下位桁からの繰り上がり入力
信号 Ｓｕｍ、Ｓｕｍバー 全加算器出力信号 Ｃｏ、Ｃｏバー 全加算器上位桁への繰り上がり出力信
号 Ｖｂｐ Ｎウェル電位 Ｖｂｎ Ｐウェル電位 Ｖｐｉｎ 電圧変換回路制御信号
Claims (5)
- 【請求項１】待機時には出力端子対に同一の論理値を出
力し動作時には相補論理形式で出力データを前記出力端
子対に発生する論理回路と、 前記出力端子対からの出力信号を入力とし前記論理回路
の出力データ発生に伴う信号遷移を検出する出力遷移検
出回路と、 クロック信号の位相と前記出力遷移検出回路の出力信号
の位相差に対応する信号を出力する位相比較回路と、 前記位相比較回路の出力信号に応じ出力電位を変化させ
るチャージポンプ回路と、 前記チャージポンプ回路の出力信号を入力とするローパ
スフィルタ回路と、 を備え、 前記ローパスフィルタ回路の出力を前記論理回路の電源
端子に接続したことを特徴とする半導体集積回路。 - 【請求項２】待機時には出力端子対に同一の論理値を出
力し動作時には相補論理形式で出力データを前記出力端
子対に発生するＭＯＳ論理回路と、 前記出力端子対からの出力信号を入力とし前記論理回路
の出力データ発生に伴う信号遷移を検出する出力遷移検
出回路と、 クロック信号の位相と前記出力遷移検出回路の出力信号
の位相差に対応する信号を出力する位相比較回路と、 前記位相比較回路の出力信号に応じ出力電位を変化させ
る第１、及び第２のチャージポンプ回路と、 前記第１、及び第２のチャージポンプ回路の出力信号を
それぞれ入力とする第１、及び第２のローパスフィルタ
回路と、 を備え、 前記第１のローパスフィルタ回路の出力を前記論理回路
のＮウェル端子に接続し、前記第２のローパスフィルタ
回路の出力を前記論理回路のＰウェル端子に接続したこ
とを特徴とする半導体集積回路。 - 【請求項３】待機時には出力端子対に同一の論理値を出
力し動作時には相補論理形式で出力データを前記出力端
子対に発生するＭＯＳ論理回路と、 前記出力端子対からの出力信号を入力とし前記論理回路
の出力データ発生に伴う信号遷移を検出する出力遷移検
出回路と、 クロック信号の位相と前記出力遷移検出回路の出力信号
の位相差に対応する信号を出力する位相比較回路と、 前記位相比較回路の出力信号に応じ出力電位を変化させ
る第１、及び第２のチャージポンプ回路と、 前記第１、及び第２のチャージポンプ回路の出力信号を
それぞれ入力とする第１、及び第２のローパスフィルタ
回路と、 前記第１のローパスフィルタ回路の出力信号に応じて高
位電源電位からの電位差が変化する出力電位を生成する
第１の電圧変換回路と、 前記第２のローパスフィルタ回路の出力信号に応じて低
位側電源電位からの電位差が変化する出力電位を生成す
る第２の電圧変換回路と、 を備え、 前記第１の電圧変換回路の出力を前記論理回路の高位電
源端子に接続し、 前記第２の電圧変換回路の出力を前記論理回路の低位側
電源端子に接続し、 前記論理回路のＮウェル端子を前記低位側電源電位に固
定したことを特徴とする半導体集積回路。 - 【請求項４】前記チャージポンプ、もしくはチャージポ
ンプとローパスフィルタの代わりにスイッチングレギュ
レータを原理としたＤＣ−ＤＣコンバータを用いたこと
を特徴とする請求項１〜３のいずれか一に記載の半導体
集積回路。 - 【請求項５】動作時に、入力端子からデータをクロック
信号に同期して入力し、出力端子対に相補出力信号を出
力し、一方、待機時には、前記出力端子対に同一の論理
値を出力する構成の論理回路と、 前記論理回路の前記出力端子対からの相補出力信号出力
への遷移を検出する検出回路と、 前記検出回路の出力と前記クロック信号とを入力とし、
位相比較を行う位相比較回路と、該位相比較回路の後段
に、チャージポンプ、及びローパスフィルタを備え、 前記ローパスフィルタの出力を前記論理回路の電源端子
に接続してなることを特徴とする半導体集積回路。
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