DE3539544C2 - - Google Patents
Info
- Publication number
- DE3539544C2 DE3539544C2 DE19853539544 DE3539544A DE3539544C2 DE 3539544 C2 DE3539544 C2 DE 3539544C2 DE 19853539544 DE19853539544 DE 19853539544 DE 3539544 A DE3539544 A DE 3539544A DE 3539544 C2 DE3539544 C2 DE 3539544C2
- Authority
- DE
- Germany
- Prior art keywords
- voltage level
- memory cell
- data
- voltage
- switch element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
Die Erfindung betrifft eine bistabile Speicherzelle in vor
zugsweise integrierter Technik nach dem Oberbegriff des
Patentanspruchs 1, wie sie z. B. aus der DE-OS 31 28 195
bekannt ist.
Die bistabile Speicherzelle ist eine der wichtigsten Grund
schaltungen der Digitaltechnik und kann dadurch, daß sie
zwei stabile Schaltzustände hat, jeweils die Information 1
oder 0 speichern. Zum Umschalten ist ein Tastimpuls erfor
derlich, der der Speicherzelle an einem Setz- bzw. Rück
setzeingang zuzuführen ist. Der Setz- und der Rücksetzein
gang bilden mit dem jeweiligen Schaltzweig ein konjunktives
oder ein disjunktives Verknüpfungsglied, wobei die gegen
seitige Kreuzverbindung vom Ausgang des einen zum zweiten
Eingang des anderen Verknüpfungsgliedes führt. Dieses Schal
tungsprinzip bistabiler Schaltungen ist in vielen Variatio
nen bekannt. Eine in CMOS-Technologie aufgebaute derartige
Schaltung zeigt z. B. das IBM Technical Disclosure Bulletin
Vol. 16, Nr. 6, Nov. 1973, Seiten 1973 bis 1974.
Bistabile Speicherzellen können gespeicherte Informationen
mit dem Spannungspegel abgeben, den sie beim Einschreiben
hatten. Es gibt jedoch auch Fälle, in denen gespeicherte
Informationen mit einem anderen Pegel ausgelesen werden
sollen. Dies ist beispielsweise beim Übergang zwischen zwei
in unterschiedlicher Technologie aufgebauten Schaltungs
teilen erforderlich, so z. B. zwischen TTL- und ECL-Schal
tungen oder auch zwischen MOS-Schaltungen und Schaltungen,
die zu einer der Standard-Logikfamilien gehören (siehe
z. B. Electronics, 10. Feb. 1982, Seiten 160 bis 163). Bis
her hat man hierzu besondere Pegelumsetzer verwendet, die
eine logische Verknüpfungsschaltung enthalten, an die un
terschiedlich hohe Betriebsspannungen, bezogen auf ein und
dasselbe Massesystem, angeschaltet sind und die somit an
ihrem Ausgang Signale mit einem gegenüber dem Eingang ent
sprechend geänderten Spannungspegel abgeben können.
Insbesondere bei Anwendung der integrierten Schaltungstech
nik macht sich der Aufwand besondere Schaltungsanordnungen
zur Pegelumsetzung zwischen bistabilen Speicherzellen und
den ihnen nachgeordneten Schaltungen nachteilig bemerkbar,
denn die Zahl verwendeter Grundschaltungen bestimmt bei vor
gegebener Packungsdichte die Größe der integrierten Schal
tung, deren Verkleinerung aber laufend angestrebt wird.
Es ist Aufgabe der Erfindung, eine bistabile Speicherzelle
anzugeben, die so aufgebaut ist, daß sie die Funktion der
Speicherung und auch der Pegelumsetzung enthält, so daß da
durch ein besonderer, der Speicherzelle nachzuschaltender
Pegelumsetzer überflüssig wird.
Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1
gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den
Unteransprüchen.
Die Erfindung geht von der Überlegung aus, daß man den
Schaltzustand einer bistabilen Schaltung durch Einprägen
eines gewünschten Ausgangspotentials am jeweiligen Ausgangs
anschluß bestimmen kann, wenn gleichzeitig die beiden Strom
zweige der bistabilen Speicherzelle - vorzugsweise entspre
chend der Weiterbildung gemäß Anspruch 2 - mit einer gerin
geren Betriebsspannung beschaltet sind und für beide Span
nungspegel ein und dieselbe Bezugsspannung gilt. Dann ist
es möglich, eine zu speichernde Information mit einer Span
nung zuzuführen, die der Differenz der beiden Spannungspe
gel entspricht, während der Ausgangspegel die Differenz des
höheren der beiden Spannungspegel gegenüber Bezugsspannung
ist. Wenn die bistabile Speicherzelle auf diese Weise in
einen ihrer beiden möglichen Schaltzustände gebracht ist,
so wird dieser also unter Abgabe einer hohen Ausgangsspan
nung beibehalten, obwohl die Ansteuerung, also das Einschrei
ben, mit einer niedrigeren Eingangsspannung erfolgt ist. So
mit erübrigt sich ein besonderer Pegelumsetzer.
Die Speicherzelle arbeitet also derart, daß die Datenknoten
jeweils über ein weiteres Schalterelement mit dem zweiten
Spannungspegel beschaltet werden und daß eine gegensinnige
Steuerung der weiteren Schalterelemente durch die jeweils
zu speichernde Information erfolgt. Hierbei sind also außer
den Schalterelementen für die bistabile Speicherzelle selbst
nur zwei weitere Schalterelemente erforderlich, über die
der zweite Spannungspegel jeweils informationsabhängig einem
der Datenknoten eingeprägt wird. Dieser zusätzliche Aufwand
ist wesentlich geringer als der für einen besonderen Pegel
umsetzer erforderliche Aufwand. Gleichzeitig wird bei der
gegensinnigen Steuerung der weiteren Schalterelemente ge
währleistet, daß jeweils nur eines der beiden Schalterele
mente leitend gesteuert wird, so daß der zweite Spannungs
pegel zuverlässig nur einem der beiden Datenknoten eingeprägt
wird.
Diese letztere Funktion wird vorteilhaft durch die Weiter
bildung gemäß Anspruch 3 verwirklicht. Diese ermöglicht einen
schaltungstechnisch sehr einfachen Aufbau, denn das erste
Schalterelement muß an seinem Steuereingang lediglich mit
den beiden Schaltzweigen verbunden werden, während das
zweite Schalterelement an seinem Steuereingang mit dem
Anschluß des ersten Schalterelements zu verbinden ist,
der informationsabhängig mit dem ersten bzw. dem zweiten
Spannungspegel versorgt wird.
Durch die Weiterbildung gemäß Anspruch 4 wird erreicht,
daß das zweite Schalterelement über das dritte Schalter
element dauernd mit dem zweiten Spannungspegel verbunden
sein kann, wenn es an seinem Steuereingang durch den in
formationsmäßigen Wechsel zwischen dem ersten und dem zwei
ten Spannungspegel leitend gesteuert bzw. gesperrt wird.
Ein Ausführungsbeispiel der Erfindung wird im folgenden
unter Bezugnahme auf die Zeichnung näher erläutert. Darin
zeigt
Fig. 1 eine bistabile Speicherzelle in MOS-Technik
und
Fig. 2 Signalverläufe in der Speicherzelle nach Fig. 1.
Spannungspegel sind im folgenden als Potentiale bezeichnet,
so daß Potentialdifferenzen Spannungen ergeben.
In Fig. 1 ist eine bistabile Speicherzelle dargestellt,
die aus zwei parallelen Schaltzweigen besteht, in denen
jeweils zwei MOS-Transistoren T 1, T 3 bzw. T 2, T 4 in Rei
henschaltung angeordnet sind. Jeder Schaltzweig bildet be
kanntlich einen Inverter, da die Transistoren T 1 und T 2
p-Kanal-Transistoren und die Transistoren T 3 und T 4 n-Kanal-
Transistoren sind. Im Hinblick auf die Reihenschaltung zu
einander komplementärer Transistoren T 1, T 3 bzw. T 2, T 4 ist
die in Fig. 1 gezeigte Speicherzelle in CMOS-Technik aufge
baut und kann vorteilhaft in dieser Technik monolithisch
integriert werden. Wie für bistabile Schaltungen in CMOS-
Technik bekannt, sind die Gateelektroden der Transistoren
T 1 und T 3 mit dem Verbindungspunkt der Transistoren T 2 und
T 4 verbunden, der den Ausgangsanschluß Q 2 der bistabilen
Speicherzelle bildet. In gleicher Weise sind die Gateelek
troden der Transistoren T 2 und T 4 mit dem Verbindungspunkt
der Transistoren T 1 und T 3 verbunden, der den Ausgangsan
schluß Q 1 der bistabilen Speicherzelle bildet.
Das Bezugspotential der bistabilen Speicherzelle ist das
Potential V 0. An dem Verbindungspunkt der Sourceanschlüsse
der beiden Transistoren T 1 und T 2, der mit C bezeichnet
ist, können Taktimpulse zugeführt werden, deren Impulsam
plitude durch zwei noch zu beschreibende Potentialwerte
V 1 und V 2 bestimmt ist.
Die beiden Ausgangsanschlüsse Q 1 und Q 2 sind mit den Drain
anschlüssen zweier p-Kanal-Transistoren T 5 und T 6 verbun
den. Der Sourceanschluß des Transistors T 5 bildet einen
Dateneingang D, dem zu speichernde Datenimpulse zugeführt
werden können, deren Amplitude durch die Potentiale V 1
und V 2 bestimmt ist. Der Dateneingang D ist außerdem mit
der Gateelektrode des Transistors T 6 verbunden. Mit dem
Transistor T 6 ist ein weiterer p-Kanal-Transistor T 7 in
Reihe geschaltet, dessen Sourceanschluß fest mit dem Po
tential V 2 verbunden ist und dessen Gateelektrode gemein
sam mit der Gateelektrode des Transistors T 5 an die bei
den Schaltzweige der bistabilen Speicherzelle bzw. an den
Takteingang C gelegt ist.
Im folgenden wird die Arbeitsweise der in Fig. 1 gezeigten
Speicherzelle unter Bezugnahme auf die in Fig. 2 darge
stellen Signalverläufe beschrieben, die dort entsprechend
den Schaltungspunkten bezeichnet sind, an denen sie in
Fig. 1 auftreten und einen beispielsweisen Fall der An
steuerung bzw. Funktion der bistabilen Speicherzelle ver
deutlichen.
Die in Fig. 2 gezeigten Signalverläufe haben Impulsampli
tuden, die entweder durch die Potentiale V 1 und V 2 oder
aber durch die Potentiale V 0 und V 2 bestimmt sind. So ha
ben die Signalverläufe C und D einen anderen Signalpegel
als die Signalverläufe Q 1 und Q 2, wodurch die mit der Spei
cherzelle mögliche Pegelumsetzung ersichtlich wird. Fig. 2
zeigt, daß die Potentialdifferenz V 2-V 1 kleiner als die Po
tentialdifferenz V 2-V 0 ist. Setzt man diese Relationen vor
aus, so ergibt sich für die Speicherzelle nach Fig. 1 die
folgende Arbeitsweise:
Zum Zeitpunkt t 1 befindet sich der Ausgangsanschluß Q 1 auf
dem Bezugspotential V 0. Die Transistoren T 3 und T 2 sind
leitend und die Transistoren T 1 und T 4 gesperrt. Entspre
chend hat der Ausgangsanschluß Q 2 dann das Potential V 2,
welches ihm über den Takteingang C zugeführt wird. Dieser
Schaltzustand der bistabilen Speicherzelle ist dem Fach
mann geläufig. Wird dem Dateneingang D dann ein Datenim
puls zugeführt, wie er in Fig. 2 bei D als Ansteuerbei
spiel gezeigt ist, und nimmt der Takteingang C das Poten
tial V 1 an, so wird der Transistor T 5 zum Zeitpunkt t 2
durch die dann an ihm herrschenden Potentialverhältnisse
leitend gesteuert, wodurch das Potential V 2 zum Zeitpunkt
t 3 am Ausgangsanschluß Q 1 auftritt. Gleichzeitig werden
die Transistoren T 2 und T 3 gesperrt und die Transistoren
T 1 und T 4 leitend gesteuert. Der Übergang von dem Poten
tial V 0 zum Potential V 2 am Ausgangsanschluß Q 1 erfolgt da
bei stufenartig über einen Zwischenzustand, dessen Dauer
durch die Impulslänge des in Fig. 2 bei C gezeigten Signals
bestimmt wird. Die Höhe des Potentials während dieser Zeit
ist bestimmt durch die Spannungsteilung zwischen den Tran
sistoren T 1 und T 5, die beide leitend geschaltet sind. Eine
Besonderheit dieser Schaltfolge ist, daß die Impulslänge
des Signals C und der elektrische Widerstand der Transisto
ren T 1 und T 5 so zu wählen sind, daß eine zuverlässige
Funktion ohne unnötig hohen Stromverbrauch gewährleistet
ist. Gleichzeitig liegt das Potential V 1 an der Gateelek
trode des Transistors T 7, so daß dieser leitend ist. Der
Transistor T 6 kann aber das Potential V 2 nicht auf den Aus
gangsanschluß Q 2 schalten, weil er infolge des Potentials
V 2 an seiner Gateelektrode noch gesperrt ist. Erst wenn der
Datenimpuls D beendet ist und am Dateneingang D wieder das
Potential V 1 herrscht und zum Zeitpunkt t 4 am Takteingang C
auftritt, sind beide Transistoren T 6 und
T 7 leitend, wodurch der Ausgangsanschluß Q 2 analog der vor
stehend für den Ausgangsanschluß Q 1 beschriebenen Weise
von dem Bezugspotential V 0 auf das Potential V 2 geführt
wird, während der Ausgangsanschluß Q 1 von dem bis zu die
sem Zeitpunkt vorherrschenden Potential V 2 auf das Bezugs
potential V 0 umgeschaltet wird. Die Einstellung des Zwi
schenzustands erfolgt am Ausgangsanschluß Q 2, jedoch über
die Transistoren T 2, T 6 und T 7.
Wenn das Taktsignal C nach einer Umschaltung der beschrie
benen Art wieder den Potentialwert V 2 annimmt, so bleibt
der jeweils eingenommene stabile Schaltzustand erhalten,
bis das Taktsignal C erneut den Potentialwert V 1 annimmt
und dabei ein Datenimpuls am Dateneingang D auftritt. Die
Vorgänge, die dazu führen, daß die in Fig. 1 gezeigte bi
stabile Speicherzelle abhängig von dem jeweils am Daten
eingang D herrschenden Potential den einen bzw. den ande
ren bistabilen Zustand einnimmt, sind dem Fachmann hinrei
chend bekannt.
Es ist darauf hinzuweisen, daß der Transistor T 7 die Auf
gabe erfüllt, das Potential V 2 von dem Transistor T 6 fern
zuhalten, solange dieses Potential V 2 über den Taktein
gang C an der bistabilen Speicherzelle liegt und dadurch
deren jeweiligen Schaltzustand festhält. Der Transistor T 7
ist nicht unbedingt erforderlich. Der Transistor T 6 könnte
nämlich auch anderweitig zum jeweils erforderlichen Zeit
punkt leitend gesteuert werden, solange gewährleistet ist,
daß er gegensinnig zum Transistor T 5 arbeitet. Die bei dem
Ausführungsbeispiel verwirklichte Schaltung ist aber be
sonders einfach und zeichnet sich durch erhöhte Betriebs
sicherheit aus. Ein Vorteil der Verwendung des Transistors
T 7 in Reihenschaltung mit dem Transistor T 6 besteht darin,
daß bei einem System, das aus mehreren Speicherzellen der
in Fig. 1 gezeigten Art besteht, nur ein einziger Tran
sistor T 7 vorgesehen sein kann, der allen Transistoren T 6
der bistabilen Speicherzellen gemeinsam vorgeschaltet ist.
Dies ermöglicht eine weitere Verringerung des Flächenbe
darfs einer monolithisch integrierten Schaltung.
Claims (7)
1. Bistabile Speicherzelle in vorzugsweise integrierter
Technik mit zwei zueinander parallel an einen ersten
Spannungspegel bzw. eine Bezugsspannung anschaltbaren
und an Datenknoten über Kreuz verbundenen, jeweils
mindestens ein entsprechend einer zu speichernden In
formation ansteuerbares Schalterelement enthaltenden
Schaltzweigen, die an einen zweiten, zum ersten unter
schiedlichen Spannungspegel anschaltbar sind, um ihre
Datenknoten entsprechend der zu speichernden Informa
tion jeweils mit einem Spannungspegel zu beschalten,
dadurch gekennzeichnet, daß die Speicher
zelle ihr über einen Dateneingang (D) zugeführte binäre
Datenimpulse mit dem ersten und dem zweiten Spannungs
pegel (V 1, V 2) gegenüber dem Bezugspotential (V 0) in Form
von auf den zweiten Spannungspegel (V 2) und auf die Be
zugsspannung (V 0) umgesetzten Spannungspegeln an den Da
tenknoten (Q 1, Q 2) speichert, indem die (bei C) der Spei
cherzelle zugeführte Betriebsspannung des zweiten Span
nungspegels (V 2) vorübergehend auf den ersten Spannungs
pegel (V 1) gebracht wird und den Datenknoten (Q 1, Q 2)
über weitere Schalterelemente (T 5, T 6, T 7) jeweils Span
nungspegel dergestalt zugeführt werden, daß im Falle eines
Datenimpulses des zweiten Spannungspegels (V 2) der diesen
Spannungspegel (V 2) führende Dateneingang (D) zum ersten
Datenknoten (Q 1) durchgeschaltet wird und im Falle eines
Datenimpulses des ersten Spannungspegels (V 1) dieser
Spannungspegel (V 1) die Durchschaltung des zweiten Span
nungspegels (V 2) zum zweiten Datenknoten (Q 2) bewirkt.
2. Speicherzelle nach Anspruch 1, dadurch gekenn
zeichnet, daß die (bei C zugeführte) Betriebsspannung synchron mit
den Datenimpulsen taktgesteuert auf den ersten Span
nungspegel (V 1) gebracht wird.
3. Speicherzelle nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß ein erstes (T 5) der weite
ren Schalterelemente (T 5, T 6, T 7) durch den jeweils an
den Schaltzweigen (T 1, T 3; T 2, T 4) liegenden ersten
Spannungspegel (V 1) und ein zweites (T 6) durch infor
mationsabhängige Anschaltung an den ersten Spannungs
pegel (V 1) leitend steuerbar ist.
4. Speicherzelle nach Anspruch 3, dadurch gekenn
zeichnet, daß gleichsinnig mit dem ersten Schal
terelement (T 5) ein drittes Schalterelement (T 7) lei
tend steuerbar ist, das mit dem zweiten Schalterele
ment (T 6) in Reihe geschaltet ist.
5. Speicherzelle nach Anspruch 4, dadurch gekenn
zeichnet, daß das erste Schalterelement (T 5) den
Dateneingang (D) mit dem ersten Datenknoten (Q 1) ver
bindet und zusammen mit dem dritten Schalterelement (T 7)
durch die Betriebsspannung (an C) gesteuert ist und daß die
Reihenschaltung des zweiten und des dritten Schalter
elements (T 6, T 7) den zweiten Spannungspegel (V 2) mit
dem zweiten Datenknoten (Q 2) verbindet, wobei das zwei
te Schalterelement (T 6) durch die Datenimpulse gesteuert ist.
6. Speicherzelle nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß die beiden
Schaltzweige (T 1, T 3; T 2, T 4) jeweils durch die Reihen
schaltung zweier komplementärer MOS-Schalttransistoren
gebildet sind und daß als weitere Schalterelemente
(T 5, T 6, T 7) MOS-Schalttransistoren übereinstimmenden
Leitungstyps vorgesehen sind.
7. Integrierte Schaltungsanordnung mit mehreren bistabilen
Speicherzellen nach Anspruch 4, 5 oder 6, dadurch ge
kennzeichnet, daß ein einziges drittes Schal
terelement (T 7) mehreren bistabilen Schaltungen gemeinsam zu
geordnet ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19853539544 DE3539544A1 (de) | 1985-11-07 | 1985-11-07 | Bistabile speicherzelle |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19853539544 DE3539544A1 (de) | 1985-11-07 | 1985-11-07 | Bistabile speicherzelle |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3539544A1 DE3539544A1 (de) | 1987-05-14 |
DE3539544C2 true DE3539544C2 (de) | 1987-08-13 |
Family
ID=6285408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19853539544 Granted DE3539544A1 (de) | 1985-11-07 | 1985-11-07 | Bistabile speicherzelle |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3539544A1 (de) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4394751A (en) * | 1980-10-23 | 1983-07-19 | Standard Microsystems Corporation | Low power storage cell |
-
1985
- 1985-11-07 DE DE19853539544 patent/DE3539544A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
DE3539544A1 (de) | 1987-05-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2544974C3 (de) | Schaltkreis zur Realisierung logischer Funktionen | |
DE2525225A1 (de) | Schaltungsanordnung zur anzeige der verschiebung elektrischer ladung | |
DE2233286C3 (de) | Datenübertragungsstufe | |
DE3802363A1 (de) | Halbleiterspeicher | |
DE2721851A1 (de) | Verriegelnder leseverstaerker fuer halbleiterspeicheranordnungen | |
DE3206507C2 (de) | ||
DE2734361A1 (de) | Adressenwaehlschaltung fuer halbleiterspeichereinrichtungen | |
DE2706807C2 (de) | Einrichtung und Verfahren zum Verarbeiten von Information in Form digitaler Signale | |
DE1959870C3 (de) | Kapazitive Speicherschaltung | |
DE2165445C3 (de) | Logikschaltung | |
DE3117222A1 (de) | Komplexe logikschaltung | |
DE2835692B2 (de) | Binäres logisches ODER-Glied für programmierte logische Anordnungen | |
DE3501274C2 (de) | ||
DE2852117A1 (de) | Regenerationsschaltung | |
DE2025857A1 (de) | Datenspeicherschaltung in der Form einer zweiphasigen Schieberegisterzelle sehr hoher Arbeitsgeschwindigkeit und geringer Leistungsaufnahme | |
DE3539544C2 (de) | ||
DE2651603A1 (de) | Logischer schaltkreis mit raeumlich verteilten josephsonkontakten | |
DE2348831C3 (de) | Digital-Analogwandler | |
DE2336143C2 (de) | Logische Schaltung | |
DE2702830C2 (de) | ||
DE2103276C3 (de) | Dynamisches Schieberegister | |
DE2300187C2 (de) | Schreibschaltung für Halbleiterspeicher | |
DE2165160C2 (de) | CMOS-Schaltung als exklusives ODER-Glied | |
DE68927255T2 (de) | Impulsgeneratorschaltung | |
EP0034712B1 (de) | Integrierte digitale Halbleiterschaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: TEMIC TELEFUNKEN MICROELECTRONIC GMBH, 74072 HEILB |
|
8339 | Ceased/non-payment of the annual fee |