DE3317593C2 - Prüfsystem-Speicherarchitektur - Google Patents
Prüfsystem-SpeicherarchitekturInfo
- Publication number
- DE3317593C2 DE3317593C2 DE3317593A DE3317593A DE3317593C2 DE 3317593 C2 DE3317593 C2 DE 3317593C2 DE 3317593 A DE3317593 A DE 3317593A DE 3317593 A DE3317593 A DE 3317593A DE 3317593 C2 DE3317593 C2 DE 3317593C2
- Authority
- DE
- Germany
- Prior art keywords
- memory
- subroutine
- main
- data
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
Die Erfindung bezieht sich auf eine
Prüfsystem-Speicherarchitektur nach dem Ober
begriff des Anspruchs 1.
Es sind viele Einrichtungen bekannt, die für die Prüfung inte
grierter Schaltungen oder Gruppen von integrierten Schaltungen benutzt
werden. Typischerweise umfassen diese eine Gruppe von Speichern, die bei
der Prüfung spezieller Bauteile für die Speicherung von Informationen
nötig sind, die notwendigen Daten für die Ausführung solcher Prüfungen,
die gewünschten Ausgabedaten und andere Informationen, wie die Eins oder
Null eines Treibers oder Vergleichers in dem Prüfgerät, um Funk
tionstests an dem zu testenden Bauteil durchzuführen.
Den Speichern ist ein weiterer Satz von Speichern zugeordnet,
die allgemein als Reihenfolgesteuerspeicher bezeichnet werden. Diese
Speicher liefern Steuerinformationen durch Definieren von Unterpro
gramm-Daten, Aufrufen von Unterprogrammen, Aufrufen von Anpassungsmo
den, Liefern von Go To's etc. Die Reihenfolgesteuerspeicher enthalten
in dem System zusätzliche Adressenbits für andere Versorgungsspeicher,
die die Adressen für die Hauptmasken- und Definitionsspeicher umfas
sen. Der Maskenspeicher wird zur Steuerung der Vergleicher der elek
tronischen Anschluß-Schaltkreise benutzt, während der Definitionsspei
cher die Treiber oder elektronischen Anschlußschaltkreise steuert. Ei
ne Kombination des Inhalts aus Masken- und Definitionsspeichern zu
sammen mit dem Wort der Wahrheitstafel entweder von dem Hauptspeicher
oder Unterprogrammspeicher legt deshalb drei Bits von Funktionsdaten
je Anschlußstift für das zu prüfende Bauteil fest.
Die kontinuierliche Erhöhung der Komplexität und Leistungsfä
higkeit der integrierten Schaltkreise haben einen Bedarf an höher flexi
blen Speicherarchitekturen entstehen lassen. Für die Prüfung vieler dy
namischer Bauteile können einige hunderttausend Prüfzyklen benötigt wer
den und folglich werden mehr Masken, Definitionen oder Vektoren benö
tigt, als die Speicher des Systems speichern können. Typischerweise hat
diese Begrenzung in bekannten automatischen Prüfsystemen eine vollstän
dige Prüfunterbrechung für das Bauelement zur Folge, um ein erneutes La
den der Speicher zu ermöglichen. Eine Prüfreihenfolge muß deshalb vorge
sehen werden, um das dynamische Bauteil in einen bekannten Zustand zu
bringen, bevor die Prüfung fortgesetzt werden kann.
Die fortschreitende Entwicklung bei Mikroprozessoren führt zu
der Schwierigkeit, Parameter von dem Hauptprogramm auf die Unterprogram
me zu übertragen und damit zu einer zunehmend unerwünschten Beschrän
kung in den Prüfsystemen. Z.B. wird zur Prüfung eines Mikroprozessors
das Unterprogramm die Wahrheitstafel, die für einen speziellen Mikropro
zessorzyklus, etwa den Befehlabrufbetrieb, enthalten, und es ist dabei
wünschenswert, in Verbindung mit dem Unterprogrammabruf, auf die Forma
tiereinrichtung, den Speicherplatz, von dem der Abruf durchgeführt wird,
zu übertragen. Die Benutzung solcher Unterprogramme und Parameterüber
tragung ermöglicht eine bedeutende Zusammendrängung der in dem Haupt
speicher gespeicherten Daten im Vergleich zu dem Straight-Line-Modus.
Das Unvermögen, solche Parameter zu übertragen, führt daher zu dem Be
darf an größeren Speichern mit den hiermit verbundenen langsameren
Zugriffszeiten und höheren Kosten.
Eine Prüfsystem-Speicherarchitektur, die die Merkmale des
Oberbegriffs des Patentanspruchs 1 aufweist, ist aus der DE 28 12 396 A1
bekannt. Andere Prüfsysteme sind in den Druckschriften US 4,287,594
und DE-OS 24 08 990 offenbart.
Der Erfindung liegt die Aufgabe zugrunde, eine solche Archi
tektur so auszubilden, daß der Bedarf an Speicherplatz verringert werden
kann und damit auch die Zugriffszeit auf die gespeicherten Daten verrin
gert wird.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Pa
tentanspruchs 1 genannten Merkmale gelöst. Weitere Ausgestaltungen der
Erfindung sind den Unteransprüchen zu entnehmen.
Die Erfindung wird nachfolgend anhand eines in der beigefügten
Abbildung gezeigten bevorzugten Ausführungsbeispiels näher erläutert,
die ein Blockdiagramm einer Prüfsystem-Speicherarchitektur zeigt.
Eine solche Prüfsystem-Speicherarchitektur
ermöglicht die Prüfung dynamischer Bauteile, für die eine Vielzahl
von Masken und Definitionen erforderlich ist, und ermöglicht die Übertragung
von Parametern auf Unterprogramme derart, daß das Prüfsystem
in Verbindung mit den am weitesten entwickelten integrierten Schaltungen
anwendbar ist. Gemäß dem Blockdiagramm ist eine Anzahl von Speichern
vorgesehen, die wahlweise mit dieser Formatiereinrichtung 10 verbindbar
sind. Die Formatiereinrichtung ihrerseits ist mit den elektronischen An
schlußschaltkreisen verbunden, die jedem Anschlußstift eines Prüfkopfes
zugeordnet sind, an den das zu testende Gerät angeschlossen ist. Zur
Prüfung formatiert die Formatiereinrichtung 10 notwendige Prüfsignale
für jeden Anschlußstift des Gerätes und leitet sie zu dem Prüfkopf. Um
das benötigte Prüfsignal für jeden elektronischen Anschlußkreis zu er
zeugen, zieht die Formatiereinrichtung eine Information heran, die in
den dargestellten Speichern enthalten ist.
Die Speicher umfassen einen Hauptdatenspeicher 15, der in der
bevorzugten Ausführungsform mit einer Speichertiefe von 64 k-Worten bei
einer Breite des Prüfgerätes in Gruppen von 16 Anschlußstiften bis zu
256 Anschlußstifte besitzt. Ein Subroutine- oder Unterprogrammspeicher
38 erlaubt, Schleifen bezüglich der Wahrheitstabelleninformation, die in
dem Hauptdatenspeicher 15 gespeichert ist, mit maximaler Geschwindigkeit
durchzuführen. Der Hauptdatenspeicher 15 und der Unterprogrammspeicher
38 enthalten beide Bool'sche Daten, die für eine Funktionsprüfung des
Gerätes, das an die elektronischen Anschlußschaltkreise angeschlossen
ist, benutzt werden. Typischerweise stellt jeder Zyklus der Boole'schen
Daten, der als ein "Vektor" bekannt ist, ein einzelnes Wort in dem
Hauptdaten- oder Unterprogrammspeicher dar.
Die dargestellten Speicher umfassen weiterhin einen Hauptmas
kenspeicher 20 und einen Hauptdefinitionsspeicher 25. Der Maskenspeicher
20 enthält Informationen über jeden Zyklus, wodurch bei einer Prüfung
z. B. festgelegt wird, an welchem Anschlußstift Ausgangssignale gemessen
werden sollen. Der Definitionsspeicher 25 enthält für jeden Zyklus In
formationen darüber, welche Anschlußstifte des Gerätes bei einer Prüfung
mit den speziellen Boole'schen Daten von anderen Speichern zu betreiben
sind. Der Maskenspeicher 20 steuert demnach durch die Formatiereinrich
tung 10 die Vergleicher der elektronischen Anschlußschaltkreise, während
der Definitionsspeicher 25 entsprechend die Treiber der elektronischen
Anschlußschaltkreise steuert. Jeder der Masken- oder Definitionsspeicher
besitzt eine Speichertiefe von 256 Worten bei einer Breite des Prüfgerä
tes in der bevorzugten Ausführungsform. Wie nachfolgend noch erläutert
wird, bestimmen somit der Hauptdatenspeicher 15, der Maskenspeicher 20
und der Definitionsspeicher 25 zusammen die drei Bits der Funktionsda
ten, die für jeden zu prüfenden Anschlußstift des Gerätes notwendig
sind.
Dem Unterprogrammspeicher 38 und der Kombination der Speicher
15, 20 und 25 ist ein Reihenfolgesteuerspeicher (SCM) zugeordnet. In der
bevorzugten Ausführungsform besitzt der Hauptreihenfolgesteuerspeicher
18 eine Speichertiefe von 64 k-Worten bei einer Breite von 64 Bits, und
der Unterprogrammreihenfolgespeicher 33 ist eine Speichertiefe von 1
k-Worten tief bei einer Breite von 64 Bits. Jeder der Reihenfolgesteuer
speicher 18 und 33 liefert für Informationen, die in anderen Speichern
enthalten sind, Adressen. So enthält z. B. der Haupt-SCM-Speicher 18
Adresseninformationen für jedes Wort in dem Hauptdatenspeicher 15, wie
für die Adresse der entsprechenden Definition in dem Definitionsspei
cher 25 oder Maske in dem Maskenspeicher 20. Zusätzlich, wenn auch in
der Figur nicht dargestellt, enthält der SCM-Speicher 18 Informationen
über die Wahl der geeigneten Zeitgeneratoren, der notwendigen Zeitver
zögerung, Pulsbreiten usw.
Im Gegensatz zu den bekannten automatischen Prüfsystemen ent
hält die dargestellte Speicherarchitektur außerdem einen Subroutine-
oder Unterprogrammdefinitionsspeicher 27 und einen Subroutine- oder Un
terprogrammaskenspeicher 22. In der bevorzugten Ausführungsform besitzt
jeder dieser Speicher eine Speichertiefe von 256 Worten bei der Breite
des Prüfgerätes. Diese Speicher sind für den ausschließlichen Gebrauch
des Unterprogrammspeichers 38. Während die Adresseninformation in
den Hauptspeichern D und M 25, 20 über den Haupt-SCM-Speicher 18, ge
leitet wird, wird die Adresseninformation für den Unterprogrammdefi
nitionsspeicher 27 und den Unterprogrammaskenspeicher 22 über den
Unterprogramm-SCM-Speicher 33 geliefert. Folglich kommen die Masken- und
Definitionsdaten von entsprechenden Plätzen in den Hauptspeichern D und
M 25, 20 adressiert über den SCM-Speicher 18, wenn Vektoren aus dem
Hauptspeicher 15 heraus ausgeführt werden. Ebenso kommen die Masken-
und Definitionsdaten von entsprechenden SD- und SM-Speichern 27 bzw.
22, wenn die Vektoren aus dem Unterprogrammspeicher 38 heraus ausgeführt
werden.
Multiplexer 13 und 17 bestimmen, ob Haupt- oder Unterpro
grammaske und Definitionsdaten Einlaßterminals M und D der Formatierein
richtung 10 erreichen. Die Multiplexer 13 und 17 werden von dem Un
terprogrammspeicher 38 gesteuert. Auf diese Weise kann ein dynamisches
Bauteil in einer kontinuierlichen Schleife unter der Kontrolle des
Unterprogramm-SCM-Speichers 33 gehalten werden, indem Daten der Spei
cher 27 und 22 benutzt werden, während die Hauptmaske 20 und der Defini
tionsspeicher 25, Hauptspeicher 15 und Haupt-SCM-Speicher 18 mit neuen
Prüfinformationen geladen werden. Dies verhindert die Nachteile der be
kannten Prüfsysteme, bei denen die Prüfung eines dynamischen Bauteils
öfter unterbrochen werden muß, um die Hauptspeicher M und D 20, 25 er
neut zu laden und dann das Gerät in einen bekannten Zustand zu bringen.
Um einen Zugang zu den Masken- und Definitionsspeichern zu
erreichen, die den Haupt- und Unterprogrammspeichern anderer Untersy
steme in der automatischen Prüfeinrichtung zugeordnet sind, sind Mul
tiplexer mit jedem Speicher verbunden. Z.B. ermöglicht der Multiple
xer 21, der dem Hauptmaskenspeicher 20 zugeordnet ist, daß der Mas
kenspeicher 20 über eine Leitung HSAC mit schneller Zugriffsinforma
tion, über eine Leitung APG mit algorithmischer Mustergeneratorinfor
mation oder über eine Leitung MA mit Informationen aus dem Haupt-SCM-
Speicher 18 geladen wird. Ähnliche Multiplexer 26 und 24 sind mit dem
Hauptdefinitionsspeicher 25 und dem Unterprogrammdefinitionsspeicher
27 verbunden. Ein Multiplexer 19 ist mit dem Unterprogrammaskenspei
cher 22 verbunden, um die gleiche Funktion durchzuführen.
Ein wichtiges Merkmal dieser Erfindung ist, daß sie eine Über
tragung der Parameter auf die Formatiereinrichtung 10 erlaubt. Dies wird
möglich durch den Parameter-Freigabespeicher (PEM) 30, der so breit ist,
wie Kanäle in der Prüfeinrichtung vorhanden sind. In der bevorzugten
Ausführungsform besitzt PEM 30 eine Tiefe von 16 Worten. Der Steuerspei
cher 30 wird adressiert über vier Bits in dem Unterprogramm-SCM-Speicher
33. über einen Multiplexer 16 legt der Unterprogramm-SCM-Speicher 33
wirksam auf einer pro-Kanal-Basis fest, ob Bits für diesen Kanal für den
Zyklus von dem Unterprogrammspeicher 38 (über Multiplexer 14, 31 oder
36) oder von dem Hauptspeicher 15 kommen.
Der Steuerspeicher (PEM) 30 arbeitet in der folgenden Weise.
Wird ein Vektor von dem Unterprogrammspeicher ausgeführt, falls das aus
gewählte Wort von dem PEM 30 nur Nullen enthält, dann kommen die Eins-
und Nulldaten für die Formatiereinrichtung 10 vollständig von dem Unter
programmspeicher 38, und kein Parameter wird auf diesen Zyklus übertra
gen. Wird jedoch ein Vektor von dem Unterprogramm SCM 33 ausgeführt und
das ausgewählte Wort von dem Parameterfreigabespeicher 30 enthält Ein
sen, dann werden die Null- und Einsdaten für die Formatiereinrichtung 10
von dem Unterprogrammspeicher 38 für solche Kanäle kommen, die eine
Null in dem entsprechenden PEM-Kanal besitzen, wobei die Eins- und Null
daten von dem Hauptspeicher 15 für solche Kanäle erzeugt werden, die ei
ne Eins in dem entsprechenden PEM-Kanal besitzen. Auf diese Weise kann
durch die Adressierung eines entsprechenden Wortes im PEM-Speicher 30
ein spezieller Vektor in dem Unterprogramm ausgeführt werden, wie er ist
ohne Parameter, oder ein oder mehrere Kanäle aus diesem Zyklus können
Daten von dem Hauptspeicher 15 erhalten. Der PEM arbeitet, indem ein
Gatter 28 gesteuert wird in Verbindung mit Daten von dem Unterprogramm
speicher, wobei das Gatter 38 den als Umschalter dienenden Multiplexer
14 steuert.
Um in Situationen, in denen mehr als ein Parameter übertragen
wird, dem Unterprogramm-SCM-Speicher 33 zu ermöglichen, zu dem nächsten
Parameter in der Abrufreihenfolge von dem Hauptspeicher überzugehen, und
um nach dem Parameterwort mit dem Ziel einer Rückkehr von dem Unterpro
gramm zu dem Anrufenden zu springen, ist ein Speicheradressenregister
(MAR) 29 vorgesehen. Ein Bit des Unterprogramm-SCM 33, bezeichnet als
Parameterfortschrittbit (PADV) wird von dem Speicher 33 zum Register 29
übermittelt.
Das PADV erhöht den Zustand des Speicheradressenregisters 29
in der folgenden Weise. Wenn ein Unterprogramm von dem Hauptspeicher ab
gerufen wird, zeigt das Speicheradressenregister 29 typischerweise auf
eine um eins erhöhte Stelle auf gegenüber der Stelle, von der der Abruf
für das Unterprogramm vorgenommen wurde. Werden keine Parameter übertra
gen, dann ist dies die Stelle, zu der das Unterprogramm an seinem Ende
zurückkehren wird. Werden allerdings Parameter übertragen, dann wird das
Speicheradressenregister 29 auf die Stelle des ersten Parameters der
Reihenfolge zeigen. Das PADV-Signal erhöht das Register 29, um auf den
nächsten Parameter der Reihenfolge zu zeigen. Dieselbe Leitung kann auch
dazu benutzt werden, hinter den letzten Parameter zu treten, wodurch ei
ne Rückkehr zu einem entsprechenden Speicherplatz im Hauptspeicher 15
ermöglicht wird. Das Parameterfortschrittbit kann deshalb viele Rück
kehrstellen von einem einzelnen Unterprogramm zulassen. Hierdurch kann
Information zu dem Hauptspeicher zurückgebracht werden, um die Ergebnis
se der Durchführung durch das Unterprogramm anzuzeigen.
In der Figur ist unmittelbar unter dem Parameterfreigabespei
cher 30 ein Freigabespeicher 32 für Ersatzdatenquellen (ADSEM) darge
stellt. Dieser Speicher steuert den Multiplexer 31, damit Daten von ge
wünschten Ersatzdatenquellen über den Multiplexer 31 zu der Formatier
einrichtung 10 geliefert werden können.
Weiterhin dargestellt ist ein Aufspaltungshauptspeicher 40,
ein Aufspaltungsprogramm 42 und ein Aufspaltungsparameter-Freigabespei
cher 37. Jeder von diesen ist ein Duplikat seines Gegenstücks, das vor
stehend erläutert wurde. Das Ziel dieser Aufspaltungsspeicher ist, eine
Ausweitung der gesamten Speicherarchitektur zu ermöglichen für die Kom
ponenten, die eine sehr große Anzahl von Anschlußstiften besitzen. In
der bevorzugten Ausführungsform können z. B. die Haupt-, Unterprogramm-
und PEM-Speicher 13, 38 und 30 Bauteile mit bis zu 256 Anschlußstiften
prüfen. Diese Kapazität kann um zusätzliche 256 Anschlußstifte durch die
dargestellten Aufspaltungseinheiten erweitert werden. Auf die gleiche
Weise könnte natürlich die Kapazität weiter vergrößert werden durch das
Hinzufügen zusätzlicher Aufspaltungseinheiten oder durch eine Zunahme
der Größe der Haupt- und Aufspaltungseinheiten.
Die Funktionsweise der dargestellten Speicherarchitektur kann
in Verbindung mit der Prüfung eines typischen Mikroprozessors besser
verstanden werden. Es wird angenommen, daß der zu prüfende Mikroprozes
sor einen typischen Lesezyklus besitzt, bei dem sich der Adressenbus des
Mikroprozessors während eines ersten Zyklus in dem Hochimpedanzzustand
befindet und dann auf eine Adresse übergeht, die während eines zweiten
und dritten Zyklus gültige Adresse ist. Eine Adressenabtastimpulsleitung
wird von dem Mikroprozessor benutzt, um zu zeigen, daß der Adressenbus
gültige Daten während des dritten Zyklus besitzt.
Der Bauteil-Datenbus besitzt während wenigstens des vierten
Zyklus gültige Daten, wenn diese unter Benutzung eines Datenabtastsig
nals abgetastet werden. Der Adressenabtastimpuls und der Datenabtastim
puls sowie typischerweise viele andere korrespondierende Signale sind
verschlüsselt in dem Unterprogramm 38 gespeichert. Die speziellen Adres
sen- und Datenwerte sind variabel und werden als Parameter übertragen.
Der beschriebene Lesezyklus kann wie folgt in dem Speicher kodiert wer
den:
Bei dem ersten Unterprogrammzyklus werden der Speicherplatz 0
des Unterprogrammspeichers D und M 27 und 22 und der Parameterspeicher
30 freigegeben. Die Kombination von D gleich 0 und M gleich 0 mit loka
len Speichern, die mit Einsen belegt sind, unterweist das Prüfgerät,
diejenigen Anschlußstifte für den Hochimpedanzzustand zu prüfen. PEA0
ist die Parameter-Freigabespeicheradresse 0, in diesem Beispiel würde
die Adresse nur Nullen enthalten, um anzuzeigen, daß keine Parameter in
diesem Zyklus benutzt werden.
In dem nächsten Zyklus besitzen die Speicherstellen der Unter
programmspeicher D und M für die Adresse 1 die entsprechende Kombination
für die Aktivitäten in dem zweiten Zyklus. Die Speicherstelle des PEM
30 ist ausgewählt. Die Speicherstelle wird Einsen auf den Prüfkanälen
aufweisen, mit denen der Adressenbus des Bauteils verbunden ist, und die
Adressenbits, die dem Bauteil vorgelegt sind, werden von dem Hauptspei
cher 15 geliefert. Der Datenbus befindet sich jedoch noch im Hochimpe
danzzustand, so daß diese Kanäle mit Daten von dem Unterprogrammspeicher
38 versorgt werden. Bei dem nächsten Zyklus sind die Inhalte der Spei
cherstelle 2 des PEM ausgewählt, und dieses Wort enthält Einsen für die
Daten- und Adressenbuskanäle, wodurch es ermöglicht wird, daß die Daten-
und Adresseninformation vom Hauptspeicher anstatt vom Unterprogrammspei
cher 38 kommt.
Die Speicherstelle des Unterprogramms bringt nun das Adressen
abtastsignal zur Geltung. Bei dem vierten Schritt schließlich genügt die
geeignete Kombination der Unterprogrammspeicher 27 und 22 mit dem Para
meterfreigabespeicher 30 den Zyklenforderungen des Bauteils. Das PADV-
Signal wird um einen Schritt erhöht, um Speicheradressenregister 29 um
einen Schritt weiterzuschalten und eine Rückkehr des Unterprogrammzyklus
auszuführen. Auf diese Weise kann der Lesezyklus für die Prüfung eines
Mikroprozessors, der sich normalerweise in vier Prüfzyklen vollzieht, in
einem Unterprogramm ausgeführt und wiederholt benutzt werden, indem das
Unterprogramm mit der gewünschten Adresse angerufen und Dateninformation
als Parameter übertragen wird. Die Formatiereinrichtung 10 formatiert
und taktet diese Daten, bevor sie bei einer Prüfung an die elektroni
schen Anschlußschaltkreise, die jedem Anschlußstift des Bauteils zuge
ordnet sind, geliefert werden.
Claims (13)
1. Prüfsystem-Speicherarchitektur eines Prüfgeräts für elektroni
sche Bauteile, umfassend:
einen Hauptdatenspeicher (15) für das Abspeichern erster Daten bits bezüglich der auszuführenden Prüfungen,
einen Hauptmaskenspeicher (20) für das Abspeichern zweiter Da tenbits bezüglich der auszuführenden Prüfungen,
einen Hauptdefinitionsspeicher (25) für das Abspeichern dritter Datenbits bezüglich der auszuführenden Prüfungen,
einen Hauptsteuerspeicher (18), der mit dem Hauptdatenspeicher, dem Hauptmaskenspeicher und dem Hauptdefinitionsspeicher gekoppelt ist, für das Abspeichern von Steuersignalen für diese,
wobei das Prüfgerät eine Formatiereinrichtung (10) aufweist, die die Speicherarchitektur mit dem Prüfling verbindet,
dadurch gekennzeichnet,
daß ein Subroutinendatenspeicher (38), ebenfalls für das Ab speichern erster Datenbits bezüglich auszuführender Prüfungen, vorgesehen ist,
daß ein mit dem Subroutinendatenspeicher gekoppelter Subrouti nensteuerspeicher (33) für das Abspeichern von dessen Steuersignalen vor gesehen ist,
daß ein mit dem Hauptdatenspeicher und mit dem Subroutinenda tenspeicher sowie mit der Formatiereinrichtung gekoppelter erster Um schalter (14) vorgesehen ist, der von einer mit dem Subroutinensteuer speicher gekoppelten Parameter-Entsperrschaltung (30) gesteuert ist, um in dem Hauptdatenspeicher bzw. in dem Subroutinendatenspeicher gespei cherte erste Datenbits selektiv der Formatiereinrichtung aufzuschalten.
einen Hauptdatenspeicher (15) für das Abspeichern erster Daten bits bezüglich der auszuführenden Prüfungen,
einen Hauptmaskenspeicher (20) für das Abspeichern zweiter Da tenbits bezüglich der auszuführenden Prüfungen,
einen Hauptdefinitionsspeicher (25) für das Abspeichern dritter Datenbits bezüglich der auszuführenden Prüfungen,
einen Hauptsteuerspeicher (18), der mit dem Hauptdatenspeicher, dem Hauptmaskenspeicher und dem Hauptdefinitionsspeicher gekoppelt ist, für das Abspeichern von Steuersignalen für diese,
wobei das Prüfgerät eine Formatiereinrichtung (10) aufweist, die die Speicherarchitektur mit dem Prüfling verbindet,
dadurch gekennzeichnet,
daß ein Subroutinendatenspeicher (38), ebenfalls für das Ab speichern erster Datenbits bezüglich auszuführender Prüfungen, vorgesehen ist,
daß ein mit dem Subroutinendatenspeicher gekoppelter Subrouti nensteuerspeicher (33) für das Abspeichern von dessen Steuersignalen vor gesehen ist,
daß ein mit dem Hauptdatenspeicher und mit dem Subroutinenda tenspeicher sowie mit der Formatiereinrichtung gekoppelter erster Um schalter (14) vorgesehen ist, der von einer mit dem Subroutinensteuer speicher gekoppelten Parameter-Entsperrschaltung (30) gesteuert ist, um in dem Hauptdatenspeicher bzw. in dem Subroutinendatenspeicher gespei cherte erste Datenbits selektiv der Formatiereinrichtung aufzuschalten.
2. Prüfsystem-Speicherarchitektur nach Anspruch 1, gekennzeichnet
durch
einen Subroutinemaskenspeicher (22), der mit dem Subroutine steuerspeicher verbunden ist, für das Abspeichern der zweiten Daten-Bits bezüglich der auszuführenden Prüfungen,
einen Subroutinedefinitionsspeicher (27), verbunden mit dem Subroutinesteuerspeicher für das Abspeichern auch dritter Daten-Bits be züglich der auszuführenden Prüfungen, und
Schaltkreise (13, 17) für die Übertragung der zweiten und dritten Daten-Bits zu der Formatiereinrichtung.
einen Subroutinemaskenspeicher (22), der mit dem Subroutine steuerspeicher verbunden ist, für das Abspeichern der zweiten Daten-Bits bezüglich der auszuführenden Prüfungen,
einen Subroutinedefinitionsspeicher (27), verbunden mit dem Subroutinesteuerspeicher für das Abspeichern auch dritter Daten-Bits be züglich der auszuführenden Prüfungen, und
Schaltkreise (13, 17) für die Übertragung der zweiten und dritten Daten-Bits zu der Formatiereinrichtung.
3. Prüfsystem-Speicherarchitektur nach Anspruch 1 oder 2, gekenn
zeichnet durch einen Definitionsschalter-Schaltkreis (13), verbunden mit
der Formatiereinrichtung und dem Haupt- und Subroutinedefinitionsspei
cher für die Steuerung, welcher an die Formatiereinrichtung (10) ange
schlossen ist.
4. Prüfsystem-Speicherarchitektur nach Anspruch 2 oder 3, gekenn
zeichnet durch einen Maskenschalter-Schaltkreis (17), verbunden mit der
Formatiereinrichtung (10) und dem Hauptdatenspeicher (15) und den Sub
routinemaskenspeichern (22) für die Steuerung, welcher mit der Forma
tiereinrichtung verbunden ist.
5. Prüfsystem-Speicherarchitektur nach Anspruch 4, dadurch ge
kennzeichnet, daß jeder der Maskenschalter-Schaltkreise (17) und Defini
tionsschalter-Schaltkreise (13) mit dem Subroutinesteuerspeicher (33)
verbunden ist und von diesem gesteuert wird.
6. Prüfsystem-Speicherarchitektur nach einem der Ansprüche 2 bis
5, dadurch gekennzeichnet, daß die Zuführschaltungen (13, 17) umfassen:
einen zweiten Schalter-Schaltkreis (13), der auf den Subrouti nesteuerspeicher anspricht und mit der Formatiereinrichtung und jedem der Hauptdefinitionsspeicher (25) und Subroutinedefinitionsspeicher ver bunden ist, um sie selektiv mit der Formatiereinrichtung (10) zu verbin den, und
dritte Schalter-Schaltkreise (17), die auf den Subroutinesteu erspeicher ansprechen und mit der Formatiereinrichtung (10) und jedem der Hauptmaskenspeicher und Subroutinemaskenspeicher (22) verbunden ist, um sie selektiv mit der Formatiereinrichtung (10) zu verbinden.
einen zweiten Schalter-Schaltkreis (13), der auf den Subrouti nesteuerspeicher anspricht und mit der Formatiereinrichtung und jedem der Hauptdefinitionsspeicher (25) und Subroutinedefinitionsspeicher ver bunden ist, um sie selektiv mit der Formatiereinrichtung (10) zu verbin den, und
dritte Schalter-Schaltkreise (17), die auf den Subroutinesteu erspeicher ansprechen und mit der Formatiereinrichtung (10) und jedem der Hauptmaskenspeicher und Subroutinemaskenspeicher (22) verbunden ist, um sie selektiv mit der Formatiereinrichtung (10) zu verbinden.
7. Prüfsystem-Speicherarchitektur nach Anspruch 6, gekennzeichnet
durch
vierte Schalter-Schaltkreise (26), angeschlossen zwischen dem Hauptsteuerspeicher und dem Hauptdefinitionsspeicher (25),
fünfte Schalter-Schaltkreise (21), angeschlossen zwischen dem Hauptsteuerspeicher und dem Hauptmaskenspeicher (20),
sechste Schalter-Schaltkreise (24), angeschlossen zwischen dem Subroutinesteuerspeicher (33) und dem Subroutinedefinitionsspeicher (22),
siebente Schalter-Schaltkreise (19), angeschlossen zwischen dem Subroutinesteuerspeicher (33) und dem Subroutinemaskenspeicher (22),
wobei jeder der vierten, fünften, sechsten und siebenten Schalter-Schaltkreise außerdem zumindest mit einem zusätzlichen Da tenspeicher verbunden ist, um den Transfer von Informationen von dem zusätzlichen Datenspeicher zu jedem der Hauptmasken-, Definitions-, Sub routinemasken- und Subroutinedefinitionsspeicher unter Steuerung durch den Hauptsteuerspeicher und den Subroutinesteuerspeicher zu ermöglichen.
vierte Schalter-Schaltkreise (26), angeschlossen zwischen dem Hauptsteuerspeicher und dem Hauptdefinitionsspeicher (25),
fünfte Schalter-Schaltkreise (21), angeschlossen zwischen dem Hauptsteuerspeicher und dem Hauptmaskenspeicher (20),
sechste Schalter-Schaltkreise (24), angeschlossen zwischen dem Subroutinesteuerspeicher (33) und dem Subroutinedefinitionsspeicher (22),
siebente Schalter-Schaltkreise (19), angeschlossen zwischen dem Subroutinesteuerspeicher (33) und dem Subroutinemaskenspeicher (22),
wobei jeder der vierten, fünften, sechsten und siebenten Schalter-Schaltkreise außerdem zumindest mit einem zusätzlichen Da tenspeicher verbunden ist, um den Transfer von Informationen von dem zusätzlichen Datenspeicher zu jedem der Hauptmasken-, Definitions-, Sub routinemasken- und Subroutinedefinitionsspeicher unter Steuerung durch den Hauptsteuerspeicher und den Subroutinesteuerspeicher zu ermöglichen.
8. Prüfsystem-Speicherarchitektur nach Anspruch 7, gekennzeichnet
durch
achte Schalter-Schaltkreise (31), angeschlossen zwischen dem ersten Schalter-Schaltkreis (14) und der Formatiereinrichtung (10) und mit einer alternativen Datenquelle verbunden für das Ermöglichen der Lieferung von Information von der alternativen Datenquelle an die Forma tiereinrichtung anstelle der Informationen von dem Hauptdatenspeicher (15) und Subroutinedatenspeicher (38).
achte Schalter-Schaltkreise (31), angeschlossen zwischen dem ersten Schalter-Schaltkreis (14) und der Formatiereinrichtung (10) und mit einer alternativen Datenquelle verbunden für das Ermöglichen der Lieferung von Information von der alternativen Datenquelle an die Forma tiereinrichtung anstelle der Informationen von dem Hauptdatenspeicher (15) und Subroutinedatenspeicher (38).
9. Prüfsystem-Speicherarchitektur nach Anspruch 8, dadurch ge
kennzeichnet, daß die achten Schalter-Schaltkreise (31) mit einem Ent
sperrschaltkreis (32) der alternativen Datenquelle verbunden und von ihm
gesteuert ist.
10. Prüfsystem-Speicherarchitektur nach Anspruch 9, gekennzeichnet
durch eine Schaltung (35) für das Verbinden des Entsperrschaltkreises
der alternativen Datenquelle mit dem Subroutinesteuerspeicher oder dem
Hauptsteuerspeicher, wobei der jeweils angeschlossene Speicher den Ent
sperrschaltkreis der alternativen Datenquelle steuert.
11. Prüfsystem-Speicherarchitektur nach Anspruch 10, gekennzeich
net durch ein Speicheradressenregister (29), verbunden mit dem Subrouti
nesteuerspeicher, dem Hauptsteuerspeicher und dem Hauptdatenspeicher
für das Bereitstellen von Adresseninformation für den Hauptdatenspei
cher und den Hauptsteuerspeicher.
12. Prüfsystem-Speicherarchitektur nach einem der Ansprüche 1 bis
11, dadurch gekennzeichnet, daß die Parameter-Entsperrschaltung umfaßt:
einen Parameter-Entsperrspeicher (30), verbunden mit dem Sub routinesteuerspeicher, und
eine Logik-Gatterschaltung (28) mit Eingangsanschlüssen, die mit dem Subroutinedatenspeicher und dem Parameter-Entsperrspeicher ver bunden ist, und einen Ausgang aufweist, der mit dem ersten Schalter- Schaltkreis verbunden ist.
einen Parameter-Entsperrspeicher (30), verbunden mit dem Sub routinesteuerspeicher, und
eine Logik-Gatterschaltung (28) mit Eingangsanschlüssen, die mit dem Subroutinedatenspeicher und dem Parameter-Entsperrspeicher ver bunden ist, und einen Ausgang aufweist, der mit dem ersten Schalter- Schaltkreis verbunden ist.
13. Prüfsystem-Speicherarchitektur nach einem der Ansprüche 1 bis
12, dadurch gekennzeichnet, daß die zweiten Daten-Bits der auszuführen
den Prüfungen Maskeninformation für die Steuerung von Komparatoren um
fassen, und die dritten Daten-Bits der auszuführenden Prüfungen Defini
tionsinformation für Steuertreiber umfassen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/378,937 US4502127A (en) | 1982-05-17 | 1982-05-17 | Test system memory architecture for passing parameters and testing dynamic components |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3317593A1 DE3317593A1 (de) | 1983-11-17 |
DE3317593C2 true DE3317593C2 (de) | 1998-05-20 |
Family
ID=23495149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3317593A Expired - Lifetime DE3317593C2 (de) | 1982-05-17 | 1983-05-14 | Prüfsystem-Speicherarchitektur |
Country Status (5)
Country | Link |
---|---|
US (1) | US4502127A (de) |
JP (1) | JPS58208859A (de) |
DE (1) | DE3317593C2 (de) |
FR (1) | FR2526957B1 (de) |
GB (1) | GB2121550B (de) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4617642A (en) * | 1982-05-06 | 1986-10-14 | Data General Corporation | Select switch responsive to a break code |
US4633410A (en) * | 1982-06-28 | 1986-12-30 | Hewlett-Packard Company | Method and apparatus for determining if a digital value lies within a range |
US4644486A (en) * | 1984-01-09 | 1987-02-17 | Hewlett-Packard Company | Vector network analyzer with integral processor |
US4768195A (en) * | 1985-07-03 | 1988-08-30 | Stoner Donald W | Chip tester |
US4799220A (en) * | 1987-02-19 | 1989-01-17 | Grumman Aerospace Corporation | Dynamic system for testing an equipment |
US4879661A (en) * | 1987-10-02 | 1989-11-07 | International Business Machines Corporation | Bi-directional circuit to interface between a low current device and high current tester |
JP2986104B2 (ja) * | 1988-03-15 | 1999-12-06 | 株式会社東芝 | 情報処理装置の自己試験回路 |
US6286120B1 (en) | 1994-09-01 | 2001-09-04 | Teradyne, Inc. | Memory architecture for automatic test equipment using vector module table |
US5673275A (en) * | 1995-09-12 | 1997-09-30 | Schlumberger Technology, Inc. | Accelerated mode tester timing |
US6014764A (en) * | 1997-05-20 | 2000-01-11 | Schlumberger Technologies Inc. | Providing test vectors with pattern chaining definition |
US6671845B1 (en) | 1999-10-19 | 2003-12-30 | Schlumberger Technologies, Inc. | Packet-based device test system |
US6598112B1 (en) * | 2000-09-11 | 2003-07-22 | Agilent Technologies, Inc. | Method and apparatus for executing a program using primary, secondary and tertiary memories |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2408990A1 (de) * | 1973-02-26 | 1974-09-12 | Takeda Riken Ind Co Ltd | Programmgesteuertes testsystem |
DE2812396A1 (de) * | 1977-03-22 | 1978-09-28 | Bendix Corp | Elektronisches pruefgeraet |
US4287594A (en) * | 1978-12-23 | 1981-09-01 | Tokyo Shibaura Denki Kabushiki Kaisha | Function test evaluation apparatus for evaluating a function test of a logical circuit |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3927371A (en) * | 1974-02-19 | 1975-12-16 | Ibm | Test system for large scale integrated circuits |
US4070565A (en) * | 1976-08-18 | 1978-01-24 | Zehntel, Inc. | Programmable tester method and apparatus |
JPS5476041A (en) * | 1977-11-30 | 1979-06-18 | Nec Corp | Test pattern generator for logic circuit |
US4167779A (en) * | 1978-03-10 | 1979-09-11 | Digital Equipment Corporation | Diagnostic apparatus in a data processing system |
FR2432175A1 (fr) * | 1978-07-27 | 1980-02-22 | Cii Honeywell Bull | Procede pour tester un systeme logique et systeme logique pour la mise en oeuvre de ce procede |
JPS55135762A (en) * | 1979-04-11 | 1980-10-22 | Advantest Corp | Ic test unit |
US4313200A (en) * | 1978-08-28 | 1982-01-26 | Takeda Riken Kogyo Kabushikikaisha | Logic test system permitting test pattern changes without dummy cycles |
US4204633A (en) * | 1978-11-20 | 1980-05-27 | International Business Machines Corporation | Logic chip test system with path oriented decision making test pattern generator |
JPS5585264A (en) * | 1978-12-23 | 1980-06-27 | Toshiba Corp | Function test evaluation device for integrated circuit |
DE2917126C2 (de) * | 1979-04-27 | 1983-01-27 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verfahren zum Prüfen einer integrierten Schaltung und Anordnung zur Durchführung des Verfahrens |
GB2070300B (en) * | 1980-02-27 | 1984-01-25 | Racal Automation Ltd | Electrical testing apparatus and methods |
US4335457A (en) * | 1980-08-08 | 1982-06-15 | Fairchild Camera & Instrument Corp. | Method for semiconductor memory testing |
US4404519A (en) * | 1980-12-10 | 1983-09-13 | International Business Machine Company | Testing embedded arrays in large scale integrated circuits |
US4451918A (en) * | 1981-10-09 | 1984-05-29 | Teradyne, Inc. | Test signal reloader |
-
1982
- 1982-05-17 US US06/378,937 patent/US4502127A/en not_active Expired - Lifetime
-
1983
- 1983-05-14 DE DE3317593A patent/DE3317593C2/de not_active Expired - Lifetime
- 1983-05-16 GB GB08313448A patent/GB2121550B/en not_active Expired
- 1983-05-17 JP JP58085145A patent/JPS58208859A/ja active Granted
- 1983-05-17 FR FR8308129A patent/FR2526957B1/fr not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2408990A1 (de) * | 1973-02-26 | 1974-09-12 | Takeda Riken Ind Co Ltd | Programmgesteuertes testsystem |
DE2812396A1 (de) * | 1977-03-22 | 1978-09-28 | Bendix Corp | Elektronisches pruefgeraet |
US4287594A (en) * | 1978-12-23 | 1981-09-01 | Tokyo Shibaura Denki Kabushiki Kaisha | Function test evaluation apparatus for evaluating a function test of a logical circuit |
Also Published As
Publication number | Publication date |
---|---|
GB2121550A (en) | 1983-12-21 |
US4502127A (en) | 1985-02-26 |
JPH0354370B2 (de) | 1991-08-20 |
JPS58208859A (ja) | 1983-12-05 |
FR2526957A1 (fr) | 1983-11-18 |
FR2526957B1 (fr) | 1986-08-08 |
DE3317593A1 (de) | 1983-11-17 |
GB8313448D0 (en) | 1983-06-22 |
GB2121550B (en) | 1985-12-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3210816C2 (de) | ||
DE3750236T2 (de) | Gerät zur In-line-Abfragesteuerung für Datenprozessorprüfung. | |
DE3317593C2 (de) | Prüfsystem-Speicherarchitektur | |
DE69107476T2 (de) | Vorrichtung für eine in-circuit-prüfung mit einem minimalspeicher. | |
DE3685711T2 (de) | Anordnung zur simulation von rechnerfunktionen von grossrechenanlagen. | |
DE3508291A1 (de) | Realzeit-datenverarbeitungssystem | |
DE2611907A1 (de) | Dv-system mit einer prioritaets- unterbrechungs-anordnung | |
DE69120765T2 (de) | Verfahren zum Datentransfer zu oder von Vorrichtungen über eine Boundary-Scan-Test-Schnittstelle | |
DE3900248C2 (de) | Verfahren zur schnellen Ablaufsteuerung digitaler Testmuster und Vorrichtung zur Durchführung des Verfahrens | |
DE2912073C2 (de) | ||
DE3434436A1 (de) | Befehls-subsitutionssystem fuer eine pruefeinrichtung fuer ein datenverarbeitungssystem | |
DE3750311T2 (de) | Gerät und Verfahren zur Übertragung zwischen Prozessoren. | |
DE2611975A1 (de) | Dv-system mit einer einrichtung zur zuordnung von prozessen zu einem prozessor auf einer prioritaetsbasis | |
DE2617485C3 (de) | Schaltungsanordnung für Datenverarbeitungsanlagen zur Abarbeitung von Mikrobefehlsfolgen | |
DE1191145B (de) | Elektronische Zifferrechenmaschine | |
EP0347970B1 (de) | Verfahren zum Prüfen eines Festwertspeichers und Anordnung zur Durchführung des Verfahrens | |
DE69031361T2 (de) | Taktsignalgeneratorsystem | |
DE3048414A1 (de) | "schaltungsanordnung fuer eine datenverarbeitungsanlage" | |
DE3210616A1 (de) | Rechner | |
EP0409330B1 (de) | Schaltungsanordnung zum Steuern des Zugriffs auf einen Speicher | |
DE69118392T2 (de) | Adressengenerator für einen ringpuffer | |
DE2759120C2 (de) | ||
DE69122001T2 (de) | Integrierte Schaltung mit einer Standardzelle, einer Anwendungszelle und einer Prüfzelle | |
EP0640919B1 (de) | Prozessorschaltung mit Testeinrichtung | |
DE19514814A1 (de) | Übertragungsvorrichtung und Übertragungsverfahren für Kalibrierungsdaten eines Halbleiter-Testgeräts |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8127 | New person/name/address of the applicant |
Owner name: SCHLUMBERGER TECHNOLOGIES INC., SAN JOSE, CALIF., |
|
8128 | New person/name/address of the agent |
Representative=s name: SPARING, K., DIPL.-ING. ROEHL, W., DIPL.-PHYS. DR. |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition |