JPS58208859A - テストシステムメモリ装置 - Google Patents
テストシステムメモリ装置Info
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- JPS58208859A JPS58208859A JP58085145A JP8514583A JPS58208859A JP S58208859 A JPS58208859 A JP S58208859A JP 58085145 A JP58085145 A JP 58085145A JP 8514583 A JP8514583 A JP 8514583A JP S58208859 A JPS58208859 A JP S58208859A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路又はその他の電子デバイスをテスト
する為に使用される自動テスト装置に関するものであっ
て、更に詳細には、ダイナミックコンポーネント又はパ
ラメータをバスさせる事が必要なコンポーネントをテス
トするのに特に適した自動テスト方式用のメモリアーキ
テクチャ乃至はメモリ装置に関するものである。
する為に使用される自動テスト装置に関するものであっ
て、更に詳細には、ダイナミックコンポーネント又はパ
ラメータをバスさせる事が必要なコンポーネントをテス
トするのに特に適した自動テスト方式用のメモリアーキ
テクチャ乃至はメモリ装置に関するものである。
集積回路又は集積回路のグループをテストするのに適し
たテスト装置を多数の会社が製造している。例えば、フ
ェアチアイルド カメラ アンドインストルメント コ
ーポレーションのテストシステム部門は、この様なテス
ト装置の広範な種類のものを製造しており、例えば5e
ntryシステムとして知られるテストシステムを製造
している。
たテスト装置を多数の会社が製造している。例えば、フ
ェアチアイルド カメラ アンドインストルメント コ
ーポレーションのテストシステム部門は、この様なテス
ト装置の広範な種類のものを製造しており、例えば5e
ntryシステムとして知られるテストシステムを製造
している。
通常、この様なテストシステムは特定のコンポーネント
に関して実行すべきテストに関する情報や、これらのテ
ストを実行する為に必要なデータや、所望の出力データ
、及びその他の情報、即ちテスト中のデバイスの1能テ
ストを行なう為にテスト装置内のドライバやコンパレー
タに対する1及び0等の情報をストアするのに必要な一
群のメモリを有している。
に関して実行すべきテストに関する情報や、これらのテ
ストを実行する為に必要なデータや、所望の出力データ
、及びその他の情報、即ちテスト中のデバイスの1能テ
ストを行なう為にテスト装置内のドライバやコンパレー
タに対する1及び0等の情報をストアするのに必要な一
群のメモリを有している。
これらのメモリと関連し、通常シーケンス制御メモリと
して知られる別の1組のメモリが設けられている。これ
らのメモリはサブルーチンパターンを定義付け、サブル
ーチンをコールし、モードのマツチングを行なわせ、G
o Toを供給する寥筈によって制御情報を与えるも
のである。更に、シーケンス制御メモリはシステム内に
その°他のサポートメモリに対するアドレスピット、例
えばメインマスクメモリヤ定義メモリ用のアドレスを有
している。マスクメモリはピンエレクトロニクス回路の
コンパレータを制御する為に使用され、一方定義メモリ
はピンエレクトロニクス回路のドライバを制御する。従
って、メインメモリ又はサブルーチンメモリの何れから
かの真理値表ワードと共に、マスクメモリと定義メモリ
の内容の組合せは、テスト中のデバイスに対し各ピンに
対する3個のビットからなるN能データを決定する。
して知られる別の1組のメモリが設けられている。これ
らのメモリはサブルーチンパターンを定義付け、サブル
ーチンをコールし、モードのマツチングを行なわせ、G
o Toを供給する寥筈によって制御情報を与えるも
のである。更に、シーケンス制御メモリはシステム内に
その°他のサポートメモリに対するアドレスピット、例
えばメインマスクメモリヤ定義メモリ用のアドレスを有
している。マスクメモリはピンエレクトロニクス回路の
コンパレータを制御する為に使用され、一方定義メモリ
はピンエレクトロニクス回路のドライバを制御する。従
って、メインメモリ又はサブルーチンメモリの何れから
かの真理値表ワードと共に、マスクメモリと定義メモリ
の内容の組合せは、テスト中のデバイスに対し各ピンに
対する3個のビットからなるN能データを決定する。
しかしながら、集積回路の複雑性及び能力が持続して進
化するにつれ、一層柔軟性に冨んだメモリアーキテクチ
ャ(装置)の必要性が生じてきた。
化するにつれ、一層柔軟性に冨んだメモリアーキテクチ
ャ(装置)の必要性が生じてきた。
例えば、多数のダイナミックコンポーネントをテストす
る上で、数十方向のテストサイクルが必要とされ、その
結果システムのメモリがストア(記憶)する事が可能な
能力以上の多数のマスク、定義又はベクトルが必要とさ
れる。典型的に、幾つかの従来技術の自動テストシステ
ムに於いては、この様な拘束条件によりメモリを再度ロ
ードする事を可能とする為にコンポーネントのテスト作
業を完全に停止する事が必要とされており、更にテスト
を続ける前にダイナミックコンポーネントを既知状態と
させる工程をテストシーケンスに設ける事が必要とされ
ている。
る上で、数十方向のテストサイクルが必要とされ、その
結果システムのメモリがストア(記憶)する事が可能な
能力以上の多数のマスク、定義又はベクトルが必要とさ
れる。典型的に、幾つかの従来技術の自動テストシステ
ムに於いては、この様な拘束条件によりメモリを再度ロ
ードする事を可能とする為にコンポーネントのテスト作
業を完全に停止する事が必要とされており、更にテスト
を続ける前にダイナミックコンポーネントを既知状態と
させる工程をテストシーケンスに設ける事が必要とされ
ている。
現在のマイクロプロセサに於ける発展に伴い瑣
′在のテストシステムに於いて次第に好しからざるもの
となった別の限定条件は、メインプログラムからサブル
ーチンへパラメータをバスさせる事が国璽であるという
事である。例えば、典型的なマイクロプロセサをテスト
する場合に、サブルーチンは、命令フェッチ動作の様な
特定のマイクロプロセササイクルに対して一定である真
理値表を包含しており、サブルーチンのコールに関連し
て7エツチが行なわれるべき位置をフォーマッタヘバス
する事が望ましい。この様なサブルーチン及びパラメー
タのバス動作を使用する事によりメインメモリ内にスト
アされるデータを従来の直線型モードと比べて著しく縮
小させる事が可能となる。
′在のテストシステムに於いて次第に好しからざるもの
となった別の限定条件は、メインプログラムからサブル
ーチンへパラメータをバスさせる事が国璽であるという
事である。例えば、典型的なマイクロプロセサをテスト
する場合に、サブルーチンは、命令フェッチ動作の様な
特定のマイクロプロセササイクルに対して一定である真
理値表を包含しており、サブルーチンのコールに関連し
て7エツチが行なわれるべき位置をフォーマッタヘバス
する事が望ましい。この様なサブルーチン及びパラメー
タのバス動作を使用する事によりメインメモリ内にスト
アされるデータを従来の直線型モードと比べて著しく縮
小させる事が可能となる。
従って、パラメータをバスする事が不可能であるという
事は必然的に大型のメモリを必要とし、その結果アクセ
スIIImが遅くなると共にコストが増加する。
事は必然的に大型のメモリを必要とし、その結果アクセ
スIIImが遅くなると共にコストが増加する。
本発明は、以上の点に鑑み成されたものであって、上述
した如き従来技術の欠点を解消する事を目的とする。本
発明は、独立したメインメモリとサブルーチンメモリと
を有し、メインメモリとサブルーチンメモリとの間でパ
ラメータのバス乃至はやり取りを行なわせる事を可能と
し、且つダイナミックコンポーネントのテストを行なう
上での柔軟性を向上させたテスト、システム用のメモリ
アーキテクチャ(装置)を提供するものである。本発明
の1実施例に於いては、テストシステム用メモリ装置は
、所望の信号をフォーマットする為のフォーマット手段
と、制御情報及びデータ情報をストアする為のメインメ
モリ手段と、前記メインメモリ手段と前記サブルーチン
メモリ手段の両方から信号を受取る様に接続されている
スイッチング手段と、前記サブルーチンメモリ手段から
制御情報を受取る様に接続されると共に前記スイッチン
グ手段に接続されているパラメータイネーブル手段とを
有し、前記サブルーチンメモリ手段とメインメモリ手段
の何れかを制御する前記パラメータイネーブル手段は前
記メインメモリ手段及びメインマスク・定義手段が再ロ
ードしている間にサブルーチンによってループ化する事
を可能とする為のマスク及び定゛義情報をストアする手
段を有するものである。
した如き従来技術の欠点を解消する事を目的とする。本
発明は、独立したメインメモリとサブルーチンメモリと
を有し、メインメモリとサブルーチンメモリとの間でパ
ラメータのバス乃至はやり取りを行なわせる事を可能と
し、且つダイナミックコンポーネントのテストを行なう
上での柔軟性を向上させたテスト、システム用のメモリ
アーキテクチャ(装置)を提供するものである。本発明
の1実施例に於いては、テストシステム用メモリ装置は
、所望の信号をフォーマットする為のフォーマット手段
と、制御情報及びデータ情報をストアする為のメインメ
モリ手段と、前記メインメモリ手段と前記サブルーチン
メモリ手段の両方から信号を受取る様に接続されている
スイッチング手段と、前記サブルーチンメモリ手段から
制御情報を受取る様に接続されると共に前記スイッチン
グ手段に接続されているパラメータイネーブル手段とを
有し、前記サブルーチンメモリ手段とメインメモリ手段
の何れかを制御する前記パラメータイネーブル手段は前
記メインメモリ手段及びメインマスク・定義手段が再ロ
ードしている間にサブルーチンによってループ化する事
を可能とする為のマスク及び定゛義情報をストアする手
段を有するものである。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。本発明は多数のマスク及び定
義を必要とするダイナミックコンポーネントをテストす
る事が可能なテストシステムメモリ装置を提供するもの
であり、最新の集積回路と共に本テストシステムを使用
する事が可能である様にサブルーチンへパラメータをバ
スさせる事が可能なテストシステムメモリ装置を提供す
るものである。本発明のメモリ構成の好適実施例をブロ
ック線図で図面に示しである。このブロック線図には多
数のメモリが設けられており、これらメモリの全ては選
択的にフォーマット回路10へ接続させる事が可能であ
る。フォーマツタ(フォーマット回路)10はピンエレ
クトロニクス回路へ接続されており、ピンエレクトロニ
クス回路はテスト中のデバイスが接続されているテスト
ヘッドの各ビンと接続されている。周知のフォーマット
回路10は、テスト中のデバイスの各ビンに対して必要
なテスト信号をフォーマットし、これらのテスト信号を
テストヘッドへ供給する。このフォーマット回路は図示
したメモリ内に貯蔵されている情報を引き出し、ピンエ
レクトロニクス回路の各々に必要とされるテスト信号を
形成する。
について詳細に説明する。本発明は多数のマスク及び定
義を必要とするダイナミックコンポーネントをテストす
る事が可能なテストシステムメモリ装置を提供するもの
であり、最新の集積回路と共に本テストシステムを使用
する事が可能である様にサブルーチンへパラメータをバ
スさせる事が可能なテストシステムメモリ装置を提供す
るものである。本発明のメモリ構成の好適実施例をブロ
ック線図で図面に示しである。このブロック線図には多
数のメモリが設けられており、これらメモリの全ては選
択的にフォーマット回路10へ接続させる事が可能であ
る。フォーマツタ(フォーマット回路)10はピンエレ
クトロニクス回路へ接続されており、ピンエレクトロニ
クス回路はテスト中のデバイスが接続されているテスト
ヘッドの各ビンと接続されている。周知のフォーマット
回路10は、テスト中のデバイスの各ビンに対して必要
なテスト信号をフォーマットし、これらのテスト信号を
テストヘッドへ供給する。このフォーマット回路は図示
したメモリ内に貯蔵されている情報を引き出し、ピンエ
レクトロニクス回路の各々に必要とされるテスト信号を
形成する。
図面に示したメモリは、メインメモリ15を有しており
、このメインメモリ15は、好適な実施例としては、6
4にワードの深さであると共に、16ビン乃至256ピ
ンの幅のグループのものに於けるテスタの幅を有するも
のである。サブルーチンメモリ38はメインメモリ内に
ストアされている真理値表情報内に於いて最高速度でル
ープする事を許容する。メインメモリ15及びサブルー
チンメモリ38の両方が、ピンエレクトロニクス回路に
接続されているデバイスの機能テストを行なう為に使用
するプール型式で表されたデータを有している。通常、
プール型式データの各サイクルは“ベクトル”として知
られており、メインメモリ又はサブルーチンメモリに於
いて単一のワードを成している。
、このメインメモリ15は、好適な実施例としては、6
4にワードの深さであると共に、16ビン乃至256ピ
ンの幅のグループのものに於けるテスタの幅を有するも
のである。サブルーチンメモリ38はメインメモリ内に
ストアされている真理値表情報内に於いて最高速度でル
ープする事を許容する。メインメモリ15及びサブルー
チンメモリ38の両方が、ピンエレクトロニクス回路に
接続されているデバイスの機能テストを行なう為に使用
するプール型式で表されたデータを有している。通常、
プール型式データの各サイクルは“ベクトル”として知
られており、メインメモリ又はサブルーチンメモリに於
いて単一のワードを成している。
図示したメモリは、更に、マスクメモリ20及び定義メ
モリ25を有している。マスクメモリ20は各サイクル
に対してテスト中のデバイスのどのビンが測定されるべ
き出力データを有するか否かという事の情報を内蔵して
いる。定義メモリ25は各サイクルに対しテスト中のデ
バイスのどのビンが他のメモリからの特定のプール型式
データで駆動されるべきであるかという事に関する情報
を内蔵している。従って、マスクメモリ20は、フォー
マット回路10を介して、ピンエレクトロニクス回路の
コンパレータを制御し、一方定義メモリ25は、同様に
、ピンエレクトロニクス回路のドライバを制御する。マ
スクメモリ及び定義メモリの各々は256ワードの深さ
を有し、且つ好適実施例に於けるテスタの幅を有してい
る。従って、後述する如く、メインメモリ15と、マス
クメモリ20と、定義メモリ25とは、一体となってテ
スト中のデバイスの各ビンに対して必要な3ビットから
なる機能データを決定する。
モリ25を有している。マスクメモリ20は各サイクル
に対してテスト中のデバイスのどのビンが測定されるべ
き出力データを有するか否かという事の情報を内蔵して
いる。定義メモリ25は各サイクルに対しテスト中のデ
バイスのどのビンが他のメモリからの特定のプール型式
データで駆動されるべきであるかという事に関する情報
を内蔵している。従って、マスクメモリ20は、フォー
マット回路10を介して、ピンエレクトロニクス回路の
コンパレータを制御し、一方定義メモリ25は、同様に
、ピンエレクトロニクス回路のドライバを制御する。マ
スクメモリ及び定義メモリの各々は256ワードの深さ
を有し、且つ好適実施例に於けるテスタの幅を有してい
る。従って、後述する如く、メインメモリ15と、マス
クメモリ20と、定義メモリ25とは、一体となってテ
スト中のデバイスの各ビンに対して必要な3ビットから
なる機能データを決定する。
サブルーチンメモリ38と関連づけると共に、メモリ1
5,20.、?5の組合せと関連づけられて、シーケン
ス1liIJ[lメモリ(SCM)が設けられている。
5,20.、?5の組合せと関連づけられて、シーケン
ス1liIJ[lメモリ(SCM)が設けられている。
好適実施例に於いては、メインシーケンス制御メモリ1
8は64にワードの深さで64ビツトの幅であり、サブ
ルーチン80Mメモリ33は1にワードの深さであり6
4ビツトの幅である。
8は64にワードの深さで64ビツトの幅であり、サブ
ルーチン80Mメモリ33は1にワードの深さであり6
4ビツトの幅である。
シーケンス制御メモリ18及び33の各々は、他のメモ
リ内に内蔵されている情報に対するアドレスを供給する
。例えば、メイン80Mメモリ18は定義メモリ25内
に於ける適宜の定義又はマスクメモリ20内に於けるマ
スクのアドレスに関しメインメモリ15内に於ける各ワ
ードに対するアドレス情報を内蔵している。更に、図面
には示してないが、80Mメモリ18は適宜のタイミン
グ発生器、必要な時間遅れ、パルス幅等の選択を行なう
為の情報を有している。
リ内に内蔵されている情報に対するアドレスを供給する
。例えば、メイン80Mメモリ18は定義メモリ25内
に於ける適宜の定義又はマスクメモリ20内に於けるマ
スクのアドレスに関しメインメモリ15内に於ける各ワ
ードに対するアドレス情報を内蔵している。更に、図面
には示してないが、80Mメモリ18は適宜のタイミン
グ発生器、必要な時間遅れ、パルス幅等の選択を行なう
為の情報を有している。
従来の自動テストシステムと比較して、図示した本発明
のメモリ構成はサブルーチン定義メモリ27及びサブル
ーチンマスクメモリ22を有している。好適実施例に於
いては、これらのメモリの各々は256ワードの深さで
テスタと同じ幅を有している。これらのメモリはサブル
ーチンメモリ38が専用的に使用する為のものである。
のメモリ構成はサブルーチン定義メモリ27及びサブル
ーチンマスクメモリ22を有している。好適実施例に於
いては、これらのメモリの各々は256ワードの深さで
テスタと同じ幅を有している。これらのメモリはサブル
ーチンメモリ38が専用的に使用する為のものである。
メインメモリ25及びMメモリ20内のアドレス情報は
メイン80Mメモリ18によって供給されるが、サブル
ーチン定義メモリ27及びサブルーチンマスクメモリ2
2に対するアドレス情報はサブルーチン80Mメモリ3
3によって供給される。この様に、ベクトルがメインメ
モリ15によって実行されている場合には、マスクデー
タ及び定義データはメインマスクメモリ18によってア
ドレスされるDメモリ25及びMメモリ20内の適宜の
位置からやって来る。同様に、ベクトルがサブルーチン
メモリ38によって実行されてい葛湯合には、マスクデ
ータ及び定義データは夫々SDメモリ27及び8Mメモ
リ22からやってくる−。
メイン80Mメモリ18によって供給されるが、サブル
ーチン定義メモリ27及びサブルーチンマスクメモリ2
2に対するアドレス情報はサブルーチン80Mメモリ3
3によって供給される。この様に、ベクトルがメインメ
モリ15によって実行されている場合には、マスクデー
タ及び定義データはメインマスクメモリ18によってア
ドレスされるDメモリ25及びMメモリ20内の適宜の
位置からやって来る。同様に、ベクトルがサブルーチン
メモリ38によって実行されてい葛湯合には、マスクデ
ータ及び定義データは夫々SDメモリ27及び8Mメモ
リ22からやってくる−。
マルチプレクサ13及び17は、メイン又はサブルーチ
ンの何れかのマスク及び定義メモリデータがフォーマッ
ト回W110の入力端子M及びDへ到達するかという事
を決定する。マルチプレクサ13及び17はサブルーチ
ンメモリ38によって制御される。この様に、メモリ2
7及び22からのデータを使用する事によってサブルー
チン80Mメモリ33の制御の下でダイナミックコンポ
ーネントを連続的なループ内に維持する事が可能であり
、一方メインマスク20及び定義メモリ25゜メインメ
モリ15及びメイン80Mメモリ18を新たなテスト情
報で再ロードさせる事が可能である。この事は従来のテ
ストシステムに於ける欠点であったメインメモリ20及
びDメモリ25を再ロードする為にダイナミックコンポ
ーネントのテストを中断し次いでテスト中のデバイスを
既知状態とさせる事が屡々必要であつ、たという欠点を
解消するものである。
ンの何れかのマスク及び定義メモリデータがフォーマッ
ト回W110の入力端子M及びDへ到達するかという事
を決定する。マルチプレクサ13及び17はサブルーチ
ンメモリ38によって制御される。この様に、メモリ2
7及び22からのデータを使用する事によってサブルー
チン80Mメモリ33の制御の下でダイナミックコンポ
ーネントを連続的なループ内に維持する事が可能であり
、一方メインマスク20及び定義メモリ25゜メインメ
モリ15及びメイン80Mメモリ18を新たなテスト情
報で再ロードさせる事が可能である。この事は従来のテ
ストシステムに於ける欠点であったメインメモリ20及
びDメモリ25を再ロードする為にダイナミックコンポ
ーネントのテストを中断し次いでテスト中のデバイスを
既知状態とさせる事が屡々必要であつ、たという欠点を
解消するものである。
自動テスト装置内の他のサブシステムによってメインメ
モリ及びサブルーチンメモリの両方に関連づけられてい
るマスクメモリ及び定義メモリのアクセス動作を可能と
する為に、マルチプレクサが各メモリに接続して設けら
れている。例えば、メインマスクメモリ2oと関連づけ
られているマルチプレクサ21は、マスクメモリ20へ
配線H8ACを介して高速度アクセス情報をロードさせ
ると共に、配線APGを介してアルゴリズムパターン発
生情報をロードさせ、一方配線MAを介してメイン80
Mメモリ18からの情報をロードする事を可能とする。
モリ及びサブルーチンメモリの両方に関連づけられてい
るマスクメモリ及び定義メモリのアクセス動作を可能と
する為に、マルチプレクサが各メモリに接続して設けら
れている。例えば、メインマスクメモリ2oと関連づけ
られているマルチプレクサ21は、マスクメモリ20へ
配線H8ACを介して高速度アクセス情報をロードさせ
ると共に、配線APGを介してアルゴリズムパターン発
生情報をロードさせ、一方配線MAを介してメイン80
Mメモリ18からの情報をロードする事を可能とする。
同様のマルチプレクサ26及び24がメイン定義メモリ
25及びサブルーチン定義メモリ27へ夫々Iaされて
いる。マルチプレクサ19はサブルーチンマスクメモリ
22へ接続されており、同一の機能を実行する。
25及びサブルーチン定義メモリ27へ夫々Iaされて
いる。マルチプレクサ19はサブルーチンマスクメモリ
22へ接続されており、同一の機能を実行する。
本発明の独特の特徴としては、パラメータをフォーマッ
ト回路10ヘパスさせる事を可能な構成としている点で
ある。この事は、テスタ内のチャンネル数と同一の幅を
有するパラメータイネーブルメモリ(PEM)30を設
ける事−によって可能となっている。好適実施例に於い
ては、パラメータイネーブルメモリ30は16ワードの
深さである。イル−プルメモリ30はサブルーチンSC
Mメモリ33内に於いて4個のビットによってアドレス
される。サブルー1280Mメモリ33はマルチプレク
サ16を介して実効的に各チャンネル毎に各サイクルに
対するそのチャンネルのビットがサブルーチンメモリ3
8からくるのかくマルチプレクサ14,31.36を介
して)又はメインメモリ15からくるのかという事を決
定する。
ト回路10ヘパスさせる事を可能な構成としている点で
ある。この事は、テスタ内のチャンネル数と同一の幅を
有するパラメータイネーブルメモリ(PEM)30を設
ける事−によって可能となっている。好適実施例に於い
ては、パラメータイネーブルメモリ30は16ワードの
深さである。イル−プルメモリ30はサブルーチンSC
Mメモリ33内に於いて4個のビットによってアドレス
される。サブルー1280Mメモリ33はマルチプレク
サ16を介して実効的に各チャンネル毎に各サイクルに
対するそのチャンネルのビットがサブルーチンメモリ3
8からくるのかくマルチプレクサ14,31.36を介
して)又はメインメモリ15からくるのかという事を決
定する。
パラメータイネーブルメモリ30は以下の如く機能する
。ベクトルがサブルーチンメモリから実行される場合に
は、パラメータイネーブルメモリ30からの選択された
ワードが全て0である場合には、フォーマット回路10
に対する1及びOのデータは全てサブルーチンメモリ3
8から供給され、そのサイクルに対しパラメータがパス
される事はない。しかしながら、ベクトルがサブルー1
280Mメモリ33から実行され、且つパラメータイネ
ーブルメモリ30からの選択されたワードが1を有して
いる場合には、フォーマット回路10に対する1及びO
のデータは対応するパラメータイネーブルメモリチャン
ネル内にOを有するチャンネルに対してはサブルーチン
メモリ38から供給され、且つ対応するパラメータイネ
ーブルメモリチャンネル内に1を有するチャンネルに対
しては1及びOのデータはメインメモリ15から供給さ
れる。この様に、パラメータイネーブルメモリ30内に
於ける適宜のワードをアドレスする一事によって、サブ
ルーチン内の特定のベクトルがパラメータなしでそのま
まの形で実行するか、又はそのサイクルに関し1個又は
それ以上のチャンネルがメインメモリ15からデータを
受取る事が可能である。パラメータイネーブルメモリは
サブルーチンメモリからのデータと共にゲート28を制
御する事によって機能し、ゲート28はマルチプレクサ
14を制御する。
。ベクトルがサブルーチンメモリから実行される場合に
は、パラメータイネーブルメモリ30からの選択された
ワードが全て0である場合には、フォーマット回路10
に対する1及びOのデータは全てサブルーチンメモリ3
8から供給され、そのサイクルに対しパラメータがパス
される事はない。しかしながら、ベクトルがサブルー1
280Mメモリ33から実行され、且つパラメータイネ
ーブルメモリ30からの選択されたワードが1を有して
いる場合には、フォーマット回路10に対する1及びO
のデータは対応するパラメータイネーブルメモリチャン
ネル内にOを有するチャンネルに対してはサブルーチン
メモリ38から供給され、且つ対応するパラメータイネ
ーブルメモリチャンネル内に1を有するチャンネルに対
しては1及びOのデータはメインメモリ15から供給さ
れる。この様に、パラメータイネーブルメモリ30内に
於ける適宜のワードをアドレスする一事によって、サブ
ルーチン内の特定のベクトルがパラメータなしでそのま
まの形で実行するか、又はそのサイクルに関し1個又は
それ以上のチャンネルがメインメモリ15からデータを
受取る事が可能である。パラメータイネーブルメモリは
サブルーチンメモリからのデータと共にゲート28を制
御する事によって機能し、ゲート28はマルチプレクサ
14を制御する。
2個以上のパラメータがバスされた場合であってメイン
メモリからのコールシーケンスに於いてサブルー128
0Mメモリ33が次のパラメータへ進む事を許容し、且
つサブルーチンからそのサブルーチンをコールしたプロ
グラムへ帰還する為にパラメータワードをスキップさせ
る為に、メモリアドレスレジスタ(MAR)29が設け
られている。サブルー1280Mメモリ33からのビッ
トはパラメータアドバンスビット(PADv)と呼称さ
れ、メモリ33からレジスタ29へ伝達される。
メモリからのコールシーケンスに於いてサブルー128
0Mメモリ33が次のパラメータへ進む事を許容し、且
つサブルーチンからそのサブルーチンをコールしたプロ
グラムへ帰還する為にパラメータワードをスキップさせ
る為に、メモリアドレスレジスタ(MAR)29が設け
られている。サブルー1280Mメモリ33からのビッ
トはパラメータアドバンスビット(PADv)と呼称さ
れ、メモリ33からレジスタ29へ伝達される。
パラメータアドバンスピット(PADV)は、以下の如
くしてメモリアドレスレジスタ29の状態をインクリメ
ントさせる。典型的には、サブルーチンがメインメモリ
からコールされた場合に、メインアドレスレジスタ29
はサブルーチンに対するコールが成された位置から1だ
けインクリメントされた位置を指示している。パラメー
タがバスされない場合は、この位1はサブルーチンが終
了してリターンする位1である。一方、パラメータがパ
スされている場合には、メモリアドレスレジスタ29は
シーケンス内の最初のパラメータの位置を指示す。パラ
メータアドバンスピット(PADV)信号がレジスタ2
9をインクリメントさせてシーケンス内の次のパラメー
タを指示す。この同一の配線を使用して最後のパラメー
タを通過してステップする事が可能であり、その際にメ
インメモリ15内の適宜の位置ヘリターンする事を可能
とする。従って、パラメータアドバンスピットは単一の
サブルーチンから多数の位置ヘリターンする事を可能と
させる。この事はサブルーチンによる実行の結果を示す
為に情報をメインメモリへ送り返す事を可能とする。
くしてメモリアドレスレジスタ29の状態をインクリメ
ントさせる。典型的には、サブルーチンがメインメモリ
からコールされた場合に、メインアドレスレジスタ29
はサブルーチンに対するコールが成された位置から1だ
けインクリメントされた位置を指示している。パラメー
タがバスされない場合は、この位1はサブルーチンが終
了してリターンする位1である。一方、パラメータがパ
スされている場合には、メモリアドレスレジスタ29は
シーケンス内の最初のパラメータの位置を指示す。パラ
メータアドバンスピット(PADV)信号がレジスタ2
9をインクリメントさせてシーケンス内の次のパラメー
タを指示す。この同一の配線を使用して最後のパラメー
タを通過してステップする事が可能であり、その際にメ
インメモリ15内の適宜の位置ヘリターンする事を可能
とする。従って、パラメータアドバンスピットは単一の
サブルーチンから多数の位置ヘリターンする事を可能と
させる。この事はサブルーチンによる実行の結果を示す
為に情報をメインメモリへ送り返す事を可能とする。
図中、パラメータイネーブルメモリ30の直下に交替的
データソースイネーブルメモリ(ADSEM)32を図
示しである。このメモリはマルチプレクサ31を制御し
て、所望の交替的データ源からのデータをマルチプレク
サ31を介してフォーマット回路10へ供給する事を可
能としている。
データソースイネーブルメモリ(ADSEM)32を図
示しである。このメモリはマルチプレクサ31を制御し
て、所望の交替的データ源からのデータをマルチプレク
サ31を介してフォーマット回路10へ供給する事を可
能としている。
図面中には、更に、スプリットメインメモリ40、スプ
リットサブルーチン42.スプリットパラメータイネー
ブルメモリ37を示しである。これらのメモリの各々は
上述した対応するものと同一の構成を有している。これ
らスプリットメモリを設ける目的は、極めて多数のピン
を有するデバイスに対しメモリ装置の全体的構成を拡張
する事を可能とする為である。例えば、好適実施例に於
いては、メインメモリ15.サブルーチンメモリ38、
パラメータイネーブルメモリ30の夫々は最大256ビ
ンを有するデバイスのテストを行なう事を可能としてい
る。この能力は、図示した様なスプリット乃至は補助ユ
ニットを付加する事によって付加的な256ビン分の能
力だけ拡張する事が可能である。勿論、同様な方法で更
に付加的なスプリットユニットを付加する事により又は
メイン乃至はスプリットユニットのサイズを増加する事
によって能力を更に拡張する事が可能である。
リットサブルーチン42.スプリットパラメータイネー
ブルメモリ37を示しである。これらのメモリの各々は
上述した対応するものと同一の構成を有している。これ
らスプリットメモリを設ける目的は、極めて多数のピン
を有するデバイスに対しメモリ装置の全体的構成を拡張
する事を可能とする為である。例えば、好適実施例に於
いては、メインメモリ15.サブルーチンメモリ38、
パラメータイネーブルメモリ30の夫々は最大256ビ
ンを有するデバイスのテストを行なう事を可能としてい
る。この能力は、図示した様なスプリット乃至は補助ユ
ニットを付加する事によって付加的な256ビン分の能
力だけ拡張する事が可能である。勿論、同様な方法で更
に付加的なスプリットユニットを付加する事により又は
メイン乃至はスプリットユニットのサイズを増加する事
によって能力を更に拡張する事が可能である。
図面に示したメモリアーキテクチャの動作は、典型的な
マイクロプロセサのテスト動作について説明する事によ
って一層理解を深める事が可能である。テスト中のマイ
クロプロセサが、マイクロプロセサのアドレスバスが第
1サイクルの期間中高インピーダンス状態であり、次い
で第2サイクル及び第3サイクルの期間中アドレス有効
状態へ変換する様な典型的な読取サイクルを有するもの
と仮定する。第3サイクルの期間中アドレスバスが有効
なデータを有している事を示す為にアドレスストローブ
ラインがマイクロプロセサによって使用される。データ
がデータストローブ信号を使用してストローブされる場
合には、デバイスデータバスは少くとも第4サイクルの
期間中有効なデータを有する。アドレスストローブ、デ
ータストローブ、典型的なその他の多くの対応する信号
はコード化されており、サブルーチンメモリ38内にス
トアされている。特定のアドレス及びデータの値は可変
であり、引数としてパスされる。上述したリードサイク
ルは以下の如くしてメモリ内にコード化してストアさせ
る事が可能である。
マイクロプロセサのテスト動作について説明する事によ
って一層理解を深める事が可能である。テスト中のマイ
クロプロセサが、マイクロプロセサのアドレスバスが第
1サイクルの期間中高インピーダンス状態であり、次い
で第2サイクル及び第3サイクルの期間中アドレス有効
状態へ変換する様な典型的な読取サイクルを有するもの
と仮定する。第3サイクルの期間中アドレスバスが有効
なデータを有している事を示す為にアドレスストローブ
ラインがマイクロプロセサによって使用される。データ
がデータストローブ信号を使用してストローブされる場
合には、デバイスデータバスは少くとも第4サイクルの
期間中有効なデータを有する。アドレスストローブ、デ
ータストローブ、典型的なその他の多くの対応する信号
はコード化されており、サブルーチンメモリ38内にス
トアされている。特定のアドレス及びデータの値は可変
であり、引数としてパスされる。上述したリードサイク
ルは以下の如くしてメモリ内にコード化してストアさせ
る事が可能である。
パラメータ : (アドレス
) (データ)サブルーチン : イネ−フル SDO,SMO,PEA O(全部1)
(全部1)イネーブル SDl、SM
l、PEA 1イネーブル SC2,8M2.PEA
2 アドレスストローブーア 最初のす・ブルーチンサイクルに於いて、サブルーチン
メモリ27及びMメモリ22の位置○とパラメータメモ
リ3oがイネーブルされる。D−OとM=Oの組合せと
、局所的なメモリが1である場合には、高インビーンダ
ンス状態に関しこれらのピンをチェックする為にテスタ
へ命令が与えられる。PEAOはパラメータイネーブル
メモリアドレス0であって、この例に於いては、アドレ
スは0のみを有しており、そのサイクルに於いてはパラ
メータが使用されないという事を表わす。
) (データ)サブルーチン : イネ−フル SDO,SMO,PEA O(全部1)
(全部1)イネーブル SDl、SM
l、PEA 1イネーブル SC2,8M2.PEA
2 アドレスストローブーア 最初のす・ブルーチンサイクルに於いて、サブルーチン
メモリ27及びMメモリ22の位置○とパラメータメモ
リ3oがイネーブルされる。D−OとM=Oの組合せと
、局所的なメモリが1である場合には、高インビーンダ
ンス状態に関しこれらのピンをチェックする為にテスタ
へ命令が与えられる。PEAOはパラメータイネーブル
メモリアドレス0であって、この例に於いては、アドレ
スは0のみを有しており、そのサイクルに於いてはパラ
メータが使用されないという事を表わす。
次のサイクルに於いて、アドレス1に対するサブルーチ
ンD及びMの位置は、第2サイクルに於ける活動に対す
る適宜の組合せを有している。パラメータイネーブルメ
モリ30の位置1が選択される。この位置はデバイスア
ドレスバスに接続されているテスタのチャンネル上に1
を有し、デバイスへ供給されるアドレスビットはメイン
メモリ15から供給される。しかしながら、データバス
はいまだ高インピーダンスモードにあり、従ってこれら
のチャンネルにはサブルーチンメモリ38からデータが
供給される。次ぎのサイクルに於いて、パラメータイネ
ーブルメモリの位置2の内容が選択され、このワードは
データ及びアドレスバスチャンネルに対し1を有してお
り、従ってデータ及びアドレスフィールド情報がサブル
ーチンメモリ38ではなくメインメモリから供給される
事を許容する。
ンD及びMの位置は、第2サイクルに於ける活動に対す
る適宜の組合せを有している。パラメータイネーブルメ
モリ30の位置1が選択される。この位置はデバイスア
ドレスバスに接続されているテスタのチャンネル上に1
を有し、デバイスへ供給されるアドレスビットはメイン
メモリ15から供給される。しかしながら、データバス
はいまだ高インピーダンスモードにあり、従ってこれら
のチャンネルにはサブルーチンメモリ38からデータが
供給される。次ぎのサイクルに於いて、パラメータイネ
ーブルメモリの位置2の内容が選択され、このワードは
データ及びアドレスバスチャンネルに対し1を有してお
り、従ってデータ及びアドレスフィールド情報がサブル
ーチンメモリ38ではなくメインメモリから供給される
事を許容する。
次いで、サブルーチン位置がアドレスストローブ信号を
発生させる。最後に、4番目のステップとして、サブル
ーチンメモリ27及び22の適宜の組合せは、パラメー
タイネーブルメモリ30と共に、デバイスのサイクル条
件を満足させる。PADV信号がインクリメントされて
、メモリアドレスレジスタ29を進行させ、サブルーチ
ンサイクルのリターン(帰還)を実行する。この様にし
て、通常は4個のテスタサイクルを必要とするマイクロ
プロセサテスト用の読取サイクルは1個のサブルーチン
内に組込む事が可能となり、且つ引数としてバスされる
所望のアドレス情報及びデータ情報と共に該サブルーチ
ンをコールする事によって繰返し使用する事が可能であ
る。次いで、フォーマット回路10はテスト中のデバイ
スの各ビンと関連づけられているピンエレクトロニクス
回路へこのデータを供給する前にこのデータをフォーマ
ットすると共にタイミングをとる。
発生させる。最後に、4番目のステップとして、サブル
ーチンメモリ27及び22の適宜の組合せは、パラメー
タイネーブルメモリ30と共に、デバイスのサイクル条
件を満足させる。PADV信号がインクリメントされて
、メモリアドレスレジスタ29を進行させ、サブルーチ
ンサイクルのリターン(帰還)を実行する。この様にし
て、通常は4個のテスタサイクルを必要とするマイクロ
プロセサテスト用の読取サイクルは1個のサブルーチン
内に組込む事が可能となり、且つ引数としてバスされる
所望のアドレス情報及びデータ情報と共に該サブルーチ
ンをコールする事によって繰返し使用する事が可能であ
る。次いで、フォーマット回路10はテスト中のデバイ
スの各ビンと関連づけられているピンエレクトロニクス
回路へこのデータを供給する前にこのデータをフォーマ
ットすると共にタイミングをとる。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱する事なしに種々
の変形が可能である事は勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱する事なしに種々
の変形が可能である事は勿論である。
図面は本発明のテストシステムメモリアーキテクチャの
1実施例を示したブロック線図である。 (符号の説明) 10: フォーマット回路 15: メインメモリ 18: タイ280Mメモリ 20: マスクメモリ 22: サブルーチンマスクメモリ 25: 定義メモリ 27: サブルーチン定義メモリ 29: メモリアドレスレジスタ 30: パラメータイネーブルメモリ 31: マルチプレク、す 32: 交替的データ源イネーブルメモリ33: サブ
ルーチンSCMメモリ 手続補正書 昭和58年 6月20日 特許庁長官 若 杉 和 夫 殿 1、事件の゛表示 昭和58年 特 許 願 第
85145 号2、発明の名称 パラメータをバ
スすると共にダイナミックコンポーネントをテストする
為のテストシステムメモリ装置3、補正をする者 事件との関係 特許出願人 コーポレーション 4、代理人 5、補正命令の日付 自 発 66補正により増加する発明の数 な し7、補
正の対象 図 面、委 任 状8、補正の内容
別紙の通り
1実施例を示したブロック線図である。 (符号の説明) 10: フォーマット回路 15: メインメモリ 18: タイ280Mメモリ 20: マスクメモリ 22: サブルーチンマスクメモリ 25: 定義メモリ 27: サブルーチン定義メモリ 29: メモリアドレスレジスタ 30: パラメータイネーブルメモリ 31: マルチプレク、す 32: 交替的データ源イネーブルメモリ33: サブ
ルーチンSCMメモリ 手続補正書 昭和58年 6月20日 特許庁長官 若 杉 和 夫 殿 1、事件の゛表示 昭和58年 特 許 願 第
85145 号2、発明の名称 パラメータをバ
スすると共にダイナミックコンポーネントをテストする
為のテストシステムメモリ装置3、補正をする者 事件との関係 特許出願人 コーポレーション 4、代理人 5、補正命令の日付 自 発 66補正により増加する発明の数 な し7、補
正の対象 図 面、委 任 状8、補正の内容
別紙の通り
Claims (1)
- 【特許請求の範囲】 1、各々がフォーマット手段へ選択的に接続可能である
メイン制御、マスク定義及びデータ貯蔵手段と、各々が
前記フォーマット手段へ選択的に接続可能であるサブル
ーチン制御及びデータ貯蔵手段と、前記フォーマット手
段へ接続されると共に前記メイン及びザブルーチンデー
タ貯蔵手段の一方へ接続されているスイッチング手段と
、前記サブルーチン制御貯蔵手段へ接続されると共に前
記メインデータ貯蔵手段と前記サブルーチンデータ貯蔵
手段の何れかを前記フォーマット手段へ接続させるとい
う事を制御する前記スイッチング手段へ接続されている
パラメータイネーブル手段とを有する事を特徴とするテ
ストメモリ装置。 2、上記第1項に於いて、各々が前記フォーマット手段
へ選択的に接続可能であるサブルーチンマスク及び定義
貯蔵手段を有している事を特徴とする装置。 3、上記第2項に於いて、前記フォーマット手段へ接続
されると共に何れかが前記フォーマット手段へ接続され
るかという事を制御する為に前記メイン及びサブルーチ
ン定義手段の一方へ接続されている定義スイッチング手
段を有する事を特徴とする装置。 4、上記第3項に於いて、前記フォーマット手段へ接続
されると共に何れかが前記フォーマット手段へ接続され
るという事を制御する為に前記メイン及びサブルーチン
マスク手段の一方へ接続されているスイッチング手段を
有する事を特徴とする装置。 5、上記第4項に於いて、前記マスク及び定義スイッチ
ング手段の各々が前記サブルーチンデータ貯蔵手段によ
って制御される事を特徴とする装置。 6、上記第1項に於いて、前記パラメータイネーブル手
段が、前記サブルーチン制御貯蔵手段へ接続されている
パラメータイネーブル貯蔵手段と、入力端を前記サブル
ーチン制御貯蔵手段と前記パラメータイネーブル貯蔵手
段とに接続し且つ出力端を前記スイッチ、ング手段へ接
続した論理ゲート手段とを有する事を特徴とする装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US378937 | 1982-05-17 | ||
US06/378,937 US4502127A (en) | 1982-05-17 | 1982-05-17 | Test system memory architecture for passing parameters and testing dynamic components |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58208859A true JPS58208859A (ja) | 1983-12-05 |
JPH0354370B2 JPH0354370B2 (ja) | 1991-08-20 |
Family
ID=23495149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58085145A Granted JPS58208859A (ja) | 1982-05-17 | 1983-05-17 | テストシステムメモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4502127A (ja) |
JP (1) | JPS58208859A (ja) |
DE (1) | DE3317593C2 (ja) |
FR (1) | FR2526957B1 (ja) |
GB (1) | GB2121550B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4617642A (en) * | 1982-05-06 | 1986-10-14 | Data General Corporation | Select switch responsive to a break code |
US4633410A (en) * | 1982-06-28 | 1986-12-30 | Hewlett-Packard Company | Method and apparatus for determining if a digital value lies within a range |
US4644486A (en) * | 1984-01-09 | 1987-02-17 | Hewlett-Packard Company | Vector network analyzer with integral processor |
US4768195A (en) * | 1985-07-03 | 1988-08-30 | Stoner Donald W | Chip tester |
US4799220A (en) * | 1987-02-19 | 1989-01-17 | Grumman Aerospace Corporation | Dynamic system for testing an equipment |
US4879661A (en) * | 1987-10-02 | 1989-11-07 | International Business Machines Corporation | Bi-directional circuit to interface between a low current device and high current tester |
JP2986104B2 (ja) * | 1988-03-15 | 1999-12-06 | 株式会社東芝 | 情報処理装置の自己試験回路 |
US6286120B1 (en) | 1994-09-01 | 2001-09-04 | Teradyne, Inc. | Memory architecture for automatic test equipment using vector module table |
US5673275A (en) * | 1995-09-12 | 1997-09-30 | Schlumberger Technology, Inc. | Accelerated mode tester timing |
US6014764A (en) * | 1997-05-20 | 2000-01-11 | Schlumberger Technologies Inc. | Providing test vectors with pattern chaining definition |
US6671845B1 (en) | 1999-10-19 | 2003-12-30 | Schlumberger Technologies, Inc. | Packet-based device test system |
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JPS55135762A (en) * | 1979-04-11 | 1980-10-22 | Advantest Corp | Ic test unit |
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Publication number | Priority date | Publication date | Assignee | Title |
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US4070565A (en) * | 1976-08-18 | 1978-01-24 | Zehntel, Inc. | Programmable tester method and apparatus |
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US4204633A (en) * | 1978-11-20 | 1980-05-27 | International Business Machines Corporation | Logic chip test system with path oriented decision making test pattern generator |
JPS5585264A (en) * | 1978-12-23 | 1980-06-27 | Toshiba Corp | Function test evaluation device for integrated circuit |
JPS5585265A (en) * | 1978-12-23 | 1980-06-27 | Toshiba Corp | Function test evaluation device for integrated circuit |
DE2917126C2 (de) * | 1979-04-27 | 1983-01-27 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verfahren zum Prüfen einer integrierten Schaltung und Anordnung zur Durchführung des Verfahrens |
GB2070300B (en) * | 1980-02-27 | 1984-01-25 | Racal Automation Ltd | Electrical testing apparatus and methods |
US4335457A (en) * | 1980-08-08 | 1982-06-15 | Fairchild Camera & Instrument Corp. | Method for semiconductor memory testing |
US4404519A (en) * | 1980-12-10 | 1983-09-13 | International Business Machine Company | Testing embedded arrays in large scale integrated circuits |
US4451918A (en) * | 1981-10-09 | 1984-05-29 | Teradyne, Inc. | Test signal reloader |
-
1982
- 1982-05-17 US US06/378,937 patent/US4502127A/en not_active Expired - Lifetime
-
1983
- 1983-05-14 DE DE3317593A patent/DE3317593C2/de not_active Expired - Lifetime
- 1983-05-16 GB GB08313448A patent/GB2121550B/en not_active Expired
- 1983-05-17 JP JP58085145A patent/JPS58208859A/ja active Granted
- 1983-05-17 FR FR8308129A patent/FR2526957B1/fr not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5476041A (en) * | 1977-11-30 | 1979-06-18 | Nec Corp | Test pattern generator for logic circuit |
JPS55135762A (en) * | 1979-04-11 | 1980-10-22 | Advantest Corp | Ic test unit |
Also Published As
Publication number | Publication date |
---|---|
DE3317593C2 (de) | 1998-05-20 |
GB2121550A (en) | 1983-12-21 |
US4502127A (en) | 1985-02-26 |
JPH0354370B2 (ja) | 1991-08-20 |
FR2526957A1 (fr) | 1983-11-18 |
FR2526957B1 (fr) | 1986-08-08 |
DE3317593A1 (de) | 1983-11-17 |
GB8313448D0 (en) | 1983-06-22 |
GB2121550B (en) | 1985-12-18 |
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