JPS58208859A - テストシステムメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、集積回路又はその他の電子デバイスをテスト
する為に使用される自動テスト装置に関するものであっ
て、更に詳細には、ダイナミックコンポーネント又はパ
ラメータをバスさせる事が必要なコンポーネントをテス
トするのに特に適した自動テスト方式用のメモリアーキ
テクチャ乃至はメモリ装置に関するものである。

集積回路又は集積回路のグループをテストするのに適し
たテスト装置を多数の会社が製造している。例えば、フ
ェアチアイルド　カメラ　アンドインストルメント　コ
ーポレーションのテストシステム部門は、この様なテス
ト装置の広範な種類のものを製造しており、例えば５ｅ
ｎｔｒｙシステムとして知られるテストシステムを製造
している。

通常、この様なテストシステムは特定のコンポーネント
に関して実行すべきテストに関する情報や、これらのテ
ストを実行する為に必要なデータや、所望の出力データ
、及びその他の情報、即ちテスト中のデバイスの１能テ
ストを行なう為にテスト装置内のドライバやコンパレー
タに対する１及び０等の情報をストアするのに必要な一
群のメモリを有している。

これらのメモリと関連し、通常シーケンス制御メモリと
して知られる別の１組のメモリが設けられている。これ
らのメモリはサブルーチンパターンを定義付け、サブル
ーチンをコールし、モードのマツチングを行なわせ、Ｇ
ｏ　　Ｔｏを供給する寥筈によって制御情報を与えるも
のである。更に、シーケンス制御メモリはシステム内に
その°他のサポートメモリに対するアドレスピット、例
えばメインマスクメモリヤ定義メモリ用のアドレスを有
している。マスクメモリはピンエレクトロニクス回路の
コンパレータを制御する為に使用され、一方定義メモリ
はピンエレクトロニクス回路のドライバを制御する。従
って、メインメモリ又はサブルーチンメモリの何れから
かの真理値表ワードと共に、マスクメモリと定義メモリ
の内容の組合せは、テスト中のデバイスに対し各ピンに
対する３個のビットからなるＮ能データを決定する。

しかしながら、集積回路の複雑性及び能力が持続して進
化するにつれ、一層柔軟性に冨んだメモリアーキテクチ
ャ（装置）の必要性が生じてきた。

例えば、多数のダイナミックコンポーネントをテストす
る上で、数十方向のテストサイクルが必要とされ、その
結果システムのメモリがストア（記憶）する事が可能な
能力以上の多数のマスク、定義又はベクトルが必要とさ
れる。典型的に、幾つかの従来技術の自動テストシステ
ムに於いては、この様な拘束条件によりメモリを再度ロ
ードする事を可能とする為にコンポーネントのテスト作
業を完全に停止する事が必要とされており、更にテスト
を続ける前にダイナミックコンポーネントを既知状態と
させる工程をテストシーケンスに設ける事が必要とされ
ている。

現在のマイクロプロセサに於ける発展に伴い瑣　　　　
′在のテストシステムに於いて次第に好しからざるもの
となった別の限定条件は、メインプログラムからサブル
ーチンへパラメータをバスさせる事が国璽であるという
事である。例えば、典型的なマイクロプロセサをテスト
する場合に、サブルーチンは、命令フェッチ動作の様な
特定のマイクロプロセササイクルに対して一定である真
理値表を包含しており、サブルーチンのコールに関連し
て７エツチが行なわれるべき位置をフォーマッタヘバス
する事が望ましい。この様なサブルーチン及びパラメー
タのバス動作を使用する事によりメインメモリ内にスト
アされるデータを従来の直線型モードと比べて著しく縮
小させる事が可能となる。

従って、パラメータをバスする事が不可能であるという
事は必然的に大型のメモリを必要とし、その結果アクセ
スＩＩＩｍが遅くなると共にコストが増加する。

本発明は、以上の点に鑑み成されたものであって、上述
した如き従来技術の欠点を解消する事を目的とする。本
発明は、独立したメインメモリとサブルーチンメモリと
を有し、メインメモリとサブルーチンメモリとの間でパ
ラメータのバス乃至はやり取りを行なわせる事を可能と
し、且つダイナミックコンポーネントのテストを行なう
上での柔軟性を向上させたテスト、システム用のメモリ
アーキテクチャ（装置）を提供するものである。本発明
の１実施例に於いては、テストシステム用メモリ装置は
、所望の信号をフォーマットする為のフォーマット手段
と、制御情報及びデータ情報をストアする為のメインメ
モリ手段と、前記メインメモリ手段と前記サブルーチン
メモリ手段の両方から信号を受取る様に接続されている
スイッチング手段と、前記サブルーチンメモリ手段から
制御情報を受取る様に接続されると共に前記スイッチン
グ手段に接続されているパラメータイネーブル手段とを
有し、前記サブルーチンメモリ手段とメインメモリ手段
の何れかを制御する前記パラメータイネーブル手段は前
記メインメモリ手段及びメインマスク・定義手段が再ロ
ードしている間にサブルーチンによってループ化する事
を可能とする為のマスク及び定゛義情報をストアする手
段を有するものである。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。本発明は多数のマスク及び定
義を必要とするダイナミックコンポーネントをテストす
る事が可能なテストシステムメモリ装置を提供するもの
であり、最新の集積回路と共に本テストシステムを使用
する事が可能である様にサブルーチンへパラメータをバ
スさせる事が可能なテストシステムメモリ装置を提供す
るものである。本発明のメモリ構成の好適実施例をブロ
ック線図で図面に示しである。このブロック線図には多
数のメモリが設けられており、これらメモリの全ては選
択的にフォーマット回路１０へ接続させる事が可能であ
る。フォーマツタ（フォーマット回路）１０はピンエレ
クトロニクス回路へ接続されており、ピンエレクトロニ
クス回路はテスト中のデバイスが接続されているテスト
ヘッドの各ビンと接続されている。周知のフォーマット
回路１０は、テスト中のデバイスの各ビンに対して必要
なテスト信号をフォーマットし、これらのテスト信号を
テストヘッドへ供給する。このフォーマット回路は図示
したメモリ内に貯蔵されている情報を引き出し、ピンエ
レクトロニクス回路の各々に必要とされるテスト信号を
形成する。

図面に示したメモリは、メインメモリ１５を有しており
、このメインメモリ１５は、好適な実施例としては、６
４にワードの深さであると共に、１６ビン乃至２５６ピ
ンの幅のグループのものに於けるテスタの幅を有するも
のである。サブルーチンメモリ３８はメインメモリ内に
ストアされている真理値表情報内に於いて最高速度でル
ープする事を許容する。メインメモリ１５及びサブルー
チンメモリ３８の両方が、ピンエレクトロニクス回路に
接続されているデバイスの機能テストを行なう為に使用
するプール型式で表されたデータを有している。通常、
プール型式データの各サイクルは“ベクトル”として知
られており、メインメモリ又はサブルーチンメモリに於
いて単一のワードを成している。

図示したメモリは、更に、マスクメモリ２０及び定義メ
モリ２５を有している。マスクメモリ２０は各サイクル
に対してテスト中のデバイスのどのビンが測定されるべ
き出力データを有するか否かという事の情報を内蔵して
いる。定義メモリ２５は各サイクルに対しテスト中のデ
バイスのどのビンが他のメモリからの特定のプール型式
データで駆動されるべきであるかという事に関する情報
を内蔵している。従って、マスクメモリ２０は、フォー
マット回路１０を介して、ピンエレクトロニクス回路の
コンパレータを制御し、一方定義メモリ２５は、同様に
、ピンエレクトロニクス回路のドライバを制御する。マ
スクメモリ及び定義メモリの各々は２５６ワードの深さ
を有し、且つ好適実施例に於けるテスタの幅を有してい
る。従って、後述する如く、メインメモリ１５と、マス
クメモリ２０と、定義メモリ２５とは、一体となってテ
スト中のデバイスの各ビンに対して必要な３ビットから
なる機能データを決定する。

サブルーチンメモリ３８と関連づけると共に、メモリ１
５，２０．、？５の組合せと関連づけられて、シーケン
ス１ｌｉＩＪ［ｌメモリ（ＳＣＭ）が設けられている。

好適実施例に於いては、メインシーケンス制御メモリ１
８は６４にワードの深さで６４ビツトの幅であり、サブ
ルーチン８０Ｍメモリ３３は１にワードの深さであり６
４ビツトの幅である。

シーケンス制御メモリ１８及び３３の各々は、他のメモ
リ内に内蔵されている情報に対するアドレスを供給する
。例えば、メイン８０Ｍメモリ１８は定義メモリ２５内
に於ける適宜の定義又はマスクメモリ２０内に於けるマ
スクのアドレスに関しメインメモリ１５内に於ける各ワ
ードに対するアドレス情報を内蔵している。更に、図面
には示してないが、８０Ｍメモリ１８は適宜のタイミン
グ発生器、必要な時間遅れ、パルス幅等の選択を行なう
為の情報を有している。

従来の自動テストシステムと比較して、図示した本発明
のメモリ構成はサブルーチン定義メモリ２７及びサブル
ーチンマスクメモリ２２を有している。好適実施例に於
いては、これらのメモリの各々は２５６ワードの深さで
テスタと同じ幅を有している。これらのメモリはサブル
ーチンメモリ３８が専用的に使用する為のものである。

メインメモリ２５及びＭメモリ２０内のアドレス情報は
メイン８０Ｍメモリ１８によって供給されるが、サブル
ーチン定義メモリ２７及びサブルーチンマスクメモリ２
２に対するアドレス情報はサブルーチン８０Ｍメモリ３
３によって供給される。この様に、ベクトルがメインメ
モリ１５によって実行されている場合には、マスクデー
タ及び定義データはメインマスクメモリ１８によってア
ドレスされるＤメモリ２５及びＭメモリ２０内の適宜の
位置からやって来る。同様に、ベクトルがサブルーチン
メモリ３８によって実行されてい葛湯合には、マスクデ
ータ及び定義データは夫々ＳＤメモリ２７及び８Ｍメモ
リ２２からやってくる−。

マルチプレクサ１３及び１７は、メイン又はサブルーチ
ンの何れかのマスク及び定義メモリデータがフォーマッ
ト回Ｗ１１０の入力端子Ｍ及びＤへ到達するかという事
を決定する。マルチプレクサ１３及び１７はサブルーチ
ンメモリ３８によって制御される。この様に、メモリ２
７及び２２からのデータを使用する事によってサブルー
チン８０Ｍメモリ３３の制御の下でダイナミックコンポ
ーネントを連続的なループ内に維持する事が可能であり
、一方メインマスク２０及び定義メモリ２５゜メインメ
モリ１５及びメイン８０Ｍメモリ１８を新たなテスト情
報で再ロードさせる事が可能である。この事は従来のテ
ストシステムに於ける欠点であったメインメモリ２０及
びＤメモリ２５を再ロードする為にダイナミックコンポ
ーネントのテストを中断し次いでテスト中のデバイスを
既知状態とさせる事が屡々必要であつ、たという欠点を
解消するものである。

自動テスト装置内の他のサブシステムによってメインメ
モリ及びサブルーチンメモリの両方に関連づけられてい
るマスクメモリ及び定義メモリのアクセス動作を可能と
する為に、マルチプレクサが各メモリに接続して設けら
れている。例えば、メインマスクメモリ２ｏと関連づけ
られているマルチプレクサ２１は、マスクメモリ２０へ
配線Ｈ８ＡＣを介して高速度アクセス情報をロードさせ
ると共に、配線ＡＰＧを介してアルゴリズムパターン発
生情報をロードさせ、一方配線ＭＡを介してメイン８０
Ｍメモリ１８からの情報をロードする事を可能とする。

同様のマルチプレクサ２６及び２４がメイン定義メモリ
２５及びサブルーチン定義メモリ２７へ夫々Ｉａされて
いる。マルチプレクサ１９はサブルーチンマスクメモリ
２２へ接続されており、同一の機能を実行する。

本発明の独特の特徴としては、パラメータをフォーマッ
ト回路１０ヘパスさせる事を可能な構成としている点で
ある。この事は、テスタ内のチャンネル数と同一の幅を
有するパラメータイネーブルメモリ（ＰＥＭ）３０を設
ける事−によって可能となっている。好適実施例に於い
ては、パラメータイネーブルメモリ３０は１６ワードの
深さである。イル−プルメモリ３０はサブルーチンＳＣ
Ｍメモリ３３内に於いて４個のビットによってアドレス
される。サブルー１２８０Ｍメモリ３３はマルチプレク
サ１６を介して実効的に各チャンネル毎に各サイクルに
対するそのチャンネルのビットがサブルーチンメモリ３
８からくるのかくマルチプレクサ１４，３１．３６を介
して）又はメインメモリ１５からくるのかという事を決
定する。

パラメータイネーブルメモリ３０は以下の如く機能する
。ベクトルがサブルーチンメモリから実行される場合に
は、パラメータイネーブルメモリ３０からの選択された
ワードが全て０である場合には、フォーマット回路１０
に対する１及びＯのデータは全てサブルーチンメモリ３
８から供給され、そのサイクルに対しパラメータがパス
される事はない。しかしながら、ベクトルがサブルー１
２８０Ｍメモリ３３から実行され、且つパラメータイネ
ーブルメモリ３０からの選択されたワードが１を有して
いる場合には、フォーマット回路１０に対する１及びＯ
のデータは対応するパラメータイネーブルメモリチャン
ネル内にＯを有するチャンネルに対してはサブルーチン
メモリ３８から供給され、且つ対応するパラメータイネ
ーブルメモリチャンネル内に１を有するチャンネルに対
しては１及びＯのデータはメインメモリ１５から供給さ
れる。この様に、パラメータイネーブルメモリ３０内に
於ける適宜のワードをアドレスする一事によって、サブ
ルーチン内の特定のベクトルがパラメータなしでそのま
まの形で実行するか、又はそのサイクルに関し１個又は
それ以上のチャンネルがメインメモリ１５からデータを
受取る事が可能である。パラメータイネーブルメモリは
サブルーチンメモリからのデータと共にゲート２８を制
御する事によって機能し、ゲート２８はマルチプレクサ
１４を制御する。

２個以上のパラメータがバスされた場合であってメイン
メモリからのコールシーケンスに於いてサブルー１２８
０Ｍメモリ３３が次のパラメータへ進む事を許容し、且
つサブルーチンからそのサブルーチンをコールしたプロ
グラムへ帰還する為にパラメータワードをスキップさせ
る為に、メモリアドレスレジスタ（ＭＡＲ）２９が設け
られている。サブルー１２８０Ｍメモリ３３からのビッ
トはパラメータアドバンスビット（ＰＡＤｖ）と呼称さ
れ、メモリ３３からレジスタ２９へ伝達される。

パラメータアドバンスピット（ＰＡＤＶ）は、以下の如
くしてメモリアドレスレジスタ２９の状態をインクリメ
ントさせる。典型的には、サブルーチンがメインメモリ
からコールされた場合に、メインアドレスレジスタ２９
はサブルーチンに対するコールが成された位置から１だ
けインクリメントされた位置を指示している。パラメー
タがバスされない場合は、この位１はサブルーチンが終
了してリターンする位１である。一方、パラメータがパ
スされている場合には、メモリアドレスレジスタ２９は
シーケンス内の最初のパラメータの位置を指示す。パラ
メータアドバンスピット（ＰＡＤＶ）信号がレジスタ２
９をインクリメントさせてシーケンス内の次のパラメー
タを指示す。この同一の配線を使用して最後のパラメー
タを通過してステップする事が可能であり、その際にメ
インメモリ１５内の適宜の位置ヘリターンする事を可能
とする。従って、パラメータアドバンスピットは単一の
サブルーチンから多数の位置ヘリターンする事を可能と
させる。この事はサブルーチンによる実行の結果を示す
為に情報をメインメモリへ送り返す事を可能とする。

図中、パラメータイネーブルメモリ３０の直下に交替的
データソースイネーブルメモリ（ＡＤＳＥＭ）３２を図
示しである。このメモリはマルチプレクサ３１を制御し
て、所望の交替的データ源からのデータをマルチプレク
サ３１を介してフォーマット回路１０へ供給する事を可
能としている。

図面中には、更に、スプリットメインメモリ４０、スプ
リットサブルーチン４２．スプリットパラメータイネー
ブルメモリ３７を示しである。これらのメモリの各々は
上述した対応するものと同一の構成を有している。これ
らスプリットメモリを設ける目的は、極めて多数のピン
を有するデバイスに対しメモリ装置の全体的構成を拡張
する事を可能とする為である。例えば、好適実施例に於
いては、メインメモリ１５．サブルーチンメモリ３８、
パラメータイネーブルメモリ３０の夫々は最大２５６ビ
ンを有するデバイスのテストを行なう事を可能としてい
る。この能力は、図示した様なスプリット乃至は補助ユ
ニットを付加する事によって付加的な２５６ビン分の能
力だけ拡張する事が可能である。勿論、同様な方法で更
に付加的なスプリットユニットを付加する事により又は
メイン乃至はスプリットユニットのサイズを増加する事
によって能力を更に拡張する事が可能である。

図面に示したメモリアーキテクチャの動作は、典型的な
マイクロプロセサのテスト動作について説明する事によ
って一層理解を深める事が可能である。テスト中のマイ
クロプロセサが、マイクロプロセサのアドレスバスが第
１サイクルの期間中高インピーダンス状態であり、次い
で第２サイクル及び第３サイクルの期間中アドレス有効
状態へ変換する様な典型的な読取サイクルを有するもの
と仮定する。第３サイクルの期間中アドレスバスが有効
なデータを有している事を示す為にアドレスストローブ
ラインがマイクロプロセサによって使用される。データ
がデータストローブ信号を使用してストローブされる場
合には、デバイスデータバスは少くとも第４サイクルの
期間中有効なデータを有する。アドレスストローブ、デ
ータストローブ、典型的なその他の多くの対応する信号
はコード化されており、サブルーチンメモリ３８内にス
トアされている。特定のアドレス及びデータの値は可変
であり、引数としてパスされる。上述したリードサイク
ルは以下の如くしてメモリ内にコード化してストアさせ
る事が可能である。

パラメータ　　　：　　　　　　　　　　　（アドレス
）　　　　　　　（データ）サブルーチン　　： イネ−フル　ＳＤＯ，ＳＭＯ，ＰＥＡ　Ｏ（全部１）　
　　　　　　　　（全部１）イネーブル　ＳＤｌ、ＳＭ
ｌ、ＰＥＡ　１イネーブル　ＳＣ２，８Ｍ２．ＰＥＡ　
２　　　アドレスストローブーア 最初のす・ブルーチンサイクルに於いて、サブルーチン
メモリ２７及びＭメモリ２２の位置○とパラメータメモ
リ３ｏがイネーブルされる。Ｄ−ＯとＭ＝Ｏの組合せと
、局所的なメモリが１である場合には、高インビーンダ
ンス状態に関しこれらのピンをチェックする為にテスタ
へ命令が与えられる。ＰＥＡＯはパラメータイネーブル
メモリアドレス０であって、この例に於いては、アドレ
スは０のみを有しており、そのサイクルに於いてはパラ
メータが使用されないという事を表わす。

次のサイクルに於いて、アドレス１に対するサブルーチ
ンＤ及びＭの位置は、第２サイクルに於ける活動に対す
る適宜の組合せを有している。パラメータイネーブルメ
モリ３０の位置１が選択される。この位置はデバイスア
ドレスバスに接続されているテスタのチャンネル上に１
を有し、デバイスへ供給されるアドレスビットはメイン
メモリ１５から供給される。しかしながら、データバス
はいまだ高インピーダンスモードにあり、従ってこれら
のチャンネルにはサブルーチンメモリ３８からデータが
供給される。次ぎのサイクルに於いて、パラメータイネ
ーブルメモリの位置２の内容が選択され、このワードは
データ及びアドレスバスチャンネルに対し１を有してお
り、従ってデータ及びアドレスフィールド情報がサブル
ーチンメモリ３８ではなくメインメモリから供給される
事を許容する。

次いで、サブルーチン位置がアドレスストローブ信号を
発生させる。最後に、４番目のステップとして、サブル
ーチンメモリ２７及び２２の適宜の組合せは、パラメー
タイネーブルメモリ３０と共に、デバイスのサイクル条
件を満足させる。ＰＡＤＶ信号がインクリメントされて
、メモリアドレスレジスタ２９を進行させ、サブルーチ
ンサイクルのリターン（帰還）を実行する。この様にし
て、通常は４個のテスタサイクルを必要とするマイクロ
プロセサテスト用の読取サイクルは１個のサブルーチン
内に組込む事が可能となり、且つ引数としてバスされる
所望のアドレス情報及びデータ情報と共に該サブルーチ
ンをコールする事によって繰返し使用する事が可能であ
る。次いで、フォーマット回路１０はテスト中のデバイ
スの各ビンと関連づけられているピンエレクトロニクス
回路へこのデータを供給する前にこのデータをフォーマ
ットすると共にタイミングをとる。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱する事なしに種々
の変形が可能である事は勿論である。

【図面の簡単な説明】

図面は本発明のテストシステムメモリアーキテクチャの
１実施例を示したブロック線図である。 （符号の説明） １０：　フォーマット回路 １５：　メインメモリ １８：　タイ２８０Ｍメモリ ２０：　マスクメモリ ２２：　サブルーチンマスクメモリ ２５：　定義メモリ ２７：　サブルーチン定義メモリ ２９：　メモリアドレスレジスタ ３０：　パラメータイネーブルメモリ ３１：　マルチプレク、す ３２：　交替的データ源イネーブルメモリ３３：　サブ
ルーチンＳＣＭメモリ 手続補正書 昭和５８年　６月２０日 特許庁長官　　若　杉　和　夫　　殿 １、事件の゛表示　　　昭和５８年　特　許　願　第　
８５１４５　　号２、発明の名称　　　パラメータをバ
スすると共にダイナミックコンポーネントをテストする
為のテストシステムメモリ装置３、補正をする者 事件との関係　　　特許出願人 コーポレーション ４、代理人 ５、補正命令の日付　　　自　　発 ６６補正により増加する発明の数　　　な　　し７、補
正の対象　　　　　図　面、委　任　状８、補正の内容
　　　　　別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、各々がフォーマット手段へ選択的に接続可能である
   メイン制御、マスク定義及びデータ貯蔵手段と、各々が
   前記フォーマット手段へ選択的に接続可能であるサブル
   ーチン制御及びデータ貯蔵手段と、前記フォーマット手
   段へ接続されると共に前記メイン及びザブルーチンデー
   タ貯蔵手段の一方へ接続されているスイッチング手段と
   、前記サブルーチン制御貯蔵手段へ接続されると共に前
   記メインデータ貯蔵手段と前記サブルーチンデータ貯蔵
   手段の何れかを前記フォーマット手段へ接続させるとい
   う事を制御する前記スイッチング手段へ接続されている
   パラメータイネーブル手段とを有する事を特徴とするテ
   ストメモリ装置。 ２、上記第１項に於いて、各々が前記フォーマット手段
   へ選択的に接続可能であるサブルーチンマスク及び定義
   貯蔵手段を有している事を特徴とする装置。 ３、上記第２項に於いて、前記フォーマット手段へ接続
   されると共に何れかが前記フォーマット手段へ接続され
   るかという事を制御する為に前記メイン及びサブルーチ
   ン定義手段の一方へ接続されている定義スイッチング手
   段を有する事を特徴とする装置。 ４、上記第３項に於いて、前記フォーマット手段へ接続
   されると共に何れかが前記フォーマット手段へ接続され
   るという事を制御する為に前記メイン及びサブルーチン
   マスク手段の一方へ接続されているスイッチング手段を
   有する事を特徴とする装置。 ５、上記第４項に於いて、前記マスク及び定義スイッチ
   ング手段の各々が前記サブルーチンデータ貯蔵手段によ
   って制御される事を特徴とする装置。 ６、上記第１項に於いて、前記パラメータイネーブル手
   段が、前記サブルーチン制御貯蔵手段へ接続されている
   パラメータイネーブル貯蔵手段と、入力端を前記サブル
   ーチン制御貯蔵手段と前記パラメータイネーブル貯蔵手
   段とに接続し且つ出力端を前記スイッチ、ング手段へ接
   続した論理ゲート手段とを有する事を特徴とする装置。