DE3303762A1

DE3303762A1 - Speicher

Info

Publication number: DE3303762A1
Application number: DE19833303762
Authority: DE
Inventors: Glen Trenton 18103 Allentown Pa. Cheney; Howard Clayton 80908 Colorado Springs Col. Kirsch; James Thomas 18036 Coopersburg Pa. Nelson; James Harold 08802 Asbury N.J. Stefany
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1982-02-09
Filing date: 1983-02-04
Publication date: 1983-08-18
Also published as: FR2521335A1; JPS58147147A; GB8303003D0; FR2521335B1; BE895843A; GB2114814B; GB2114814A

Description

Beschreibung Speicher

Die vorliegende Erfindung bezieht sich auf einen Speicher, mit mehreren in einem gemeinsamen Halbleiterkörper ausgebildeten Speicherzellen, von denen jede eine Ladungsspeichereinrichtung mit einer an sie gekoppelten ersten Elektrode und einen an die Ladungsspeichereinrichtung angeschlossenen Transistor aufweist, der den Ladungsfluß in und aus die bzw, der Ladungsspeichereinrichtung steuert, wobei der Transistor eine lokalisierte erste Zone eines ersten Leitungstyps und eine Gateelektrode aufweist, die über einer zweiten Zone eines entgegengesetzten Leitungstyps liegt.

Es werden als Schreib/Lese-Speicher ausgebildete MOS-Speicher (MOS-RAMs) mit immer größerer Speicherkapazität entwickelt. Es werden bereits 64K-Speicher in vernünftigen Stückzahlen hergestellt, und es werden 256K-Speicher in begrenzten Mengen hergestellt. Die US-PS 4 112 575 zeigt einen Speicher mit auf einem einzigen Niveau liegende Leiter verwendenden Speicherzellen, die jeweils einen N-Kanal-MOS-Transistor mit getrennten Drain- und Source-Zonen und einen an die Source angeschlossenen Kondensator enthalten. Es sind

außerdem Speicher beschrieben, bei denen Doppelniveau-Leiter, d. h., auf zwei Niveaus liegende Leiter, in Speicherzellen verwendet werden, die jeweils eine einzelne Drain/Source-Zone und einen von dieser durch den Kanal des Transistors getrennten Kondensator enthalten. Die Begriffe "Einzelniveau" und "Doppelniveau" (englisch: single level bzw. dual level) kennzeichnen solche Anordnungen, bei denen Leiter gleichzeitig aus einer gemeinsamen Leiterschicht geätzt werden bzw. solche Anordnungen, in denen Leiter unabhängig aus verschiedenen Leiterschichten hergestellt werden, die für gewöhnlich auf unterschiedlichen "Niveaus" oder in unterschiedlichen Entfernungen bezüglich des Halbleitersubstrats liegen. Die Einzelniveauleiter-Speicherzelle ist größenmäßig beschränkt durch die erforderlichen Mindestabstände zwischen benachbarten Leitern. Die Doppelniveauleiter-Speicherzelle kann einen kleineren Aufbau aufweisen als die Einzelniveauleiter-Speicherzelle. Um den korrekten Betrieb der Doppelleiter-Ausführungsform zu gewährleisten, ist es wünschenswert, den Substratabschnitt des Kondensators derart zu erstrecken, daß er sich über die obere Platte des Kondensators erstreckt und teilweise von der Gateelektrode abgedeckt wird. Dies bedeutet eine zusätzliche und unerwünschte kapazitive Belastung des Gates, die Änderungen der in dem Kondensator gespeicherten Ladung (der logischen

~ ι

Information) verursachen kann, wenn das Potential des Gates (der Wortleitung) für den Zugriff auf die Speicherzelle geändert wird.

Es ist wünschenswert, eine Eintransistor-Kondensator-MOS-Speicherzelle zur Verfügung zu haben, die kompakter ist als die mit Einzelleiter versehene Eintransistor-Kondensator-Speicherzelle, und die eine geringere Gate-Lastkapazität und weniger Speicherladungsverluste aufweist als die Eintransistor-Kondensator-Speicherzelle mit Doppelleiter.

Diesem Problem trägt die Erfindung bei einem Speicher der oben genannten Art dadurch Rechnung, daß der Transistor eine dritte lokalisierte Halbleiterzone des ersten Leitungstyps aufweist, die derart angeordnet ist, daß die zweite Halbleiterzone die erste und die dritte Halbleiterzone trennt, daß die erste Elektrode Teil eines auf einem ersten Niveau liegenden Leiters ist, daß die Gateelektrode Teil eines auf einem zweiten Niveau liegenden Leiters ist, und daß die auf dem ersten und die auf dem zweiten Niveau liegenden Leiter unabhängig gebildet sind und unterschiedliche Abstände von dem Halbleiterkörper aufweisen. .

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Figur 1 eine schematische Skizze eines . Feldes von Speicherzellen,

Figur 2 eine Draufsicht auf eine Ausführungsform von erfindungsgemäßen Speicherzellen entsprechend der in Fig. 1 gezeigten Prinzipschaltungsskizze der Speicherzellen,

Figur 3 eine erste Querschnittansicht der Speicherzellen gemäß Fig. 2, und

Figur 4 eine zweite Querschnittansicht der Speicherzellen gemäß Fig. 2.

Die vorliegende Erfindung zielt ab auf eine Halbleiterspeicherzelle und auf Felder derartiger Zellen mit einem Halbleiterkörper, auf dem eine erste Isolierschicht ausgebildet ist, und mit einem ersten Leiter auf einem Abschnitt der ersten Isolierschicht. Die Kombination Halbleiterkörper/Isolierschicht/Leiter bildet eine Ladungsspeichereinrichtung. Eine an die Ladungsspeichereinrichtung angeschlossene Steuereinrichtung steuert den Ladungsfluß in die bzw. aus der Ladungsspeichereinrichtung. Die Steuereinrichtung besitzt eine lokalisierte erste und eine lokalisierte zweite Eingabe/Ausgabe-Halbleiterzone, die voneinander durch Abschnitte

der Masse des Halbleiterkörpers getrennt sind; die Steuereinrichtung besitzt weiterhin einen zweiten (Steuer-)Leiter, der ansprechend auf die ihm zugeführten Steuersignale den Ladungsfluß durch die Steuereinrichtung steuert. Der erste und der zweite Leiter sind voneinander im wesentlichen durch die zweite Eingabe/ Ausgabe-Zone getrennt und an auf einem ersten bzw. an auf einem zweiten Niveau liegende Leiter angeschlossen. Die auf dem ersten und die auf dem zweiten Niveau liegenden Leiter haben von dem Halbleiterkörper unterschiedliche Abstände.

In einer bevorzugten Ausführungsform weist die Speicherzelle eine Epitaxialschicht über einem Halbleitersubstrat auf, wobei die Steuereinrichtung ein N-Kanal-Feldeffekttransistor mit isoliertem Gate ist, der getrennte Drain- und Sourcezonen hat. An die Elektrodenplatte des Kondensators ist ein auf einem ersten Niveau liegender Polysilicium-Leiter angeschlossen. An die Gate-Elektrode und die Drainzone sind separate Abschnitte von auf zweitem Niveau liegenden Polysilicium-Leitern angeschlossen. Die Sourcezone kann so klein sein, wie es im Rahmen einer vernünftigen Fertigung möglich ist, da der Abstand zwischen der auf dem ersten Niveau befindlichen Polysiliciumverbindung zur Gate-Elektrode und der auf dem zweiten Niveau befindlichen Polysiliciumverbindung zur Kondensatorelektrode typischerweise

kleiner als eine Sourcezone minimaler Größer ist. Hierdurch verringern sich die Abmessungen der Speicherzelle und dadurch die der Speicherzellenfelder und der PlAMs, in denen die Felder verwendet werden.

Figur 1 zeigt ein NxM-FeId 10 mit Reihen und Spalten von im wesentlichen gleichen Speicherzellen 12. Jede Zelle enthält einen MOS-Transistor 14 mit einem Sourceanschluß 16, einem Drainanschluß 18 und einem Gateanschluß 20, und einen an den Drainanschluß 18 gekoppelten äquivalenten Kondensator, der einen ersten Kondensator 22a und einen zweiten Kondensator 22b aufweist. In einer bevorzugten Ausführungsform wird das Feld 10 auf einem Halbleitersubstrat gefertigt. Die ersten Elektroden der Kondensatoren 22a und 22b sind an den Anschluß 18 gekoppelt. Die zweite Elektrode von 22a ist an das Halbleitersubstrat gekoppelt, welches typischerweise auf einem Potential VSub gehalten wird. Die zweite Elektrode von 22b ist mit einem Potential Vx verbunden. Die Gateanschlüsse 20 der Transistoren einer gegebenen Reihe von Transistoren 14 sind an eine gemeinsame von N Wortleitungen WLO, WL1...WLN angeschlossen. Die Sourceanschlüsse 16 der Transistoren einer gegebenen Spalte von Transistoren 14 sind an eine gemeinsame Leitung von M Bitleitungen BLO, BL1... BLM angeschlossen. An die Wort- und/oder Bitleitungen

sind hier nicht gezeigte Adressier- Auffrisch- und Leseschaltungen angeschlossen, um auf die Speicherzellen 12 zugreifen und die in ihnen gespeicherte Information lesen zu können. Die Arbeitsweise einer Speicherzelle 12 in einem solchen Feld ist an sich bekannt und soll daher hier nicht näher erläutert werden. .

Die Bezeichnung des Anschlusses 16 als Source und des Anschlusses 18 als Drain ist richtig, wenn von dem Anschluß 16 positiver Strom durch den Transistor 14 und aus dem Anschluß 18 fließt ^ Bei Umkehrung dieses Stroms ist·der.Anschluß 18. die Source, während der Anschluß 16 der Drain ist. Die Ausdrücke können daher austauschbar verwendet werden.

Die Figuren 2, 3 und 4 zeigen den Aufbau einer Ausführungsform eines Ausschnitts aus dem in Fig. 1 gezeigten Speicherfeld 10. Der Ausschnitt enthält eine Speicherzelle 12, die an die Wortleitung WL1 und an die Bitleitung BL1 angeschlossen ist. Figur 2 zeigt eine transparente Ansicht von oben;. Figur 3 zeigt eine erste Querschnittansicht entlang der gestrichelten Linie A-A in Fig, 2; und Figur 4 zeigt eine zweite Querschnittansicht entlang der gestrichelten Linie B-B in Fig. 2. Zu Anschauungszwecken sind die verschiedenen dotierten Zonen in den Figuren 2, 3 und

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entsprechend N-Kanal-Speicherzellen 12 ausgebildet. Es könnte eine andere Dotierstoffart verwendet werden, um eine P-Kanal-Speicherzelle zu schaffen. Veränderungen dieser Zonen können durch Ionenimplantation und/oder Diffusion und/oder einer Kombination dieser beiden Techniken vorgenommen werden.

In einer bevorzugten Ausführungsform wird das Speicher zellenfeld 10 durch Verwendung einer p-leitenden Epitaxialschicht 26 mit einer Hauptfläche 28 über einem (p+)-leitenden Substrat 30 gebildet. Das Substrat 30 würde weniger stark dotiert werden, wenn nicht eine Epitaxialschicht verwendet würde. Das Speicherfeld 10 wird grundsätzlich in der Epitaxialschicht 26 gebildet. Die Epitaxialschicht 26 könnte fortgelassen werden, um das Speicherfeld 10 direkt in dem Substrat 30 auszubilden. Feldoxid 32 und eine Kanalstopperzone 34 dienen als Begrenzung für jede Speicherzelle 12. Ein Abschnitt einer Speicherzone 36 steht in Berührung mit einem Teil des Feldoxids 32 und der Kanalstopperzone 34. Die Zone 36 besitzt einen oberen Abschnitt 36a und einen unteren Abschnitt 36b. Der Abschnitt 36a der Zone 36 wird typischerweise mit einem Donator-Dotierstoff (n-Leitung) ionenimplantiert und liegt relativ nahe an der

Oberfläche 28. Der Abschnitt 36b der Zone 36 wird typischerweise mit Akzeptor-Dotierstoff (p-Leitung) implantiert und liegt im wesentlichen unterhalb des Abschnitts 36a. Jede Zone 36b einer Speicherzelle 12 hat eine relativ niederohmige Verbindung mit allen übrigen Zonen 36b aller Speicherzellen 12 des Speicherfeldes 10. Die Zono^36b aller Speicherzellen 12 des Speicherfeldes 10 sind außerdem untereinander elektrisch über die p-leitende Epitaxialschicht 26 und das (p+)-leitende Substrat 30 verbunden. Die Zone 36 ist ein Teil des in Fig. 1 gezeigten Kondensators 22a; die Zone 36 stellt eine Platte des Kondensators dar, wobei das Substrat 30 die andere Platte darstellt. Ein Abschnitt eines auf einem ersten Niveau liegenden Leiters (Poly I) kontaktiert eine Elektrode (einen Leiter) 52, die von dem Speicherbereich 36 durch eine dielektrische Schicht 54 (diese besteht typischerweise aus Siliciumdioxid) getrennt ist. Die Elektrode 52 stellt eine Platte des Kondensators 22b dar, während die Zone 36a die andere Platte dieses Kondensators darstellt. Die Zone 36a kontaktiert eine (n+)-leitende Sourcezone

Der in Figur 1 gezeigte Transistor 14 wird gebildet durch eine (n+)-leitende Drainzone 40, eine (n+)-leitende Sourcezone 38 und eine Gate-Elektrode 46.

Die (n+)-leitende Drainzone 40 ist von der Sourcezone 38 durch Abschnitte 42 der Masse der Epitaxialschicht 26 getrennt. Diese Abschnitte 42 der Schicht 26 sind selektiv invertiert, um einen Kanal zu bilden, der die Drainzone 40 elektrisch mit der Sourcezone verbindet. In einer bevorzugten Ausführungsform werden in die Abschnitte 42 der Epitaxialschicht 26 Ionen implantiert, um die Schwellenspannung des MOS-Transistors einzustellen. Eine Gateisolierschicht 44 liegt über Abschnitten der Oberfläche 28. Eine Gate-Elektrode (ein Leiter) 46 liegt über demjenigen Abschnitt der Gateoxidzone 44, der über den Abschnitten 42 der Epitaxialschicht 26 liegt, und sie ist an einen Abschnitt eines auf einem zweiten Niveau befindlichen Leiters (Poly II) angeschlossen. Eine Drainelektrode (ein Leiter) 48 kontaktiert die Oberfläche 28 so\rie eine (n+)-leitende Zone 50, die körperlich und elektrisch mit der Drainzone 40 verbunden ist. Die Drainelektrode 48 ist an einen Abschnitt des auf dem zweiten Niveau befindlichen Leiters (Poly II) angeschlossen. An die Zone 50 schließt eine (n+)-leitende Drainzone 50a an, die elektrischen Kontakt mit der Zone 50 hat. Die Zone 50a ist der Drain eines benachbarten Transistors einer weiteren Speicherzelle, die ebenfalls an die Bitleitung BL1 angeschlossen ist.

Die Elektroden 46 und 48 v/erden typischerweise durch Ionenimplantation und anschließende Wärmebehandlung separater Abschnitte einer undotierten Polysiliciumschicht gebildet, um diese Abschnitte zu Leitern zu machen. Die Oxidschicht 44 verhindert, daß Abschnitte 42 der Epitaxialschicht 26 Dotierstoffe aufnehmen, wenn das implantierte Polysilicium der Zone 46 wärmebehandelt wird. Da unter der Elektrode 48 eine derartige Oxidschicht nicht vorhanden ist, gelangen einige der in die Elektrode 48 implantierten Ionen während der Wärmebehandlung in die Epitaxialschicht 26 und bilden die (n+)~ leitende Zone 50,

Eine typischerweise aus Phosphorglas (P-Glas) bestehende dielektrische Schicht 60 deckt freiliegende Abschnitte der Oberfläche 28, dielektrische Schichten, elektrische Leiter und/oder Elektroden ab. Eine typischerweise aus Siliciumnitrid bestehende Passivierungsschicht 62 deckt die Schicht 60 ab.

Die in Figur 4 gezeigte Querschnittansicht zeigt den Halbleiterkörper und sämtliche Halbleiterschichten, dielektrische Schichten, aus Polysilicium bestehende Leiterschichten, metallische Schichten und Passivierungs-

schichten des Speicherfeldes 10. Von oben beginnend, ist in der dargestellten Struktur die Passivierungsschicht 62 (typischerweise Siliciumnitrid) über einer metallischen Niveauschicht WL1 gelegen, die typischerweise aus Aluminium besteht. Diese wiederum liegt über einer dielektrischen Schicht 60 (aus P-Glas), die ihrerseits wieder über einer auf einem zweiten Niveau gelegenen Polysilicium-Leiterschicht liegt (Poly II zur Bildung der Leiter (Elektroden) 46 und 48 in Fig. 3). Das Poly II liegt über einer dielektrischen (zweiten Gateoxid-) Schicht 58 (ein Teil von dieser bildet die in Fig. 3 gezeigte Schicht 44), die ihrerseits über einer zweiten, auf einem Zwischenniveau befindlichen dielektrischen Schicht 56 liegt. Die Schicht 56 liegt über einer ersten Polysilicium-Leiterschicht (Poly I dient zur Bildung des Leiters (der Elektrode) 52 gemäß Fig. 3), die über einer dielektrischen (ersten Gateoxid-) Schicht 64 liegt (ein Teil von dieser bildet die in Fig. 3 gezeigte Schicht 54). Die Schicht 64 liegt über einer dielektrischen (Feldoxid-) Schicht 32, die ihrerseits über einer (p+)-leitenden Kanalstopperzone 34 liegt, die auf einen Abschnitt der Oberseite der Epitaxialschicht 26 ausgebildet ist, die über dem (p+)-leitenden Halbleitersubstrat 30 liegt.

Figur 2 zeigt eine transparentartige Draufsicht auf einen Ausschnitt des Feldes 10. Die Zonen 50, 50a, 40, 42, 38 und 36 bilden sämtlich einen Abschnitt der Oberfläche 28 (s. Fig. 3). WL1 erstreckt sich nach unten und kontaktiert einen Abschnitt des Leiters (der Elektrode) 46. Die Elektrode 52 gemäß Figur 3 ist mit dem auf einem ersten Niveau befindlichen Leiter (Poly I) verbunden, der von der Oberfläche 28 durch Abschnitte der dielektrischen Schichten 54 und 32 getrennt ist.

Wie oben bereits erwähnt wurde, ist die Elektrode an den auf dem zweiten Niveau befindlichen Leiter (Poly II) angeschlossen, während die Elektrode 52 an den auf dem ersten Niveau befindlichen Leiter (Poly I) angeschlossen ist. Dies ermöglicht es, die Sourcezone 38 mit wesentlich kleinerer Fläche herzustellen als es möglich wäre, wenn die benachbarten Gate- und Kondensatorelektroden beide auf erstem Niveau befindliche Leiter wären. Der Grund hierfür liegt darin, daß die meisten Halbleiter-Entwurfsregeln für den kleinstmöglichen Abstand zwischen benachbarten Leitern desselben Niveaus einen größeren Wert vorsehen, als er für eine kleinstmögliche Sourcezone 38 benötigt wird. Also wird die Flächengröße der Speicherzelle 12 verringert und dadurch auch das gesamte Speicherfeld 10 in seiner Fläche verkleinert. Speziell werden auf unterschiedlichen

Niveaus gelegene Leiter unabhängig voneinander zu verschiedenen Zeiten, und nicht gleichzeitig hergestellt. Das den Leiter 46 enthaltende Niveau wird hergestellt, wenn der Leiter 52 maskiert ist. Die Lücke zwischen den Leitern 46 und 52 kann extrem klein gemacht werden, ohne daß die Gefahr einer Berührung besteht. Sie kann viel kleiner sein als eine Lücke, die durch Ätzen eines einzelnen Leiters gebildet wird. Die Leiter 46 und 52 werden dann während der Implantation der Zone 38 als Maske verwendet, wobei die kleine Lücke eine kleinflächige Zone 38 definiert.

In einigen Speicherfeldern, die Doppelniveauleiter besitzen (s. US-PS 4 112 575) ist die (p+)-leitende Kanalstopperzone von den zwei in das Substrat implantierten Zonen unter der Kondensatorfeldplatte getrennt. Ein mit einem solchen Aufbau verbundenes Problem besteht darin, daß die Speicherzelle treffende Alphateilchen (Strahlung) zu einem Aufbau positiver Ladung in den (p+)-leitenden Zonen (wie der Zone 36b) aufgrund der Löcheransammlung führt, was eine Verkleinerung der p+/p- Barrierenhöhe (Zone 36b/Epitaxialschicht 26) führt, die eine Verringerung der in der Speicherzelle gespeicherten positiven Ladung gestattet.

Dies bedeutet einen Verlust an gespeicherter logischer Information und setzt die Grenzwerte für den Betrieb herab. Das Zusammenschalten samt-1icher Zonen J56b durch starkdotierte (relativ niederohmige) Kanalstopperzonen 34 verringert den durchschnittlichen Aufbau positiver Ladung innerhalb der Zone 36b jeder Speicherzelle 12 und reduziert damit den Verlust gespeicherter Information, Hierdurch erhält man Speicherfelder 10, die bezüglich Alphateilchen weniger empfindlich sind. Hierdurch werden die allgemeinen Störgrenzen für den Betrieb verbessert und der Flächenbedarf für das Speicherfeld verringert, da die Speicherkondensatoren kleiner gemacht werden können als in solchen Bauelementen, in denen die Zonen 36b nicht über niederohmige Pfade untereinander verbunden sind.

Unter Verwendung des in Fig. 1 dargestellten Speicherfeldes und von Speicherzellen mit dem in den Figuren 2, 3 und 4 dargestellten grundsätzlichen Aufbau wurde ein 64K-N-Kanal-RAM aufgebaut. Der Speicher erwies sich als funktionstüchtig. Die Größe einer Speicherzelle betrug 25 x 9,5 pm . Die Verwendung von ausschließlich Einzelniveauleitern hätte die Größe der Speicherzelle auf 27 χ 9,5 ,um² erhöht. Es ist also eine 8 %±ge Einsparung der Speicherzellenfläche zu verzeichnen,

ohne daß ein nennenswerter Verlust der Leistungsfähigkeit oder eine Verschlechterung der Störgrenzen in Kauf zu nehmen ist. Die Speicherzellen belegen etwa 60 % der Fläche des gesamten RAM. Folglich ergibt sich hinsichtlich der gesamten Chipgröße des RAM eine Flächenverringerung von etwa 4,8 %. In dem hergestellten Ausführungsbeispiel des 64K-RAM wurden die Transistoren unter Verwendung eines Selbstausrichtprozesses gebildet, das (p+)-leitende Substrat war 250 ,um dick und hatte eine Dotierstoffkonzentration von 10 Störstellen/cm . Der erwähnte Selbstausrichtungsprozeß führt zu im wesentlichen festen Kanallängen bei den Transistoren und trägt daher zu einer Verringerung von Ansprechzeitschwankungen bei. Die p-leitende Epitaxialschicht ist 10 ,um dick und besitzt eine Dotierstoffkonzentration von

2 χ 10 Störstellen/cm . Die (n+)-leitende Sourcezone ist 3/im breit, 2 pm lang und 0,5 pm dick, und

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sie besitzt eine Störstellenkonzentration von 2 χ Störstellen/cm . Die (n+)-leitende Drainzone ist

3 ,um breit, 4 ,um lang und 0,5 pm dick und besitzt

20 eine Dotierstoffkonzentration von 2 χ 10 Störstellen/ cm . Der obere Abschnitt (36a) des Kondensators der Epitaxialschicht besitzt eine Dicke von 0,5_/ura, während der untere Abschnitt (36b) eine Dicke von 1,0 ,um aufweist.

Der Oberflächenbereich der Epitaxialschicht der Zone 36 beträgt 151,5 >un , die Dotierstoffkonzentration der (n+)-leitenden Zone 36a beträgt 2 χ Störstellen/cm^, und die Dotierstoffkonzentration der (p+)-leitenden Zone 36b beträgt 3 χ 10 Störstellen/cm . Die Kanalzone 42 ist 3 .um breit. Das Gate-Dielektrikum 44 ist Siliciumdioxid mit einer Dicke von 0,05 p& und einer Breite von 2 ,um. Die dielektrische Schicht 54 ist Siliciumdioxid mit -einer Dicke von 0,04 pm. Die Elektrodenleiter 46, 48 und 52 bestehen sämtlich aus Polysilicium. Die dielektrische Schicht 32 besteht aus Siliciumdioxid mit einer Dicke von 1,0 ,um. Die Zwischenniveau-Dielektrikumschicht 56 besteht aus Siliciumdioxid und ist 0,30 pm dick. Die Dielektrikumschicht 60 besteht aus P-Glas und ist 1,0 ,um dick. Die Wortleitungen bestehen aus 1,0 ;um dickem Aluminium. Die Passivierungsschicht 62 besteht aus 1,0 um dickem Siliciumnitrid.

Selbstverständlich kann das oben beschriebene Ausführungsbeispiel noch im Rahmen der Erfindung modifiziert werden. Beispielsweise könnte der N-Kanal-MOS-Transistor mit isoliertem Gate ersetzt werden durch einen P-Kanal-MOS-Transistor mit

Isoliertem Gate, einen N- oder P-Kanal-Sperrschicht-Feldeffekttransistor, einen NPN- oder PNP-Bipolartransistor, einen gategesteuerten Diodenschalter
oder verschiedene andere Bauelemente. Bei geringer Änderung des Layouts könnten die Polysiliciumleiter durch metallische Leiter oder andere Leiter ersetzt werden. Y/eiterhin könnte die Gateelektrode an einen auf einem ersten Niveau befindlichen Leiter angeschlossen werden, und die obere Kondensatorelektrode könnte an einen auf zweitem Niveau befindlichen Leiter angeschlossen werden. Weiterhin könnten die Source-, die Gate- und die obere Kondensatorelektrode an auf erstem, auf zweitem bzw. auf erstem Niveau befindliche Leiter oder an auf zweitem, auf erstem bzw. auf zweitem Niveau befindliche Leiter angeschlossen werden.

Leerseite

Claims

BLUMBACH · WESER^BERGEN- KRAMER ZWIRNER'. HOFFMANN

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Patentconsult Radeckestraße 43 8000 München 60 Tc¹-'sr, (08?) 883603/883604 Telex 05-212313 Telegromrne Patonlconsuli Palentconsult Sonnenberger Straße 43 6200 Wiesbaden Telelon (06121) 562943/561998 Telex 04-186237 Telegramme

WESTERIi ELECTRIC COMPANY CHENEY 7

Incorporated

New York N. Y.

Patentansprüche

( Iw Speicher, mit mehreren in einem gemeinsamen Halbleiterkörper (30, 26) ausgebildeten Speicherzellen (12), von denen jede eine Ladungsspeichereinrichtung (22a, 22b) mit einer an sie gekoppelten ersten Elektrode (52) und einen an die Ladungsspeichereinrichtung angeschlossenen Transistor (14, 40, 42, 46) aufweist, der den Ladungsfluß in und aus die bzw. der Ladungsspeichereinrichtung steuert, wobei der Transistor eine lokalisierte erste Zone (40) eines ersten Leitungstyps und eine Gateelektrode (46) aufweist, die über einer zweiten Zone eines entgegengesetzten Leitungstyps liegt,

München: R. Kramor Dipl.-Ing. . W. Weser Dipl.-Phys. Dt roi. nat. · E. llodmann Dipl.-Ing Wiesbaden: P.G. Blumbach Dipl.-Ing. · P. Bergen Pro».Dr. jur.Dipl.-Ing, ΙόΙ.-Λϊ , i <-Anw. bis 1979 · G. Zwirncr Dipl.-Ing. Oipi.-W.-lng.

dadurch gekennzeichnet,

daß der Transistor eine dritte lokalisierte Halbleiterzone (38) des ersten Leitungstyps aufweist, die derart angeordnet ist, daß die zweite Halbleiterzone die erste und die dritte Halbleiterzone trennt, daß die erste Elektrode Teil eines auf einem ersten Niveau liegenden Leiters (52) ist, daß die Gateelektrode Teil eines auf einem zweiten Niveau liegenden Leiters (46) ist, und daß die auf dem ersten und die auf dem zweiten Niveau liegenden Leiter unabhängig gebildet sind und unterschiedliche Abstände von dem Halbleiterkörper aufweisen.
2. Speicher nach Anspruch 1,
dadurch gekennzeichnet,

daß Abschnitte (36b) des Halbleiterkörpers unterhalb des zweiten Leiters derart mit geeignetem Dotierstoff dotiert sind, daß die Kapazität der Ladungsspeichereinrichtung erhöht wird.
3. Speicher nach Anspruch 1,
dadurch gekennzeichnet,

daß ein dritter Leiter (48) an die erste Zone und an einen von dem zweiter Leiter getrennten Abschnitt des auf dem zweiten Niveau liegenden Leiters (46) angeschlossen ist.
4. Speicher nach Anspruch 3,
dadurch gekennzeichnet ._t

daß der erste, der zweite und der dritte Leiter sowie die auf dem ersten und die auf dem zweiten Niveau liegenden Leiter sämtlich aus Polysilicium bestehen.
5. Speicher nach Anspruch 4,
dadurch gekennzeichnet,

daß der Transistor ein N-Kanal-Feldeffekttransistor mit isoliertem Gate ist.
6. Speicher nach Anspruch 4,
dadurch gekennzeichnet,

daß der auf dem ersten Niveau liegende Leiter von dem Halbleiterkörper durch einen ersten Isolator (54) getrennt ist, daß der auf dem zweiten Niveau liegende Leiter von dem Halbleiterkörper durch einen zweiten Isolator (44) getrennt ist, und daß die auf dem ersten und die auf dem zweiten Niveau liegenden Leiter durch einen dritten Isolator (60) voneinander getrennt sind.
7« Speicher nach Anspruch 6,
dadurch gekennzeichnet,

daß die lokalisierte erste Zone eine Eingabe/Ausgabe-Zone (40) ist.

lo/ll
8. Speicher nach Anspruch 7, dadurch gekennzeichnet, daß die Ladungsspeichereinrichtung eine lokalisierte dritte und eine lokalisierte vierte Zone (36a, 36b) entgegengesetzten Leitungstyps in dem Halbleiterkörper aufweist.