DE3302885C2 - - Google Patents

Description

Die Erfindung betrifft einen Multiplizierer gemäß dem Oberbegriff des Anspruchs 1. Ein solcher Multiplizierer ist aus der DE-AS 11 81 459 bekannt.

In üblichen Multiplikationssystemen werden Vielfache eines Multiplikanden zuvor gebildet und ein Vielfaches des Multiplikanden, der jeder Ziffer eines Multiplikators entspricht, wird in jedem Additionszyklus ausgewählt und das ausgewählte Vielfache zum Ergebnis der aus dem vorigen Additionszyklus sich ergebenden Summe addiert.

In solchen Systemen wächst die Anzahl der Vielfachen eines Multiplikanden, die miteinander addiert werden, mit der Anzahl der eine Ziffer eines Multiplikanden bildenden Bitstellen, wodurch die Multiplikationsverarbeitung aufgrund der anwachsenden Schritte zur Bildung der Viel­ fachen langsamer wird.

Die JP-OS 54-1 59 833, die einen Dezimalmultiplizierer of­ fenbart, schlägt zur Verkürzung der Verarbeitungszeit vor, die Anzahl der signifikanten Ziffern eines Multiplikators zur Steuerung von Datenbusschaltern zu erfassen, so daß Multiplikatoradditionen entsprechend der Anzahl der signi­ fikanten Ziffern wiederholt werden, wenn eine Multiplika­ toraddition häufig in einem Addierwerk ausgeführt wird. Der bekannte Dezimalmultiplizierer weist dazu Register jeweils für die oberen und unteren Ziffern und Arbeits­ register für die unteren Ziffern zur arithmetischen Ver­ knüpfung sowie ein Addierwerk auf, in dem die Inhalte des Arbeitsregisters für die unteren Ziffern mit den Inhalten des Multiplikatorregisters für die unteren Ziffern mittels des Addierwerks addiert werden und das Ergebnis der Addi­ tion seinerseits in das Arbeitsregister für die unteren Ziffern eingespeichert wird. Bei Überfließen des Addi­ tionsergebnisses wird eine 1 in ein Übertragsregister gesetzt. Die Inhalte des Arbeitsregisters für die oberen Ziffern und des Multiplikatorregisters für die oberen Ziffern werden zusammen mit dem Inhalt des Übertragungsregi­ sters vom Addierwerk addiert und das Additionsergebnis in das Arbeitsregister für die oberen Ziffern gespeichert.

Die zum Oberbegriff des Anspruchs 1 genannte DE-AS 11 81 459 wiederholt den Additionsvorgang eines Multipli­ kanden so oft, wie der Wert jeder Ziffer eines Multiplika­ tor-Additions- und Subtraktionsvorganges angibt. Damit wird die Schaltungskonfiguration vereinfacht. Die erfin­ dungsgemäße Blockproduktgruppiereinrichtung ist in der DE- AS 11 81 459 nicht offenbart.

Es ist daher Aufgabe der Erfindung, eine Multiplikation eines Multiplikanden mit einer sehr schnellen Operation mit einer einfachen Schaltung zu ermöglichen.

Diese Aufgabe wird bei einem Multiplizierer nach dem Ober­ begriff des Anspruchs 1 erfindungsgemäß durch die in sei­ nem kennzeichnenden Teil angegebenen Merkmale gelöst.

Der erfindungsgemäße Multiplizierer vermeidet die Bildung von Vielfachen eines Multiplikanden in einer speziellen Stufe. Deshalb wird die zum Erstellen der Vielfachen des Multiplikanden benötigte Zeitverzögerung vermieden und die Verarbeitungsgeschwindigkeit gesteigert.

Die Erfindung wird im folgenden anhand der einzigen Figur in einem Ausführungsbeispiel näher erläutert.

Die Figur zeigt ein Blockschaltbild einer Ausführungsart des erfindunggemäßen Multiplizierers. Anhand dieses Multiplizierers wird die Multiplikation einer binärcodier­ ten Dezimalzahl erklärt. Ein 4 Byte-Multiplikandenregister 1 speichert einen Multiplikanden, ein 4 Byte-Multiplika­ torregister 2, einen Multiplikator, ein 2 n-Bit, k-Block­ produkt-Register 3 vervielfacht jeden der acht Blöcke, die durch Unterteilung des Multiplikandenregisters 1 in 4 Bit- Intervalle vom niederwertigsten Bit an entstehen, um den niederwertigsten von acht Blöcken, die durch Unterteilung des Multiplikatorregisters 2 in der obenerwähnten Weise entstehen und erzeugt jeweils 8 Bit umfassende Block- Zwischenprodukte, ein BCD-Addierwerk 8 mit drei Eingängen (des weiteren als "Drei-Eingangs-Addierer" bezeichnet), der mit 4 Byte Eingangsregistern 4, 5 und 6 und mit einem 4 Byte-Halteregister 9 versehen ist. Die Eingangsregister 5 und 6 bilden eine sogenannte Blockproduktgruppierein­ richtung. Die vom Blockproduktregister 3 erzeugten acht Block-Zwischenprodukte werden abwechselnd ausgelesen und bilden zwei Blockpro­ duktgruppen. Die eine Gruppe enthält vier ungeradzahlige Blockprodukte, gerechnet vom niederwertigsten Block-Zwischenprodukt und wird dem Eingangsregister 5 angelegt. Die andere Gruppe enthält vier geradzahlige Block-Zwischenprodukte, gerechnet vom niederwertigsten Block-Zwischenprodukt und wird einem oberen Teil des Eingangsregisters 6 mit Ausnahme der vier nieder­ wertigsten Bits angelegt. Die vier unteren Bit des höchst­ wertigen Block-Zwischenprodukts werden zu dieser Zeit an die vier höchstwertigen Bit des Eingangsregisters 6 und die vier oberen Bit des höchstwwertigen Block-Zwischenprodukts einem Schutzziffernregister 7 angelegt und setzen darin eine Schutzziffer im Falle einer arithmetischen Operation. Zur Ziffernanpassung wird außerdem den vier niederwertigsten Bit des Eingangsregisters 6 ständig ein Wert 0000 ange­ legt.

Ein unterer Teil des Eingangsregisters 4 mit Ausnahme der vier höchstwertigen Bit wird mit einem oberen Teil des Halteregisters 9 jedoch ohne dessen vier niederwertigste Bit gespeist. Die vier höchstwertigen Bit des Eingangsregisters 4 werden mit dem Ausgang eines Addierers 12 gespeist, der die Inhalte des Schutzziffern­ registers 7 mit den Inhalten eines Übertragsregisters 10 des Drei-Eingangs-Addierers 8 addiert. Die vier nieder­ wertigsten Bitstellen des Halteregisters 9 werden vier höchst­ wertigen Bitstellen des Multiplikatorregisters 2 zugeführt.

In einer Schiebeschaltung 11 werden die Inhalte des Multiplikatorregisters 2 um 4 Bitstellen nach rechts verschoben und eine Blockzahlerfassungsschaltung 13 erfaßt die Anzahl von effektiven Blöcken im Multiplikatorregister 2, die einen von Null unterschiedlichen Wert besitzen. Beispielsweise decodiert zur Erfassung der Blockzahl die Blockzahlerfassungsschaltung den Inhalt des Multi­ plikatorregisters 2 und erfaßt, ob der höchstwertige effektive Block der erste, zweite, . . . oder achte effektive Block, gezählt vom niederwertigsten effektiven Block an, ist. In einen Zähler 14 wird der Ausgang der Blockzahlerfassungsschaltung 13 gesetzt und diese Zahl bei jeder Ausführung eines Additionszyklus um 1 er­ niedrigt. Ein Steuerteil 15 steuert die gesamte Schaltung der vorliegenden Ausführungsart mit einem mikroprogrammierten Steuerungssystem oder mit ähnlichen Mitteln.

In dieser Ausführungsart steht ein unterer Teil des Multiplikationsergebnisses im Multiplikatorregister 2 zur Verfügung. Eine Abnahmeschaltung 16 für den unteren Teil nimmt diesen aus dem Multiplikatorregister 2 heraus. Das heißt, daß die Schaltung 16 von einem oberen Teil des Multiplikatorregisters Blöcke abnimmt, deren Anzahl gleich der von der Blockzahlerfassungsschaltung erfaßten Anzahl -1 ist. Andererseits könnte auch der untere Teil des Multiplikationsergebnisses nicht dem Multiplikatorre­ gister 2, sondern einem separaten Register oder einem einheitlich mit der unteren Seite des Ausgangsregisters verbundenen Register zugeführt werden. Verglichen mit der vorliegenden Ausführungsart hätte ein solcher Aufbau jedoch relativ viele Register.

Die Verarbeitung in der vorliegenden Ausführungsart ist wie folgt. Wir nehmen den Fall an, daß in das Multi­ plikandenregister 1 die Zahl 5938 und in das Multiplikator­ register 2 die Zahl 79 gesetzt sind und eine Multipli­ kation 5938 × 79 = 469 102 durchgeführt wird.

Zu Beginn der Multiplikation erfaßt die Blockzahl­ erfassungsschaltung 13, daß die Anzahl der effektiven Blöcke im Multiplikator (nämlich die Zahl 79) gleich 2 ist und setzt in den Zähler 14 den Wert 2. Der Steuer­ teil 15 sendet ein Steuersignal, das einen Additionszyklus startet, aus, da der Inhalt des Zählers 14 größer als 0 ist.

Im ersten Additionszyklus werden Blockwerte 0, 0, 0, 0, 5, 9, 3 und 8 des Multiplikanden (nämlich die Zahl 5938) vom Multiplikandenregister 1 und der untere Blockwert 9 des Multiplikators (nämlich der Zahl 79) vom Multiplikatorregister 2 dem Blockproduktregister 3 zugeführt, das die Block-Zwischenprodukte 00, 00, 00, 00, 45, 81, 27 und 72, die jeweils den Blockwerten 0, 0, 0, 0, 5, 9, 3 und 8 des Multiplikanden entsprechen, bildet.

Entsprechend werden die ungeradzahligen Block-Zwischenprodukte vom niedrigstwertigen Block-Zwischenprodukt an, nämlich die Werte 00, 00, 81 und 72 dem Eingaberegister 5 angelegt, wodurch der Inhalt dieses Eingaberegisters 5 gleich 00, 00, 81, 72 wird. Außerdem werden die geradzahligen Block-Zwischenprodukte vom niedrigstwertigen Block-Zwischenprodukt an, nämlich die Werte 0, 00, 45, 27 dem oberen Teil des Eingangsregisters 6 mit Ausnahme der vier niedrigstwertigen Bit zugeführt und zur Ziffernanpassung ein Wert 0 an die vier niedrigst­ wertigen Bit angelegt. Somit ist der Inhalt des Eingangs­ registers 6 gleich 00045270. Das Schutzziffernregister 7 erhält die vier oberen Bit des höchstwertigen Block­ produkts, nämlich einen Wert 0.

Dem Register 4 wird anfänglich ein Wert 00000000 zugeführt. Die Addition der drei Eingangswerte im BCD-Addierwerk ergibt den Wert 00053442, der sich dann im Additionsausgangsregister 9 befindet und der Inhalt des Übertragsregisters 10 ist gleich Null. In diesem Zustand wird der Inhalt des Zählers 14 gleich 1. Daraufhin erzeugt der Steuerteil 15 erneut ein Steuersignal für den nächsten Additionszyklus. Darauf werden die Inhalte des Multiplikatorregisters 2 zuerst um 4 Bit mit Hilfe der Schiebeschaltung 11 nach rechts verschoben und dann die vier oberen Bit des Multiplikatorregisters 2 mit den Inhalten der vier niedrigstwertigen Bitstellen des Additionsausgangsregisters 9 gespeist, nämlich dem Wert 2. Dann wird der Inhalt des Multiplikatorregisters gleich 20000007. Danach werden die Blockwerte 0, 0, 0, 5, 9, 3, 8 des Multiplikanden vom Multiplikandenregister 1 und der obere Blockwert 7 des Multiplikators vom Multiplikator­ register 2 dem Blockproduktregister 3 zugeführt, das die Block-Zwischenprodukte 00, 00, 00, 00, 35, 63, 21 und 56 bildet, die jeweils den Blockwerten 0, 0, 0, 0, 5, 9, 3 und 8 des Multiplikanden entsprechen. Die ungeradzahligen Block-Zwischen­ produkte, gerechnet vom niedrigstwertigen Block-Zwischenprodukt aus, nämlich die Werte 00, 00, 63 und 56 werden dem Eingangs­ register 5 zugeführt, dessen Inhalt dann 00, 00, 63 und 56 wird. Außerdem werden die geradzahligen Block-Zwischen­ produkte, gerechnet vom niedrigstwertigen Block-Zwischenprodukt aus, nämlich die Werte 0, 00, 35 und 21 dem oberen Teil des Eingangsregisters 6, mit Ausnahme der vier niedrigstwertigen Bit zugeführt, und den vier niedrigst­ wertigen Bit zur Anpassung der Ziffer der Wert 0 angelegt. Das Schutzziffernregister 7 wird mit dem Wert 0 gespeist. Der untere Teil des Eingangsregisters 4 mit Ausnahme von dessen vier oberen Bit erhält den oberen Teil derjenigen Inhalte des Ausgangsregisters 9, die das Additionsergebnis des vorhergehenden Additionszyklus angeben, mit Ausnahme der vier unteren Bit, nämlich den Wert 0005344. Die vier oberen Bit des Eingangs­ registers 4 werden mit der Summe des Inhalts des Über­ tragsregisters 10 (gleich 0) und dem Inhalt des Schutz­ ziffernregisters 7 (gleich 0) gespeist, das heißt mit dem Wert 0. Dadurch werden die Inhalte des Eingangs­ registers 4 gleich 0005344. Nach Ausführung der Addition im BCD-Addierwerk 8 wird der Inhalt des Ausgangsregisters 00046910 und der Inhalt des Übertragsregisters 10 bleibt nach wie vor 0.

In diesem Zustand wird der Inhalt des Zählers 14 gleich Null. Deshalb startet der Steuerteil 15 keinen neuen Additionszyklus. Aus dem Halteregister 9 ist der obere Teil des Ergebnisses (gleich 469102) der Multiplikation, das ist der Wert 46910 abzunehmen und kann einer weiteren Vorrichtung über eine Signalleitung 17 zugesendet werden. Der untere Teil des Multiplikations­ ergebnisses nämlich ein Wert 2 steht im Multiplikator­ register 2 und kann über die Abnahmeschaltung 16 und eine kann jeder dieser Teile als einfach logische Gattergruppe aufgebaut sein.

Claims (3)

1. Multiplizierer mit

• (a) einem Multiplikanden-Register (1), das einen einge­ gebenen Multiplikanden speichert,
• (b) einem Multiplikator-Register (2), das einen eingege­ benen Multiplikator speichert,
• (c) einem Blockprodukt-Register (3), dem die Ausgänge des Multiplikanden-Registers (1) und des Multiplika­ tor-Registers (2) zugeführt werden, das den Multi­ plikanden vom Multiplikanden-Register in n Bit- Intervallen vom niedrigstwertigen Bit des Multipli­ kanden an in mehrere n Bit-Blöcke teilt und jeden der n Bit-Blöcke mit m einzelnen Bits des Multipli­ kators vom Multiplikator-Register (2) nacheinander multipliziert und damit mehrere Block-Zwischenpro­ dukte, die jeweils aus n Bits bestehen, erzeugt, wobei n und m jeweils ganzzahlig und gleich oder größer als 2 sind, und
• (d) einem Addierwerk (8), das ein akkumuliertes Addi­ tionsergebnis aus den Inhalten des Blockprodukt- Registers (3) und dem Ergebnis des vorausgehenden Additionsvorgangs erzeugt,

dadurch gekennzeichnet, daß das Addierwerk aufweist:

• (e) eine Blockproduktgruppiereinrichtung (5, 6), die mit dem Ausgang des Blockprodukt-Registers (3) verbunden ist und die Vielzahl der Block-Zwischenprodukte jeweils zum Zeitpunkt, wo diese nacheinander vom Blockprodukt-Register (3) angegeben werden, auf mehrere Gruppen aufteilt, die somit jeweils abwech­ selnd Block-Zwischenprodukte vom Blockprodukt-Regi­ ster (3) enthalten,
• (f) einen Mehrfacheingang-BCD-Addierer (8), dem parallel mehrere Gruppen von Block-Zwischenprodukten durch die Blockproduktgruppierungseinrichtung (5, 6) zuge­ führt werden, und
• (g) ein Halteregister (9), das eine Zeitlang das vom Addierer (8) erzeugte Additionsergebnis hält und das Ergebnis der Multiplikation liefert, wobei dem Addierer (8) an einem seiner Eingänge der Ausgang des Halteregisters (9) zugeführt wird, um diesem ein akkumuliertes Additionsergebnis, das im vorigen Additionszyklus erzeugt wird, zur Verfügung zu stel­ len.

2. Multiplizierer nach Anspruch 1, dadurch gekennzeich­ net, daß der Multiplikand als auch der Multiplikator binär codierte Dezimalzahlen sind und n gleich m gleich 4 ist.