DE3220273C2 - Halbleiterspeicher - Google Patents

Description

Die Erfindung betrifft einen Halbleiterspeicher der im Oberbegriff des Patentanspruchs 1 genannten Art. Ein solcher Halbleiterspeicher ist aus dem "IEEE Journal of Solid-State Circuits", Vol. SC-12, No. 5, Oktober 1977, Seiten 497 bis 501 bekannt.

Bei einem statischen Halbleiterspeicher mit wahlfreiem Zugriff (im folgenden als statisches RAM bezeichnet) wird ein Paar von Informationen, das von einer Speicherzelle abgeleitet wird und das zueinander komplementär ist, über ein Paar von gemeinsamen Datenleitungen zu einem Leseverstärker übertragen. Der Leseverstärker verstärkt die zwischen dem Paar von Daten­ leitungen bestehende Potentialdifferenz und überträgt das Ausgangssignal zu einem Datenausgangspuffer. Der Datenausgangs­ puffer stellt auf der Basis seiner Schwellenspannung fest, ob das Ausgangssignal des Leseverstärkers einen logisch hohen Pegel oder einen logisch niedrigen Pegel hat, und gibt seinerseits eine Ausgangsinformation entsprechend dem festgestellten Ergeb­ nis ab.

Die eingangs genannte Druckschrift zeigt den generellen Aufbau einer Leseverstärkerschaltung mit zwei nebeneinander angeordneten Differenzverstärkerschaltungen, denen die komple­ mentären Signale aus der Speicherzelle auf den gemeinsamen Datenleitungen zugeführt werden, und mit dem nachgeschalteten Datenausgangspuffer, dem die Ausgangssignale aus den beiden Differenzverstärkerschaltungen zugeführt werden. Details über den Aufbau der Differenzverstärkerschaltungen sind dieser Druckschrift nicht zu entnehmen.

In der Druckschrift "IEEE Transactions on Electron Devices", Vol. ED-26, No. 6, Juni 1979, Seiten 882 bis 885 ist der Aufbau einer Differenzverstärkerschaltung für einen Lesever­ stärker mit einem Paar von Isolierschicht-Feldeffekttransistoren (MISFETs) und einer Stromspiegelschaltung als aktiver Last ge­ zeigt.

Bei einer Schaltung mit diesem Aufbau ist der Verstärkungs­ faktor mit beispielsweise etwa gleich 5 an der oberen erreich­ baren Grenze, da das Ausgangssignal entsprechend dem Strom ge­ bildet wird, der gleich der Differenz zwischen den Drainströmen des Paares der MISFETs ist, die in Differenzschaltung mitein­ ander verbunden sind, und da die Last eine aktive Last ist. Um den RAM schneller zu machen, ist jedoch aus den nachfolgenden Gründen ein Leseverstärker mit einem höheren Verstärkungsfaktor erforderlich.

Da an die Datenleitungen eine große Zahl von Speicherzellen angeschlossen ist und die Datenleitungen außerdem verhältnis­ mäßig lang sind, liegt eine relativ große parasitäre Kapazität vor. Beim Auslesen einer Speicherzelle werden die Potential­ änderungen in ihrer Änderungsgeschwindigkeit durch die parasi­ tären Kapazitäten begrenzt. Die Potentialdifferenz, die zwischen dem Paar von gemeinsamen Datenleitungen anliegt, steigt daher nicht schnell, sondern nur verhältnismäßig langsam an.

Die Differenzverstärkerschaltungen des Leseverstärkers bilden jeweils ein Ausgangssignal, das bezüglich des Massepo­ tentials der Schaltung der Potentialdifferenz der Eingangssi­ gnale entspricht. Der Datenausgangspuffer stellt auf der Basis seiner Schwellenspannung, bezogen wieder auf das Massepotential der Schaltung, und der Potentiale der Ausgangssignale des Lese­ verstärkers fest, ob ein logisch hoher oder ein logisch niedri­ ger Pegel vorliegt. Die charakteristischen Werte der den Daten­ ausgangspuffer aufbauenden Elemente variieren jedoch aufgrund von Variationen in den Herstellungsbedingungen usw. Verschiedene Datenausgangspuffer haben somit in der Regel verschiedene Schwellenspannungen. Das Ausgangssignal des Leseverstärkers muß daher ausreichend groß sein, um Fehlfunktionen durch Störsignale mit Sicherheit zu vermeiden. Da jedoch der Verstärkungsfaktor des beschriebenen Leseverstärkers nicht besonders groß ist, muß die Potentialdifferenz zwischen dem Paar von gemeinsamen Daten­ leitungen einen hohen Wert erreicht haben, bis der Leseverstär­ ker ein Ausgangssignal mit ausreichender Amplitude abgeben kann.

Darüber hinaus variieren auch die charakteristischen Werte der Elemente des Leseverstärkers, und die Differenzverstärker­ schaltungen zeigen einen Offset. Die Offsetspannung wird so wie sie ist zum Datenausgangspuffer übertragen.

Aus den genannten Gründen wird daher der Datenausgangs­ puffer vom Leseverstärker nicht angesteuert, bis die zwischen dem Paar von gemeinsamen Datenleitungen anliegende Potential­ differenz den vergleichsweise großen Wert von etwa 0,5 Volt erreicht hat. Dies stellt ein bedeutendes Hindernis für das Erreichen eines schnellen Betriebs eines statischen RAM dar.

Aufgabe der vorliegenden Erfindung ist es, den eingangs genannten Halbleiterspeicher so auszugestalten, daß die Arbeits­ geschwindigkeit hoch ist und der Einfluß von Schwankungen in den charakteristischen Werten seiner Elemente sowie von Störungen reduziert ist.

Diese Aufgabe wird erfindungsgemäß mit den im Kennzeichen des Patentanspruchs 1 beschriebenen Merkmalen gelöst.

Erfindungsgemäß weist der Leseverstärker des Halbleiter­ speichers demnach eine zweite Verstärkerstufe mit einer dritten Differenzverstärkerschaltung auf, die zwischen der ersten Ver­ stärkerstufe mit der ersten und zweiten Differenzverstärker­ schaltung und dem Datenausgangspuffer angeordnet ist. Die zweite Verstärkerstufe nimmt die beiden Ausgangssignale der ersten Verstärkerstufe auf und gibt ihrerseits ein Ausgangssignal ab, das der Differenz der beiden Ausgangssignale der ersten Ver­ stärkerstufe entspricht.

Damit werden in der zweiten Verstärkerstufe die Offset­ spannungen der ersten Verstärkerstufe eliminiert und nicht mehr zum Datenausgangspuffer übertragen. Die Offsetspannung der zweiten Verstärkerstufe wird zwar zum Datenausgangspuffer übertragen, sie kann jedoch vernachlässigt werden, da das Ausgangssignal der zweiten Verstärkerstufe auf relativ hohem Pegel liegt.

In Verbindung mit der insgesamt höheren Verstärkung des Leseverstärkers reicht somit nunmehr eine vergleichsweise ge­ ringe Potentialdifferenz zwischen dem Paar von gemeinsamen Datenleitungen aus, um den Datenausgangspuffer sicher anzu­ steuern. Diese geringere Potentialdifferenz wird wesentlich schneller erreicht als eine hohe Potentialdifferenz, so daß der Halbleiterspeicher schneller arbeitet.

Vorteilhafte Ausgestaltungen des erfindungsgemäßen Halb­ leiterspeichers sind in den Unteransprüchen aufgeführt.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele näher erläutert.

Die Fig. 1 zeigt ein Blockschaltbild eines statischen Speichersystems;

die Fig. 2A zeigt ein Blockschaltbild der internen Anordnung eines statischen RAM;

die Fig. 2B und 2C zeigen Zeitdiagramme für das statische RAM der Fig. 2A;

die Fig. 3A zeigt ein weiteres Blockschaltbild für den internen Aufbau eines statischen RAM;

die Fig. 3B und 3C zeigen Zeitdiagramme für das statische RAM der Fig. 3A;

die Fig. 4 zeigt ein Schaltbild einer Speicherzelle für 1 Bit in einem Speicherzellen-Array;

die Fig. 5 zeigt ein Schaltbild eines Datenausgangspuffers;

die Fig. 6 zeigt ein Schaltbild eines Leseverstärkers;

die Fig. 7 zeigt ein Blockschaltbild eines Leseverstärkers nach einem anderen Ausführungsbeispiel;

die Fig. 8 zeigt ein Schaltbild einer unsymmetrischen Differenzverstärkerschaltung zur Verwendung in dem Leseverstärker und

die Fig. 9 zeigt in einem Diagramm das Layout für die Hauptteile des Leseverstärkers.

Anordnung und Betrieb des statischen Speichersystems

Die Anordnung eines statischen Speichersystems wird unter Bezugnahme auf Fig. 1 beschrieben. Das statische Speichersystem ist von einer durchbrochenen Linie umgeben. Dieses System umfaßt ein S-RAM-IC-Feld (im folgenden S-RAM bezeichnet), das aus einer Vielzahl von statischen RAMs besteht, ferner einen zentralen Prozessor (im folgenden als CPU bezeichnet, sie ist nicht dargestellt), sowie Interfaceschaltungen zwischen dem S-RAM und der CPU. Das Bezugszeichen E bezeichnet eine Leistungsversorgungsschaltung, die eine Sicherungsfunktion hat. Eine Spannungsversorgung E₀ besteht beispielsweise aus einer Vorrichtung, die normale Wechselspannung heruntersetzt und gleichrichtet, während eine Spannungsversorgung EB aus einer Batterie besteht. Im Normalfall wird die Versorgungsspannung des Systems von der Spannungsversorgung E₀ geliefert. Wenn die Spannungsversorgung E₀ auf "aus" geschaltet ist oder wenn sie fehlerhaft arbeitet, so wird die Versorgungsspannung des Systems von der Hilfs-Spannungsversorgung EB geliefert. Damit bleiben selbst dann, wenn die Hauptspannungsversorgung auf "aus" geschaltet worden ist, die gespeicherten Inhalte des Speicherchips erhalten. Die Versorgungsspannungen VCC und VSS sind für alle statischen RAMs dieselben.

Es werden nun die Eingangs/Ausgangs-Signale zwischen dem statischen Speichersystem und der CPU erläutert. Adressensignale A₀ bis A_k sind Signale zum Auswählen einer Mehrzahl von gewünschten Speicherzellen aus einer Menge von 2^k Speicherzellen in dem von einer ausgezogenen Linie umgebenen S-RAM. Von ihnen sind Adressensignale A₀ bis A_i als Adressensignale verschiedenen statischen RAMs zugeordnet, während die Adressensignale A_i+1 bis A_k als Signale zum Auswählen von m Spalten der IC-Felder vorgesehen sind und als den statischen RAMs der ent­ sprechenden Zeile gemeinsame Chip-Auswahlsignale verwendet werden. bezeichnet ein Schreibfreigabesignal, das, ein Signal für das Lesen und das Schreiben von Instruktionen von Daten in das S-RAM ist und das an die -Anschlüsse von allen statischen RAMs angelegt wird.

MS bezeichnet ein Speicherstartsignal, das den Speicher­ vorgang des S-RAMs startet. D1 bis D8 bezeichnen Eingangs/-Aus­ gangsdaten auf Datenbusleitungen, die die CPU und das S-RAM miteinander verbinden.

Das statische Speichersystem wird nun bezüglich des S-RAMs und der Interfaceschaltungen getrennt be­ schrieben. Zunächst besteht das S-RAM aus einem IC- Feld, bei dem statische RAMs, die eine Speicherkapazität von n·k Bits haben in einer Anzahl von m in jeder Spalte und einer Anzahl von B in jeder Zeile angeordnet sind und in Gestalt eines Arrays von (n·m) Wort × B Bits verbunden sind (im folgenden wird das RAM als "n·k-statisches RAM" bezeichnet; 1 kBit bezeichnet 2¹⁰ = 1024 Bits). Die Dateneingangsanschlüsse Din und die Datenausgangs­ anschlüsse Dout des statischen RAMs in jeder der B Spalten sind jeweils gemeinsam miteinander verbunden.

Als zweites werden die Interfaceschaltungen be­ schrieben. ADR bezeichnet einen Adressenempfänger, der die von der CPU übertragenen Adressensignale A₀ bis A_k empfängt und der sie in Adressensignale mit Zeitein­ teilungen (Synchronisierungen) umwandelt, die für die Betriebsarten des S-RAMs geeignet sind.

Mit DCR ist ein Decoder bezeichnet, der Chipauswahl Steuersignale (im folgenden als bis bezeichnet, wobei m = 2^k-i) überträgt und entsprechend den Adressen­ signalen A_i+1 bis A_k statische RAMs aus der Vielzahl von das S-RAM bildenden statischen RAMs auswählt.

DBD bezeichnet einen Datenbustreiber, dessen Daten­ eingang/Ausgang zwischen der CPU und dem S-RAM durch ein Gatesteuersignal GC umgeschaltet wird. Das Gatesteuer­ signal GC wird von der logischen Kombination aus dem Schreibfreigabesignal und dem Speicherstartsignal MS gebildet.

Datenausgangssignale DO1 bis DOB des IC-Feldes sind Ausgangssignale, die von den Datenausgangsanschlüssen der statischen RAMs (Anzahl B) einer ausgewählten Zeile ausgelesen werden und die dem Datenbustreiber DBD zuge­ führt werden. Dateneingangssignale DI1 bis DIB des IC- Feldes sind Daten, die in die gewünschten Speicherzellen eingeschrieben werden sollen, und sie werden von dem Datenbustreiber DBD geliefert und an die Dateneingangs­ anschlüsse Din der statischen RAMs (mit einer Anzahl von B) der ausgewählten Zeilen zugeführt.

Es werden nun die Funktionen der Adressensignale innerhalb des statischen Speichersystems erläutert.

Die Adressensignale A₀ bis A_k der CPU werden in zwei Sorten klassifiziert. Die Adressensignale A₀ bis A_i werden als Adressensignale zum Auswählen einer ge­ wünschten Speicherzelle aus einem Speicherarray ver­ wendet, die aus einer Vielzahl von Speicherzellen in jedem der das S-RAM bildenden statischen RAMs aufgebaut ist. Andererseits werden die Adressensignale A_i+1 bis A_k als Chipauswahlsignale verwendet, welche bezüglich der statischen RAMs, die das S-RAM bilden, angeben, ob das ganze statische RAM ausgewählt wird.

Schaltungsaufbau eines 16 k Worte × 1 bit-statischen RAMs

Die Fig. 2A zeigt den inneren Aufbau eines statischen RAM, das eine Speicherkapazität von 16 k Bits besitzt und dessen Eingangs- und Ausgangsbetrieb in einzelnen Biteinheiten ausgeführt wird.

Das statische RAM von 16 k Bits weist vier Arrays (Speicherfelder M-ARY1 bis M-ARY4) auf, die alle die gleiche Speicherkapazität haben. In jedem Array sind die Speicherzellen in 128 Zeilen × 32 Spalten angeordnet. Daher hat jedes der Arrays eine Speicherkapazität von 4096 Bits (4 kbits). Die Arrays sind derart angeordnet, daß jeweils zwei von ihnen auf der rechten und der linken Seite eines Zeilendecoders R-DCR liegen.

2⁸ = 256 decodierte Ausgangssignale, die man nach Maßgabe der Adressensignale A₀ bis A₅, A₁₂ und A₁₃ er­ hält, werden jeweils von dem Zeilendecoder R-DCR zu den Adressenauswahlleitungen von Zeilen (Wortleitungen WL1 bis WL128 und WR1 bis WR128) übertragen.

In dieser Weise ist jede der Speicherzellen M-CEL, die die jeweiligen Arrays bilden, mit irgendeiner der Wortleitungen WL1 bis WL128 und WR1 bis WR128 und irgendeinem Paar von Paaren der komplementären Daten­ leitungen DL11, 1-1 bis D132, 132 verbunden, welche nachfolgend beschrieben werden.

Die Adressensignale A5 und A6 werden zum Auswählen von nur einem der vier Speicherarrays verwendet. Um eine Spalte im ausgewählten Speicherarray auszu­ wählen, werden die Adressensignale A7 bis A11 verwendet.

Eine Schaltung GS empfängt die Adressensignale A5 und A6 und bildet zwei Sorten von Speicherarraysauswahl­ signalen m1 bis m4, die diesen Adressensignalen ent­ sprechen.

Jeder der Spaltendecoder C-DCR1 bis C-DCR4 liefert 2⁵ = 32 decodierte Ausgangssignale zum Auswählen von Spalten nach Maßgabe der Adressensignale A7 bis A11.

Beim Lesevorgang wird ein Paar von gemeinsamen Daten­ leitungen CDL und entsprechend den jeweiligen Speicher­ arrays in vier Leitungen mittels Transistoren (Q1, 1, . . . und Q4, 4) zum Aufteilen der gemeinsamen Datenleitungen aufgeteilt, während bei einem Schreibvorgang das Paar der gemeinsamen Datenleitungen CDL und miteinander gekoppelt ist.

Leseverstärker SA1, SA2, SA3 und SA4 sind jeweils entsprechend der aufgeteilten Teile der Paare von gemein­ samen Datenleitungen CDL und vorgesehen. Um das Paar von gemeinsamen Datenleitungen CDL und aufzuteilen und die jeweiligen aufgeteilten Teile mit Leseverstärkern SA1, SA2, SA3 und SA4 auszustatten, ist vorgesehen, die Speicherkapazitäten des Paares von gemein­ samen Datenleitungen CDL und aufzuteilen, so daß der Lesevorgang schnell gemacht wird.

Ein Adressenpuffer ADB bildet 14 Paare von komple­ mentären Adressensignalen a₀ bis a₁₃ aus 14 externen Adressensignalen A₀ bis A₁₃ und führt sie den Decoder­ schaltungen (R-DCR, C-DCR und GS) zu.

Eine interne Steuersignalgeneratorschaltung COM-GE empfängt die beiden externen Steuersignale (Chipaus­ wahlsignal) und (Schreibfreigabesignal), und sie liefert Signale CS1 (Zeilendecodersteuersignal), SAC (Leseverstärkersteuersignal), WE (Schreibsteuer Signal), DOC (Datenausgangspuffersteuersignal) und DIC (Dateneingangspuffersteuersignal).

Schaltungsbetriebsweise des statischen RAMs mit 16 k Worten × 1 Bit

Die Schaltungsbetriebsweise des statischen RAM der Fig. 2A wird unter Bezugnahme auf die Zeitdiagramme der Fig. 2B und 2C beschrieben. Alle Prozesse in dem statischen RAM, d. h. ein Adressensetzvorgang, ein Lesevorgang und ein Schreibvorgang, werden nur in dem Intervall ausgeführt, in dem ein externes Steuersignal sich auf niedrigem Pegel befindet. Hierbei wird der Lesevorgang ausgeführt, wenn das andere externe Steuersignal auf hohem Pegel ist, und der Schreibvorgang wird ausgeführt, wenn es auf niedrigem Pegel ist. Der Adressensetzvorgang und der Lesevorgang werden nun beschrieben.

In dem Fall, bei dem sich das externe Steuersignal auf tiefem Pegel befindet, wird der Adressensetzvorgang kontinuierlich auf der Basis der während dieses Intervalls zugeführten Adressensignale ausgeführt. Indem entgegen­ gesetzt dazu das externe Steuersignal auf hohem Pegel gehalten wird, können ein Adressensetzvorgang und ein Lesevorgang, die auf undefinierten Adressensignalen basieren, verhindert werden.

Wenn das externe Steuersignal einen tiefen Pegel angenommen hat, so erzeugt der interne Steuersignalgene­ rator COM-GE das interne Steuersignal CS1 mit einem hohen Pegel synchron mit diesem Signal . Der Zeilendecoder R-DCR beginnt seinen Betrieb, wenn er dieses interne Steuersignal CS1 von hohem Pegel empfängt. Der Zeilen­ decoder (er dient ebenfalls als Wort-Treiber) R-DCR decodiert acht Arten von Paaren von komplementären Adressensignalen a₀ bis a₅ , a₁₂ , und a₁₃ , die von dem Adressenpuffer ADB zugeführt werden, und er wählt aus einer Vielzahl von Wortleitungen eine Wortleitung aus und er setzt sie auf den hohen Pegel. Durch die Speicherarrayauswahlsignale m1 bis m4 wird andererseits irgendeins der vier Speicherarrays M-ARY1 bis M-ARY4 ausgewählt. Bei dem ausgewählten Speicherarray (z. B. M-ARY1) wird durch den Spaltendecoder (z. B. C-DCR1) ein Paar von komplementären Datenleitungen (z. B. D11 und 11) ausgewählt. Wenn insbesondere das Speicherarray M-ARY1 durch das Speicherauswahlsignal m1 ausgewählt worden ist, so beginnt der Spalten­ decoder C-DCR mit seiner Tätigkeit nach Maßgabe des Aus­ wahlsignals m1. Der Spaltendecoder C-DCR1 decodiert fünf Arten von Paaren von komplementären Adressensignalen a₇ bis a₁₁ , die von dem Adressenpuffer ADB zugeführt werden, und er bringt ein decodiertes Ausgangssignal für die Spaltenauswahl auf den hohen Pegel. Bei dem obigen Bei­ spiel werden MISFETs Q11 und durch das decodierte Ausgangssignal für die Spaltenauswahl in den "Ein"-Zu­ stand gebracht. Damit wird ein Paar von komplementären Datenleitungen (D11 und 11) ausgewählt.

Auf diese Weise wird eine an eine Wortleitung ange­ schlossene Speicherzelle und ein Paar von komplementären Datenleitungen ausgewählt (Setzen von einer Adresse).

Eine Information, die in der durch den Adressen­ setzvorgang ausgewählten Speicherzelle gespeichert worden ist, wird einem Paar von aufgeteilten Abschnitten des Paares von gemeinsamen Datenleitungen zugeführt und durch den Leseverstärker (z. B. durch SA1) verstärkt.

In diesem Fall wird irgendeinem der vier Lese­ verstärker SA1, SA2, SA3 und SA4 durch die Speicher­ feldauswahlsignale m1 bis m4 ausgewählt. Während des Intervalls, während dem das interne Steuersignal SAC mit hohem Pegel anliegt, arbeitet nur der ausgewählte Lese­ verstärker.

In dieser Weise werden die drei Leseverstärker, die von den vier Leseverstärkern SA1, SA2, SA3 und SA4 nicht be­ nutzt werden, im Außerbetriebszustand gehalten, wodurch der Leistungsverbrauch des statischen RAMs klein gehalten werden kann. Die Ausgänge der drei Leseverstärker werden im Außerbetriebszustand in Zuständen hoher Impedanz (in potentialfreien Zuständen) gehalten.

Das Ausgangssignal des Leseverstärkers wird durch den Datenausgangspuffer DOB verstärkt und als Ausgangs­ daten Dout zu der Außenseite des Statischen RAMs über­ tragen.

Der Datenausgangspuffer DOB arbeitet nur während des Intervalls, in dem das Steuersignal DOC von hohem Pegel anliegt.

Im folgenden wird nun der Schreibvorgang beschrieben.

Wenn das externe Steuersignal einen hohen Pegel angenommen hat, so wird das zu dem hohen Pegel synchrone Steuersignal we von dem internen Steuersignalgenerator COM-GE zu den Transistoren zum Trennen der gemeinsamen Datenleitungen (Q1, 1, . . . und Q4, 4) geführt.

Da alle Transistoren zum Trennen der gemeinsamen Daten­ leitungen auf diese Weise in die "Ein"-Zustände gebracht worden sind, sind die gemeinsamen Datenleitungen des Paares, die zuvor bei dem Lesevorgang getrennt worden sind, bei dem Schreibvorgang miteinander verbunden. D.h., daß bei dem Schreibvorgang die Datenleitung CDL eine einzelne, elektrisch gekoppelte Datenleitung wird, und daß die Datenleitung in ähnlicher Weise eine elektrisch gekoppelte einzelne Datenleitung wird.

Auf der anderen Seite verstärkt der Dateneingangs­ puffer DIB ein Eingangsdatensignal Din der Außenseite des statischen RAMs und liefert das verstärkte Signal zu dem Paar von gemeinsamen Datenleitungen CDL und , die mit­ einander verbunden sind, während des Intervalles, in dem das Steuersignal DIC mit tiefem Pegel empfangen wird.

Zu dem Paar von gemeinsamen Datenleitungen CDL und übertragenen Eingangsdatensignale werden in die einzelne, durch den Adressensetzvorgang festgesetzte Speicherzelle M-CEL eingeschrieben.

Schaltungsaufbau eines statischen RAMs von 2 k Worten × 8 Bits

Die Fig. 3A zeigt den internen Aufbau eines statischen RAMs, das eine Speicherkapazität von 16 kBits besitzt und dessen Eingangs- und Ausgangsbetrieb in 8-Bit-Einheiten ausgeführt werden.

Diese Speicher-IC mit 16 kBits umfaßt acht Arrays (Speicherarrays M-ARY1 bis M-ARY8), die alle eine gleich große Speicherkapazität haben. In jedem Array sind die Speicherzellen in 128 Zeilen × 16 Spalten angeordnet. Daher hat jedes der Arrays eine Speicherkapazität von 2048 Bits (2 kBits). Entsprechend der Figur sind die Arrays derart angeordnet, daß jeweils vier von ihnen auf der rechten und auf der linken Seite eines Zeilendecoders R-DCR liegen.

2⁷ = 128 decodierte Ausgangssignale, die man auf der Grundlage der Adressensignale A₀ bis A₆ erhält, werden jeweils von dem Zeilendecoder R-DCR zu den Adressen­ auswahlleitungen von Zeilen (Wortleitungen WL1 bis WL128 und WR1 bis WR128) übertragen.

Auf diese Weise wird jede der Speicherzellen M-CEL des zugeordneten Arrays mit irgendeiner der Wortleitungen WL1 bis WL128 und WR1 bis WR128 und mit irgendeinem Paar von den Paaren der komplementären Datenleitungen D11, 11 bis D132, 132 verbunden, welche später beschrieben werden.

Wortleitungs-Zwischenpuffer MB1 und MB2 wirken als Verstärker, um die höchsten Verzögerungszeiten an den Enden der Wortleitungen WL1 bis WL128 und WR1 bis WR128 zu reduzieren, und sie sind zwischen die Speicherfelder M-ARY2 und M-ARY3 bzw. M-ARY6 und M-ARY7 gesetzt.

Die Adressensignale A7 bis A10 werden zum Auswählen eines Paares von komplementären Datenleitungen aus jedem der acht Arrays verwendet.

Ein Spaltendecoder C-DCR liefert 2⁴ = 16 decodierte Ausgangssignale zum Auswählen der Spalten auf der Basis der Adressensignale A7 bis A10.

Ein Adressenpuffer ADB bildet elf Paare von komplementären Adressensignalen a₀ bis a₁₀ aus elf externen Adressensignalen A₀ bis A₁₀ und führt sie den Decoderschaltungen (R-DCR und C-DCR) zu.

Eine interne Steuersignalgeneratorschaltung COM-GE empfängt drei externe Steuersignale (Chipauswahl­ signal), (Schreibfreigabesignal) und (Ausgangs­ freigabesignal), und liefert Signale CS1 (Zeilendecoder­ steuersignal), CS12 (Leseverstärker und Dateneingangs­ puffersteuersignal), w·c (Schreibsteuersignale und ·c·o (Datenausgangspuffersteuersignal).

Schaltbetrieb des statischen RAMs mit 2 k Worten × 8 Bits

Das Schaltverhalten des statischen RAMs der Fig. 3A wird unter Bezugnahme auf die Zeitdiagramme der Fig. 3B und 3C beschrieben.

Alle Betriebsvorgänge in dem statischen RAM, d. h. der Adressensetzvorgang, der Lesevorgang und der Schreib­ vorgang werden nur in dem Intervall ausgeführt, in dem das externe Steuersignal sich auf tiefem Pegel befindet. Hierbei wird der Lesevorgang ausgeführt, wenn das andere externe Steuersignal auf hohem Pegel ist, und der Schreibvorgang wird ausgeführt, wenn es auf tiefem Pegel ist.

Das externe Steuersignal wird dazu verwendet, einen Ausgangszeitpunkt zu steuern, wenn aus dem statischen RAM ein Ausgangssignal von 8 Bit übertragen wird.

Zuerst werden der Adressensetzvorgang und der Lesevorgang beschrieben.

Wenn sich das externe Steuersignal auf tiefem Pegel befindet, so wird auf der Basis der während dieses Intervalls angelegten Signale der Adressensetzvorgang fortwährend ausgeführt. Indem demgegenüber das externe Steuersignal auf hohem Pegel gehalten wird, können ein Adressensetzvorgang und ein Lesevorgang, die auf unbestimmten Adressensignalen basieren, verhindert werden.

Wenn das externe Steuersignal den tiefen Pegel angenommen hat, so wird das interne Steuersignal CS1 von hohem Pegel, das synchron zu dem Signal ist, von dem internen Steuersignalgenerator COM-GE geliefert. Bei Empfang des internen Steuersignals CS1 von hohem Pegel beginnt der Zeilendecoder R-DCR mit seiner Tätig­ keit. Der Zeilendecoder (er dient ebenso als Wort-Treiber) R-DCR decodiert sieben Arten von Paaren von komplementären Adressensignalen a₀ bis a₆ , die von dem Adressenpuffer ADB zugeführt werden, und er wählt ein Paar der rechten und der linken Wortleitungen unter der Vielzahl von Wortleitungen aus und hebt sie auf den hohen Pegel.

Auf der anderen Seite wählt der Spaltendecoder C-DCR eine Spalte für jedes der acht Speicherarrays M-ARY1 bis M-ARY8 aus. Das bedeutet, daß der Spaltendecoder C-DCR die Paare von komplementären Adressensignalen a₇ bis a₁₀ de­ codiert, die von dem Adressenpuffer ADB zugeführt werden, und er liefert decodierte Ausgangssignale für die Spalten­ auswahl, bei der eine Spalte für jedes der zugehörigen Speicherarrays ausgewählt wird. Ein Paar von komplementären Datenleitungen wird durch diese decodierten Ausgangs­ signale für die Spaltenauswahl aus jedem Speicherarray aus­ gewählt.

Auf diese Weise erfolgt eine Auswahl von acht an die ausgewählten Wortleitungen angeschlossenen Speicherzellen und von Paaren von komplementären Datenleitungen, die für die jeweiligen Speicherarrays ausgewählt worden sind. Das bedeutet, daß in jedem Speicherarray eine Speicher­ zelle ausgewählt wird.

Die Information der durch den Adressensetzvorgang ausgewählten Speicherzellen wird zu den Paaren von gemein­ samen Datenleitungen CDL und der zugehörigen Speicher­ felder geliefert und durch die jeweiligen Leseverstärker SA verstärkt.

Die Leseverstärker SA beginnen mit ihrer Tätigkeit nach Maßgabe des Umstandes, daß das Steuersignal CS12 synchron mit dem externen Steuersignal einen hohen Pegel erhält. Er führt seine Tätigkeit fort während des Intervalls, in dem dieses Signal CS12 sich auf hohem Pegel befindet.

Die Ausgangssignale des Leseverstärkers werden durch die Datenausgangspuffer DOB verstärkt und als Ausgangs­ daten Dout1 bis Dout8 aus dem statischen RAM übertragen.

Nebenbei bemerkt arbeiten die Datenausgangspuffer DOB während des Intervalls, in dem das Steuersignal ·c·o mit einem hohen Pegel anliegt.

Im folgenden wird der Einschreibvorgang beschrieben.

Wenn sowohl das externe Steuersignal und den hohen Pegel einnehmen, so liefert der interne Steuer­ signalgenerator COM-GE das Steuersignal w·c von hohem Pegel zu Schreib-Steuertransistoren (Q1, 1, . . . und Q4, 4). Damit werden die Schreibsteuertransistoren in die "Ein"- Zustände gebracht und die zugeordneten Paare von gemein­ samen Datenleitungen CDL und und die zugehörigen Daten­ eingangspuffer DIB werden miteinander verbunden.

Andererseits verstärken die Dateneingangspuffer DIB, die entsprechend zu den jeweiligen Speicherfeldern ange­ ordnet sind, die acht Eingangsdatensignale Din1 bis Din8, die von außen an das statische RAM angelegt werden, und sie übertragen die verstärkten Signale zu Paaren von ge­ meinsamen Datenleitungen CDL und , die entsprechend den jeweiligen Speicherarrays vorgesehen sind, während desjenigen Intervalls, in dem das Steuersignal CS12 von tiefem Pegel empfangen wird.

Die zu den Paaren von gemeinsamen Datenleitungen übertragenen Eingangsdatensignale werden jeweils in die acht Speicherzellen M-CEL eingeschrieben, die bei dem Adressensetzvorgang erfaßt worden sind.

Speicherzellenschaltung

Die Fig. 4 zeigt die Schaltung einer Speicherzelle M-CEL von 1 Bit in dem Speicherarray Fig. 2A oder 3A. Diese Speicherzelle besteht aus einem Flipflop, bei dem die Eingänge und die Ausgange eines Paares von Inverter­ schaltungen, die aus Lastwiderständen R1, R2 und aus in Reihe geschalteten Treiber-MISFETs Q1 und Q2 bestehen, über Kreuz miteinander verbunden sind, und aus einem Paar von MISFETs Q3, Q4 als Übertragungsgatter. Das Flipflop wird als Vorrichtung zum Speichern von Informationen verwendet und die Übertragungsgatter-MISFETs werden als Adressierungsvorrichtung zum Steuern der Übertragung von Informationen zwischen dem Flipflop und dem Paar von komplementären Datenleitungen D und (D11, 11, . . . D132, 132) verwendet, und deren Arbeitsweise wird durch die Adressensignale gesteuert, die an die mit dem Zeilen­ decoder R-DCR verbundene Wortleitung (WL1 . . . WL128, WR1 . . . WR128) angelegt wird.

Periphere Schaltungen

Die Fig. 5 zeigt den Datenausgangspuffer DOB der Fig. 2A oder der Fig. 3A. Wenn ein Steuersignal Cont den logischen Wert "1" (+V_CC) besitzt, so erhält bei dem Datenausgangspuffer DOB ein Ausgang Vout einen logischen Wert konform zu einem Eingangssignal In, und man erhält eine sehr kleine Ausgangs­ impedanz. Im Gegensatz dazu, wenn das Steuersignal Cont "0" ist, so erhält der Ausgang Vout des Datenausgangs­ puffers DOB einen undefinierten Pegel, unabhängig von dem Eingangssignal, was bedeutet, daß man eine sehr große Ausgangsimpedanz erhält. Da auf diese Weise die Puffer sowohl hohe wie auch niedrige Ausgangsimpedanzen erhalten, ist es möglich, eine Phantom-Oder-Verknüpfung (Wired-OR) unter den Ausgangssignalen einer Mehrzahl von Puffern zu bilden.

In der Endstufe wird ein bipolarer Transistor Q105 mit großer Aussteuerungsfähigkeit angesetzt, so daß eine große Last mit großer Geschwindigkeit angesteuert werden kann. Dieser bipolare Transistor Q105 bildet eine Gegen­ taktschaltung mit einem N-Kanal MISFET Q106, der weiter aussteuerbar ist als ein P-Kanal MISFET. Als das oben an­ gegebene Steuersignal Cont wird dabei das Signal Doc oder ·c·o entsprechend der vorhergehenden Beschreibung verwendet.

Die Fig. 6 zeigt in einem Schaltbild ein Aus­ führungsbeispiel eines Leseverstärkers SA zur Verwendung in dem voranbeschriebenen statischen RAM.

Bei diesem Ausführungsbeispiel besteht der Lese­ verstärker aus einer ersten unsymmetrischen Differenz­ verstärkerschaltung P1, die aus einem Paar von MISFETs Q201 und Q202 besteht, die in Differenz-Schaltung mit­ einander verkoppelt sind, und aus aktiven Last-MISFETs Q203 und Q204, die an die Drain-Gebiete der jeweiligen Differenz-MISFETs angeschlossen sind und die eine Strom­ spiegelschaltung bilden; weiter enthält der Leseverstärker SA eine zweite unsymmetrische Differenzverstärkerschaltung P2, die aus MISFETs Q205 bis Q208 besteht und die den gleichen Aufbau wie die unsymmetrische Differenzver­ stärkerschaltung P1 besitzt. Schließlich weist der Lese­ verstärker eine dritte unsymmetrische Differenzver­ stärkerschaltung P3 auf, die aus MISFETs Q210 bis Q214 besteht und die den gleichen Aufbau wie die unsym­ metrischen Differenzverstärkerschaltungen P1 oder P2 besitzt.

Die erste und die zweite unsymmetrische Differenz­ verstärkerschaltung P1 und P2 empfangen die Signale Di und von einem Paar von gemeinsamen Datenleitungen CDL bzw. . Die erste unsymmetrische Differenzverstärker­ schaltung P1 bildet ein Ausgangssignal , dessen Poten­ tial sich in der gleichen Richtung (phasengleich) ändert, wie sich das Potential des Signals ändert, während die zweite unsymmetrische Differenzver­ stärkerschaltung P2 ein Ausgangssignal Di′ bildet, dessen Potential sich in derselben Richtung (phasengleich) ändert wie das Potential des Signals Di. Inbesondere werden die Gate-Elektroden der MISFETs Q202 und Q206, die die invertierenden Eingangsanschlüsse (-) der ersten und der zweiten unsymmetrischen Differenzverstärker­ schaltungen P1 bzw. P2 sind, jeweils mit den Signalen Di bzw. beaufschlagt. Die Gate-Elektroden der MISFETs Q201 und Q205, die nicht invertierenden Eingangsanschlüsse (+), werden mit den Signalen bzw. Di über eine Quer­ verbindung versorgt. Demzufolge liefert die erste un­ symmetrische Differenzverstärkerschaltung P1 das Aus­ gangssignal , dessen Potential sich in der gleichen Richtung (phasengleich) ändert wie das Potential des Signals , während die zweite unsymmetrische Dif­ ferenzverstärkerschaltung P2 ein Ausgangssignal Di′ liefert, dessen Potential sich in der gleichen Richtung (phasengleich) ändert wie das Potential des Signals Di.

Bei diesem Ausführungsbeispiel werden die Ausgangs­ signale Di′, der ersten und der zweiten unsymmetrischen Differenzverstärkerschaltung P1 bzw. P2 der dritten un­ symmetrischen Differenzverstärkerschaltung P3 zugeführt, um die Spannungsverstärkung des Leseverstärkers groß zu machen.

Das Ausgangssignal OUT (Di′′) der dritten unsymmetrischen Differenzverstärkerschaltung P3 wird zu dem Eingangsan­ schluß IN des Datenausgangspuffers DOB der Fig. 5 über­ tragen.

Bei diesem Ausführungsbeispiel ist ein MISFET Q209 vorgesehen, der eine der ersten und der zweiten un­ symmetrischen Differenzverstärkerschaltung P1 bzw. P2 gemeinsame Konstantstromquelle bildet. Anstelle des MIS- FETs Q209 können auch Konstantstromquellen bildende MISFETs in den jeweiligen unsymmetrischen Differenzver­ stärkerschaltungen P1 und P2 vorgesehen sein.

Die erste, die zweite wie auch die dritte Differenz­ verstärkerschaltung P1, P2 und P3 empfängt ein Paar von Signalen, die zueinander komplementär sind, und liefert jeweils ein einzelnes Signal mit einem Potential gegenüber dem Massepoten­ tial der Schaltung, das der Poten­ tialdifferenz zwischen den komplementären Signalen entspricht. Das bedeutet, daß die Differenzverstärker­ schaltung zwei Signale empfängt und ein Signal abgibt. Die Differenzverstärkerschaltung dieses Typs wird als "unsymmetrische Differenzverstärkerschaltung" bezeichnet.

In einem Fall, bei dem der gewünschte Lesever­ stärker aus einer Vielzahl von Leseverstärkern nach dem Ausführungsbeispiel der Fig. 2A ausgewählt wird, werden die MISFETs Q209 und Q214 als die Konstantstromquellen geschaltet und gesteuert durch eine Steuerschaltung CONT, die aus einer Inverterschaltung IV1, welche das Steuer­ signal SAC empfängt, aus einer Inverterschaltung IV2, welche das Speicherarrayauswahlsignal mi empfängt, und aus MISFETs Q215 bis Q218 besteht.

Wenn demgegenüber eine Vielzahl von Leseverstärkern simultan entsprechend dem Ausführungsbeispiel der Fig. 3A betrieben werden, so wird das in Fig. 3B dargestellte Signal CS12 an die Gate-Elektroden der die Konstantstrom quellen bildenden MISFETs Q209 und Q214 angelegt.

Gemäß diesem Ausführungsbeispiel werden durch die Verwendung von zwei unsymmetrischen Differenzverstärker­ schaltungen P1 und P2 gegeneinander ausgewogene Signale Di′ und erhalten. Das bedeutet, daß durch die erste und die zweite unsymmetrische Differenzverstärkerschaltung P1 und P2 Signale Di′ und gebildet werden, die den zueinander komplementären Signalen Di und entsprechen und die verstärkt sind. Wenn insbesondere beispiels­ weise das Potential des Signals Di′ angestiegen ist, so wird das Potential des Signals um einen Betrag kleiner, der im wesentlichen gleich dem Wert des Anstiegs des Potentials des Signals Di′ ist. Daher kann die un­ symmetrische Differenzverstärkerschaltung P3 in einer nachfolgenden Stufe vorgesehen sein, um die Ver­ stärkung weiter zu erhöhen.

Die erste und die zweite unsymmetrische Differenz­ verstärkerschaltung P1 und P2 besitzen Offsetspannungen die einander ähnlich sind, da sie innerhalb eines identischen, monolithischen IC ausgebildet sind.

Das heißt, da die erste und die zweite unsymmetrische Differenzverstärkerschaltung P1 und P2 auf dem gleichen Halbleitersubstrat ausgebildet sind, entsprechen diejenigen Änderungen der charakteristischen Werte der die erste unsymmetrische Differenzverstärkerschaltung P1 bildenden Elemente, die Änderungen der Herstellungsbedingungen usw. zuzuordnen sind, den Änderungen der charakteristischen Werte der Elemente, die die zweite unsymmetrische Differenzverstärkerschaltung P2 bilden. Dementsprechend wird der Offset der ersten un­ symmetrischen Differenzverstärkerschaltung, der Änderungen der Charakteristika der Bestandteile zuzuordnen ist, gleich dem Offset der zweiten unsymmetrischen Differenz­ verstärkerschaltung, der ebenfalls Änderungen in den charakteristischen Werten der Elemente zuzuschreiben ist.

Zum Beispiel wird eine bestimmte Offsetspannung von der unsymmetrischen Differenzverstärkerschaltung P1 geliefert, wenn die Eingangsan­ schlüsse (+) und (-) der ersten unsymmetrischen Differenz­ verstärkerschaltung P1 mit einem Paar von Eingangssignalen versorgt werden, die die Potentialdifferenz Null haben. Wenn dann die zweite unsymmetrische Differenzverstärkerschaltung P2 mit den gleichen Eingangs­ signalen versorgt wird wie die erste unsymmetrische Differenzverstärkerschaltung P1, so liefert sie eine Offsetspannung, die ähnlich der Off­ setspannung ist, die von der ersten unsymmetrischen Differenzverstärkerschaltung P1 geliefert wird.

Daher weisen die Ausgangssignale Di′ und , die von den unsymmetrischen Differenzverstärkerschaltungen P1 und P2 gebildet werden, Offsetspannungen auf, die einander ähnlich sind. Die Ausgangssignale Di′ und werden der dritten unsymmetrischen Differenzverstärker­ schaltung P3 zugeführt. Wegen der Differenzverstärker­ schaltung kann diese dritte unsymmetrische Differenz­ verstärkerschaltung P3 die in dem Ausgangssignal Di′ enthaltene Offsetspannung der ersten unsymmetrischen Differenzverstärkerschaltung P1 und die in dem Ausgangs­ signal enthaltene Offsetspannung der zweiten un­ symmetrischen Differenzverstärkerschaltung P2 unterdrücken.

Demzufolge sind in dem Ausgangssignal OUT (D′′) keine Offsetspannungen der ersten oder der zweiten unsymmetrischen Differenzverstärkerschaltungen P1 und P2 enthalten. Die der dritten unsymmetrischen Differenzverstärkerschaltung eigene Offsetspannung wird zwar zu der nachfolgenden Stufe übertragen. Da aber der Signalpegel des Ausgangssignals OUT (D′′) dieser unsymmetrischen Differenzverstärker­ schaltung P3 ausreichend groß ist, kann diese Offsetspannung im wesentlichen vernachlässigt werden.

Da die Offsets der unsymmetrischen Differenzver­ stärkerschaltungen P2 und P1 in der dritten unsymmetrischen Differenzverstärkerschaltung P3 eliminiert werden, können die MISFETs Q209 und Q214, die die Konstantstromquellen bilden, simultan betrieben werden. Daher kann ein Ausgangs­ signal OUT (D′′) mit hoher Geschwindigkeit abgeleitet werden. Dementsprechend wird die Betriebsweise des statischen RAMs sehr schnell gemacht.

Selbst bei einem Fall, bei dem gleichphasige Störungen auf die Eingangssignale Di und eingewirkt haben, werden sie unterdrückt, weil die Schaltungen P1 und P2 Differenzverstärkerschaltungen sind. Dement­ sprechend werden die Störungen nicht zu der nachfolgenden Stufe übertragen. In ähnlicher Weise werden selbst in einem Fall, bei dem gleichphasige Störungen in den Aus­ gangssignalen Di′ und enthalten sind, diese unter­ drückt und nicht zu der nachfolgenden Stufe übertragen, da die Schaltung P3 eine Differenzverstärkerschaltung ist.

Wie oben beschrieben kann gemäß diesem Ausführungs­ beispiel ein Leseverstärker vorgesehen werden, der die Einflüsse der Offsetspannungen, welche die Differenz­ verstärkerschaltungen besitzen, und der Störungen redu­ ziert und der eine hohe Empfindlichkeit wie auch eine hohe Verstärkung besitzt. Aus diesem Grund kann der Lese­ verstärker den Datenausgangspuffer selbst dann zufrieden­ stellend ansteuern, wenn die Potentialdifferenz zwischen den Signalen Di und des Paares von gemeinsamen Daten­ leitungen vergleichsweise klein ist. Demzufolge kann der Leseverstärker den Datenausgangspuffer innerhalb einer kurzen Zeit ansteuern, nachdem das Paar von zueinander komplementären Informationen von der Speicher­ zelle zu dem Paar von Datenleitungen D und geliefert worden ist. Dementsprechend ist es möglich, einen Hochgeschwindigkeitsbetrieb des statischen RAMs zu erzielen. Beispielsweise kann selbst dann, wenn die Spannungsdifferenz der Signale Di und des Paares von gemeinsamen Datenleitungen CDL und klein ist und etwa 0,2 Volt beträgt, der Leseverstärker SA dieses Ausführungsbeispieles ein Ausgangssignal bilden, das groß genug ist, um den Datenausgangspuffer DOB anzu­ steuern, so daß die Arbeitsweise des statischen RAMs sehr schnell gemacht werden kann.

Die Fig. 7 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispiels.

Bei diesem Ausführungsbeispiel werden die ausge­ glichenen (symmetrischen) Signale Di′ und von den unsymmetrischen Differenzverstärkerschaltungen P1 und P2 gebildet.

Symmetrische Ausgangssignale OUT und werden dann dadurch erhalten, daß ähnliche unsymmetrische Differenzver­ stärkerschaltungen P4 und P5 vorgesehen sind. Da die praktischen Beispiele für die Schaltungen der jeweiligen unsymmetrischen Differenzverstärkerschaltungen P1, P2, P4 und P5 denen der Fig. 6 ähnlich sind, so werden sie nicht erneut erläutert.

Wenn die ausgeglichenen (symmetrischen) Ausgangs­ signale OUT und an den in Fig. 5 dargestellten Daten­ ausgangspuffer DOB angelegt werden, so wird die Inverter­ schaltung G103 in diesen Datenausgangspuffer DOB wegge­ lassen und die Ausgangssignale OUT und werden direkt an die Eingangsanschlüsse T1 und T2 der zu­ gehörigen Gatterschaltungen G101 und G102 angelegt. Dementsprechend kann der Datenausgangspuffer DOB verein­ facht werden. Bei diesem Ausführungsbeispiel sind die symmetrischen Signale OUT und die Ausgangssignale des Leseverstärkers. Daher erhält die Potentialdifferenz zwischen den Ausgangssignalen dieses Leseverstärkers un­ gefähr den doppelten Wert der Amplitude des Ausgangssignals OUT des in Fig. 6 dargestellten Leseverstärkers. Mit anderen Worten hat der Leseverstärker gemäß diesem Aus­ führungsbeispiel eine Verstärkung, die etwa doppelt so groß ist wie die des Leseverstärkers SA der Fig. 6.

Da auch bei diesem Ausführungsbeispiel die unsymmetrischen Differenzverstärkerschaltungen P1 und P2 auf dem gleichen Halbleitersubstrat aufgebaut sind, werden die den unsymmetrischen Differenzverstärkerschaltungen P1 und P2 eigenen Offsetspannungen in den unsymmetrischen Differenzverstärkerschaltungen P4 und P5 aus den gleichen Gründen unterdrückt, wie dies im Zusammenhang mit Fig. 6 erläutert wurde. Dementsprechend sind in den Ausgangs­ signalen OUT und keine Offsetspannungen der un­ symmetrischen Differenzverstärkerschaltungen P1 und P2 enthalten. Die Offsetspannungen der unsymmetrischen Differenzverstärkerschaltungen P4 und P5 sind jeweils in den Ausgangssignalen OUT und enthalten. Da jedoch die Potentialdifferenz zwischen den Ausgangssignalen OUT und ausreichend groß gegenüber den Offset­ spannungen ist, können diese Offsetspannungen im wesent­ lichen vernachlässigt werden.

Sofern gleichphasige Störungen in den Signalen Di und enthalten sind, so werden sie in den unsymmetrischen Differenzverstärkerschaltungen P1 und P2 unterdrückt. Ebenso werden gleichphasige Störungen, die in den Signalen Di′ und enthalten sind, in den unsymmetrischen Dif­ ferenzverstärkerschaltungen P4 und P5 unterdrückt. Dementsprechend zeigen die jeweiligen Potentiale der Ausgangssignale OUT und keine Veränderungen durch Störungen, selbst wenn gleichphasige Störungen auf die Signale Di, oder (und) die Signale Di′, einge­ wirkt haben.

Wie beschrieben wird bei diesem Ausführungsbeispiel ein Leseverstärker angegeben, der die Einflüsse der Offsetspannungen und der Störungen noch stärker reduziert und der eine hohe Empfindlichkeit wie einen hohen Ver­ stärkungsgrad besitzen.

Die Fig. 8 zeigt ein Schaltbild eines anderen Ausführungsbeispiels einer unsymmetrischen Differenz­ verstärkerschaltung P.

Bei diesem Ausführungsbeispiel besteht die un­ symmetrische Differenzverstärkerschaltung aus einem Paar von MISFETs Q219 und Q220, die in Differenz­ schaltung miteinander verbunden sind, aus einem MISFET Q221, dessen Gate geerdet ist und der als Last zu dem MISFET Q219 dient, und aus einem MISFET Q222, dessen Gate mit dem gemeinsamen Drainanschluß der MISFETs Q219 Q221 verbunden ist. Die unsymmetrische Differenz­ verstärkerschaltung P dieses Ausführungsbeispiels hat eine höhere Verstärkung im Vergleich zu einer unsymmetrischen Differenzverstärkerschaltung, welche einen Stromspiegel als Last verwendet, beispielsweise gegenüber der in Fig. 6 dargestellten Differenzverstärkerschaltung P1. Demgegenüber hat sie jedoch eine vergleichsweise große Offsetspannung. Im einzelnen arbeitet in der unsymmetrischen Differenzverstärkerschaltung P der MISFET Q221 als Last, der einen vergleichsweise großen Widerstandswert besitzt. Daher kann man eine vergleichsweise große Spannung zwischen Gate und Source des MISFETs Q222 legen. Demzufolge hat diese unsymmetrische Differenzverstärkerschaltung P einen hohen Verstärkungsgrad. Jedoch stimmen die Charakteristika des MISFETs Q219 und die des MISFETs Q220 nicht überein, beispielsweise aufgrund von Variationen der Herstellungs­ bedingungen.

Wenn trotz Anliegens der Eingangssignale gleicher Potentiale an einem nicht-invertierenden Eingangsanschluß (+) und einem invertierenden Eingangsanschluß (-) der Drainstrom des MISFETs Q219 höher als jener des MISFETs Q220 geworden ist, so wird eine vergleichsweise große Spannung zwischen Gate und Source des MISFETs Q222 ange­ legt, weil der MISFET Q221 eine Last mit einem vergleichs­ weise großen Widerstand ist. Daher wird die Steilheit des MISFETs Q222 hoch und es wird ein Strom von hohem Wert geliefert. Das bedeutet, daß die unsymmetrische Differenz­ verstärkerschaltung P eine vergleichsweise große Offset­ spannung besitzt.

Jedoch werden die Offsetspannungen unwirksam, wenn die in Fig. 8 dargestellte unsymmetrische Differenzver­ stärkerschaltung für die unsymmetrischen Differenzver­ stärkerschaltungen P1 und P2 in den Fig. 6 oder 7 ver­ sendet wird. Daher stellt die Offsetspannung kein Problem dar, und der hohe Verstärkungsgrad wird ausgenutzt.

Die Fig. 9 zeigt in einer Draufsicht ein Layout für den Fall, bei dem in einem monolithischen IC die unsym­ metrischen Differenzverstärkerschaltungen P1 und P2 der Fig. 6 oder 7 ausgebildet sind.

In der Fig. 9 stellen Teile, die mit einer dicken ausgezogenen Linie umgeben sind, Aluminiumleiterbahnen dar. Die Aluminiumleiterbahnsschichten werden als Ver­ drahtungsschicht für die Spannungsversorgung VCC, die Verdrahtungsschicht für das Massepotential GND der Schaltung, als Leiterbahnschicht zum Verbinden der je­ weiligen Source-Schichten der Differenz-MISFETs Q201, Q202 und Q205, Q206 miteinander und als Leiterbahnschicht zum Verbinden der Drainschicht der Differenz-MISFETs und der Drainschicht der Last-MISFETs verwendet.

Bei der Figur stellen die Teile, die mit dünnen ausgezogenen Linien umgeben sind, leitende Polykristalline Siliziumschichten dar. Die leitfähigen polykristallinen Siliziumschichten werden für die Gate-Elektroden der je­ weiligen MISFETs und für die diesen zugeordneten Leiter­ bahnschichten verwendet.

Die mit den gestrichelten Linien umrahmten Teile bezeichnen diffundierte Schichten des p-Typs oder n-Typs. Die diffundierten Schichten werden als Sourceschicht oder Drainschicht der MISFETs und als Leiterbahnschicht zum Anschließen der Gates der Differenz-MISFETs verwendet.

Ein mit einer strichpunktierten Linie umrahmter Teil bezeichnet eine p-Wannenschicht, die in einem n- Substrat gebildet ist. Dementsprechend sind n-Kanal- MISFETs in der p-Wanne ausgebildet. Zeichen x bezeichnen Kontakte.

Claims (8)

1. Halbleiterspeicher, miteinem oder mehreren Speicherzellen-Arrays (M-ARY) zum Ausgeben eines Paares von komplementären Signalen (Di, ) auf gemeinsamen Datenleitungen (CDL, );
einem Verstärker mit einer ersten und mit einer zweiten unsymmetrischen Differenzverstärkerschaltung (P1, P2) zur Auf­ nahme des Paares von komplementären Signalen (Di, ) und zum Erzeugen eines ersten und eines zweiten Ausgangssignals (Di′, ); und mit
einem Datenausgangspuffer (DOB) zur Aufnahme wenigstens eines Signales, das auf dem ersten und dem zweiten Ausgangs­ signal (Di′, ) basiert;
dadurch gekennzeichnet, daß
der Verstärker eine dritte unsymmetrische Differenzver­ stärkerschaltung (P3; P4; P5; P) aufweist, die das erste und das zweite Ausgangssignal (Di′, ) aufnimmt und die ein drittes Ausgangssignal (out; OUT; ) abgibt, das dem Datenausgangs­ puffer (DOB) zugeführt wird.

2. Halbleiterspeicher nach Anspruch 1, gekennzeichnet durch eine Einrichtung, die die Stromquellen (Q209, Q214) der ersten bis dritten unsymmetrischen Differenzverstärkerschaltung (P1, P2, P3) gleichzeitig betreibt.

3. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Datenausgangspuffer (DOB) eine Gatterschaltung (G101, G102) aufweist, um die Ausgangstransistoren (Q105, Q106) des Datenausgangspuffers in Reaktion auf ein Signal, das auf wenig­ stens einem Ausgabesteuersignal (, ) basiert, von einem Zustand mit geringer Ausgangsimpedanz zu einem Zustand mit hoher Ausgangsimpedanz und umgekehrt zu bringen.

4. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß
die erste unsymmetrische Differenzverstärkerschaltung (P1) einen ersten nicht-invertierenden Eingangsanschluß (+), der mit einer der gemeinsamen Datenleitungen verbunden ist, um das eine Signal des Paares von komplementären Signalen aufzunehmen, und einen ersten invertierenden Eingangsanschluß (-) aufweist, der mit der anderen der gemeinsamen Datenleitungen verbunden ist, um das andere Signal (Di) des Paares von komplementären Signalen aufzunehmen, wobei die erste unsymmetrische Differenz­ verstärkerschaltung (P1) das erste Ausgangssignal erzeugt, das mit dem am ersten nicht-invertierenden Eingangsanschluß (+) anliegenden Signal phasengleich ist; daß
die zweite unsymmetrische Differenzverstärkerschaltung (P2) einen zweiten invertierenden Eingangsanschluß (-), der mit einer der gemeinsamen Datenleitungen verbunden ist, um das eine Signal des Paares von komplementären Signalen aufzunehmen, und einen zweiten nicht-invertierenden Eingangsanschluß (+) auf­ weist, der mit der anderen der gemeinsamen Datenleitungen ver­ bunden ist, um das andere Signal (Di) des Paares von komplemen­ tären Signalen aufzunehmen, wobei die zweite unsymmetrische Differenzverstärkerschaltung (P2) das zweite Ausgangssignal (Di′) erzeugt, das mit dem am zweiten nicht-invertierenden Eingangsanschluß (+) anliegenden Signal (Di) phasengleich ist; und daß
die dritte unsymmetrische Differenzverstärkerschaltung (P3; P4; P5; P) einen dritten invertierenden Eingangsanschluß (-) zur Aufnahme eines Ausgangssignals der beiden Ausgangssignale und einen dritten nicht-invertierenden Eingangsanschluß (+) zur Aufnahme des anderen Ausgangssignals (Di′) der beiden Ausgangs­ signale aufweist, wobei die dritte unsymmetrische Differenzver­ stärkerschaltung das dritte Ausgangssignal (out; OUT; ) entsprechend der Differenz zwischen dem ersten Ausgangssignal und dem zweiten Ausgangssignal (Di′) erzeugt.

5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß die erste und zweite unsymmetrische Differenzverstärker­ schaltung (P1, P2) jeweils
einen ersten Isolierschicht-Feldeffekttransistor (Q201, Q205) eines ersten Leitfähigkeitstyps, dessen Gate mit dem nicht-invertierenden Eingangsanschluß (+) verbunden ist;
einen zweiten Isolierschicht-Feldeffekttransistor (Q202, Q206) des ersten Leitfähigkeitstyps, dessen Gate mit den inver­ tierenden Eingangsanschluß (-) und dessen Source mit der Source des ersten Isolierschicht-Feldeffekttransistors verbunden ist; und
eine erste aktive Last (Q203, Q204, Q207, Q208) aufweist, die mit den Drain-Anschlüssen des ersten und des zweiten Isolierschicht-Feldeffekttransistors verbunden ist, wobei der Halbleiterspeicher so aufgebaut ist, daß er vom Drain-Anschluß des zweiten Isolierschicht-Feldeffekttransistors (Q202, Q206) ein Signal , Di′) ableitet, das mit dem am ersten bzw. zweiten nicht-invertierenden Eingangsanschluß (+) anliegenden Signal Di) gleichphasig ist; und daß
die dritte unsymmetrische Differenzverstärkerschaltung (P3) einen dritten Isolierschicht-Feldeffekttransistor (Q211) des ersten Leitfähigkeitstyps, dessen Gate mit dem dritten invertierenden Eingangsanschluß (-) verbunden ist;
einen vierten Isolierschicht-Feldeffekttransistor (Q210) des ersten Leitfähigkeitstyps, dessen Gate mit dem nicht-inver­ tierenden Eingangsanschluß (+) und dessen Source mit der Source des dritten Isolierschicht-Feldeffekttransistors verbunden ist; und
eine zweite aktive Last (Q212, Q213) aufweist, die mit den Drain-Anschlüssen des dritten und des vierten Isolierschicht- Feldeffekttransistors verbunden ist, wobei der Halbleiterspei­ cher so aufgebaut ist, daß er vom Drain-Anschluß des dritten Isolierschicht-Feldeffekttransistors (Q211) das dritte Aus­ gangssignal (out; OUT; ) ableitet, das mit dem am dritten nicht-invertierenden Eingangsanschluß (+) anliegenden Signal (Di′) gleichphasig ist.

6. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß neben der dritten unsymmetrischen Differenzverstärkerschal­ tung (P4), die das dritte Ausgangssignal (OUT) abgibt, eine vierte unsymmetrische Differenzverstärkerschaltung (P5) vorge­ sehen ist, die die Ausgangssignale ′, Di′) der ersten und zweiten unsymmetrischen Differenzverstärkerschaltung (P1, P2) zugeführt erhält und die ein viertes Ausgangssignal an den Datenausgangspuffer (DOB) ausgibt.

7. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeich­ net, daß die erste und die zweite aktive Last jeweils auf­ weist:
einen fünften Isolierschicht-Feldeffekttransistor (Q204, Q208; Q213) des zweiten Leitfähigkeitstyps, dessen Drain mit dem Drain des zweiten bzw. des dritten Isolierschicht-Feld­ effekttransistors (Q202, Q206; Q211) und dessen Gate mit dem Drain des ersten bzw. des vierten Isolierschicht-Feldeffekttransistors (Q201, Q205; Q210) verbunden ist, und
einen sechsten Isolierschicht-Feldeffekttransistor (Q203, Q207; Q212) des zweiten Leitfähigkeitstyps, dessen Source und Gate mit Source bzw. Gate des fünften Isolier­ schicht-Feldeffekttransistors (Q204, Q208; Q213) verbunden sind.

8. Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß jedem Speicherzellen-Array (M-ARY1, M-ARY2, . . . ) ein Verstärker (SA1, SA2, . . . ) zugeordnet ist und mehrere der Verstärker (SA1, SA2, . . . ) an einen ge­ meinsamen Datenausgangspuffer (DOB) angeschlossen sind.